JPH05136125A - クロツク配線及びクロツク配線を有する半導体集積回路装置 - Google Patents

クロツク配線及びクロツク配線を有する半導体集積回路装置

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JPH05136125A
JPH05136125A JP3298900A JP29890091A JPH05136125A JP H05136125 A JPH05136125 A JP H05136125A JP 3298900 A JP3298900 A JP 3298900A JP 29890091 A JP29890091 A JP 29890091A JP H05136125 A JPH05136125 A JP H05136125A
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clock wiring
wiring
shield
wirings
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JP3298900A
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Makoto Kuwata
真 鍬田
Nobuaki Kitamura
暢章 北村
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Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
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Abstract

(57)【要約】 【構成】クロック配線の全長部分又は全長の一部分に対
して隣接して、該クロック配線が接続される駆動源と同
一駆動源に接続されるシールドクロック配線を敷設した
クロック配線、及びこのクロック配線を使用した半導体
集積回路装置。 【効果】クロック配線の容量を低減し、各クロック配線
の容量を揃えることにより、クロックの遅延時間および
立上り／立下がり時間を低減し、ＦＦ間のクロックスキ
ュ−を低減する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、クロック配線に適用し
て特に有効な技術に関するもので、例えば、プロセッサ
等の多数の機能を含む大規模半導体集積回路のような半
導体集積回路装置又はプリント配線等のクロック配線に
利用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置、特にプロセッサ等
の多数の機能を含む大規模集積回路あるいは高速動作の
大規模集積回路（以下、大規模集積回路を「ＬＳＩ」と
いう。）では、多数のフリップフロップ（以下「ＦＦ」
という。）を同期して動作させる必要がある。この際、
回路を高速動作させるためには、クロックの立上り／立
下がり時間を低減し、ＦＦ間のスキュ−を低減させる必
要がある。このためには、クロック配線の容量を低減す
ると同時に、各クロック配線のインピーダンス、即ち抵
抗及び容量を合わせる必要がある。
【０００３】このような問題を解決するために従来は、
例えばIEEE 1991 CUSTOM INTEGRATED CIRCUITS CONFERE
NCE 15.4.1〜15.4.4にあるように、各クロック配線の長
さを等しくする等長化を行ってインピーダンスを合わせ
込むことにより、スキュ−低減を図っている。
【０００４】
【発明が解決しようとする課題】上記の従来技術は、等
長化により各クロック配線のインピ−ダンスを合わせ込
もうとするものである。ところが、クロック配線の周囲
には、信号配線や電源配線が存在するために、各クロッ
ク配線は互いに異なる容量を有することとなる。したが
って、クロック配線の等長化だけでは、この異なる容量
を合わることは困難であり、クロック配線のインピーダ
ンスを合わせることはできない。
【０００５】また、クロック配線の容量は、ＰＬＬ等を
用いた同期回路等においては、極力小さくすることが望
ましい。
【０００６】本発明の目的は、半導体集積回路装置又は
プリント配線に適用するクロック配線において、クロッ
クの遅延時間および立上り／立下がり時間を低減し、各
ＦＦ間のスキュ−を低減する技術を提供することにあ
る。この発明の前記並びにその他の目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。すなわち、半導体集積回路又はプリ
ント配線のクロック配線において、該クロック配線が接
続される駆動源と同一駆動源に接続されるシールドクロ
ック配線を、当該クロック配線の全長部分又は全長の一
部分に対して隣接して敷設するものである。
【０００８】
【作用】上記した手段によれば、クロック配線の容量を
低減することが可能となる。同時に、容量の値を調節す
ることも可能となるので、各クロック配線の容量を合わ
せることにより、各クロック配線のインピーダンスを合
わせ込むことが可能となる。したがって、クロック配線
におけるクロックの遅延時間および立上り／立下がり時
間を低減し、各ＦＦ間のスキュ−を低減させる事が可能
となる。
【０００９】以下、本発明の構成について、ＬＳＩに本
発明を適用した例と共に説明をする。なお、実施例を説
明するための全図において、同一機能を有するものは同
一符号を付け、その繰り返しの説明は省略する。
【００１０】
【実施例】始めに、クロック配線が適用されるＬＳＩと
クロック配線の系統について、図１及び図２を用いて説
明する。図１はＬＳＩの平面図、図２はクロック系統図
である。
【００１１】図１において、ＬＳＩ１０１は論理機能を
有するマクロセル１０２とランダム論理回路１０３等か
ら構成される。ＬＳＩ１０１と外部との信号の授受は、
ボンディングパッド１０４及びＩ／Ｏエリア１０５を通
じて行なわれる。
【００１２】マクロセル１０２とランダム論理回路１０
３等に供給されるクロックは以下のように伝搬される。
クロックは、外部よりボンディングパッド１０４及びＩ
／Ｏエリア１０５を通して入力され、クロックパルスジ
ェネレ−タ１０６において波形整形され、クロックドラ
イバＡ１０７に入力される。クロックドライバＡ１０７
より出力されたクロックはクロック配線ＡＢ１１０を通
して数個〜十数個のクロックドライバＢ１０８に入力さ
れる。クロックドライバＢ１０８より出力されたクロッ
クはクロック配線ＢＣ１１１を通して数個〜十数個のク
ロックドライバＣ１０９に入力される。クロックドライ
バＡ１１０およびＢ１０８はノイズの発生源となり得る
ため電源線の直下又は近傍に置かれる。
【００１３】さらに、前記クロックドライバＣ１０９よ
り出力されたクロックは、図２に示すように、クロック
配線ＣＤ１１４を通して数個〜十数個のクロックドライ
バＤ１１２に入力される。クロックドライバＤ１１２よ
り出力されたクロックはクロック配線ＤＥ１１５を通し
て数個〜十数個のＦＦ１１３のクロック端子ＣＬＫに入
力される。なお、図においては、ＦＦのクロック端子Ｃ
ＬＫは一番上のＦＦについてのみ表示しているが、その
下に表示された全ＦＦにおいても、同様にクロック端子
ＣＬＫに接続されているものである。
【００１４】本発明のシ−ルドクロック配線は、以上説
明したクロック配線ＡＢ１１０、クロック配線ＢＣ１１
１、クロック配線ＣＤ１１４、クロック配線ＤＥ１１５
の全て、もしくは一部に適用可能である。例えば、クロ
ック配線ＡＢ１１０のみに適用することが可能である。
【００１５】次に、クロック配線の具体的構造について
図３及び図４を用いて説明する。図３及び図４は、異な
る例の構造を示す斜視図であり、クロック配線ＡＢ１１
０に本発明を適用した例である。
【００１６】図３において、１１０はクロック配線ＡＢ
であり、該クロック配線ＡＢ１１０の左右に隣接して、
シールドクロック配線３０３が敷設される。ここで、ク
ロック配線ＡＢ１１０及びシールドクロック配線３０３
は共に、上下に配置された２本の導体を並列接続するこ
とにより、配線自体の抵抗値を低減している。
【００１７】クロック配線ＡＢ１１０を駆動する駆動源
であるパルスジェネレ−タ１０６より出力されたクロッ
クは、クロックドライバＡ１０７を介してクロック配線
ＡＢ１１０とシールドクロック配線３０３に入力され
る。クロックドライバＡ１０７はクロック配線ＡＢ１１
０を駆動するクロック用バッファ３０１とシ−ルドクロ
ック配線３０５を駆動するシ−ルドクロック用バッファ
３０２とにより構成される。ここで、各バッファ３０
１、３０２は、各配線間の電気的分離のため及びＦＦの
スキューを合わせるために設けられている。もし設計的
に許容されるのであれば、バッファを介することなく直
接配線をしてもよい。なお、図において３０４はクロッ
ク配線と交差する信号配線であり、該信号配線３０４は
ゲ−ト３０５等に接続されている。
【００１８】以上の構造によれば、クロック配線ＡＢ１
１０は、シールドクロック配線３０３によりシールドさ
れるため、クロック配線ＡＢ１１０と隣接して平行に配
置された電源配線あるいは信号配線（図示せず）との間
の容量が低減する。一方、新たにクロック配線ＡＢ１１
０とシ−ルドクロック配線３０３とのあいだに容量が生
じることとなる。しかし、クロック配線ＡＢ１１０とシ
ールドクロック配線３０３はクロックパルスジェネレー
タ１０６により同相のクロックが供給されているため、
両配線のクロック信号はほぼ同じ立上り／立下り時間で
動作し、前記新たに生じた容量はキャンセルされること
となる。したがって、クロック用バッファ３０１から見
た容量は低減されることとなり、バッファの遅延時間及
び配線抵抗遅延が低減される。また、シ−ルドクロック
配線３０２を施した全てのクロック配線ＡＢ１１０で
は、クロック配線ＡＢ１１０から見た容量の値が、シ−
ルドクロック配線３０３により固定されるため、各クロ
ック配線間の遅延ばらつきおよび立上り／立下り時間の
ばらつきを低減することが可能である。
【００１９】また、本例のクロック配線ＡＢ１１０に対
して等長配線を施すことにより、遅延ばらつきおよび立
上り／立下り時間のばらつきを更に低減することができ
る。等長配線の例は、図１に示すとおりである。図１に
おいて、クロック配線ＡＢ１１０は全て長さを等しく配
置されている。クロック配線ＢＣ１１１も詳細は図示し
ていないが同様に等長化している。
【００２０】図３ではクロック配線の両側にシ−ルドク
ロック配線を敷設した例を示しているが、信号線、電源
線がクロック配線の上下方向に存在する場合は、上下に
シールドクロック配線を敷設する。図４は、クロック配
線ＡＢ１１０の上を信号配線３０４が走っているため、
左右両側のシールドクロック配線３０３に加えて上方の
信号配線３０４との間にもシールドクロック配線３０３
を配置したものである。このように、クロック配線ＡＢ
１１０の上下、左右の全部あるいは一部に対してシ−ル
ドクロック配線を敷設することができる。
【００２１】ここで、シールドクロック配線の具体的構
造について、図示はしないが、更に他の実施例を説明す
る。
【００２２】シ−ルドクロック配線はクロック配線の全
長の全部に対して敷設する必要はなく、一部の領域だけ
に設けても所定の効果が得られるものである。
【００２３】また、信号配線あるいは電源配線に対して
必ずシールドクロック配線を設けなければならないもの
でもない。図３に示すように上方や下方に別の信号配線
３０４や電源配線（図示せず）が通過しても、その間の
容量が小さく許容範囲内にあるのであれば、クロック配
線ＡＢ１１０と信号配線３０４との間のシールドクロッ
ク配線は省略可能である。
【００２４】さらに、シ−ルド効果を持たせる必要のあ
る方向にのみシ−ルドクロック配線を敷設して、その他
の方向には省略をすることも可能である。
【００２５】多相のクロック配線を平行して配置する場
合には、本発明のシ−ルドクロック配線を異なる相間に
敷設すれば良い。この場合、異なる相のシ−ルドクロッ
ク配線の間隔を、クロック配線とシ−ルドクロック配線
の間隔よりも広くすることにより、シ−ルドクロック配
線の容量を低減することも可能である。なお、各配線間
の間隔については、多相のクロック配線に対してのみ有
効なものでなく、その他の箇所にも適用可能なものであ
る。例えば、シ−ルドクロック配線に隣接する信号配線
又は電源配線との間隔を、クロック配線とシ−ルドクロ
ック配線との間隔にたいして広くすることによりシ−ル
ドクロック配線の対外的な容量を低減することが可能と
なる。
【００２６】次に、クロック配線と電源配線との関係に
ついての一例を、図５及び図６を用いて説明する。図５
は本例の一部を表した平面図、図６は図５のＡ−Ａ線断
面図である。両図は、各配線の位置関係を概念的に示す
もので、詳細を示すものではない。例えば、絶縁層など
配線構造の説明に直接関係のないものは、図示を省略し
ている。また、Ｉ／Ｏセル５０４の電源は実際には電源
配線５０２からとっているが、図ではその接続関係の表
示を省いている。
【００２７】本例は、クロック配線ＡＢ１１０及びシ−
ルドクロック配線３０３をＩ／Ｏセル５０４に隣接して
敷設した例である。Ｉ／Ｏセル５０４とＬＳＩ内部との
間を接続する信号配線５０３が、クロック配線ＡＢ１１
０及びシ−ルドクロック配線３０３の上方を通過してい
る。本例は、クロック配線ＡＢ１１０とシ−ルドクロッ
ク配線３０３が電源配線５０１と隣接して存在している
こと及び、クロスする信号配線５０３の本数が少ないこ
とから、クロック配線ＡＢ１１０の容量を低減し易くま
た揃え易いものである。
【００２８】また、本例は、クロックドライバ−１０６
を電源配線５０１すなわち電源リングの直下に配置した
例及び、クロック配線ＡＢ１１０とシールドクロック配
線３０３を同一層上に形成する例を示している。
【００２９】なお、多少クロック配線ＡＢ１１０の容量
が増加することになるが、電源配線５０１に隣接するシ
−ルドクロック配線３０３を省略することも可能であ
る。その理由は、電源配線５０１は信号配線のように電
位が変動せず固定電位であるため、クロック配線ＡＢ１
１０と電源配線５０１との間の容量のバラツキは少ない
ものである。したがって、シ−ルドクロック配線を新た
に敷設する代わりに、電源配線５０１をシ−ルドとして
使用することで容量のバラツキを低減することが可能で
ある。
【００３０】以上説明してきた本発明のクロック配線の
等価回路を図７に示す。図７においては、クロック配線
ＡＢ１１０とシ−ルドクロック配線３０３は抵抗Ｒと容
量Ｃとの分布定数的な表現としている。ここで表現され
ている容量Ｃは、クロック配線ＡＢ１１０及びシ−ルド
クロック配線３０３とクロスあるいは平行する信号配線
による容量等も含んでいる。クロック用バッファ３０１
は、クロック配線ＡＢ１１０を通してクロックドライバ
Ｂ１０８を駆動する。
【００３１】シ−ルドクロックバッファ３０２が接続さ
れたシ−ルドクロック配線３０３の終端又は途中には、
図７に示すように容量を合わせ込むためのダミ−ゲ−ト
７０１を接続しても良い。このダミ−ゲ−ト７０１の代
わりに、図８に示すように終端抵抗８０１を接続しても
良い。さらに、図示は省略するが、容量、ダイオ−ド、
トランジスタ等をつけても良い。もちろん、不必要な場
合には、これらをつけることなく開放状態としても良
い。
【００３２】また、クロックドライバＡ１０７における
バッファ３０１、３０２の形式は、図７のようなＭＯＳ
トランジスタ７０２を使用するものに限定されるもので
はなく、バイポ−ラトランジスタによるものでも、もし
くは図９に示すようなＭＯＳトランジスタ７０２とバイ
ポ−ラトランジスタ９０１を組み合わせた回路でも良
い。
【００３３】この時必要に応じて、シ−ルドクロック用
バッファ３０２の回路形式を変えたり、もしくは駆動力
をクロック用バッファ３０１より強くすることでシ−ル
ドクロックの立上り／立ち下がり時間を早めることによ
り、等価的にクロックの立上り／立ち下がり時間を早め
ても良い。また、クロックドライバに付加機能を追加し
たり、遅延素子を挿入することでシ−ルドクロック用バ
ッファにたいしクロック用バッファを遅くして位相をず
らすことにより、等価的にクロックの立上り／立ち下が
り時間を早めても良い。
【００３４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【００３５】また、以上の説明では主として本発明者に
よってなされた発明を、その背景となった利用分野であ
るＬＳＩのクロック配線に適用した場合について説明し
たが、それに限定されるものではない。例えば、ＬＳＩ
以外の半導体集積回路装置、プリント配線等に適用可能
なものであり、本発明はクロック配線を用いる技術に広
く適用可能なものである。
【００３６】
【発明の効果】以上述べてきたように、本発明は、クロ
ック配線の周囲の全部、もしくは一部にシ−ルドクロッ
ク配線を敷設し、クロック配線とシールドクロック配線
とをほぼ同相とすることによりクロック配線の容量を低
減し、かつ各クロック配線間の容量を揃えることで、ク
ロックの遅延時間および立上り／立下がり時間を低減
し、クロックスキュ−を低減させることができ、ＬＳＩ
やプリント基板の上に構成された回路を高速動作させる
のに効果が大きいものである。
【図面の簡単な説明】
【図１】 本発明のクロック配線を適用したＬＳＩを示
す平面図。
【図２】 本発明のクロック系統図。
【図３】 本発明のクロック配線構造の第１の例を示し
た斜視図。
【図４】 本発明のクロック配線構造の第２の例を示し
た斜視図。
【図５】 本発明のクロック配線と電源配線との関係を
示した平面図。
【図６】 図５の断面図。
【図７】 本発明のクロック配線の等価回路を示す回路
図。
【図８】 図７のダミーゲートの変形例の回路図。
【図９】 図７のバッファの変形例の回路図。
【符号の説明】
１０１…ＬＳＩ、１０２…マクロセル、１０３…ランダ
ム論理回路、１０４…ボンディングパッド、１０５…Ｉ
／Ｏエリア、１０６…クロックパルスジェネレ−タ、１
０７…クロックドライバＡ、１０８…クロックドライバ
Ｂ、１０９…クロックドライバＣ、１１０…クロック配
線ＡＢ、１１１…クロック配線ＢＣ、１１２…クロック
ドライバＤ、１１３…ＦＦ、１１４…クロック配線Ｃ
Ｄ、１１５…クロック配線ＤＥ、３０１…クロック用バ
ッファ、３０２…シ−ルドクロック用バッファ、３０３
…シ−ルドクロック配線、３０４…信号配線、５０１…
電源配線、５０３…信号配線、５０４…Ｉ／Ｏセル、７
０１…ダミ−ゲ−ト、７０２…ＭＯＳトランジスタ、８
０１…終端抵抗、９０１…バイポーラトランジスタ、
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北村 暢章 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 クロック配線において、該クロック配線
    が接続される駆動源とクロック源を同一とする駆動源に
    接続されるシールドクロック配線を、当該クロック配線
    の全長部分又は全長の一部分に対して近接して敷設した
    ことを特徴とするクロック配線。
  2. 【請求項２】 クロック配線のクロックドライバ−を電
    源リングの直下又は近傍に配置したことを特徴とする請
    求項１記載のクロック配線。
  3. 【請求項３】 クロック配線の上下の一方又は両方にシ
    ールドクロック配線を敷設したことを特徴とする請求項
    １又は２に記載のクロック配線。
  4. 【請求項４】 クロック配線の左右の一方又は両方にシ
    ールドクロック配線を敷設したことを特徴とする請求項
    １乃至３のいずれか１項に記載のクロック配線。
  5. 【請求項５】 部分的に他の信号配線とクロスして敷設
    したことを特徴とする請求項１乃至４のいずれか１項に
    記載のクロック配線。
  6. 【請求項６】 クロック配線が複数の配線を並列接続し
    たものであることを特徴とする請求項１乃至５のいずれ
    か１項に記載のクロック配線。
  7. 【請求項７】 各クロック配線の長さを等しくしたこと
    を特徴とする請求項１乃至６のいずれか１項に記載のク
    ロック配線。
  8. 【請求項８】 同一クロックドライバ−間の各クロック
    配線の長さを等しくしたことを特徴とする請求項７記載
    のクロック配線。
  9. 【請求項９】 互いに異なる相のクロック配線を平行に
    敷設したことを特徴とする請求項１乃至８のいずれか１
    項に記載のクロック配線。
  10. 【請求項１０】 隣合う異なる相のシ−ルドクロック配
    線の間隔を、クロック配線とシ−ルドクロック配線との
    間隔よりも広くしたことを特徴とする請求項９記載のク
    ロック配線。
  11. 【請求項１１】 隣合う異なる相のクロック配線に対し
    て、当該隣合うクロック配線の方向側にのみシ−ルドク
    ロック配線を施したことを特徴とする請求項９又は１０
    に記載のクロック配線。
  12. 【請求項１２】 シ−ルドクロック配線の容量のうち、
    クロック配線に対する容量以外の容量を低減したことを
    特徴とする請求項１乃至１１のいずれか１項に記載のク
    ロック配線。
  13. 【請求項１３】 電源配線と隣接するクロック配線にお
    いて、電源配線側のシールドクロック配線を省略して、
    電源配線をシ−ルドとして使用したことを特徴とする請
    求項１乃至１２のいずれか１項に記載のクロック配線。
  14. 【請求項１４】 クロック配線をＩ／Ｏエリアに隣接し
    て敷設したことを特徴とする請求項１乃至１３のいずれ
    か１項に記載のクロック配線。
  15. 【請求項１５】 クロック配線とシ−ルドクロック配線
    とが同一層上に形成されたことを特徴とする請求項１乃
    至１４のいずれか１項に記載のクロック配線。
  16. 【請求項１６】 シ−ルドクロック配線の終端又は途中
    に、ダミ−ゲート、終端抵抗、容量、ダイオード又はト
    ランジスタを接続したことを特徴とする請求項１乃至１
    ５のいずれか１項に記載のクロック配線。
  17. 【請求項１７】 シ−ルドクロック配線のクロックドラ
    イバの駆動力をクロック配線のクロックドライバの駆動
    力より大きくしたことを特徴とする請求項１乃至１６の
    いずれか１項に記載のクロック配線。
  18. 【請求項１８】 シ−ルドクロック配線に入力するクロ
    ックの位相と、クロック配線に入力するクロックの位相
    とをずらしたことを特徴とする請求項１乃至１７のいず
    れか１項に記載のクロック配線。
  19. 【請求項１９】 請求項１乃至１８のいずれか１項に記
    載のクロック配線を有することを特徴とする半導体集積
    回路装置。
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