JP2633562B2 - 半導体集積回路 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、MOS型（絶縁ゲート型）の半導体集積回路
の出力バッファに係り、特に出力バッファ用トランジス
タを構成する並列接続された複数個のトランジスタ素子
のゲート配線とゲート信号伝送用の低抵抗の金属配線と
のコンタクトポイントに関する。
の出力バッファに係り、特に出力バッファ用トランジス
タを構成する並列接続された複数個のトランジスタ素子
のゲート配線とゲート信号伝送用の低抵抗の金属配線と
のコンタクトポイントに関する。
（従来の技術） 最近、MOS型ICの分野でもショットキーTTL（トランジ
スタ・トランジスタ・ロジック）並みの伝搬遅延時間特
性を有し、且つ、高出力電流を有するものの開発が要望
されるようになった。この要望に対応するためには、出
力バッファ用のMOS型FET（電界効果型トランジスタ）の
相互コンダクタンスを増加させる必要がある。しかし、
これに伴い、上記トランジスタの直流抵抗成分が減少
し、出力波形に対して電源線や出力配線等に寄生する容
量性や誘導性の負荷の影響が支配的となり、出力波形の
オーバーシュートやアンダーシュートなどの歪みが無視
できない程度に増加してしまう。この歪を低減するため
の対策として、従来は、第９図に示すようにIC90の外部
で出力信号ラインに超高速スイッチング用プレーナ型ダ
イオード91,92あるいはフェライト・ビーズによるイン
ダクタ93を付加しているが、上記外付けをIC実装用の配
線基板に対して行うことに伴って配線基板上の実装面積
の増大、部品コストおよび基板価格の上昇をまねいてし
まう。
スタ・トランジスタ・ロジック）並みの伝搬遅延時間特
性を有し、且つ、高出力電流を有するものの開発が要望
されるようになった。この要望に対応するためには、出
力バッファ用のMOS型FET（電界効果型トランジスタ）の
相互コンダクタンスを増加させる必要がある。しかし、
これに伴い、上記トランジスタの直流抵抗成分が減少
し、出力波形に対して電源線や出力配線等に寄生する容
量性や誘導性の負荷の影響が支配的となり、出力波形の
オーバーシュートやアンダーシュートなどの歪みが無視
できない程度に増加してしまう。この歪を低減するため
の対策として、従来は、第９図に示すようにIC90の外部
で出力信号ラインに超高速スイッチング用プレーナ型ダ
イオード91,92あるいはフェライト・ビーズによるイン
ダクタ93を付加しているが、上記外付けをIC実装用の配
線基板に対して行うことに伴って配線基板上の実装面積
の増大、部品コストおよび基板価格の上昇をまねいてし
まう。
なお、第10図乃至第12図は、それぞれ複数個のトラン
ジスタ素子により構成された従来の出力バッファ用トラ
ンジスタの平面パターンを示しており、100はソース
（Ｓ）・ゲート（Ｇ）・ドレイン（Ｄ）が形成されたSD
G領域、1011〜101nは各トランジスタ素子のゲート配線
（たとえばポリシリコン）、102は上記各ゲート配線101
1〜101nから等距離の位置に形成されたゲート配線コン
タクト領域、103は上記ゲート配線コンタクト領域102の
ほぼ全域にコンタクト部104によりコンタクトされたゲ
ート信号伝送用の低抵抗の金属配線（たとえばアルミニ
ウム）である。また、105はドレイン用金属配線、106は
ソース用金属配線である。
ジスタ素子により構成された従来の出力バッファ用トラ
ンジスタの平面パターンを示しており、100はソース
（Ｓ）・ゲート（Ｇ）・ドレイン（Ｄ）が形成されたSD
G領域、1011〜101nは各トランジスタ素子のゲート配線
（たとえばポリシリコン）、102は上記各ゲート配線101
1〜101nから等距離の位置に形成されたゲート配線コン
タクト領域、103は上記ゲート配線コンタクト領域102の
ほぼ全域にコンタクト部104によりコンタクトされたゲ
ート信号伝送用の低抵抗の金属配線（たとえばアルミニ
ウム）である。また、105はドレイン用金属配線、106は
ソース用金属配線である。
上記パターンにより、各トランジスタ素子のゲート電
極にゲート信号が到達するまでの遅延時間が極力小さく
なるように配慮されていた。ここで、上記遅延時間は、
ゲート配線の抵抗成分とトランジスタ素子のゲート入力
容量（ゲート酸化膜を誘電体とするゲート電極と半導体
基板との間の容量）とにより生じる信号遅れ時間であ
る。
極にゲート信号が到達するまでの遅延時間が極力小さく
なるように配慮されていた。ここで、上記遅延時間は、
ゲート配線の抵抗成分とトランジスタ素子のゲート入力
容量（ゲート酸化膜を誘電体とするゲート電極と半導体
基板との間の容量）とにより生じる信号遅れ時間であ
る。
従って、各トランジスタ素子に供給されるゲート信号
はほぼ同位相であって各ゲート間で時間差がないので、
各トランジスタ素子がほぼ同時にオン状態もしくはオフ
状態になる。
はほぼ同位相であって各ゲート間で時間差がないので、
各トランジスタ素子がほぼ同時にオン状態もしくはオフ
状態になる。
ところで、前記したような外付け接続を必要としない
ように、出力バッファ用トランジスタの複数個のトラン
ジスタ素子の各ゲート信号に順次遅延を与え、各トラン
ジスタ素子の動作を順次ずらすことによって、出力波形
をなまらせる（電位変化を緩慢にさせる）ことでその歪
みを低減させることが考えられるが、これを簡単な構成
により実現することが要望されていた。
ように、出力バッファ用トランジスタの複数個のトラン
ジスタ素子の各ゲート信号に順次遅延を与え、各トラン
ジスタ素子の動作を順次ずらすことによって、出力波形
をなまらせる（電位変化を緩慢にさせる）ことでその歪
みを低減させることが考えられるが、これを簡単な構成
により実現することが要望されていた。
（発明が解決しようとする問題点） 本発明は、上記したように出力バッファ用トランジス
タの特性の向上を図るために相互コンダクタンスを増加
させようとすると、出力波形の歪が無視できなくなると
いう問題点を解決すべくなされたもので、出力バッファ
を構成する複数個のMOSトランジスタのゲート配線パタ
ーンとして簡単なパターンを使用した場合でも、各トラ
ンジスタ素子の動作タイミングをばらつかせて出力バッ
ファの出力波形歪みを低減させることが可能な半導体集
積回路を提供することを目的とする。
タの特性の向上を図るために相互コンダクタンスを増加
させようとすると、出力波形の歪が無視できなくなると
いう問題点を解決すべくなされたもので、出力バッファ
を構成する複数個のMOSトランジスタのゲート配線パタ
ーンとして簡単なパターンを使用した場合でも、各トラ
ンジスタ素子の動作タイミングをばらつかせて出力バッ
ファの出力波形歪みを低減させることが可能な半導体集
積回路を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明の半導体集積回路は、出力バッファ用トランジ
スタを構成する複数個のMOSトランジスタ素子のゲート
電極にゲート信号を供給するための金属配線とゲート配
線とのコンタクトをとるコンタクト部の位置を、上記各
MOSトランジスタ素子のゲート電極までのゲート配線長
さが不均一になるように設定してなることを特徴とす
る。
スタを構成する複数個のMOSトランジスタ素子のゲート
電極にゲート信号を供給するための金属配線とゲート配
線とのコンタクトをとるコンタクト部の位置を、上記各
MOSトランジスタ素子のゲート電極までのゲート配線長
さが不均一になるように設定してなることを特徴とす
る。
上記構成の具体例としては、（１）ゲート配線全体が
櫛歯状パターンとなるように形成し、このパターンにお
ける櫛軸部パターンの一端部に金属配線とのコンタクト
部を設ける、（２）ゲート配線全体が方形格子状パター
ンとなるように形成し、このパターンの一隅部に金属配
線とのコンタクト部を設ける、（３）ゲート配線全体が
直列接続されたパターンとなるように形成し、このパタ
ーンにおける複数個のゲート電極相互接続部のうちの一
部に金属配線とのコンタクト部を設けるなどにより実現
可能である。
櫛歯状パターンとなるように形成し、このパターンにお
ける櫛軸部パターンの一端部に金属配線とのコンタクト
部を設ける、（２）ゲート配線全体が方形格子状パター
ンとなるように形成し、このパターンの一隅部に金属配
線とのコンタクト部を設ける、（３）ゲート配線全体が
直列接続されたパターンとなるように形成し、このパタ
ーンにおける複数個のゲート電極相互接続部のうちの一
部に金属配線とのコンタクト部を設けるなどにより実現
可能である。
（作用） 上記したように各トランジスタ素子のゲート電極まで
のゲート配線長さが不均一になる位置でゲート信号伝送
用金属配線とのコンタクトをとることによって、上記各
トランジスタ素子のゲート信号入力時間がばらつき、各
素子の動作タイミングがばらつき、出力波形の電位変化
勾配が緩慢になり、オーバーシュート、アンダーシュー
トが小さくなり、波形歪みが小さくなる。
のゲート配線長さが不均一になる位置でゲート信号伝送
用金属配線とのコンタクトをとることによって、上記各
トランジスタ素子のゲート信号入力時間がばらつき、各
素子の動作タイミングがばらつき、出力波形の電位変化
勾配が緩慢になり、オーバーシュート、アンダーシュー
トが小さくなり、波形歪みが小さくなる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。第１図（ａ）はCMOS型LSIにおける出力バッファ
用のCMOSインバータを示しており、このインバータを構
成するＰチャネルMOSトランジスタTP、ＮチャネルMOSト
ランジスタTNは、それぞれ複数個のMOSトランジスタ素
子が並列接続されている。第１図（ｂ）は上記トランジ
スタTP,TNのうちの１個（たとえばＰチャネルトランジ
スタ）を代表的に取り出して平面パターンを示してい
る。
する。第１図（ａ）はCMOS型LSIにおける出力バッファ
用のCMOSインバータを示しており、このインバータを構
成するＰチャネルMOSトランジスタTP、ＮチャネルMOSト
ランジスタTNは、それぞれ複数個のMOSトランジスタ素
子が並列接続されている。第１図（ｂ）は上記トランジ
スタTP,TNのうちの１個（たとえばＰチャネルトランジ
スタ）を代表的に取り出して平面パターンを示してい
る。
即ち、１はソース（Ｓ）・ゲート（Ｇ）・ドレイン
（Ｄ）が形成されたSDG領域であり、Si,Di（ｉ＝1,2,…
ｎ）がそれぞれ１個分のトランジスタ素子のソース，ド
レイン領域を表わしている。21〜2nはは上記各トランジ
スタ素子のゲート配線（本例ではポリシリコン）であ
り、全体として櫛歯状パターンとなるように形成されて
いる。３はゲート信号伝送用の低抵抗の金属配線（本例
ではアルミニウム）であり、この金属配線３は前記ゲー
ト配線パターンにおける櫛軸部パターンの一端部にコン
タクトされている（コンタクト部を４で表わす）。
（Ｄ）が形成されたSDG領域であり、Si,Di（ｉ＝1,2,…
ｎ）がそれぞれ１個分のトランジスタ素子のソース，ド
レイン領域を表わしている。21〜2nはは上記各トランジ
スタ素子のゲート配線（本例ではポリシリコン）であ
り、全体として櫛歯状パターンとなるように形成されて
いる。３はゲート信号伝送用の低抵抗の金属配線（本例
ではアルミニウム）であり、この金属配線３は前記ゲー
ト配線パターンにおける櫛軸部パターンの一端部にコン
タクトされている（コンタクト部を４で表わす）。
上記構成において、金属配線３に第２図中に実線示す
ようなゲート信号が供給されたとき、コンタクト部４に
近い側のゲート配線21から遠い側のゲート配線2nの順に
遅延したゲート信号が供給されることになる。この遅延
は、信号伝達経路である比較的高抵抗のポリシリコンゲ
ート配線の長さに応じた抵抗分とゲート容量とにより生
じる。上記のように、各トランジスタ素子のゲート間で
ゲート信号の時間差が発生すると、各トランジスタ素子
は順次スイッチングすることになり、出力バッファの出
力波形は第３図中に実線で示すようになり、出力電位変
化の勾配は従来例の波形（第３図中）に点線で示す）に
比べて緩慢となり、出力歪みは減少することとなる。こ
の場合、上記ゲート間の信号時間差はコンタクト部４の
長さd1に依存するので、出力歪みは上記コンタクト長さ
d1に依存することになり、その様子を第４図に示してい
る。ここで、コンタクト長さd1に本実施例に対応し、コ
ンタクト長さd2は従来例に対応しており、コンタクト長
さが短かくなるにつれて出力歪みが減少する。
ようなゲート信号が供給されたとき、コンタクト部４に
近い側のゲート配線21から遠い側のゲート配線2nの順に
遅延したゲート信号が供給されることになる。この遅延
は、信号伝達経路である比較的高抵抗のポリシリコンゲ
ート配線の長さに応じた抵抗分とゲート容量とにより生
じる。上記のように、各トランジスタ素子のゲート間で
ゲート信号の時間差が発生すると、各トランジスタ素子
は順次スイッチングすることになり、出力バッファの出
力波形は第３図中に実線で示すようになり、出力電位変
化の勾配は従来例の波形（第３図中）に点線で示す）に
比べて緩慢となり、出力歪みは減少することとなる。こ
の場合、上記ゲート間の信号時間差はコンタクト部４の
長さd1に依存するので、出力歪みは上記コンタクト長さ
d1に依存することになり、その様子を第４図に示してい
る。ここで、コンタクト長さd1に本実施例に対応し、コ
ンタクト長さd2は従来例に対応しており、コンタクト長
さが短かくなるにつれて出力歪みが減少する。
上記構成の出力バッファ用トランジスタによれば、ゲ
ート配線パターンとゲート信号伝送用金属配線とのコン
タクトポイントを工夫することで出力歪みの低減を図る
ことができ、ゲート配線パターン自体は簡単であり、容
易に実現することができる。
ート配線パターンとゲート信号伝送用金属配線とのコン
タクトポイントを工夫することで出力歪みの低減を図る
ことができ、ゲート配線パターン自体は簡単であり、容
易に実現することができる。
なお、本発明は上記実施例に限らず、各トランジスタ
素子の動作タイミングが同時にならずにばらつくように
して、各ゲート間でゲート信号供給時間にばらつきが生
じるように種々の変形実施が可能である。このために
は、ゲート配線パターンとゲート信号伝送用金属配線と
のコンタクト部の位置を、各トランジスタ素子のゲート
電極までのゲート配線長さが不均一になるように設定す
ればよい。たとえば、第５図に示すトランジスタパター
ンは、第１図（ｂ）に示したトランジスタパターンに比
べて櫛歯状のゲート配線パターンにおける櫛軸部50のパ
ターンがコンタクト部４周辺領域を除いて細く形成され
ている点が異なり、その他は同じである。また、、第６
図に示すトランジスタパターンは、ゲート配線61の全体
が方形格子状パターンとなるように形成されており、こ
のパターンの一辺部が太くなり、この一辺部の一端部
（つまり、パターンの一隅部）にゲート信号伝送用の金
属配線３とのコンタクト部４が形成されている。なお、
60はSDG領域である。また、第７図に示すトランジスタ
パターンは、第６図のトランジスタパターンに比べて、
ゲート配線パターンの一辺部70のパターンがコンタクト
部４周辺領域を除いて細く形成されている点が異なる。
また、第８図に示すトランジスタパターンは、SDG領域8
0における各トランジスタ素子用のゲート配線811〜81n
が斜線で図示しているように直列に接続されたパターン
となっており、このゲート配線パターンにおける複数個
のゲート配線相互接続部のうちの一部（本例ではゲート
配線３個毎の接続部）にゲート信号伝送用金属配線83と
のコンタクト部84が形成されている。なお、85はドレイ
ン用金属配線86はソース用金属配線である。
素子の動作タイミングが同時にならずにばらつくように
して、各ゲート間でゲート信号供給時間にばらつきが生
じるように種々の変形実施が可能である。このために
は、ゲート配線パターンとゲート信号伝送用金属配線と
のコンタクト部の位置を、各トランジスタ素子のゲート
電極までのゲート配線長さが不均一になるように設定す
ればよい。たとえば、第５図に示すトランジスタパター
ンは、第１図（ｂ）に示したトランジスタパターンに比
べて櫛歯状のゲート配線パターンにおける櫛軸部50のパ
ターンがコンタクト部４周辺領域を除いて細く形成され
ている点が異なり、その他は同じである。また、、第６
図に示すトランジスタパターンは、ゲート配線61の全体
が方形格子状パターンとなるように形成されており、こ
のパターンの一辺部が太くなり、この一辺部の一端部
（つまり、パターンの一隅部）にゲート信号伝送用の金
属配線３とのコンタクト部４が形成されている。なお、
60はSDG領域である。また、第７図に示すトランジスタ
パターンは、第６図のトランジスタパターンに比べて、
ゲート配線パターンの一辺部70のパターンがコンタクト
部４周辺領域を除いて細く形成されている点が異なる。
また、第８図に示すトランジスタパターンは、SDG領域8
0における各トランジスタ素子用のゲート配線811〜81n
が斜線で図示しているように直列に接続されたパターン
となっており、このゲート配線パターンにおける複数個
のゲート配線相互接続部のうちの一部（本例ではゲート
配線３個毎の接続部）にゲート信号伝送用金属配線83と
のコンタクト部84が形成されている。なお、85はドレイ
ン用金属配線86はソース用金属配線である。
［発明の効果］ 上述したように本発明の半導体集積回路によれば、出
力バッファ用トランジスタを構成する複数個のMOSトラ
ンジスタのゲート配線パターンとして簡易なパターンを
使用した場合でも、上記各トランジスタ素子の動作タイ
ミングをばらつかせることが可能になり、出力バッファ
の出力波形歪みを低減させることができる。
力バッファ用トランジスタを構成する複数個のMOSトラ
ンジスタのゲート配線パターンとして簡易なパターンを
使用した場合でも、上記各トランジスタ素子の動作タイ
ミングをばらつかせることが可能になり、出力バッファ
の出力波形歪みを低減させることができる。
第１図（ａ）はCMOS型出力バッファの一例を示す回路
図、第１図（ｂ）は第１図（ａ）中の１個のトランジス
タを代表的に取り出して平面パターンを示す図、第２図
は第１図（ｂ）のトランジスタのゲート信号伝達特性を
示す図、第３図は第１図（ａ）の出力バッファの出力信
号特性を示す図、第４図は第１図（ｂ）中のコンタクト
部のコンタクト長さと出力バッファの出力波形歪みとの
関係を示す特性図、第５図乃至第８図はそれぞれ第１図
（ｂ）の平面パターンの変形例を示す図、第９図は従来
のCMOS型ICの出力端子に外付け接続される出力波形歪み
低減回路を示す回路図、第10図乃至第12図はそれぞれ従
来の出力バッファ用トランジスタの平面パターンを示す
図である。 1,60,80……SDG領域、21〜2n,61,811〜81n……ゲート配
線、3,83……金属配線、4,84……コンタクト部。
図、第１図（ｂ）は第１図（ａ）中の１個のトランジス
タを代表的に取り出して平面パターンを示す図、第２図
は第１図（ｂ）のトランジスタのゲート信号伝達特性を
示す図、第３図は第１図（ａ）の出力バッファの出力信
号特性を示す図、第４図は第１図（ｂ）中のコンタクト
部のコンタクト長さと出力バッファの出力波形歪みとの
関係を示す特性図、第５図乃至第８図はそれぞれ第１図
（ｂ）の平面パターンの変形例を示す図、第９図は従来
のCMOS型ICの出力端子に外付け接続される出力波形歪み
低減回路を示す回路図、第10図乃至第12図はそれぞれ従
来の出力バッファ用トランジスタの平面パターンを示す
図である。 1,60,80……SDG領域、21〜2n,61,811〜81n……ゲート配
線、3,83……金属配線、4,84……コンタクト部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 衣笠 昌典 川崎市幸区小向東芝町１番地 株式会社 東芝多摩川工場内 (72)発明者 嶋▲崎▼ 謙一郎 川崎市川崎区駅前本町25番地１ 東芝マ イコンエンジニアリング株式会社内 (56)参考文献 特開 昭60−12742（ＪＰ，Ａ) 実開 昭62−21558（ＪＰ，Ｕ) 実開 昭54−25075（ＪＰ，Ｕ)
Claims (5)
- 【請求項１】ソースが第１の電源に接続され、ドレイン
が出力端子に接続される互いに並列接続された複数個の
ＰチャネルMOSトランジスタと、ソースが第２の電源に
接続され、ドレインが前記出力端子に接続される互いに
並列接続された複数個のＮチャネルMOSトランジスタと
から構成される出力バッファ用のインバータを具備し、 前記複数個のＰチャネルMOSトランジスタのゲート配線
は、互いに一体化し、所定箇所においてゲート信号伝送
用の金属配線とコンタクトし、前記ゲート信号伝送用の
金属配線よりも高抵抗で、前記ゲート信号伝送用の金属
配線とのコンタクト部からの長さに応じた抵抗及び容量
によるゲート信号の遅延を生じるような材料から構成さ
れ、 前記複数個のＮチャネルMOSトランジスタのゲート配線
は、互いに一体化し、所定箇所において前記ゲート信号
伝送用の金属配線とコンタクトし、前記ゲート信号伝送
用の金属配線よりも高抵抗で、前記ゲート信号伝送用の
金属配線とのコンタクト部からの長さに応じた抵抗及び
容量によるゲート信号の遅延を生じるような材料から構
成され、 前記複数個のＰチャネルMOSトランジスタのゲート配線
のパターンは、当該複数個のＰチャネルMOSトランジス
タが順次スイッチングしていくように、前記ゲート信号
伝送用の金属配線とのコンタクト部から各々のＰチャネ
ルMOSトランジスタまでのゲート配線の長さが不均一に
なるように構成され、かつ、前記複数個のＮチャネルMO
Sトランジスタのゲート配線のパターンは、当該複数個
のＮチャネルMOSトランジスタが順次スイッチングして
いくように、前記複数個のＰチャネルMOSトランジスタ
のゲート配線のパターンと同一であって、前記ゲート信
号伝送用の金属配線とのコンタクト部から各々のＮチャ
ネルMOSトランジスタまでのゲート配線の長さが不均一
になるように構成されていることを特徴とする半導体集
積回路。 - 【請求項２】前記ゲート配線は、全体として櫛歯状パタ
ーンとなるように形成され、このパターンにおける櫛軸
部パターンの一端部に前記金属配線がコンタクトされて
いることを特徴とする特許請求の範囲第１項に記載の半
導体集積回路。 - 【請求項３】前記ゲート配線は、全体として方形格子状
パターンとなるように形成され、このパターンの一隅部
に前記金属配線がコンタクトされていることを特徴とす
る特許請求の範囲第１項に記載の半導体集積回路。 - 【請求項４】前記金属配線は、枠状に形成され、前記複
数個のＰチャネルMOSトランジスタは、前記金属配線に
取り囲まれるような位置に配置され、前記複数個のＰチ
ャネルMOSトランジスタのゲート配線は、互いに直列接
続されて、前記金属配線の枠内を蛇行するように配置さ
れ、前記複数個のＰチャネルMOSトランジスタと前記金
属配線とのコンタクト部は、前記金属配線の枠部におい
て複数箇所に設けられ、かつ、各々のコンタクト部は、
任意の一つのコンタクト部から各々のＰチャネルMOSト
ランジスタまでのゲート配線の長さが不均一となるよう
な位置に設けられていることを特徴とする特許請求の範
囲第１項に記載の半導体集積回路。 - 【請求項５】前記金属配線は、枠状に形成され、前記複
数個のＮチャネルMOSトランジスタは、前記金属配線に
取り囲まれるような位置に配置され、前記複数個のＮチ
ャネルMOSトランジスタのゲート配線は、互いに直列接
続されて、前記金属配線の枠内を蛇行するように配置さ
れ、前記複数個のＮチャネルMOSトランジスタと前記金
属配線とのコンタクト部は、前記金属配線の枠部におい
て複数箇所に設けられ、かつ、各々のコンタクト部は、
任意の一つのコンタクト部から各々のＮチャネルMOSト
ランジスタまでのゲート配線の長さが不均一となるよう
な位置に設けられていることを特徴とする特許請求の範
囲第１項に記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130806A JP2633562B2 (ja) | 1987-05-27 | 1987-05-27 | 半導体集積回路 |
| DE3889584T DE3889584T2 (de) | 1987-05-27 | 1988-02-05 | Ausgangspuffer für MOS-integrierte Halbleiterschaltung. |
| EP88101710A EP0292641B1 (en) | 1987-05-27 | 1988-02-05 | Output buffer of MOS semiconductor integrated circuit |
| KR1019880006248A KR920001406B1 (ko) | 1987-05-27 | 1988-05-27 | Mos 집적회로의 출력버퍼 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130806A JP2633562B2 (ja) | 1987-05-27 | 1987-05-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63296280A JPS63296280A (ja) | 1988-12-02 |
| JP2633562B2 true JP2633562B2 (ja) | 1997-07-23 |
Family
ID=15043144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62130806A Expired - Lifetime JP2633562B2 (ja) | 1987-05-27 | 1987-05-27 | 半導体集積回路 |
Country Status (4)
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|---|---|
| EP (1) | EP0292641B1 (ja) |
| JP (1) | JP2633562B2 (ja) |
| KR (1) | KR920001406B1 (ja) |
| DE (1) | DE3889584T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
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-
1988
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- 1988-02-05 DE DE3889584T patent/DE3889584T2/de not_active Expired - Fee Related
- 1988-05-27 KR KR1019880006248A patent/KR920001406B1/ko not_active IP Right Cessation
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| US7098704B2 (en) | 2003-06-05 | 2006-08-29 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
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| JPS63296280A (ja) | 1988-12-02 |
| EP0292641A3 (en) | 1991-01-09 |
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| DE3889584D1 (de) | 1994-06-23 |
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