KR880014687A - Mos집적회로의 출력버퍼 - Google Patents

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KR880014687A KR1019880006248A KR880006248A KR880014687A KR 880014687 A KR880014687 A KR 880014687A KR 1019880006248 A KR1019880006248 A KR 1019880006248A KR 880006248 A KR880006248 A KR 880006248A KR 880014687 A KR880014687 A KR 880014687A
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Abstract

내용 없음

Description

MOS집접회로의 출력버퍼
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명의 1실시예에 따른 출력버퍼의 구성을 도시해 놓은 회로도, 제6도는 제5도에 도시된 출력버퍼의 패턴 평면도, 제7도는 제6도에 도시된 출력버퍼에 공급된 신호의 신호전파 특성을 도시해 놓은 신호전파 특성도.

Claims (8)

  1. 반도체기판(11, 12)과, 이 반도체기판(11, 12)의 표면영역에 형성됨가 더불어 복수의 MOSFET(Q11∼Q1n, Q21∼Q2n)의 소오스와 드레인 및 게이트를 형성하게 되는 SDG영역(13, 14),이 SDG영역(13, 14)상에 소정거리를 두고 병렬로 배열되어서 상기 SDG영역(13, 14)에 형성된 상기 MOSFET(Q11∼Q1n, Q21∼Q2n)의 게이트전극으로 사용되게 되는 게이트배선층(15-1∼15-n, 20-1∼20-n), 이 게이트배선층(15-1∼15-n, 20-1∼20n)과 동일한 층으로 형성됨과 더불어 상기 게이트배선층(15-1∼15-n, 20-1∼20-n)의 각 한쪽 끝에 접속되게 되는 저항영역(43, 44), 상기 SDG영역(13, 14)과 상기 게이트배선층(15-1∼15-n, 20-1∼20-n) 및 상기 저항영역(43, 44)부분과 대응되는 위치에서 상기 절연층(10)에 형성된 접속구명(45, 46) 및, 상기 절연층(10)상에 형성됨과 더불어 상기 접속구멍(45, 46)을 통해서 상기 저항영역(43, 44)에 접속된 신호입력을 위한 금속배선층(23A)을 갖추고서 전단으로 부터의 입력신호를 증폭하고, 이 증폭된 신호를 출력시켜 주는 MOS 반도체집적회로의 출력버퍼에 있어서, 상기 접속구멍(45, 46)의 폭이 상기 게이트배선층(15-1∼15-n, 20-1∼20-n)중 인접한 어느 2개층 사이의 거리보다 작게 되어 있고, 병렬로 접속되어 있으면서 상기 SDG영역(13, 14)상에 형성된 상기MOSFET(Q11∼Q1n, Q21∼Q2n)의 도전상태는 상기 금속배선층(23A)에 공급되는 입력신호에 응답해서 상기 게이트배선층(15-1∼15-n, 20-1∼20-n)과 게이트전극과 접속구멍(45, 46)사이에 놓여 있는 상기 저항영역(43, 44)과의 유효 저항합이 가장 작은 하나의 MOSFET(Q11, Q21)로부터 상기 게이트배선층(15-1∼15-n, 20-1∼20-n)과 게이트전극과 상기 접속구멍(45, 46) 사이에 놓여 있는 상기 저항영역(43, 44)과의 유효저항 합이 가장 큰 다른 하나의 MOSFET(Q1n, Q2n)쪽으로 순차제어되도록 구성된 것을 특징으로 하는 MOS집적회로의 출력버퍼회로.
  2. 제1항에 있어서, 상기 게이트배선층(15-1∼15-n, 20-1∼20-n)과 저항영역(43, 44)이 빗모양으로 된 패턴의 형태로 되면서 다결정실리콘층(18, 19)으로 형성된 것을 특징으로 하는 MOS 집적회로 출력버퍼회로.
  3. 제1항에 있어서, 소정거리를 두고 배열되면서 상기 게이트배선층(15-1∼15-n, 20-1∼20-n)과 직교된 복수의 게이트배선층(26-1∼26-3, 27-1∼27-3)이 추가로 갖춰져서 격자패턴의 형태로 됨가 더불어 다결정실리콘층(18, 19)으로 형성된 상기 게이트배선층(15-1∼15-n, 26-1∼26-3 및 20-1∼20-n, 27-1∼27-n)이 상기 MOSFET(Q11-1, Q11-2, --- 및 Q21-1, Q21-2, ---)의 게이트전극으로 사용되어지는 것을 특징으로 하는 MOS반도체집적회로의 출력버퍼.
  4. 제1항에 있어서, 상기 게이트배선층이 구형파모양인 연속배선층으로 형성됨과 더불어 이 연속배선층의 만곡부에 대응되는 위치에서 상기 절연층(10)에 형성된 접속구멍(15-1∼15-3, 52-1∼52-3)을 통해서 상기 금속배선층(23A)에 접속되어져 있는 것을 특징으로 하는 MOS 반도체집적회로의 출력버퍼.
  5. 제1도전형의 반도체기판(11)과, 이 반도체기판(11)에 형성된 제2도전형의 웰영역(12), 이 웰영역(12)의 표면영역에 형성되어 병렬로 접속된 복수의 MOSFET(Q11∼Q1n)의 소오스와 드레인 및 게이트를 형성하게 되는 제1 SDG 영역(13), 이 제1 SDG영역(13)상에 소정거리를 두면서 평행하기 연장되면서 형성되어서 상기 제1 SDG영역(13)상에 형성된 상기 제1 챈널형 MOSFET(Q11∼Q1n)의 게이트전극으로 사용되게 되는 제1게이트배선층(15-1∼15-n), 이 제1게이트전극(15-1∼15-n)과 동일한 층으로 형성됨과 더불어 상기 제1게이트전극(15-1∼15-n)의 각 한쪽 끝에 접속되어진 제1저항영역(43), 상기 반도체기판(11) 표면영역에 형성되어 병렬로 접속된 복수의 MOSFET(Q21∼Q2n)의 소오스와 드레인 및 게이트를 형성하게 되는 제2 SDG 영역(14), 이 제2 SDG 영역(13) 상에 소정거리를 두면서 평행하게 연장되면서 형성되어서 상기 제2 SDG 영역(14)상에 형성된 상기 제2챈널형 MOSFET(Q21∼Q2n)의 게이트전극으로 사용되게 되는 제2게이트배선층(20-1∼20-n)과 같은 층으로 형성됨가 더불어 상기 제2 게이트배선층(20-1∼20-n)의 각 한쪽 끝에 접속되어진 제2저항영역(44), 상기 제1 및 제2 SDG 영역(13, 14)과 상기 제1 및 제2 게이트배선층(15-1∼15-n, 20-1∼20-n) 및 상기 제1 및 제2 저항영역(43, 44)상에 형성된 절연층(10), 상기 제1 및 제2저항영역(43, 44)의 부분에 대응되는 위치에서 상기 절연층(10)에 형성된 제1 및 제2접속구멍(45, 46) 및, 상기 절연층(10) 상에 형성됨가 더불어 상기 제1 및 제2 접속구멍(45, 46)을 통해서 상기 제1 및 제2저항영역(43, 44)부분에 접속된 신호입력을 위한 금속배선층(23A)을 갖추고서 전단으로 부터의 입력신호를 증폭하고, 이 증폭된 신호를 출력시켜 주는 MOS 반도체집적회로의 출력버퍼에 있어서, 상기접속구멍(45, 46)이 상기 배선층(15-1∼15-n, 20-1∼20-n)중 어느 인접한 2개층 사이의 길이보다도 작은 폭으로 형성되고, 상기 제1 및 제2 SDG영역(13, 14)에 형성되면서 병렬로 접속된 상기 MOSFET(Q11∼Q1n, Q21∼Q2n)의 도전상태가 상기 금속배선층(23A)에 공급되는 입력신호에 응답해서 상기 게이트배선층(15-1∼15-n, 20-1∼20-n)과 상기 게이트전극과 상기 접속구멍(45, 46)상이에 놓여 있는 저항영역(43, 44)과의 유효저항의 합이 가장 작은 MOSFET(Q11, Q21)중 하나로부터 상기 게이트배선층(15-1∼15-n, 20-1∼20-n)과 게이트 전극과 상기 각 접속구멍(45, 45)상이에 놓여있는 상기 저항영역(43, 44)과의 유효저항의 합이 가장 큰 MOSFET(Q1n, Q2n)중의 다른 하나로 순차제어되도록 구성되어진 것을 특징으로 하는 MOS 반도체집적회로의 출력버퍼.
  6. 제5항에 있어서, 상기 제1게이트배선층(15-1∼15-n)과 상기 제1 저항영역(43)이 빗모양으로 된 패턴의 형태이면서 제1다결정실리콘층(18)으로 형성되고, 상기 제2 게이트배선(20-2∼20-n)과 상기 제2저항영역(44)이 상기 반도체기판(11)과 상기 웰영역(12)사이의 접합경계(12A)에 대해 상기 제1 다결정실리콘층(18)과 대칭적으로 배열된 빗모양으로 된 패턴의 형태인 제2 다결정실리콘층(19)으로 형성된 것을 특징으로 하는 MOS 집적회로의 출력버퍼.
  7. 제5항에 있어서, 일정한 간격으로 배열된 다결정실리콘층(26-1∼26-3, 27-1∼27-3)으로 구성됨가 더불어 상기 제1 및 제2 게이트배선층(15-1∼15-n, 20-1∼20-n)과 직교되어 상기 제1 및 제2 게이트전극(15-1∼15-n, 20-1∼20-n)과 함께 제1 및 제2 격자패턴을 형성해 주는 복수의 게이트배선층(26-1∼26-3, 27-1∼27-3)이 추가로 갖춰지고, 상기 반도체기판(11)과 상기 웰영역(12)사이의 접합경계에 대해 상호 대칭적으로 배열되어 있는 상기 제1 및 제2패턴의 다결정실리콘층이 상기 MOSFET(Q11-1, Q12, ---, 및 Q21, Q22, ---)의 게이트배선층으로 사용되어지는 것을 특징으로 하는 MOS 반도체집적회로의 출력버퍼.
  8. 제5항에 있어서, 상기 제1게이트배선층이 구형파모양인 제1 연속배선층(15)으로 형성되고, 상기 제2 게이트배선층이 구형파모양인 제2연속배선층(20)으로 형성되며, 상기 제1 및 제2 연속배선층(15, 20)은 이 제1 및 제2 연속배선층(15, 20)의 만곡부분에 대응되는 위치에서 상기 절연층(10)에 형성된 상기 접속구멍(45, 46)을 통해서 상기 금속배선층(23A)에 접속되어져 있는 것을 특징으로 하는 MOS 반도체집적회로의 출력버퍼.
    ※ 참고사항:최초출원 내용에 의하여 공개하는 것임.
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