KR920001406B1 - Mos 집적회로의 출력버퍼 - Google Patents

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KR920001406B1
KR920001406B1 KR1019880006248A KR880006248A KR920001406B1 KR 920001406 B1 KR920001406 B1 KR 920001406B1 KR 1019880006248 A KR1019880006248 A KR 1019880006248A KR 880006248 A KR880006248 A KR 880006248A KR 920001406 B1 KR920001406 B1 KR 920001406B1
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후미나리 다나카
마사노리 키누가사
겐이치로 사마자키
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가부시키가이샤 도시바
아오이 죠이치
도시바마이콤엔지니어링 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

MOS 집적회로의 출력버퍼
제1도 내지 제3도는 종래의 출력버퍼를 도시해 놓은 패턴평면도.
제4도는 제1도 내지 제3도와 같이 패턴설계된 출력버퍼가 사용된 CMOS형 IC의 출력파형왜곡을 저감시켜 주는 왜곡저감회로를 도시해 놓은 회로도.
제5도는 본 발명의 1실시예에 따른 출력버퍼의 구성을 도시해 놓은 회로도.
제6도는 제5도에 도시된 출력버퍼의 패턴평면도.
제7도는 제6도에 도시된 출력버퍼에 공급된 신호의 신호전파특성을 도시해 놓은 신호전파특성도.
제8도는 제1도 내지 제6도에 도시된 출력버퍼로부터 출력되는 출력신호를 도시해 놓은 출력파형도.
제9도는 제6도에 도시된 출력버퍼의 게이트저항과 출력파형의 왜곡과의 관계를 도시해 놓은 도면.
제10도 내지 제17도는 본 발명의 다른 실시예에 따른 출력버퍼의 구성을 도시해 놓은 패턴평면도이다.
* 도면의 주요부분에 대한 부호의 설명
8-1∼8-n,9-1∼9-n : 접속구멍 10 : 절연층
11,12 : 반도체기판 13,14 : SDG영역
15-1∼15-n : 게이트배선층 16-1∼16-n : N+영역
40 : 입력단자 42 : 출력단자
43,44 : 저항영역 45,46 : 접속구멍
Q11∼Q1n : N챈널 MOSFET Q21∼Q2n : P챈널 MOSFET
23A,23B,23C,23D : 금속배선층
본 발명은 MOS 반도체집적회로의 출력버퍼에 관한 것으로, 특히 출력버퍼를 구성하고 있는 병렬접속된 MOSFET의 각각에 대한 게이트배선과 신호입력을 위한 저저항의 금속배선과의 접속에 관한 것이다.
최근, MOS형 IC의 분야에 있어서 쇼트키 트랜지스터-트랜지스터로직(TTL)의 특징인 짧은 신호전달특성을 갖춤과 더불어 고출력전류특성을 갖는 IC개발이 요망되고 있는 바, 이러한 요망을 충족시켜 주기 위해서는 예컨대 출력버퍼를 구성하고 있는 MOSFET의 상호컨덕턴스(mutual conductance)를 증가시켜 주는 것이 필요하게 된다.
제1도 내지 제3도는 비교적 작고 제한된 영역에 형성된 MOSFET의 상호 컨덕턴스를 증가시켜 줄 수 있는 CMOS형 출력버퍼의 패턴설계에 대한 종래예를 도시해 놓은 도면으로, 복수의 MOSFET를 갖춘 출력버퍼의 패턴을 도시해 놓은 패턴평면도이다.
우선, 제1도에 도시된 패턴설계에 대해 설명하는데, 여기서 사용된 반도체기판(11)은 N형인 것으로 가정한다.
반도체기판(11)에 P형 웰영역(well region)(12)이 형성되고, 이 웰영역(12)의 표면영역에 N챈널 MOSFET(Q11,Q12,…Q1n)의 소오스(S)와 드레인(D) 및 게이트(G)를 형성하게 되는 SDG 영역(13)이 형성되며, P채널 MOSFET(Q21,Q22,…Q2n)의 소오스(S)와 드레인(D) 및 게이트(G)를 형성하게 되는 SDG영역(140는 반도체기판(11)의 표면영역에 형성된다. 이어, 예컨대 다결정실리콘층으로 이루어진 게이트배선층(15-1,15-2,…15-n)이 상기 웰영역(12)부분에 형성된 SDG영역(13)을 따라 일정간격으로 형성되는데, 이 게이트배선층(15-1,15-2,…15-n)은 상기 SDG영역(13)상에 형성되게 되는 N챈널 MOSFET(Q11∼Q1n)의 게이트전극으로 사용되게 되고, SDG영역(13)의 N+형 영역(16-1,16-2)이 N챈널 MOSFET(Q11)의 소오스 및 드레인영역으로 사용되며, SDG영역(13)의 N+형 영역(16-2,16-3)이 N챈널 MOSFET(Q12)의 소오스 및 드레인영역으로 사용되게 된다. 또한 다른 MOSFET(Q13∼Q1n)도 상기와 마찬가지 방법으로 형성되게 되어 예컨대 SDG영역(13)의 N+형 영역[16-n,16-(n+1)]은 N챈널 MOSFET(Q1n)의 소오스 및 드레인영역으로 사용되게 된다.
한편, 상기 게이트배선층(15-1∼15-n)과 같은 물질, 즉 다결정실리콘층으로 이루어진 게이트배선접속영역(contact region)(17)은 게이트배선층(15-1∼15-n)과 접속되어 형성되게 되고, 이에 따라 게이트배선층(15-1∼15-n)과 게이트배선접속영역(17)을 구성하고 있는 다결정실리콘층(18)은 빗(comb) 모양으로 형성되게 되는데, 여기서 이 빗모양의 빗살부분은 게이트배선층(15-1∼15-n)으로 사용되고, 그 이외의 베이스부분은 게이트접속영역(17)으로 사용되게 된다.
또한, 다결정실리콘층(19)은 반도체기판(11)에 형성된 SDG영역(14)을 따라 형성됨과 더불어 반도체기판(11)은 웰영역(12)의 접합경계(12A)에 대해서 다결정실리콘층(18)과 대칭적으로 배열되도록 형성되어 있는데, 여기서 다결정실리콘층(19)의 빗살부분(20-1∼20-n)은 P챈널 MOSFET(Q21∼Q2n)의 게이트배선층으로 사용되고, 그 밖의 베이스부분은 게이트배선접속영역(21)으로 사용되게 된다. 또한, 상기 게이트배선층(20-1∼20-n)은 SDG영역(14)상에 형성된 P챈널 MOSFET(Q21∼Q2n)의 게이트전극으로 사용되고, SDG영역(14)의 P+형 영역(22-1,22-2)은 P챈널 MOSFET(Q21)의 소오스 및 드레인영역으로 사용되며,SDG영역(14)의 P+형 영역(22-2,22-3)은 P챈널 MOSFET(Q22)의 소오스 드레인영역으로 사용되고, 나머지 MOSFET도 상기와 같은 방법으로 형성되게 된다. 즉, 예를들어 SDG영역(14)의 P+형[22-n,22-(n+1)]은 P챈널 MOSFET(Q2n)의 소오스 및 드레인영역으로 사용되게 된다.
그리고, 알루미늄층과 같이 신호입력에 대해 저저항인 금속배선층(23A)은 절연층(10)을 통해서 게이트배선접속영역(17,21)상에 형성되고, 접속구멍(contact hole)(24,25)은 상기 절연층(10)에 형성되게 되는데, 이것에 의해 게이트배선접속층(다결정실리콘층)(17,21)은 이 접속구멍(24,25)을 통해서 그 전체부분이 금속배선층(23A)에 실질적으로 접속되게 된다. 또, 알루미늄층과 같이 저저항인 금속배선층(23B)은 절연층(10)을 통해서 N챈널 MOSFET(Q11∼Q1n)의 소오스영역(16-1,16-3,…,16-n)상에 형성됨과 더불어 접지되어 있고, 접속구멍(9-1,9-3,…,9-n)이 소오스영역(16-1,16-3,…,16-n)상에 형성된 절연층(10)의 금속배선층(23B)부분에 형성되며, 상기 소오스영역(16-1,16-3,…,16-n)은 상기 접속구멍(9-1,9-3,…,9-n)을 통해서 금속배선층(23B)에 접속되게 된다.
한편, MOSFET(Q11∼Q1n,Q21∼Q2n)의 드레인전극으로서 제공되는 알루미늄층과 같이 저저항인 금속배선층(23C)은 절연층(10)을 통해서 N챈널 MOSFET(Q11∼Q1n) 및 P챈널 MOSFET(Q11∼Q1n)의 드레인영역[16-2,16-4,…,16-(n+1) 및 22-2,22-4,…,22-(n+1)]상에 형성되어 신호출력에 사용되고, 접속구멍[9-1,9-4,…,9-(n+1) 및 8-2,8-4,…8-(n+1)]은 드레인영역[16-2,16-4,…,16-(n+1) 및 22-2,22-4,…,22-(n+1)]상에 설치된 절연층(10)의 금속배선층(23C)부분에 형성되며, 드레인영역[16-2,16-4,…,16-(n+1) 및 22-2,22-4,…,22-(n+1)]이 이들 접속구멍[9-1,9-4,…,9-(n+1) 및 8-2,8-4,…8-(n+1)]을 통해서 금속배선층(23C)에 접속되게 된다.
또한, 소오스전극으로 사용되고 알루미늄층과 같이 저저항인 금속배선층(23D)은 절연층(10)을 통해서 P챈널 MOSFET(Q12∼Q2n)의 소오스영역(22-1,22-3,…,22-n)상에 형성되면서 전원(vcc)에 접속되고, 접속구멍(8-1,8-3,…,8-n)은 소오스영역(22-1,22-3,…,22-n)상에 설치된 절연층(10)의 금속배선층(23D)부분에 형성되며, 소오스영역(22-1,22-3,…,22-n)은 상기 접속구멍(8-1,8-3,…8-n)을 통해서 금속배선층(23D)에 접속되게 된다.
제2도는 종래의 출력버퍼에 대한 패턴설계의 다른 실시예로, 제2도에서는 제1도와 동일한 부분에 대해서는 동일한 참조부호로 표시한다.
제2도에 도시된 패턴설계에 있어서 제1도에 도시된 패턴설계와 다른 점은 게이트배선층이 수직 및 수평 방향으로 일정간격을 두면서 배열된 격자모양으로 되어 있다는 점과 금속배선층(23B,23C,23D)이 기울어져서 배열되어 있다는 점으로, 즉 제2도에서 수평으로 형성된 게이트배선층(26-1∼26-3)은 수직으로 형성된 게이트배선층(15-1∼15n)을 가로지르도록 형성되게 되고, 수평으로 형성된 게이트배선층(27-1∼27-3)은 수직으로 형성된 게이트배선층(20-1∼20-n)을 가로지르도록 형성되게 된다.
한편, 게이트배선층으로 정해진 불순물영역은 접속구멍(9-11,9-12,… 및 8-11,8-12,…)을 통해서 금속배선층(23B,23C,23D)에 접속되는데, 이 불순물영역은 이 불순물영역에 접속된 상기 금속배선층(23B,23C,23D)에 따라 소오스영역 혹은 드레인영역으로 동작하게 된다. 이에 따라 제2도에 도시된 바와같이 소오스 및 드레인영역은 교대로 배열되어, 즉 드레인영역은 하나의 소오스영역의 오른쪽과 왼쪽, 윗쪽 및 아래쪽에 형성되고, 소오스영역은 하나의 드레인영역의 오른쪽과 왼쪽, 윗쪽 및 아랫쪽에 형성되게 된다.
또한, 게이트배선층이 패턴에 있어서, MOSFET는 각 게이트배선층을 게이트전극으로 하고, 게이트배선층의 양측상에 형성된 불순물영역을 드레인영역으로 하여 형성되는 바, 이와같이 형성된 몇몇의 MOSFET(Q11-1,Q11-2,Q11-3,… 및 Q21-1,Q21-2,Q21-3,…)가 점선의 원호로 표시되어 있다.
제3도는 종래의 출력버퍼의 패턴설계에 대한 또 다른 예를 도시해 놓은 것으로, 제3도에서는 제1도 및 제2도에 도시된 부분과 대응되는 부분에는 동일한 참조부호를 붙였다.
제3도에 도시된 패턴에 있어서, 병렬로 접속된 MOSFET(Q11∼Q1n)를 형성해 주기 위한 게이트전극은 구형파모양으로 굽은 하나의 다결정실리콘층(15)으로 형성되게 되고, MOSFET(Q21∼Q2n)를 형성해 주기 위한 게이트전극은 구형파모양으로 굽은 하나의 다결정실리콘층(20)으로 형성되게 되며, 신호입력을 위한 저저항의 금속배선층(23A)은 절연층(10)을 통해서 게이트전극으로 사용되는 다결정실리콘층(15,20)의 만곡부(bent portion)상에 형성되고, 접속구멍[24-1∼24-(n+1) 및 25-1∼25-(n+1)]은 게이트전극(15,20)의 만곡부밑에 위치된 절연층(10)에 형성되는데, 여기서 게이트전극(15,20)은 각 만곡부에 형성된 접속구멍[24-1∼24-(n+1) 및 25-1∼25-(n+1)]을 통해서 금속배선층(23A)를 접속된다. 또, 소오스전극을 위한 금속배선층(23B)은 절연층(10)을 통해서 SDG영역(13)의 소오스영역상에 형성됨과 더불어 절연층(10)에 형성된 접속구멍(29-1,29-2,29-3,…)을 통해서 각 소오스영역에 접속되고, 소오스전극을 위한 소오스금속배선층(23D)은 절연층(10)을 통해서 SDG영역(14)의 소오스영역상에 형성됨과 더불어 절연층(10)에 형성된 접속구멍(13-1,31-2,31-3,…)을 통해서 각 소오스영역에 접속되며, 출력신호를 발생시키는데 사용되는 드레인전극을 위한 드레인금속배선층(23C)은 SDG영역(13,14)의 드레인영역상에 형성됨과 더불어 절연층(10)에 형성된 접속구멍(33-1,33-2,33-3,… 및 34-1,34-2,34-3,…)을 통해서 각각 드레인영역상에 형성되게 된다.
이와같은 패턴설계에서, MOSFET(Q11∼Q1n 및 Q21∼Q2n)는 게이트배선층(15,20)이 수직으로 연장된 직선부분(15,20)으로 이루어진 게이트전극과, 이 각 게이트전극의 양측에 설치된 불순물영역으로 이루어진 소오스 및 드레인영역으로 이루어지게 된다.
제1도 내지 제3도에 도시된 바와같이 구성된 종래의 출력버퍼에 대한 패턴설계에 있어서는 입력신호가 각 MOSFET의 게이트전극에 도달될 때까지의 신호지연시간이 가능한한 짧아지도록 설계되어 있는 바, 여기서 신호지연은 MOSFET의 게이트전극저항과 게이트입력용량(게이트산화막을 유전층으로 하는 게이트전극과 반도체기판에 의한 용량)에 의해 발생되는 것으로, 제1도 및 제3도에 도시된 바와같은 패턴설계를 갖는 출력버퍼에서는 입력신호가 MOSFET(Q11∼Q1n 및 Q21∼Q2n)의 각 게이트에 도달될 때까지의 시간사이에 실질적인 차이가 없기 때문에 MOSFET(Q11∼Q1n 및 Q21∼Q2n)는 대체로 동시에 동작이 이루어지게 된다.
즉, P챈널 MOSFET(Q21∼Q2n)가 턴온될 때 N챈널 MOSFET(Q11∼Q1n)는 동시에 턴오프되게 되고, 이와 반대로 N챈널 MOSFET(Q11∼Q1n)가 턴온될때에는 P챈널 MOSFET(Q21∼Q2n)는 동시에 턴오프되게 된다.
또한, 제2도에 도시된 패턴설계의 경우에 있어서는 ON/OFF 동작속도가 접속구멍(24,25)으로부터 각 MOSFET까지의 거리에 따라 다르게 되지만 입력신호에 따른 MOSFET의 ON/OFF동작은 제1도 및 제3도에 도시된 패턴설계에 관한 설명에서와 같이 거의 같은 시간에 이뤄지게 된다.
따라서, 제1도 내지 제3도에 도시된 패턴설계에 있어서는 MOSFET의 d.c. 저항성분이 MOSFET의 상호컨덕턴스(mutual conductance)가 증가하게 되면 감소하게 되기 때문에 출력파형은 전원선과 출력배선에 관련된 용량 및 유도저항의 영향을 받아서 커지게 되는데, 이에 따라 출력파형에 오버슈트(overshoot) 및 언더슈트(undershoot)와 같은 왜곡이 어느 정도까지 증가하여 무시할 수 없게 되는 경우가 생기게 된다.
따라서, 종래에는 상기한 왜곡을 감소시켜 주기 위해서 출력파형의 왜곡을 감소시켜 주는 왜곡저감회로를 제4도에 도시된 바와같이 CMOS 형 IC(35)의 출력단자에 저속시켜 주었는 바, 이는 제4도에 도시된 바와 같이 제1도 내지 제3도에 도시된 패턴설계로 이루어진 출력버퍼가 CMOS형 IC의 출력부에 형성됨과 더불어 그 신호출력단자가 출력신호선(36)에 접속되고, 초고속스위칭을 위한 플레이너다이오드(planardiode)의 애노우드와 캐소우드가 출력신호선(36)과 전원(vcc)에 각각 접속되는 한편 초고속스위칭을 위한 플레이너다이오드(38)의 캐소오드 및 애노우드는 출력신호선(36)과 접지에 각각 접속된 구성으로 되어 있었다.
따라서, 출력신호는 예컨대, 페라이트·비즈(ferrite beads)로 이루어진 인덕터(39)를 경우해서 출력신호선(36)으로 출력되게 되는데, 이때 플레이너다이오드(37,38)와 인덕터(39)로 구성된 왜곡저감회로는 IC 조립용 배선기판에 외부적으로 접속되므로 배선기판상의 탭재영역이 증가하게 되고 부품비용 및 기판가격이 높아지게 된다.
이에 본 발명은 상기한 사정을 감안해서 발명한 것으로, MOSFET의 상호컨덕턴스가 증가되는 경우에 외부적으로 접속되는 회로구성을 사용하지 않으면서도 출력파형의 왜곡을 감소시켜 줌으로써 탑재영역을 감소시킴은 물론 부품비용 및 기판가격을 저감시켜 줄 수 있도록 된 MOS 형 반도체집적회로의 출력버퍼를 제공함에 그 목적이 있다.
상기 목적을 실현하기 위한 본 발명의 1실시예에 따르면, 병렬로 접속된 복수의 구동용 MOSFET로 구성된 구동용 MOSFET회로와, 병렬로 접속된 복수의 부하용 MOSFET로 구성된 부하용 MOSFET회로(상기 구동용 MOSFET회로와 부하용 MOSFET회로중 적어도 어느 하나는 반도체영역을 포함한다), 상기 반도체영역의 표면영역에 형성됨과 더불어 복수의 MOSFET의 소오스와 드레인 및 게이트를 형성하게 되는 SDG영역, 이 SDG영역에서 MOSFET의 게이트전극으로 사용되게 되는 SDG영역상에 병렬로 배열된 게이트배선층, 이 게이트배선층과 동일층으로 형성되면서 상기 각 게이트배선층의 한쪽 끝에 접속되게 되는 저항영역, 상기 SDG영역과 게이트배선층 및 저항영역상에 형성되게 되는 절연층, 저항영역부분과 대응된 위치에 있는 절연층에 인접한 어느 2개의 배선층사이의 거리보다 작은 폭을 가지면서 형성되게 되는 접속구멍, 신호입력을 위해 절연층상에 형성되면서 접속구멍을 통해서 저항영역에 접속되게 되는 금속배선층을 갖추어, 상기 SDG영역에 형성되면서 병렬로 접속된 MOSFET의 도전상태가 금속배선층에 공급되는 입력신호에 따라 제어되는 경우에 게이트배선층의 정항과 MOSFET의 게이트전극 및 접속구멍사이에 놓여 있는 저항영역의 저항과의 합이 가장 적은 MOSFET로부터 시작해서 게이트배선층의 저항과 게이트전극 및 접속구멍사이에 형성되어 있는 저항영역의 저항과의 합이 가장 큰 MOSFET쪽으로 순차 제어되도록 된 MOS 반도체집적회로의 출력버퍼가 제공되게 된다.
따라서, 상기한 구조로돈 본 발명에 따른 MOS형 반도체집적회로의 출력버퍼회로에서는 병렬로 접속된 MOSFET의 동작타이밍이 다르게 정해져서 출력신호의 상승 및 하강이 점진적으로 이루어지기 때문에 외부접속부를 사용하지 않고서도 출력파형의 왜곡을 축소시킬 수 있게 된다.
이하, 도면을 참조해서 본 발명에 따른 실시예를 상세히 설명한다.
제5도는 본 발명의 1실시예에 따른 출력버퍼의 구성을 도시해 놓은 회로도로, 제5도에 도시된 출력버퍼에 복수의 CMOS 인버터가 갖추어져 있다.
도면에서, 입력단자(40)는 내부회로로 입력되는 신호를 인가받기 위해 접속된 것으로서 N챈널 MOSFET(Q11)와 P챈널 MOSFET(Q21)로 구성된 제1CMOS인버터(41-1)에 접속되고, 이 CMOS 인버터(14-1)의 출력단자는 출력단자(42)에 접속되어 있는 바, 상기 입력단자(40)는 저항(R11)을 통해서 N챈널 MOSFET(Q12)의 게이트에 접속됨과 더불어 저항(R21)을 통해서 P챈널 MOSFET(Q22)에 접속되고, MOSFET(Q12,Q22)로 구성된 제2CMOS인버터(14-2)는 출력단자가 제1COMS인버터(14-1)의 접속방법과 마찬가지 방법으로 출력단자(42)에 접속되며, 또 입력단자(40)는 저항(R11,R12)을 통해서 N챈널 MOSFET(Q13)의 게이트에 접속됨과 더불어 저항(R21,R22)을 통해서 P챈널 MOSFET(Q23)의 게이트에 접속되고, 상기 MOSFET(Q13,Q23)로 구성된 제3CMOS인버터(41-3)는 그 출력단자가 상기 제1 및 제2CMOS인버터(41-1,41-2)의 출력단자와 마찬가지 방법으로 출력단자(42)에 접속되며, 다른 CMOS 인버터도 상기한 바와 마찬가지 방법으로 형성된다. 즉, 예를들어 입력단자(40)는 저항[R11∼R1(n-1)]을 통해서 N챈널 MOSFET(Q1n)의 게이트에 접속됨과 더불어 저항[R21∼R2(n-1)]을 통해서 P 챈널 MOSFET(Q2n)의 게이트에 접속되고, MOSFET(Q1n,Q2n)롤 n번째(제 nCOMS인버터(41-n)가 구성되는데 이 제nCOMS인버터(41-n)의 출력단자는 CMOS인버터[41-1∼41-(n-1)]의 출력단자와 마찬가지 방법으로 출력단자(42)에 접속되게 된다.
제6도는 제5도에 출력버퍼의 페턴설계를 도시해 놓은 패턴평면도로, 여기서는 제1도 내지 제5도에 대응되는 부분은 동일한 참조번호를 붙여 표시한다. 또한 반도체기판은 제1도에서 설명한 바와같이 N형으로 가정한다.
도면에서, P형 웰영역(12)이 반도체기판(11)에 형성되고[웰영역(12)과 반도체기판(11)사이의 접합경계는 일점쇄선(12A)으로 나타내었다.], 이 웰영역(12)의 표면영역에 N 챈널 MOS트랜지스터(Q11∼Q1n)의 소오스(S)와 드레인(D) 및 게이트(G)를 형성하기 위한 SDG영역(13)에 형성되는 한편, 상기 반도체기판(11)의 표면영역에 P챈널 MOS트랜지스터(Q21∼Q2n)의 소오스(S)와 드레인(D) 및 게이트를 형성시키기 위해 SDG 영역(14)이 형성되며, 여기에 예컨대 다결정실리콘으로 이루어진 게이트배선층(15-1∼15n)이 웰영역(12)의 부분까지 SDG영역(13)을 가로질러서 연장되면서 규칙적인 간격으로 형성되는데, 이 게이트배선층(15-1∼15-n)은 SDG영역(13)상의 N챈널 MOSFET(Q11∼Q1n)의 게이트전극으로 사용되게 된다. 또 SDG영역(13)의 N+형 영역(16-1,16-2)은 N 챈널 MOSFET(Q11)의 소오스 드레인영역으로 사용되고, SDG영역(13)DML N+형 영역(16-2,16-3)은 N챈널 MOSFET(Q12)의 소오스 드레인영역으로 사용되게 되는데, 그 밖의 다른 MOSFET(Q13∼Q1n)도 상기한 바와 마찬가지 방법으로 형성된다. 즉, 예를들어 SDG영역(13)의 N+형 영역[16-n∼16-(n+1)은 N 챈널 MOSFET(Q1n)의 소오스 및 드레인영역으로 사용된다. 또한, 게이트배선층(15-1∼15-n)고 같은 물질, 예컨대 다결정실리콘으로 이루어진 저항영역(43)은 게이트배선층(15-1∼15-n)과 접속되어 형성되게 되는 바, 이에 따라 게이트배선층(15-1∼15-n)과 저항영역(13)을 이루고 있는 다결정실리콘층(18)은 빗모양으로 형성되게 되는데, 여기서 빗모양의 빗살부분은 게이트배선층(15-1∼15-n)으로 사용되고 몸체부분(base portion)(43)은 제5도에 도시된 회로의 저항[R11∼R1(N-1)]으로 사용되게 된다.
한편, 다결정실리콘층(19)은 반도체기판(11)의 부분까지 SDG영역(14)을 가로질러 뻗어서 형성됨과 더불어 상기 반도체기판(11)과 웰영역(12)의 접합경계에 대해 상기 빗형 다결정실리콘층(18)의 대칭적으로 배열되어 있는데, 여기서 빗모양으로 된 다결정실리콘층(19)의 빗살부분(20-1∼20-n)은 P챈널 MOSFET(Q21∼Q2n)의 게이트배선층으로 사용되고 그 몸체부분(44)은 제5도에 도시된 저항[R21∼R2(n-1)]으로 사용되게 되며, 게이트배선층(20-1∼20-n)은 SDG영역(14)상의 P챈널 MOSFET(Q21∼Q2n)의 게이트전극으로 사용되는 한편, SDG영역(14)의 P+형 영역(22-1,22-2)은 P챈널 MOSFET(Q21)의 소오스 및 드레인영역으로 사용되고, 상기 SDG영역(14)의 P+형 영역(22-2,22-3)은 P챈널 MOSFET(Q22)의 소오스 및 드레인영역으로 사용된다. 또 그 밖의 다른 MOSFET도 상기와 동일한 방법으로 형성되게 된다. 즉, 예를들어 SDG영역(14)의 P+형 영역[22-n∼22-(n+1)]은 P챈널 MOSFET(Q2n)의 소오스 및 드레인영역으로 사용된다.
또한, 신호입력을 위한 알루미늄층과 같이 저저항인 금속배선층(23A)은 절연층(10)을 통해서 저항영역(43,44)부분위에 형성되고, 또 절연층(10)에는 접속구멍(45,46)이 형성되는데, 이 접속구멍(45,46)의 폭은 게이트배선층(51-1∼15-n)중 어느 인접한 2개사이의 거리와 게이트배선층(20-1∼20-n)중 어느 인접한 2개사이의 거리보다도 각각 충분히 적게 정해지게 되며, 저항영역(다결정실리콘층)(43,44)은 절연층(10)에 형성된 접속구멍(45,46)을 통해서 그 끝부분이 실질적으로 접속되고, 알루미늄층과 같이 저저항인 소오스전극용 금속배선층(23B)은 절연층(10)상의 소오스영역(16-1,16-3,…,16-n)에 형성되는데, 이 금속배선층(23B)은 접지되게 된다.
또한, 접속구멍(9-1,9-3,…9-n)은 소오스영역(16-1,16-3,…16-n)상에 설치된 절연층(10)의 소정부분에 형성되는 바, 이에 따라 소오스영역(16-1,16-3,…16-n)은 이 접속구멍(9-1,9-3,9-n)을 통해서 금속배선층(23B)에 접속되게 된다.
한편, MOSFET(Q11∼Q1n, Q21∼Q2n)의 드레인전극으로 사용되는 알루미늄층과 같은 저저항인 금속배선층(23C)은 절연층(10)을 통해서 N챈널 MOSFET(Q11∼Q1n) 및 P챈널 MOSFET(Q21∼2n)의 드레인영역[16-2,16-4,…16-(n+1) 및 22-2,22-4,…,22-(n+1)]상에 형성되는 바, 여기서 상기 금속배선층(23C)은 출력단자(42)에 접속되고, 접속구멍[9-2,9-4,…9-(n+1) 및 8-2,8-4,…(n+1)]은 드레인영역[16-2,16-4,…,16-(n+1) 및 22-2,22-4,…,22-(n+1)]상에 설치된 절연층(10)의 소정부분에 형성되며, 상기 드레인영역[16-2,16-4,…,16-(n+1) 및 22-2,22-4,…,22-(n+1)]은 상기 접속구멍[9-2,9-4,…,9-(n+1) 및 8-2,8-4,…8-(n+1)]을 통해서 금속배선층(23C)에 접속되게 된다.
그리고, 소오스전극으로 사용되는 알루미늄층과 같이 저저항인 금속배선층(23D)은 절연층(10)을 통해서 P 챈널 MOSFET(Q21∼Q2n)의 소오스영역(22-1,22-3,…,22-n)상에 형성되는 바, 여기서 이 금속배선층(23D)은 전원(vcc)에 접속되고, 접속구멍(8-1,8-3,…8-n)은 상기 소오스영역(22-1,22-3,…22-n)상에 설치된 절연층(10)의 소정부분에 형성되며, 상기 소오스영역(22-1,22-3,…22-n)은 접속구멍(8-1,8-3,…8-n)을 통해서 금속배선층(23D)에 접속되게 된다.
상기한 바와같은 구조에 있어서, 제7도에서 실선으로 나타내어진 압력신호가 입력단자(40)[금속배선층(23A)]에 공급되게 되면 이 입력신호는 접속부[접속구멍(45,46)]로부터 게이트배선층(15-1,20-1)에 전송되어 게이트배선층(15-n,20-n)쪽으로 전송되게 되는데, 이때 접속구멍으로부터 게이트배선층까지의 거리가 증가할수록 지연시간도 증가하게 된다. 이러한 입력신호의 지연시간은 신호전송로로 사용되는 비교적 놓은 저항의 다결정실리콘층(43,44)중 어느 하나로 형성된 배선층의 길이에 따라 정해지게 되는 저항성분과 각 MOSFET와 관계된 기생게이트용량 때문에 발생된 것으로, 입력신호가 상기한 바와같이 MOSFET(Q11∼Q1n 및 Q21∼Q2n)의 게이트에 지연시간이 다른게 전송되는 경우에는 MOSFET는 접속부[접속구멍(45,46)]가까이에 위치된 게이트배선층(15-n,20-n)을 갖는 MOSFET로부터 상기 접속부[접속구멍(45,46)]와 가장 먼 위치에 위치된 게이트배선층(15-n,20-n)을 갖는 MOSFET순으로 순차 동작하게 된다. 즉, 예를들어 입력단자(40)에 공급된 입력신호가 제7도에 도시된 바와 같이 “H”레벨에서 “L”레벨로 변화하게 되면, 우선 제1COMS인버터(41-1)의 출력신호가 “H”레벨로 되게 되고, 저항(R11,R21)과 MOSFET(Q21,Q22)의 게이트용량에 의해 정해진 지연시간후에 제2CMOS인버터(41-2)의 출력신호 “H”레벨로 되게 된다. 이어 저항(R11,R12 및 R21,R22) 및 MOSFET(Q13,Q23)의 게이트용량에 의해 정해진 지연시간후에 제3CMOS인버터(41-3)의 출력신호가 “H”레벨로 되고, 상기와 마찬가지로 네번째와 N번째 CMOS인버터(제4 및 제 n인버터)가 순차적으로 “H”레벨로 되게 된다.
따라서, 제5도 및 제6도에 도시된 출력버퍼의 출력신호파형은 제8도에 실선으로 도시된 바와같은 형태로 되어 그 출력전압의 변화기울기(variation slope)가 제8도에 도시된 종래 출력버퍼회로에 의한 파형에 비해 완만하게 됨으로써 출력전압의 오버슈트 및 언더슈트와 같은 왜곡이 축소되게 된다.
또한, 이 경우에 MOSFET의 게이트에 공급되는 입력신호의 지연시간차이는 저항영역(43,44)의 저항에 의존하기 때문에 출력전압의 왜곡도 상기 저항영역(43,44)의 저항에 의존하게 되는데, 이와같이 저항에 대한 왜곡의 의존성이 제9도에 도시되어 있다.
제9도에서, 저항(r1)은 제6도에 도시돈 본 발명에 따른 패턴설계에 대응되는 것이고, 저항(r2)은 제1도에서 도시된 종래의 패턴설계에 대응되는 것으로, 제9도로부터 분명히 알 수 있는 바와같이 출력전압의 왜곡은 저항을 증가시키게 되면 감소하게 된다.
즉, 상기한 바와같은 구조에서, 출력파형의 왜곡은 빗형 다결정실리콘(18,19)과 금속배선층(23A) 사이의 신호입력을 위한 접속영역을 적당하게 설계해 줌으로써 축소시킬 수 있게 된다.
제10도는 본 발명의 다른 실시예에 따른 출력버퍼의 패턴설계를 도시해 놓은 것으로, 제10도에서는 제6도와 동일한 부분에 대해서는 동일부호를 붙이고 그 자세한 설명은 생략한다. 또한, 제10도에서 도시된 패턴설계에 있어서, 제6도에서 소오스 및 드레인영역을 형성해 주기 위한 금속배선층(23B,23C,23D)은 설명과 도면을 간단히 하기 위해 생략하였다.
제10도에 도시된 패턴이 제6도에 도시된 패턴과 다른 점은 접속구멍(45,46)이 형성되는 위치로, 즉 제6도에 도시된 패턴에서는 접속구멍(45,46)의 다결정실리콘층(43,44)의 끝부분이나 혹은 게이트전극(15-1,20-1)의 가장 가까운 위치에 형성되게 되는데 반하여 제10도에 도시된 패턴에서는 접속구멍이 게이트전극(5-3,20-3)에 가장 가까운 위치에 형성되고, 다결정실리콘층(43,44)은 접속구멍(45,46)을 통해서 금속배선층(23A)에 접속되게 된다는 점으로, 이러한 패턴설계로 하여도 입력신호가 제5도에 도시된 회로에서의 저항(R12,R13)과 저항(R22,R23)사이의 접속노드(node)에 공급되는 경우와 마찬가지로 되는데, 이러한 경우에는 제5도에 도시된 회로에서 제3CMOS인버터(41-3)가 동시에 동작하게 되며, 그 다음에 제1 및 제5인버터(41-1)(41-5)가 동시에 동작하게 되고, 이후에 제6CMOS인버터로부터 제nCMOS인버터(41-6∼41-n)순으로 동작하게 된다. 따라서, 두 개의 CMOS인버터가 동시에 동작하게 되기 때문에 출력파형의 왜곡은 제6도에 도시된 패턴설계의 경우보다 확실히 약간 더 크게 된다.
그러나, 이 경우에도 출력파형의 왜곡은 제1도에 도시된 패턴설계에 의한 왜곡에 비해 크게 축소될 수 있기 때문에 초고속동작을 위해 플레이너다이오드(37) 및 인덕터(39)와 같은 외부적으로 접속되는 회로부분이 불필요하게 된다.
또한, 제10도에 도시된 패턴설계에서 접속구멍(45,46)의 위치는 제한되지 않으며 측면방향으로 어느 정도 움직인다하더라도 동일한 효과를 도모할 수 있게 된다.
제11도는 본 발명의 다른 실시예에 따른 출력버퍼의 패턴설계를 도시해 놓은 패턴평면도로, 본 도면에서는 제6도 내지 제10도와 동일부분에 대해서는 동일부호를 붙이고 그 설명은 생략한다.
제11도에 도시된 패턴이 제6도 내지 제10도에 도시된 패턴과 다른점은 접속구멍(45,46)이 형성된 위치로, 즉 제11도에 도시된 패턴에서는 접속구멍(45,46)이 게이트전극(15-1∼15-6 및 20-1∼20-6)의 중앙부에 대응되는 위치의 저항영역(43,44)상에 형성되어 있는 바, 이러한 패턴설계로 해 주게 되면 제3 및 제4CMOS인버터(41-3,41-4)가 입력신호에 대응해서 제일 먼저 동작하게 되고, 다음에 제2 및 제5CMOS인버터(41-2,41-5)가 동시에 동작하게 되며, 그 다음으로 제1 및 제6CMOS인버터(41-1,41-6)가 동시에 동작하게 되는데, 이처럼 두 개의 CMOS인버터가 순차적으로 동시에 동작하게 됨으로써 이 경우에도 실질적으로 상기 실시예에서 얻을 수 있는 효과와 동일한 효과를 얻을 수 있게 된다.
제12도는 본 발명의 다른 실시예에 따른 출력버퍼의 패턴설계를 도시해 놓은 패턴평면도로, 제12도에서는 제6도에 도시된 패턴과 동일부분에 대해서는 동일한 참조부호를 붙이고 그 자세한 설명은 생략한다.
제12도에서는 제6도에서 저항영역(43,44)으로 사용되는 다결정실리콘층의 패턴이 좁게 형성되어 있는 바, 다결정실리콘층(43,44)의 저항값을 다결정실리콘층(43,44)의 폭을 좁게 함으로써 증가시킬 수 있게 되므로 제5도에 도시된 저항[R11∼R1(n+1) 및 R21∼R2(n-1)]의 저항값을 증가하게 된다.
따라서, 이러한 패턴설계로 하게 되면 제1CMOS인버터로부터 제nCMOS인버터순으로 순차 동작함에 의해 지연되는 지연시간이 제6도에 도시된 패턴설계의 지연시간에 비해 더 길어지게 됨으로써 출력파형의 변화는 제5도에 도시된 패턴설계에 의한 출력파형의 변화보다 더 완만하게 된다.
이와같이, CMOS인버터의 지연시간은 다결정실리콘층(43,44)이 폭을 변화시켜 줌으로써 임의로 조정할 수 있게 되며, 더욱이 제6,10,11도에서의 저항영역(다결정실리콘층)(43,44)에 도우프된 불순물의 농도를 금속배선층(15-1∼15-n 및 20-1∼20n)의 불순물농도보다도 더 낮게 해 줌에 의해서도 제12도에서 얻어지게 되는 효과와 동일한 효과를 얻을 수 있게 된다.
제13도는 제2도에 도시된 패턴설계에 본 발명을 적용시킨 본 발명의 다른 실시예에 다른 출력버터의 패턴설계를 도시해 놓은 패턴평면도로, 제13도에서는 제2도와 동일부분에 대해서는 동일한 참조부호를 붙이고 그 자세한 설명은 생략한다.
제13도에 도시된 패턴이 제2도에 도시된 패턴과 다른 점은 접속구멍(45,46)의 크기와 위치로, 즉 제13도에 도시된 패턴설계에서는 접속구멍(45,46)이 저항영역(43,44)의 끝부분에 형성되고, 금속배선층(23A)이 이 접속구멍(45,46)을 통해서 저항영역(43,44)에 접속되게 되며, 또 상기 접속구멍(45,46)의 폭은 게이트배선층(15-1∼15-n)중 인접한 어느 2개사이의 거리 및, 게이트배선층(20-1∼20-n)중 어느 2개사이의 거리보다도 더 작게 형성되게 된다.
따라서, 이러한 패턴설계로 해 주게 되면, 접속구멍(45,46)의 가장 가까이에 위치된 MOSFET(Q11-1∼Q21-1)가 제일 먼저 동작되게 되는 바, 즉 MOSFET(Q11-1,Q21-1)로부터 MOSFET(Q1n-1,Q2n-1)순으로 동작하게 됨과 더불어 MOSFET(Q11-1,Q21-1)로부터 MOSFET(Q11-7,Q21-7)순으로 동작하게 되어 상기 실시예에서의 방법과 같이 출력파형의 변화가 완만하게 이루어지게 됨으로써 외부적으로 왜곡저감회로를 접속시켜 주지 않고서도 출력파형의 오버슈트 및 언더슈트의 발생을 방지해 줄 수 있게 된다.
제14도는 본 발명의 다른 실시예에 따른 출력버퍼의 패턴설계를 도시해 놓은 패턴평면도로, 본 도면에서는 제13도에 도시된 부분과 대응되는 부분에 대해서는 동일한 참조부호를 붙이고 그 자세한 설명은 생략한다. 또 본도에 도시된 패턴설계에서 제13도에서의 소오스 및 드레인영역을 형성해 주기 위한 금속배선층(23B,23C,23D)은 그 설명 및 도면을 간단히 하기 위해 생략한다.
제14도에 도시된 패턴이 제13도에 도시된 패턴과 다른 점은 접속구멍(45,46)이 형성된 위치로, 즉 제13도에 도시된 패턴에서는 접속구멍(45,46)이 저항영역(다결정실리콘층)(43,44)의 끝부분이나 혹은 게이트전극(15-1,20-1)의 가까운 위치에 형성되는데 반해, 제14도에 도시된 패턴에서는 그 접속구멍(45,46)이 게이트전극(15-3,20-3)의 가까운 위치에 형성되게 된다. 따라서, 이와같은 패턴설계로 해 주게 되면 접속구멍(45,46)에 가장 가까이 위치 MOSFET(Q13-1,Q23-1)가 입력신호에 응답해서 제일 먼저 동일하게 되고, 이후의 MOSFET는 MOSFET(Q13-1,Q23-1)로부터 MOSFET(Q11-1,Q21-1 및 Q1n-1,Q2n-1)방향으로 또 MOSFET(Q13-1,Q23-1)로부터 MOSFET(Q13-7,Q23-7)방향으로 순차 동작하게 된다.
이에 따라, 동시에 동작하게 되는 MOSFET(CMOS인버터)의 수가 증가하게 됨으로써 출력파형의 왜곡은 제13도에 도시된 패턴설계의 경우에 비해 확실히 약간 더 크게 되지만, 출력파형의 왜곡이 제2도에 도시된 패턴설계에서의 왜곡에 비해 대폭 저감되게 됨으로써 외부적으로 접속시켜 주게 되는 왜곡저감회로는 불필요하게 된다.
또한, 접속구멍의 위치는 제14도에 도시된 위치에 한정되지 않고 어느 정도 이동하게 되더라도 동일한 효과를 도모할 수 있게 된다.
제15도는 본 발명의 다른 실시예에 다른 출력버퍼의 패턴설계를 도시해 놓은 패턴평면도로, 본도에서는 제13 및 제14도에 대응되는 부분에 대해서는 동일한 참조부호를 붙이고 그 상세한 설명는 생략한다.
제15도에 도시된 패턴에서 제13 및 제14도에 도시된 패턴과 다른 점은 접속구멍(45,46)의 형성위치로, 즉 제15도에 도시된 패턴에서는 접속구멍(45,46)이 저항영역(43,44)의 중앙부근에 형성되어 있다.
따라서 이러한 패턴설계로 해 주게 되면, MOSFET(Q13-1,Q14-1 및 W23-1,Q24-1)가 동시에 입력신호에 응답해서 제일 먼저 동작하게 되고, 이후의 MOSFET는 MOSFET(Q13-1,Q23-1)로부터 MOSFET(Q11-1,Q21-1)로의 방향과, MOSFET(Q14-1,Q24-1)로부터 MOSFET(Q1n-1,Q2n-1)로의 방향 및 MOSFET(Q23-1,Q24-1 및 Q23-1,Q24-1)로부터 MOSFET(Q13-7,Q14-7 및 Q23-7,Q24-7)로의 방향으로 순차 동작되게 된다. 따라서, 동시에 동작되게 되는 MOSFET의 수는 제13도에 도시된 패턴설계의 경우에 비해 크게 되지만 동시에 동작하게 되는 MOSFET의 수는 사용되고 있는 MOSFET의 총수보다 비교적 적기 때문에 상기 실시예의 경우와 동일한 효과를 얻을 수 있게 된다.
제16도는 본 발명의 다른 실시예에 따른 출력버퍼의 패턴설계를 도시해 놓은 패턴평면도로, 본 도면에서는 제13도와 대응되는 부분에는 동일한 참조부호를 붙이고 그 상세한 설명은 생략한다.
제16도에 도시된 패턴은 제13도에 도시된 패턴에서 저항영역(다결정실리콘층)(43,44)의 폭을 좁게 해 줌으로써 얻어지게 되는데, 다결정실리콘층(43,44)의 저항값은 그 다결정실리콘층(43,44)의 폭을 좁게 해 주게 되면 증가하게 되기 때문에 각 MOSFET의 게이트에 접속된 저항의 저항값은 증가하게 된다.
따라서, 이와같은 패턴설계로 해 주게 되면 MOSFET의 순차동작에 의해 지연된 지연시간이 제13도에 도시된 패턴설계의 지연시간에 비해 더 길어지게 됨으로써 출력파형의 변화는 제13도에 도시된 패턴설계의 출력파형보다 더 완만하게 된다.
또한, MOSFET의 지연시간은 다결정실리콘층의 폭을 여러가지로 조정함으로써 임의로 조정할 수 있게 되고, 더우기 제13도 내지 제15도에 도시된 저항영역(다결정실리콘층)(43,44)에 도우프된 불순물의 농도를 게이트배선층(15-1∼15-n,20-1∼20-n,26-1∼26-3 및 27-1∼27-3)의 불순물 농도보다도 더 낮게 해주는 것으로도 제16도의 실시예에서 얻어지게 되는 효과와 동일한 효과를 얻을 수 있게 된다.
제17도는 제3도에 도시된 패턴설계에 본 발명을 적용시킨 본 발명의 다른 실시예에 따른 출력버퍼의 패턴설계를 도시해 놓은 패턴평면도로, 본 도면에 도시된 패턴설계에서는 병렬로 접속된 MOSFET(Q11∼Q1n)를 형성하기 위한 게이트전극이 제3도에 도시된 패턴설계에서와 같이 구형파모양으로 굽은 하나의 다결정실리콘층(15)으로 형성되는 한편 MOSFET(Q21∼Q2n)을 형성하기 위한 게이트전극은 상기와 마찬가지로 구형파모양으로 굽은 다결정실리콘층(20)으로 형성되게 된다. 또, 입력신호에 대해 저저항인 금속배선층(23A)은 절연층(10)을 통해서 게이트전극으로 이용되는 다결정실리콘층(15,20)의 만곡부상에 형성되고, 접속구멍(51-1∼51-3 및 52-1∼52-3)이 게이트전극(15,20)의 만곡부밑의 위치에 있는 절연층(10)에 형성되며, 게이트전극(15,20)은 접속구멍(51-1∼51-3 및 52-1∼52-3)을 통해서 게이트배선층(15,20)의 양끝에 위치된 만곡부에서 금속배선층(23A)에 접속되고, 소오스영역용 금속배선층(23B)은 절연층(10)에 형성된 접속구멍(29-1,29-2,29-3,…)을 통해서 SDG영역(13)의 각 소오스영역에 접속되며, 소오스전극용 금속배선층(23D)은 절연층(10)에 형성된 접속구멍(31-1,31-2,31-3,…)을 통해서 SDG영역(13,14)의 각 소오스영역에 접속되고, 드레인전극용 금속배선층(23C)은 절연층(10)에 형성된 접속구멍(33-1,33-2,…)을 통해서 SDG영역(13,14)의 각 드레인영역에 접속되게 된다.
이와같은 패턴설계에 있어서, MOSFET(Q11∼Q1n 및 Q21∼Q2n)는 수직적으로 연장되어 형성됨과 더불어 규칙적인 간격으로 배열된 게이트배선층(15,20)의 각 직선부양측에 소오스 및 드레인영역이 설치되어 형성되게 되는 바, 여기서 MOSFET의 동작은 접속부[접속구멍(51-1∼51-3,52-1∼52-3)]와 가장 가까운 MOSFET로부터 접속부에서 가장 멀리 떨어진 MOSFET쪽으로의 순서로 동작되게 되므로 모든 MOSFET는 동시에 동작되지 않게 된다.
따라서, 상기 실시예에서와 마찬가지로 비록 MOSFET의 상호 컨덕턴스가 증가되더라도 외부적으로 접속되는 왜곡저감회로의 사용없이 출력파형의 왜곡을 감소시킬 수 있게 된다.
또한, 제17도의 실시예에서와 마찬가지로 비록 MOSFET의 상호 컨덕턴스가 증가되도라도 외부적으로 접속되는 왜곡저감회로의 사용없이 출력파형의 왜곡을 감소시킬 수 있게 된다.
또한, 제17도의 실시예에서 3개의 접속부가 금속배선층(23A)과 각 게이트배선층(15,20)사이에 형성되었지만 하나나 혹은 2개의 접속부로도 충분하며, 만일 MOSFET의 수(n)가 접속부의 수보다 상당히 크다면 3개이상의 접속부가 제공되게 된다.
한편, 이상과 같이 설명된 실시예에서는 CMOS구조의 출력버퍼가 사용되었지만, 본 발명에서는 단지 P챈널 MOS트랜지스터나 혹은 N챈널 MOS 트랜지스터를 사용함으로써 P챈널이나 혹은 N챈널 MOS구조로된 출력버퍼를 구성해 줄 수 있게 된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 단지 입력신호가 병렬로 접속된 MOSFET(Q11∼Q1n 및 Q21∼Q2n)의 각 게이트에 인가되게 되는 동작타이밍을 다르게 조정해 줌에 의해 다른 지연시간을 갖는 출력버퍼를 구성해 줄 수 있게 되므로 여러가지 변형실시가 가능하게 된다.

Claims (8)

  1. 전단으로부터의 입력신호를 증폭하고, 이 증폭된 신호를 출력시켜 주는 MOS반도체집적회로의 출력버퍼에 있어서, 제1도전형의 반도체기판(11)과, 상기 반도체기판(11)의 표면영역에 형성됨과 더불어 복수의 제1MOSFET(Q21∼Q2n)의 소오스와 드레인 및 게이트를 형성하게 되는 제1SDG영역(14), 상기 제1SDG영역(14)상에 소정거리를 두고 병렬로 배열되어서 상기 제1SDG영역(14)에 형성된 상기 제1MOSFET(Q21∼Q2n)의 게이트전극으로 사용되게 되는 제1게이트배선층(20-1∼20-n), 상기 제1게이트배선층(20-1∼20-n)과 동일한 층으로 형성됨과 더불어 상기 제1게이트배선층(20-1∼20-n)의 각 한쪽 끝에 접속되게 되는 제1저항영역(44), 상기 제1SDG 영역(14)과 상기 제1게이트배선층(20-1∼20-n) 및 상기 제1저항영역(44)상에 형성되는 절연층(10), 상기 제1저항영역(44)부분과 대응되는 위치에서 상기 절연층(10)에 형성된 제1접속구멍(46) 및, 상기 절연층(10)상에 형성됨과 더불어 상기 제1접속구멍(46)을 통해서 상기 제1저항영역(44)에 접속된 신호입력을 위한 금속배선층(23A)을 포함하여 구성되고; 상기 제1접속구멍(46)의 폭이 상기 제1게이트배선층(20-1,20-n)중 인접한 어느 2개층사이의 거리보다 작게 되어 있고, 병렬로 접속되어 있으면서 상기 제1SDG영역(14)상에 형성된 상기 제1MOSFET(Q21∼Q2n)의 도전상태는 상기 금속배선층(23A)에 공급되는 입력신호에 응답해서 상기 제1게이트배선층(20-1∼20-n)의 유효저항과 그 게이트전극과 상기 제1접속구멍(46)사이에 놓여 있는 상기 제1저항영역(44)의 유효저항의 합이 가장 큰 다른 하나의 제1MOSFET(Q2n)쪽으로 순차 제어되도록 구성된 것을 특징으로 하는 MOS 집적회로의 출력버퍼.
  2. 제1항에 있어서, 상기 제1게이트배선층(20-1∼20-n)과 제1저항영역(44)이 빗모양으로 된 패턴의 형태로 되면서 다결정실리콘층(19)으로 형성된 것을 특징으로 하는 MOS집적회로의 출력버퍼.
  3. 제1항에 있어서, 소정거리를 두고 배열되면서 상기 제1게이트배선층(20-1∼20-n)과 직교된 복수의 게이트배선층(27-1∼27-3)이 추가로 갖춰져서 격자패턴의 형태로 됨과 더불어 다결정실리콘층(19)으로 형성된 상기 게이트배선층(20-1∼20-n,27-1∼27-n)이 상기 제1MOSFET(Q21-1,Q21-2,…)의 게이트전극으로 사용되어지는 것을 특징으로 하는 MOS반도체집적회로의 출력버퍼.
  4. 제1항에 있어서, 상기 제1게이트배선층이 구형파모양인 연속배선층(20)으로 형성됨과 더불어 이 연속배선층(20)의 만곡부에 대응되는 위치에서 상기 절연층(10)에 형성된 접속구멍(52-1∼52-3)을 통해서 상기 금속배선층(23A)에 접속되어져 있는 것을 특징으로 하는 MOS반도체집적회로의 출력버퍼.
  5. 제1항에 있어서, 상기 반도체기판(11)에 형성된 제2도전형의 웰영역(12)과, 상기 웰영역(12)의 표면영역에 형성되어 병렬로 접속된 복수의 제2MOSFET(Q11∼Q1n)의 소오스와 드레인 및 게이트를 형성하게 되는 제2SDG 영역(13), 상기 제2SDG영역(13)상에 소정거리를 두고 평행하게 연장되면서 형성되어서 상기 제2SDG영역(13)상에 형성된 상기 제2MOSFET(Q11∼Q1n)의 게이트전극으로 사용되게 되는 제2게이트배선층(15-1∼15-n), 상기 제2게이트전극(15-1∼15-n)과 동일한 층으로 형성됨과 더불어 상기 제2게이트전극(15-1∼15-n)의 각 한쪽 끝에 접속되고, 상기 절연층(10)으로 피복된 제2저항영역(43) 및 상기 제2저항영역(43)부분에 대응되는 위치에서 상기 절연층(10)에 형성된 제2접속구멍(45)을 추가로 포함하여 구성되고, 상기 금속배선층(23A)이 상기 제2접속구멍(45)을 통해서 상기 제2저항영역(43)에 접속되고, 상기 제2접속구멍(45)의 폭은 상기 제2게이트배선층(15-1∼15-n)중 어느 인접한 2개층사이의 길이보다도 작으며, 상기 제2SDG영역(13)에 형성되면서 병렬로 접속된 상기 제2MOSFET(Q11∼Q1n)의 도전상태가 상기 금속배선층(23A)에 공급되는 입력신호에 응답해서 상기 제2게이트배선층(15-1∼15-n)의 유효저항과 그 게이트전극과 상기 제2접속구멍(45)사이에 놓여 있는 제2저항영역(43)의 유효저항의 합이 가장 작은 제2MOSFET(Q11)중 하나로부터 상기 제2게이트배선층(15-1∼1-n)의 유효저항과 그 게이트전극과 상기 제2접속구멍(45) 사이에 놓여 있는 상기 제2저항영역(43)의 유효저항의 합이 가장 큰 제2MOSFET(Q1n)중의 다른 하나로 순차 제어되도록 구성되어진 것을 특징으로 하는 MOS반도체집적회로의 출력버퍼.
  6. 제5항에 있어서, 상기 제1게이트배선층(20-1∼20-n)과 상기 제1저항영역(44)이 빗모양으로 된 패턴의 형태이면서 제1다결정실리콘층(19)으로 형성되고, 상기 제2게이트배선층(15-1∼15-n)과 상기 제2저항영역(43)이 상기 반도체기판(11)과 상기 웰영역(12)사이의 접합경계(12A)에 대한 상기 제1다결정실리콘층(19)과 대칭적으로 배열된 빗모양으로된 패턴의 형태인 제2다결정실리콘층(18)으로 형성된 것을 특징으로 하는 MOS반도체집적회로의 출력버퍼.
  7. 제5항에 있어서, 일정한 간격으로 배열된 다결정실리콘층(26-1∼26-3,27-1∼27-3)으로 구성됨과 더불어 상기 제1 및 제2게이트배선층(15-1∼15-n, 20-1∼20-n)과 직교되어 상기 제1 및 제2게이트전극(15-1∼15-n,20-1∼20-n)과 함께 제1 및 제2격자패턴을 형성해 주는 복수의 게이트배선층(26-1∼26-3,27-1∼27-3)이 추가로 갖춰지고, 상기 반도체기판(11)과 상기 웰영역(12)사이의 접합경계에 대해 상호 대칭적으로 배열되어 있는 상기 제1 및 제2패턴의 다결정실리콘층이 상기 MOSFET(Q11-1,Q11-2,…, 및 Q21-1,Q21-2,…)의 게이트배선층으로 사용되어지는 것을 특징으로 하는 MOS반도체직접회로의 출력버퍼.
  8. 제5항에 있어서, 상기 제1게이트배선층이 구형파모양인 제1연속배선층(20)으로 형성되고, 상기 제2게이트배선층이 구형파모양인 제2연속배선층(15)으로 형성되며, 상기 제1 및 제2연속배선층(20,15)은 이 제1 및 제2연속배선층(20,15)의 만곡부분에 대응되는 위치에서 상기 절연층(10)에 형성된 상기 접속구멍(45,46)을 통해서 상기 금속배선층(23A)에 접속되어져 있는 것을 특징으로 하는 MOS반도체집적회로의 출력버퍼.
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