JPH01279631A - 半導体集積回路の出力回路 - Google Patents

半導体集積回路の出力回路

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JPH01279631A
JPH01279631A JP63109312A JP10931288A JPH01279631A JP H01279631 A JPH01279631 A JP H01279631A JP 63109312 A JP63109312 A JP 63109312A JP 10931288 A JP10931288 A JP 10931288A JP H01279631 A JPH01279631 A JP H01279631A
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Norishige Tanaka
田中　教成
Satoshi Nonaka
聡 野中
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体集積回路の出力回路に係り、特に複数
の出力回路が同時にスイッチング動作する際に発生する
電源ノイズの低減化を図るようにした改良に関する。
（従来の技術） 半導体集積回路（ＩＣ）内の電源ラインには抵抗性、容
量性及び誘導性の負荷が寄生的に財団することが知られ
ている。このような寄生負荷のうち、特に誘導性負荷は
電源ラインに流れる電流が急激に変化する際に大きなノ
イズを発生させる。
一方、電源ラインに流れる電流が急激に変化する要因と
して、ＩＣ外部に信号を出力する出力回路が挙げられる
。すなわち、この出力回路ではＩＣ外部の負荷容量を高
速で駆動するために電源ラインから充分に大きな電流を
取出して負荷容量を充、放電する必要がある。しかもＩ
Ｃ内ではこのような出力回路が複数個設けられており、
いくつかの出力回路が同時にスイッチング動作すること
がある。
第６図はＭＯＳ−ＩＣ内に設けられる従来の出力回路の
構成を示す回路図である。ＩＣ内部の信号Ｉｎはインバ
ータからなるプリバッファ２１を介してＰチャネルＭＯ
Ｓトランジスタ２２及びＮチャネルＭＯ５＋−ランジス
タ２３からなるＣＭＯＳインバータで構成されたバッフ
ァ２４に供給され、このバッファ２４の出力端子から信
号Ｏｕｔが出力される。
このような出力回路ではバッファ２４がそれぞれ１個の
Ｐチャネル及びＮチャネルＭＯ３＋−ランジスタで構成
されている。このため、出力信号Ｏｕｔのスイッチング
時に電源電圧Ｖ。０から流れ出る電流及びアース電圧Ｖ
ＳＳに流れ込む電流の値はそれぞれ両トランジスタのみ
の特性で決定される。
ところで、最近では＋Ｃの動作速度の高速化並びに高出
力電流化に伴い、出力回路の相互コンダクタンスを増大
させ、負荷に対する電流駆動能力を大きくする必要が生
しており、そのために上記バッファ２４を構成するトラ
ンジスタ２２及び２３のオン抵抗が減少する傾向にある
。
この結果、従来では電源電圧やアース電圧の電源ライン
に発生するノイズか増加し、しかもスイッチング動作し
ない出力回路の信号のノイズも増加する。
（発明が解決しようとする課題） 従来では出力回路のバッファを電流駆動能力の大きなト
ランジスタで構成し、このトランジスタを高速にスイッ
チング動作させるようにしているので、電源ラインに発
生ずるノイズか増加し、これによりスイッチング動作し
ない出力回路の信号のノイズも増加するという欠点があ
る。
この発明は上記のような事情を考慮してなされたもので
あり、その１」的は、スイッチング動作する際に電源ラ
インに発生するノイズを低減することができる半導体集
積回路の出力回路を提供することにある。
［発明の構成コ （課題を解決するための手段） この発明の半導体集積回路の出力回路では、負荷に対す
る電流駆動能力が互いに異なる複数の出力トランジスタ
と、上記各出力トランジスタを駆動するための信号を互
いに異なる期間だけ遅延する複数の信号遅延手段とを設
けることにより、上記複数の出力トランジスタをその負
荷電流駆動能力が大きくなる順で信号遅延期間が長くな
る上記複数の信号遅延手段の出力で選択的に駆動してい
る。
（作用） 電流駆動能力が異なる複数の出力トランジスタは時間を
ずらせて順次駆動され、しかも電流駆動能力が大きな出
力トランジスタになる程、遅れて駆動される。これによ
り、電源ラインに流れる電流の時間的変化を小さく、か
つ一定とする。よって、スイッチングノイズの低減化か
図られる。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。
第１図はこの発明をＭＯＳ−ＩＣの出力回路に実施した
場合の構成を示す回路図である。１はＩＣ内部の信号Ｉ
ｎが供給されるインバータからなるプリバッファである
。２０〜２　＋１はこのプリバッファ１の出力を増幅し
、ＩＣ外部に信号Ｏｕｔとして出力するためのバッファ
を構成するＰチャネル側の出力トランジスタであり、同
じく３０〜３ｎはそれぞれバッファを構成するＮチャネ
ル側の出力トランジスタである。
上記（ｎ　＋　１）個のＰチャネル側の出力トランジス
タ２０〜２ｕのソースは電源電位ＶＣＣにそれぞれ接続
され、各ドレインは出力信号Ｏｕｔのノードに共通に接
続されている。また、これら出力トランジスタ２０〜２
ルのうちトランジスタ２ｏの電流駆動能力が最も大きく
設定されており、かつトランジスタ２゜、２１．・・・
の順で電流駆動能力か小さくなるように設定されている
。上記（ｎ　＋　］、　）個のＮチャネル側の出力トラ
ンジスタ３ｏ〜３７１のソースはアース電位ＶＳＳにそ
れぞれ接続され、各ドレインは出力信号ＯｕｔのノーＩ
・に共通に接続されている。そしてＰチャネル側と同様
にこれら（ｎ＋１）個のＮチャネル側の出力トランジス
タ３ｏ〜３ｎても、トランジスタ３ｏの電流駆動能力が
最も大きく設定されており、かつトランジスタ３ｏ、３
．、　・・の順で電流駆動能力か小さくなるように設定
されている。しかも、Ｐチャネル側の出力ｌ・ランシス
タ２０〜２　＋１による全体の電流駆動能力は、従来の
出力回路のバッファにおけるＰチャネルＭＯ３＋−ラン
ジス２１個のものと等しくなるように設定されており、
Ｎチャネル側の出力トランジスタ３０〜３ｎによる全体
の電流駆動能力も、従来の出力回路のバッファにおける
ＮチャネルＭＯ３＋−ランジス２１個のものと等しくな
るように設定されている。
」二記プリバッファ］の出力端と、上記（ｎ＋１）個の
Ｐチャネル側の出力トランジスタ２゜〜２Ｉ＋のゲート
との間には（ｎ　＋１）個の例えばポリシリコンで構成
された抵抗４０〜４ｎがそれぞれ挿入されている。同様
に、プリバッファ１の出力端と、上記（ｎ＋１）個のＮ
チャネル側の出力トランジスタ３゜〜３＋１のゲートと
の間には（ｎ＋１）個の例えばポリシリコンで構成され
た抵抗５゜〜５ｎがそれぞれ挿入されている。上記（ｎ
＋１）個の抵抗４０〜４　ｒｔのうち、抵抗４ルの値か
最も小さく設定されており、かつ、抵抗４ｎ・・・、４
１゜４ｏの順で値が太き（なるように設定されている。
同様に、上記（ｎ　＋　１．　）個の抵抗５０〜５ｎの
うち、抵抗５ｎの値が最も小さく設定されており、かつ
、抵抗５ｎ、・・・５］、５０の順で値が大きくなるよ
うに設定されている。すなわち、抵抗４゜〜４１１及び
５０〜５　ｎのそれぞれの値をｒＰＯ〜ｒＰ＋（、ｒＮ
Ｏ−ｒＮｎとすると、これらの間には次式で示すような
大小関係が成立している。
ｒＰｉ＜ｒＰｉ−１（たたし、１＝１−ｎ）　　　　　
・−（１）ｒＮｉ＜ｒＮｉ−１，（ただし、ｉ　＝　１
−ｎ）　　　　　−（２）上記各抵抗４，５は、それぞ
れの一端が接続されているＰチャネルＭＯ８＋・ランジ
スタ２もしくはＮチャネルＭＯ８＋−ランジスタ３のゲ
ートに寄生的に存在している各ゲート入力容量と共にＣ
Ｒ時定数による信号遅延回路を構成している。ここで、
各遅延回路における信号の遅延期間は、その抵抗値に比
例したものとなり、Ｐチャネル側では抵抗４０＋４１．
・・・４ｎの順で信号の遅延期間か短くなり、Ｎチャネ
ル側では抵抗５０，５］、　　・５　ｒｒの順で信号の
遅延期間が短くなる。
すなわち、この実施例回路ではＰチャネル側及びＮチャ
ネル側それぞれでバッファ内の複数個の出力トランジス
タを、その負荷電流駆動能力が大きくなる順で信号遅延
期間か長くなる」１記複数の信号遅延手段の出力で選択
的に駆動するように・したものである。なお、出力信号
Ｏｕｔのノートと、アース電圧ＶＳＳとの間に接続され
ている容量６はこの出力回路で駆動すべき外部負荷を等
測的に示したものである。
」二記構成でなる出力回路において、Ｎチャネル側のト
ランジスタ３かオフ状態からオン状態に変イつり、出力
信号Ｏｕｔが第２図の波形図の（ａ）に示すようにＶＣ
ＣからＶＳＳにスイッチングするときの動作を説明する
。出力信号ＯｕｔがＶＣＣからＶＳＳにスイッチングす
るときは、入力信号１ｎか■。０からＶｓｓに変化する
。これにより、プリバッファ１の出力が■８８からＶｃ
ｃに変化すると、抵抗５　ｕとこの抵抗５ｎが接続され
ているＮチャネルＭＯＳトランジスタ３ｎのゲート入力
容量とからなる、遅延期間か最も短い信号遅延回路の出
力が、まず始めにＶＳＳからＶＣＣに変化する。これに
より、Ｎチャネル側で最も電流駆動能力が小さく設定さ
れているトラジスタ３　ｒｔかオン状態になり、このト
ランジスタを介して出力信号Ｏｕｔがアース電圧ＶＳＳ
に放電される。このとき、このトランジスタ３＋１の電
流駆動能力か小さいため、アース電圧ＶＳＳの電源ライ
ンに流れ込む電流は急激には変化しない。
以下、遅延期間かより長い信号遅延回路の出力か順次Ｖ
ＳＳからＶＣＣに変化し、電流駆動能力か順次大きくさ
れたトランジスタ３か順次オン状態＝　１０− になり、アース電圧ＶＳＳの電源ラインに流れ込む電流
の時間的変化を小さく、かつ一定にすることができる。
第２図（ｂ）の波形図では従来回路と上記実施例回路に
おける出力電流の変化を示し、図中の実線が上記実施例
回路のものであり、破線が従来回路のものである。また
、第２図（Ｃ）の波形図はこのような電流が流れる際に
電源ラインに発生する従来回路と上記実施例回路の場合
のノイズの変化を示したものであり、図中の実線か上記
実施例回路のものであり、破線が従来回路のものである
。
図示のように上記実施例回路における電源ノイズの発生
は破線で示される従来のものに比べて大幅に低減されて
いる。
一方、出力信号ＯｕｔがＶｃｃレベルからＶＳＳレベル
に変化する際、その電圧値ｖ　ｏｕｔは前記負荷容ｆｆ
１６の値をＣ６、アースに流れ込む電流をＩ　　（ｔ）
とすると次式で表される。
出力信号Ｏｕｔ自体のノイズをできる限り小さくし、ま
たスイッチング動作を高速にするためには、ｄ　ｉ／ｄ
　ｔ−Ｋ　（Ｋは定数）、つまり、１（ｔ）＝Ｋｔの条
件か必要である。上記実施例回路では、第２図（ｂ）中
の実線で示す波形図のように、電流が増加する際の傾き
が時間ｔのほぼ１次関数、すなわち直線となっているた
め、上記の条件を満たすことができる。このとき、とな
り、出力電圧Ｖ　ｏｕｔの時間ｔに対する変化は第３図
の特性曲線中の実線に示すように二次曲線となる。なお
、第３図の特性曲線中の破線は従来回路のものを示して
いる。すなわち、ｄ２Ｖ／ｄｔ２の値が一定となるとき
に出力ノイズか最小になる。このような特性か得られる
ように前記抵抗４，５の値を決定すればよい。
上記実施例回路において、Ｐチャネル側のトランジスタ
２がオフ状態からオン状態に変わり、出力信号Ｏｕｔが
ＶＳＳからＶＣＣにスイッチングするときには電源電圧
Ｖ。０の電源ラインにノイズが発生するが、この場合に
も上記と同じ理由によりＶＣＣの電源ラインに発生する
ノイズを低減することができる。
このように上記実施例回路によれば、バッファ内のＰチ
ャネル側及びＮチャネル側にそれぞれ複数個の出力トラ
ンジスタを設け、それらを時間をずらせて順次オン状態
にさせるようにしているので、電源ラインに発生するノ
イズを大幅に低減することができる。しかも、Ｐチャネ
ル側及びＮチャネル側の出力トランジスタの負荷駆動能
力は従来と同じにすることができるので、動作の高速化
と、高電流出力化が損われることがない。また、電源ノ
イズの低減化を図ることができるので、スイッチング動
作しない出力回路の出力ノイズの低減化を図ることがで
きる。
第４図はこの発明をＭＯＳ−ＩＣの出力回路に実施した
他の実施例の構成を示す回路図である。
上記第１図の実施例回路は、各出力トランジスタ２もし
くは３のゲート入力容量と共にＣＲ時定数による信号遅
延回路を構成する抵抗４もしくは５をプリバッファ］の
出力端と各出力トランジスタ２もしくは３のゲートとの
間にそれぞれ接続した例であった。これに対して、この
実施例回路ではプリバッファ１の出力端と、（ｎ＋１）
個のＰチャネル側の出力ｌ・ランシスタ２゜〜２ｎのう
ち電流駆動能力が最も大きく設定されているトランジス
タ２゜のゲートとの間に（ｎ＋１）個の抵抗７０〜７ｎ
を直列接続し、かつ、プリバッファ１の出力端と、（ｎ
＋１）個のＮチャネル側の出力トランジスタ３゜〜３　
ｎのうち電流駆動能力が最も大きく設定されているトラ
ンジスタ３ｏのゲートとの間に（ｎ＋１）個の抵抗８゜
〜８ｎを直列接、続するようにしたものである。そして
、Ｐチャネル側に接続された（ｎ＋１）個の抵抗７゜〜
７ｎの各接続点で得られ、遅延時間が順次長くなってい
く遅延信号は各出力トランジスタ２ｎ。
２ｒＬ１．　　・２１　（第４図ではトランジスタ２１
は図示せず）のゲートに順次供給される。同様に、Ｎチ
ャネル側で接続された（ｎ＋１）個のや抵抗８０〜８ｎ
の各接続点で得られ、遅延時間が順次長くなっていく遅
延信号は各出力トランジスタ３＋１．３＋ｉ＋＋　・・
３１　（第４図ではトランジスタ３１は図示せず）のゲ
ートに順次供給される。
このようにトランジスタの駆動能力を調節することによ
り、電源ラインの電流の時間的変化を抑えることができ
る。この実施例の場合には、抵抗７０〜７ｒＬそれぞれ
の値は必ずしも互いに異なる値に設定する必要はなく、
抵抗８０〜８ｒＬについても同様である。
第５図はこの発明をＭＯＳ−ＩＣの出力口に実施したさ
らに他の実施例の構成を示す回路図である。上記第１図
の実施例回路は、プリバッファの出力を抵抗とＭＯＳト
ランジスタのゲート入力容量とを利用して信号遅延回路
を構成した例であったが、これに対してこの実施例回路
では、バッファを構成するＰチャネル側のＭＯＳトラン
ジスタ２゜〜２　＋１それぞれとＮチャネル側のＭＯＳ
トランジスタ３０〜３ｎそれぞれとからなる各ＣＭＯＳ
インバータ９０〜９社に対し、独立にプリバッファ１０
．〜１０ａを設けるようにしたものである。そして、こ
れらプリバッファ１０の電流駆動能力もしくは回路閾値
電圧が、対応するＣＭＯＳ　　　’インバータ９を構成
するＭＯＳトランジスタの負荷電流駆動能力に合わせて
設定される。例えば、プリバッファ１０の電流駆動能力
を変える場合には、その電流駆動能力と、次段のＣＭＯ
Ｓインバータ９の入力容量に基づいて信号遅延時間が決
定される。プリバッファ１０の回路閾値電圧を変える場
合には、その閾値レベルに基づいて信号遅延時間が決定
される。
［発明の効果］ 以上説明したようにこの発明によれば、スイッチング動
作する際に電源ラインに発生するノイズを低減すること
ができる半導体集積回路の出力回路を提供することかで
きる。
【図面の簡単な説明】
第１図はこの発明の一実施例の構成を示す回路図、第２
図は上記実施例回路の波形図、第３図は上記実施例回路
の特性図、第４−の発明の他さらに他の実施例の構成を
示す回路図、第６図は従来の半導体集積回路の出力回路
の構成を示す回路図である。 ］、１０・・・プリバッファ、２０〜２ｎ・・・Ｐチャ
ネルＭＯ３ｈランジスタ、３０〜３ｎ・・・Ｎチャネル
ＭＯＳトランジスタ、４ｏ　−４ｎ　、　　５ｏ　〜５
ｎ　。 ７ｏ　〜７ｒＬ、８ｏ　〜８ｒＬ−抵抗。９−　ＣＭ　
ＯＳインバータ。 出願人代理人　弁理士　鈴江武彦 ＶＳＳ ＩＩ５図 ＣＣ ＶＳＳ 第　６図

Claims (3)

    【特許請求の範囲】
  1. （１）負荷に対する電流駆動能力が互いに異なる複数の
    出力トランジスタと、 上記各出力トランジスタを駆動するための信号を互いに
    異なる期間だけ遅延する複数の信号遅延手段とを具備し
    、 大きな遅延期間を持つ上記信号遅延手段の遅延信号で駆
    動される出力トランジスタの電流駆動能力が、これより
    も小さな遅延期間を持つ遅延信号で駆動される出力トラ
    ンジスタのそれよりも大きくされてなることを特徴とす
    る半導体集積回路の出力回路。
  2. （２）前記複数の出力トランジスタを、その負荷電流駆
    動能力が大きくなる順に信号遅延期間が長くなる前記複
    数の信号遅延手段の出力で選択的に駆動するように構成
    した請求項１記載の半導体集積回路の出力回路。
  3. （３）前記複数の各信号遅延手段が、ポリシリコンで構
    成された抵抗素子と、前記出力トランジスタの入力容量
    とからなる時定数回路で構成されている請求項１記載の
    半導体集積回路の出力回路。
JP63109312A 1988-05-02 1988-05-02 半導体集積回路の出力回路 Pending JPH01279631A (ja)

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KR1019890005909A KR930000970B1 (ko) 1988-05-02 1989-05-02 반도체 집적회로의 출력회로
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