JPH07118635B2

JPH07118635B2 - 動的ヒステリシス手段を備える入力反転装置を有する集積回路

Info

Publication number: JPH07118635B2
Application number: JP62295921A
Authority: JP
Inventors: デイルフレッチャートーマス; ヤンインシン
Original assignee: ナームローゼフェンノートチャップフィリップスグロエイラムペンファブリーケン
Priority date: 1986-11-25
Filing date: 1987-11-24
Publication date: 1995-12-18
Anticipated expiration: 2010-12-18
Also published as: EP0269185A2; EP0269185B1; JPS63172513A; EP0269185A3; KR950008422B1; US4874971A; DE3750463D1; US4740717A; DE3750463T2; KR880006848A; HK60796A

Description

【発明の詳細な説明】産業上の利用分野本発明は、半導体に用いるのに適した入力反転装置に関
する。

従来の技術高速半導体集積回路（IC）が外界と相互作用する時には
種々の問題が生じる。その１つの問題は、内部の供給ラ
インにかゝる電圧がしばしば上下に「はね返る」ことで
ある。このようなはね返りが生じると、ICは、ゆっくり
変化する電圧の入力信号に応答する時に不適切に動作す
ることがある。この問題は、通常、ICの速度が高くなる
につれて重大なものとなる。

電源ラインに生じるはね返りの説明として、第１図に
は、デジタルIC10が示されており、このICは、ほゞ一定
の外部供給電圧ＶHH及びＶLLをその各々の外部からアク
セスできる供給端子（又はパッド）ＴH及びＴLに受け取
る。ＶHHは、ＶLLよりも大きい。IC10は、外部からアク
セスできる入力端子ＴIで受け取った回路入力電圧ＶIに
応答して外部からアクセスできる出力端子Toに回路出力
電圧Voを発生する。端子Toと、電源ＶLLとの間には、実
際のもの又は寄生的なものであるキャパシタCoが接続さ
れる。

IC10のここに示す部分は、端子ＴH及びＴLに各々接続さ
れたラインに送られる高及び低レベルの内部供給電圧Ｖ
H及びＶLによって付勢される一般のインバータ駆動回路
である。端子ＴIに接続されたラインを経て供給される
内部入力電圧ＶAに応答して、この駆動回路は、端子To
に接続されたラインに内部出力電圧ＶDを発生する。電
圧ＶL、ＶH、ＶA及びＶDを供給するラインには、寄生イ
ンダクタンスＬL、ＬH、ＬI及びLoが各々組み合わされ
る。

この駆動回路は、入力インバータ12と、中間インバータ
14と、出力インバータ16とで構成され、その各々は、次
第に大きな電流を与えるように次第に大きなものとな
る。インバータ12は、相補的な入力電界効果トランジス
タ（FET）Q1N及びQ1Pで形成され、それらのゲートは、
電圧ＶAを受け取りそしてそれらの相互接続されたドレ
インは、電圧ＶAと論理的に逆のインバータ出力電圧ＶB
を発生する。インバータ12と典型的に同じ構成にされた
インバータ14は、電圧ＶBとは逆の電圧Vcを発生する。
インバータ16は、相補的な出力FET Q2N及びQ2Pより成
り、それらのゲートは、電圧Vcを受け取りそしてそれら
の相互接続されたドレインは、電圧Vcとは逆の電圧ＶD
を発生する。FET Q1N及びQ2Nは、そのソースがＶL電源
ラインに接続されたＮチャンネル装置である。FET Q1P
及びQ2Pは、それらのソースがＶH電源ラインに接続され
たＰチャンネルトランジスタである。

インバータ12に説明を戻すと、このインバータは、電圧
差ＶA−ＶLがインバータのスレッシュホールド電圧ＶT
を通過する時に状態を変える。このスレッシュホールド
ＶTは、内部の電源電圧ＶL及びＶHが各々ＶLL及びＶHH
にある（又はそれに非常に近い）時に公称スレッシュホ
ールド電圧Vsになる。この電圧Vsは、インバータ12に固
有の値である。従って、インバータ12は、電圧ＶAが電
圧ＶLL＋Vsを越えた時に高い論理状態から低い論理状態
へスイッチする。これは、ＶHHに近い高い電圧レベルか
らＶLLに近い低い電圧レベルまで変化する変る電圧ＶB
で表わされる。電圧ＶAが後でＶLL＋Vsより下がった時
には、インバータ12は、その低い論理状態からその高い
論理状態へとスイッチする。次いで、電圧ＶBは、ＶLL
からＶHHへ戻るように上昇する。

入力ＶIが非常にゆっくりと変化する時に何が生じるか
について考える。或る電圧がIC10に対し時間と共にどの
ように変化するかをおおまかに示した第２図を説明す
る。ＶIは、最初は、低いレベルにあると仮定する。
又、ＶL及びＶHは、各々、ＶLL及びＶHHにあると仮定す
る。電圧ＶAは低レベルであり、ＶBをＶHHとさせる。Vc
は低レベルであるから、FET Q2NはオフにされそしてFE
T Q2Pは、オンにされる。ＶD及びVoは両方ともＶHHに
ある。キャパシタCoは高いレベルに充電される。

ＶIがゆっくりと上昇するにつれて、ＶAは厳密にＶIに
追従する。インダクタンスＬIは、ＶAに対して著しい影
響を及ぼさない。時間t₁において、ＶAは、ＶLL＋Vsよ
り高くなり始める。これにより、ＶBは迅速にＶLLに下
がる。Vcは高レベルとなって、FET Q2Nをオンにしそし
てFET Q2Pをオフにする。ＶDは迅速にＶLLまで下が
る。時間t₂においては、インバータ14及び16による伝送
遅延に基づいて、キャパシタCoは、素子Lo、Q2N及びＬL
を通る経路を通してＶLL電源へ放電を開始し、Voを迅速
にＶLLへと引っ張る。

この経路に流れる電流は、時間と共に非リニアに変化す
る。インダクタにかゝる電圧は、そのインダクタンス
と、インダクタに流れる電流の時間変化率との積である
から、インダクタンスＬLには正の電圧が確立され、時
間t₃に最大値に達する。従って、第２図に示すように、
ＶLの正の（又は上方に向かう）スパイクがt₃に生じ
る。時間t₃におけるＶLスパイクは、１組の時間と共に
続く交互のスパイクの対（迅速に消失する）のうちの
「最初」のスパイクであり、交互のスパイクのこの最初
の対だけが第２図に実際に示されている。第２図につい
て以下に述べる更に別の電源ラインスパイク及び他の時
間図に示された電源ラインスパイクについても同じこと
が言える。

時間t₃におけるＶLスパイクは、しばしば高レベル状態
となり、ＶA−ＶLが一時的にスレッシュホールドＶTよ
りも下がる。これは、正のＶLスパイク中のＶHとＶLと
の間の差の付随的な減少によってＶTが若干減少しても
言えることである。第２図の陰影付けされた領域18を参
照されたい。（種々の時間図に示されたＶLとＶA−ＶT
との比較は、グラフで示すことがより困難なＶA−ＶLと
ＶTとの比較と同等である。）インバータ12は、ほゞ時
間t₄において論理状態の一対の急速な変化を生じさせ、
ＶBの上方へのスパイクを生じさせる。次いで、このＶB
のスパイクは、正のVoスパイクを時間t₅に生じさせる。
出力インバータ16のFET Q2Nに流れるCo放電電流がそれ
自体でVoスパイクを生じさせるに充分なものでない場合
にも、IC10において一体的に働く多数のこのような出力
インバータによってこれを発生することができる。

Voスパイクと共に生じるキャパシタCoの急速な充電及び
放電により、負の（又は下方に向かう）ＶHスパイク
と、それに続く別の正のＶLスパイクとを発生する。第
２図に示す例では、それ以降のスパイクで、ＶA−ＶLを
ＶTよりも下降させるに充分なものはない。然し乍ら、
ＶIが指示されたものよりもゆっくりと上昇する場合に
は、更に別の電源ラインのはね返りによってインバータ
12が更に別の不所望な遷移を生じさせ、更に別のVoスパ
イクを生じさせる。

ＶIがゆっくりと下降する場合にも同じ状態が生じる
が、極性及び電源ラインは逆にされる。最初のスパイク
は、素子ＬH、Q2P及びLoを通る経路によってキャパシタ
Coが急速に充電することにより生じる負のＶHスパイク
である。

Voスパイク及びＶB、Vc及びＶDの対応するスパイクは、
大きな損害を招くものである。これらは、Vo、ＶB、Vc
又はＶDに応答する回路（例えば、フリップ−フロッ
プ）を間違った状態にセットすることがある。

はね返りの問題を解消するために、インバータ12に代わ
って、一対の個別の静的な電圧スレッシュホールドを有
する装置（例えば、シュミットトリガのような）が考え
られている。静的なヒステリシス特性は、或る場合には
有用であるが、２つのスレッシュホールドが狭い電圧レ
ンジ内に存在しなければならない場合には有効でない。
単一の静的なスレッシュホールドを伴うような解決策が
所望される。

発明の構成本発明によれば、入力反転装置は、内部の供給ラインの
電圧のはね返りによって不所望な状態の変化が生じない
ようにするために動的なヒステリシスを用いている。こ
のヒステリシスが「動的」と称されるのは、論理状態の
変化によって開始される装置のスレッシュホールド電圧
の変化が規定の時間中にのみ生じるからである。この時
間が経過すると、スレッシュホールド電圧は自動的にそ
の元の値に復帰する。それ故、この装置は１つの静的な
スレッシュホールドのみを有する。これにより、本発明
は、入力電圧を切り換えなければならないところのスレ
ッシュホールドレンジが狭い高速ICに特に有用である。
又、本発明は、通常、静的なヒステリシスで生じる付加
的な伝播遅延を回避する。

より詳細には、本発明の装置は、これを付勢するために
低い供給電圧ＶLと高い供給電圧ＶHを与えるような電子
回路に組み込まれる。入力電圧ＶAに応答して、この装
置は、ＶA−ＶLがスレッシュホールド電圧ＶTを通過す
る時に状態を変える。スレッシュホールドＶTが実質的
に値Vsにありそして電圧ＶL及びＶHが実質的に各値ＶLL
及びＶHHにある状態では、ＶAがＶLL＋Vsより高くなっ
た時に装置が第１状態から第２状態に切り換わりそして
ＶAがＶLL＋Vsより下がった時に第２状態から第１状態
に切り換わる。

本発明の装置は、ＶAがＶLL＋Vsより高くなった後には
電圧ＶTをその通常存在する値よりも一時的に減少させ
及び／又はＶAがＶLL＋Vsより下がった後には電圧ＶTを
その通常存在する値よりも一時的に増加させるような動
的なヒステリシス回路を備えている。電圧ＶTは、電圧
ＶAがこの電圧ＶTの変化時に移動した方向とは逆の方向
に移動し始める前に、電圧Vsに通常復帰する。

本発明の装置は、典型的に、一対の入力Ｎチャンネル及
びＰチャンネルFETを備えており、これらのFETは、電圧
ＶAに応答するゲートと、電圧ＶL及びＶHを供給するラ
インに各々接続されたソースと、電圧ＶAとは逆の出力
電圧ＶBを与えるように互いに接続されたドレインとを
有している。動的なヒステリシス回路がスレッシュホー
ルドＶTに対して上記の両方の動作を実行する場合に
は、このヒステリシス回路は、制御回路と、一対の更に
別のＮチャンネル及びＰチャンネルFETであって、上記
制御回路からの信号に応答するゲート、ＶL及びＶHライ
ンに各々接続されたソース及び入力FETのドレインに接
続されたドレインを有しているようなFETとで形成され
るのが好ましい。

制御回路は、電圧ＶBが高レベルから低レベルになるの
に応答して上記更に別のＮチャンネルFETを一時的にオ
ンさせる。これにより、装置の当該導通Ｎチャンネル領
域の巾を一時的に増加させ、上記更に別のＮチャンネル
FETがオフになるまでＶTを減少させる。同様に、制御回
路は、電源ＶBが低レベルから高レベルになるのに応答
して上記更に別のＰチャンネルFETを一時的にオンにさ
せる。これにより、装置の当該導通Ｐチャンネル領域の
巾が増加して、短い時間内にＶTを増加させる。

ＶTの一時的な変化により、ＶAがゆっくりと変化する時
に内部の供給ラインのはね返りによって装置に一対の急
激な状態変化が生じるのを防止する余裕が与えられる。
これにより、出力電圧スパイクが回避される。

実施例添付図面及び好ましい実施例の以下の説明では同じ又は
非常に良く似た素子又は要素を示すために同じ参照記号
が使用されている。添付図面において、各々のＮチャン
ネルFETは、そのチャンネルに向いた矢印を有しており
そして各々のＰチャンネルFETは、そのチャンネルから
離れる方を向いた矢印を有している。図示された全ての
FETは、エンハンスメントモードの絶縁ゲート装置であ
る。

添付図面の第３図は、高及び低レベルの内部供給電圧Ｖ
H及びＶLによって付勢される非常に高速の論理回路が入
力電圧ＶA及びおそらくは他の入力電圧（図示せず）に
基づいて動作して出力電圧ＶDを発生するようなデジタ
ルIC20の部分を示している。論理回路は、電圧ＶAを論
理的に反転したものとして電圧ＶBを発生する入力反転
装置22を備えている。この装置22は、上記したように構
成されたFET Q1N及びQ1Pより成る入力インバータ12
と、装置22のスレッシュホールド電圧ＶTに対して動的
なヒステリシスを与える回路24とで形成される。

この動的なヒステリシス回路24は、供給電圧ＶH及びＶL
によって付勢される制御回路26と、ＮチャンネルFET Q
3Nと、ＰチャンネルFET Q3Pとで構成される。電圧ＶB
に応答して、制御回路26は、スレッシュホールド制御電
圧ＶN及びＶPをFET Q3N及びQ3Pの各ゲートに供給す
る。それらのソースは、ＶL及びＶH供給ラインに各々接
続され、一方、それらのドレインはFET Q1N及びQ1Pの
ドレインに接続されて、電圧ＶBを発生する。それ故、F
ET Q3Nは、FET Q1Nと「並列」である。同様に、FET
Q3P及びQ1Pも、並列である。

相補的なFETで形成されたインバータのためのスレッシ
ュホールド電圧は、Ｐチャンネルの巾とＮチャンネルの
巾との比ＲP/Nによって左右される（一定のチャンネル
長さにおいて）。これは、スレッシュホールド点におい
て導通するチャンネル領域の巾を意味する。スレッシュ
ホールド電圧は、比ＲP/Nが増加する時は増加し、これ
と反対に比が減少する時は減少する。

FET Q3N及びQ3Pは、通常は、オフであるか、又は実際
上オフであるような低い導通レベルである。従って、装
置22に対する比ＲP/Nの静止値は、単に、Q1Pチャンネル
の巾をQ1Nチャンネルの巾で割ったものとなる。という
のは、FET Q1N及びQ1Pは、どちらも、スレッシュホー
ルド点において導通し、その一方は、オンに切り換わる
中間にありそしてその他方は、オフに切り換わる中間に
あるからである。FET Q3Nがオンであるが、FET Q3Pが
オフである場合には、FET Q3NとQ1Nとが並列であるか
ら装置22のＮチャンネル巾は増加する。それ故、装置22
の比ＲP/Nは、その静止値より小さい。同様に、装置22
の比ＲP/Nは、FET Q3PがオンであるがFET Q3Nがオフ
である時には静止値より大きなものとなる。

以上のことを銘記し、装置22は次のように動作する。FE
T Q3N及びQ3Pは、最初オフである。供給電圧ＶL及びＶ
Hは、最初は、各々実質的に一定のレベルＶLL及びＶHH
にある（又はそのすぐ近くにある）。これらの状態のも
とで、スレッシュホールドＶTは、装置22の静止値ＲP/N
によって決定された静止値Vsにある。ＶA−ＶLがＶTを
通過する時には、装置22が状態を変える。

ＶAがＶLL＋Vsよりも上昇すると、FET Q1Nがオンにな
りそしてFET Q1Pがオフになる。FET Q1N及びQ1Pの導
通状態によって表わされたように、装置22は、高い論理
状態から低い論理状態へ切り換わり、電圧ＶBをＶHH付
近の高いレベルからＶLL付近の低いレベルに至らしめ
る。電圧ＶBのこの変化に応答して、制御回路26は、短
い時間中FET Q3Nをオンにするに充分な程ＶNを一時的
に上昇させる。FET Q3Pはオフのまゝである。ＲP/Nは
その静止レベルよりも下がる。これにより、ＶTが低下
し、やがて、回路26は、FET Q3Nをオフに切り換えるに
充分な程ＶNを減少させる。

ＶAがＶLL＋Vsよりも下がった時には主として反対の作
用が生じる。FET Q1NはオフになりそしてFET Q1Pはオ
ンになり、装置22をその低論理状態から高論理状態へ切
り換える。ＶBは、ＶLLからＶHHになる。このＶBの変化
に応答して、回路26は、短い時間中FET Q3Pをオンにす
るに充分な低い電圧でＶPを一時的に発生する。FET Q3
Nはオフに留まる。従って、ＲP/Nはその静止値よりも上
昇し、ＶTを増加させる。回路26がその後にＶPを上昇さ
せてFET Q3Pをオフにする時には、ＶTが再び低下す
る。

又、IC20の論理回路は、中間論理区分28と、出力インバ
ータ16も備えている。論理区分28は、反転、アンド及び
オアのような多数の論理機能を実行することができる。
又、区分28は、非反転バッファであってもよいし、単に
直接的な接続部であってもよい。区分28は、これをいか
に構成するかに基づいて、電圧ＶB及びおそらくは他の
入力電圧（図示せず）に対して動作し、電圧ＶBと論理
的に同じであるか又はその逆である値の電圧Vcを発生す
る。インバータ16は、上記したように構成されたFET Q
2N及びQ2Pより成り、電圧Vcの逆の電圧ＶDを発生する。

回路入力電圧ＶI及び外部の供給電圧ＶLL、ＶHHは、各
々、外部からアクセスできる端子ＴI、ＴL及びＴHへ供
給され、これらの端子は、IC20において寄生インダクタ
ンスＬI、ＬL及びＬHを経て論理回路に相互接続され、
これは、これらの素子がIC10において反転駆動回路に相
互接続されたのと同様に行なわれる。寄生インダクタン
スLo、キャパシタンスCo、及びIC20において回路の出力
電圧Voが与えられる外部からアクセスできる出力端子To
についても同じことが言える。

ここで、電圧ＶIがゆっくりと変化する場合に、内部の
供給ライン電圧のはね返りが上記したように生じた時に
何が起こるかについて考える。（例えば）区分28が電圧
の反転を行なってVcがＶBの反転値となるようにすると
仮定する。第4a図は、ＶIがゆっくりと上昇する場合にI
C20に対する時間の関数として電圧の変化を示した一対
の簡単な図である。第4b図は、ＶIがゆっくりと下がる
状態に対する対応する一対の簡単な時間図である。第4a
図及び第4b図の両方において、ＶLは最初ＶLLにあり、
一方、ＶHは最初はＶHHにある。従って、スレッシュホ
ールドＶTはVsでスタートする。

先ず、第２図と同様の第4a図について考える。ＶI、Ｖ
A、ＶB及びVoは、最初、第２図について上記した値にあ
る。キャパシタCoは高いレベルに充電される。ＶIが増
加すると、ＶAは厳密にそれに追従する。この場合も、
インダクタンスＬIは著しい作用を及ぼさない。ＶAが時
間t₁にＶLL＋Vsを通過する時には、ＶBがＶLLまで急激
に下がる。これに応答して、ヒステリシス回路24は、時
間ｔ_1.5から始めてＶTを減少させる。第4a図において、
点線30と、ＶA−ＶTを表わす実線との間の差は、ＶTの
減少量を表わす。

キャパシタCoは、時間t₂に放電を開始する。これは、IC
10について上記した機構に基づいて時間t₃に正のＶLス
パイクを発生する。t₃におけるＶHとＶLとの差の付随的
な減少により、回路24によって既に生じたものを越えて
ＶTが更に減少する。然し乍ら、回路24によって生じる
ＶTの減少のみによって、ＶA−ＶLは、正のＶLスパイク
中ＶTより上に留まる。従って、キャパシタCoは、放電
したまゝとなって、内部供給ライン電圧のそれ以上のは
ね返りを実質的に禁止する。従って、ＶB、Vc、ＶD及び
Voにはスパイクが生じない。

その後の時間ｔ_3.5において、ＶTは自動的にVsに復帰す
る。回路のタイミングパラメータ及び装置の値は、ＶI
及びＶAがその後のスイッチング動作において下降し始
める前にＶTがVsに戻るように選択されるのが好まし
い。

第4b図の下降するＶIの状態は、第4a図の状態と本質的
に相補的である。第4b図において、ヒステリシス回路24
は、ｔ_1.5とｔ_3.5との間にＶTを増加させる。ＶTの増加
量は、点線32と、ＶA−ＶTと示された実線との差によっ
て指示される。ＶTが増加することにより、ＶA−ＶL
は、負のＶHスパイクの間にＶTより下に保持され、更に
別のスパイクを防止する。

或いは又、区分28は、ＶBと同じ論理値でVcを発生す
る。ＶIがゆっくりと上昇する場合には、ＶHライン上
で、第１の電源ラインスパイクが負のスパイクとして生
じ、その直後に正のスパイクが生じる。回路24は、正の
ＶHスパイク、即ち、交互のＶHスパイクの対のうちの第
２のスパイクの間に、ＶA−ＶLがＶTより下がらないよ
うにＶTを減少させる。ＶIがゆっくりと減少する場合に
も同じことが言えるが、極性及び電源ラインは反転され
る。各対の交互の内部供給ラインスパイクのうちの第２
のスパイクの大きさは、通常、第１のスパイクの大きさ
よりも若干小さいので、VcとＶBが論理的に同じである
状態は、VcがＶBの逆数である時ほど厳密ではない。

第５図には、装置22の制御回路26に対する特定の実施例
が示されている。ここでは、回路26は、第５図に示すよ
うに接続された相補的な充電供給FET Q4N及びQ4Pと、
キャパシタC1及びC2と、相補的な放電FET Q5N及びQ5P
とで構成される。上記FET Q4N及びQ4Pはインバータ34
として構成され、それらのドレインは、それらのゲート
に供給された電圧ＶBとは逆の電圧ＶEを発生するように
互いに接続される。

第５図の回路26は、次のように動作する。ＶBがＶHHか
らＶLLに下がった時には、FET Q4Nがオフとなり、FET
Q4Pがオンとなる。ＶHラインからの電流は、FET Q4P
を経てキャパシタC1及びC2へ流れる。キャパシタC1は、
短い時間中に、Q3Nのゲートに正の電荷を与える。この
時間中には、オンになったFET Q5Nを通る経路を経てＶ
Lラインへ電荷が流れる。従って、キャパシタC1によるQ
3Nゲートの充電と、FET Q5Nを通してのQ3Nゲートの放
電との間に競合が生じる。トランジスタ／キャパシタの
サイズを適当に選択することにより、充電期間中の平均
充電率は、電圧ＶNがFET Q3Nをオンにするに足るほど
上昇するに充分な量だけ平均放電率より大きなものとな
る。その短時間後に、Q3Nゲートの電荷がFET Q5Nを通
して充分に消散し、FET Q3Nをオフに戻す。

その後に、ＶBがＶHHに復帰すると、素子Q4N、C2及びQ5
Pが相補的に働いて、FET Q3Pを短時間だけオンにす
る。

なお、第５図においては、キャパシタC1及びC2の電荷を
放電するための放電素子として、ゲートとドレーンが接
続された放電FET Q5P及びFET Q5Nが使用されている
が、この放電FETQ5P及びFET Q5Nを抵抗素子又はダイオ
ードに置き換えることもできる。

第６図は、制御回路26の好ましい実施例を示している。
この場合、回路26は、インバータ34と、電圧ＶEを反転
して電圧ＶFを発生するインバータ36と、電圧ＶFを反転
して電圧ＶGを発生するインバータ38と、伝送ゲート40
及び42と、電圧ＶGをゲートで受け取る放電FET Q5N及
びQ5Pとで構成される。FET Q5Nは、ＶLラインとQ3Nの
ゲートとの間にソース−ドレインが接続されている。FE
T Q5Pは、ＶHラインとQ3Pのゲートとの間に同様にソー
ス−ドレインが接続される。

インバータ36は、図示されたように一般的に構成された
相補的なFET Q6N及びQ6Pより成る。同様に、インバー
タ38は、一般的に接続されたFET Q7N及びQ7Pより成
る。ゲート40は、相補的なFET Q8N及びQ8Pで形成さ
れ、それらのゲートには、各々電圧ＶF及びＶGが供給さ
れる。FET Q8N及びQ8Pの相互接続された第１のソース
／ドレイン素子は、Q4N及びQ4Pのドレインに接続されそ
して相互接続された第２のソース／ドレイン素子は、Q3
Nのゲートに接続されている。ゲート42は、Q3Nゲートに
対してゲート40の構成体と相補的になるように、Q3Pゲ
ートに対して構成された相補的なFET Q9N及びQ9Pより
成る。

第６図の回路26は、次のように動作する。ＶBが最初ＶH
Hであり、従って、FET Q4Nがオンであり且つFET Q4P
がオフであると仮定する。ＶFも、同様にＶHHにある。
ＶE及びＶGは、両方ともＶLLである。FET Q8Nはオンで
あり、ＶNをＶLLにセットする。FET Q3N、Q5N及びQ8P
は、全てオフである。ＶBがＶLLまで下がると、FET Q4
NがオフになりそしてFET Q4Pがオンになる。ＶEはＶHH
まで上昇する。インバータ36がＶFをＶLLまで下げるに
必要な時間の最初の部分中に、ＶHラインからの正の電
荷がFET Q4P及びQ8Nを通してQ3Nのゲートへ流れる。Ｖ
Nは増加し、FET Q8Pをオンにする。FET Q8Nは徐々に
オフになるが、ＶHラインからの正の電荷がFET Q4P及
びQ8Pを経てQ3Nのゲートへ流れ、ＶNを更に増加させ
る。これは、インバータ36がＶGをＶHHまで上昇させる
に充分な時間中続く。Q3Nのゲートの充電中の或る点
で、FET Q3Nがオンになる。

インバータ38が最終的にスイッチする時には、FET Q8P
がオフとなってQ3Nゲートの充電を停止させる。この点
では、FET Q5Nがオンになる。これにより、Q3Nのゲー
トを放電するためのＶLラインへの経路が開き、FETQ3N
をオフにする。インバータ36及び38と、FET Q4N、Q9
N、Q9P及びQ5Pは、同様に相補的に作用して、ＶBが後で
ＶHHに復帰した時にFET Q3Pを短時間オンにする。

インバータ36又は38の送信遅延がQ3Nのゲート及び／又
はQ3Pのゲートを充電するに充分な時間を許容するには
小さ過ぎる場合には、インバータ36又は38と直列に遅延
素子を配置することができる。この遅延素子は、例え
ば、一対の直列インバータより成る。

第６図の実施例の場合には、ＶLL及びＶHHが各々０ボル
ト（アース）及び５ボルトであるのが好ましい。FET Q
1N、Q1P、Q3N、Q3P、Q4N、Q4P、Q5N、Q5P、Q6N/Q7N、Q6
P/Q7P、Q8N/Q9N及びQ8P/Q9Pは、各々のチャンネル巾が1
00、270、50、100、20、50、１、５、５、10、10及び25
ミクロンである。これら全てのFETのチャンネル長さは
好ましくは１ミクロンであるが、FET Q5Nのチャンネル
長さは５ミクロンである。

或る状態においては、IC20の前のICからＶAが与えられ
る値は、このＶAで直接FET Q1N及びQ1Pを駆動してＶT
のための所望の静止値（Vs）を得るのに適当でないこと
がある。このような場合は、FET Q1N及びQ1Pの一方の
ゲートに通じているラインに非反転バッファを挿入する
ことによって対処することができる。このバッファは、
例えば、一対の直列インバータより成る。然し、FET Q
1N及びQ1Pのゲートは、まだＶAに応答する。このような
構成体は、動的なヒステリシスに対して特に著しい作用
を及ぼさない。

特定の実施例について本発明を説明したが、この説明
は、本発明を解説するためのものに過ぎず、本発明の範
囲をこれに限定するものではない。例えば、絶縁ゲート
FETに代わって、接合型FETを使用することができる。エ
ンハンスメントモードFETの幾つかを、デプレッション
モードFETに換えることができる。入力ＶIが上昇する時
にのみ動的なヒステリシスが必要とされる場合には、FE
T Q3Pと、FET Q3Nと共に使用しない回路26の部分（例
えば、第６図のFET Q5P、W9N及びQ9P）を除去すること
ができる。ＶIが下がる時だけ動的なヒステリシスが必
要とされる場合には、これと反対のことが言える。

更に、スレッシュホールドＶTは、通常に規定により単
に低い供給電圧ＶLに対して定められた、この電圧ＶT
も、本発明の構成、物理的な動作又は作用を変更するこ
となく高い供給電圧ＶHに対して定めることができる。
その相違は、ＶTに関する極性を動作の説明において一
般的に逆にしなければならないだけである。従って、特
許請求の範囲に定められた本発明の精神及び範囲から逸
脱せずに、種々の変更、修正及び応用が当業者に明らか
であろう。

【図面の簡単な説明】

第１図は、従来の入力インバータを用いたデジタルICの
一部分を示す回路図、第２図は、第１図のICに対し時間の関数として種々の電
圧を示した一対のグラフ、第３図は、動的なヒステリシスを有した本発明による入
力反転装置を用いたデジタルICの一部分を示す回路図、第4a図及び第4b図は、第３図のICに対し時間の関数とし
て種々の電圧を示した二対のグラフ、そして第５図及び第６図は、第３図の制御回路26の特定の実施
例を示す回路図である。 10、20……デジタルIC 12……入力インバータ 16……出力インバータ 22……入力反転装置 24……動的なヒステリシスを与える回路 26…制御回路 28……論理区分

───────────────────────────────────────────────────── フロントページの続き (72)発明者シンヤンインアメリカ合衆国ユタ州 84057 オレムウエスト 1350 エヌ 531 (56)参考文献特開昭58−182914（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】入力電圧ＶAに応答する入力反転装置を有
した集積回路であって、上記入力反転装置は、低い内部
供給電圧ＶLと、高い内部供給電圧ＶHによって付勢され
るものであり、これらの供給電圧は、外部供給電圧ＶLL
及びＶHHを各々受け入れる各供給端子に接続された各供
給ラインに送られ、上記入力反転装置は、２つの供給ラ
イン間に接続された第１及び第２のトランジスタの導通
チャンネルの直列構成体を備え、これらトランジスタ
は、相互に相補的な導電型のものであって、それらの各
々の制御端子に同じ入力電圧を受け取り、上記入力反転
装置は、ＶA−ＶLがスレッシュホールド電圧ＶTを通過
する時に状態を変え、ＶT、ＶL及びＶHが実質的に各々V
s、ＶLL及びＶHH（Vsは、ＶL及びＶHが各々ほぼＶLL及
びＶHHにある時の、上記入力反転装置固有の公称スレッ
シュホールド電圧）にある状態で、ＶAがＶLL＋Vsより
上昇する時には上記入力反転装置が第１状態から第２状
態へと切り換わりそしてＶAがＶLL＋Vsより下がる時に
は第２状態から第１状態へと切り換わるようにされた集
積回路において、上記入力反転装置は、次の動作を実行する動的なヒステ
リシス手段を備え、この動的なヒステリシス手段は、ＶAがＶLL＋Vsより上昇した後に、この手段がない場合
に存在する値より下にＶTを減少し、所定の期間の後こ
の期間でＶAがＶLL＋Vs以下に下降しない時、この手段
がない場合に存在する値VsまでＶTを増加させるか、又
はＶAがＶLL＋Vsより下降した時に、この手段がない場
合に存在する値より上にＶTを増加し、所定の期間の後
この期間でＶAがＶLL＋Vs以上に上昇しない時、この手
段がない場合に存在する値VsまでＶTを減少させ、上記動的なヒステリシス手段は、上記第１及び第２のトランジスタの少なくとも一つの導
通チャンネルに、この導通チャンネルと同じ導通型を有
して並列に設置された少なくとも一つの別のトランジス
タの導通チャンネル、及び上記別のトランジスタの制御端子に接続され、上記別の
トランジスタの導通チャンネルを、上記所定の期間導通
状態にし、上記別のトランジスタが並列に設置された上
記導通チャンネルの幅を一時的に上記別のトランジスタ
によって拡大し、これによって第１及び第２のトランジ
スタの導通チャンネルの幅の比に依存してスレッシュホ
ールド電圧ＶTを変化するようにする制御手段とを備え
ていることを特徴とする集積回路。
【請求項２】上記制御手段は、上記第１及び第２の導通
チャンネルの接合部を介して信号供給されるインバータ
であって、そのインバータ出力を経て、充電路を経て、
上記別のトランジスタの制御端子に電荷を供給するため
のインバータと、上記別のトランジスタの制御端子とそ
の供給ラインとの間に接続された放電素子とを備えてい
る特許請求の範囲第１項に記載の集積回路。
【請求項３】上記制御手段は、上記第１及び第２トラン
ジスタの制御端子と上記別のトランジスタの制御端子と
の間に設けられた充電路と、上記別のトランジスタの制
御端子とその供給ラインとの間に接続された放電素子と
を備えている特許請求の範囲第１項に記載の集積回路。
【請求項４】上記充電路は、上記別のトランジスタの制
御端子へ至る容量性結合部を備え、上記放電素子は、抵
抗素子又はダイオードの一つである特許請求の範囲第２
項又は第３項記載の集積回路。
【請求項５】上記トランジスタは、電界効果型のもので
あり、上記充電路は、相互に相補的導電型の一対のトラ
ンジスタの導通チャンネルの並列構成体より成る伝送ゲ
ートを備えており、これにより、上記放電素子は、上記
別のトランジスタと同じ導電型の第３のトランジスタを
備え、この第３のトランジスタは、上記別のトランジス
タの制御端子とその供給ラインとの間に接続された導通
チャンネルを有しており、上記第３のトランジスタの制
御端子と、この第３のトランジスタとは逆の導電型の伝
送ゲートのトランジスタの制御端子は、入力電圧と同じ
極性の第１制御信号を受け取り、伝送ゲートの他方のト
ランジスタは、入力電圧と極性の第２の制御信号はその
制御端子に受け取る特許請求の範囲第２項に記載の集積
回路。
【請求項６】上記制御手段は、更に、上記インバータ
（ここでは、第１のインバータと称する）に加えて、第
２及び第３のインバータを備えており、この第２のイン
バータは、第１のインバータによって信号供給されそし
て第３のインバータに信号供給し、上記第１の制御信号
は、第３のインバータの出力端子に発生され、第２の制
御信号は、第２のインバータの出力端子に発生される特
許請求の範囲第５項に記載の集積回路。