JP2001508635A

JP2001508635A - ゼロ遅延の、スルーレートが制御された出力バッファ

Info

Publication number: JP2001508635A
Application number: JP52889999A
Authority: JP
Inventors: ガルシア，フローレント
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 1997-11-19
Filing date: 1998-11-16
Publication date: 2001-06-26
Also published as: NO993487L; MY114609A; EP0954904A4; CA2278475A1; TW427066B; NO993487D0; EP0954904A1; KR100501425B1; CN1243616A; US5949259A; CN1215644C; WO1999026340A1; KR20000070254A

Abstract

(57)【要約】本発明に従った出力バッファ（１００；２００）は、一定の出力信号スルーレートを示す。出力信号の動作は、バッファに見られる容量性負荷（ＣＬ）に依存しない。回路は、出力ノードから出力トランジスタを駆動する回路への容量性フィードバック経路を含む。１実施例においては、該フィードバック経路は２つの容量性素子（ＣＦＰ，ＣＦＮ）を含み、その一方は立上りエッジの遷移中に動作を始め、他方は立下がりエッジの遷移に影響を及ぼす。第２の実施例においては、単一の容量性素子（ＣＦ）が切換回路（Ｐ４，Ｎ４）に結合されて、立下がり遷移または立上り遷移のいずれかの間に使用される。第２の実施例は、出力トランジスタのゲートをプリチャージすることにより、応答時間を改善する。

Description

【発明の詳細な説明】ゼロ遅延の、スルーレートが制御された出力バッファ技術分野本発明は一般に、出力バッファ回路に関し、より特定的には、スルーレートが制御された出力バッファ回路に関する。背景技術集積回路に見られる出力バッファは、容量性および誘導性の外部負荷を駆動するためのインターフェイスを提供する。外部容量性負荷は典型的に、ボンディングワイヤ、ピン、プリント基板上の導体、および、出力バッファが結合されるゲートの入力キャパシタンスからなる。誘導性負荷は通常、出力バッファに供給する給電線および接地線の直列の寄生インダクタンスを含み、それら給電線および接地線は、プリント基板上の外部電力および接地レールに結合される。従来の出力バッファ（すなわち、インバータ列）では、出力トランジスタのサイズ決めはＤＣ動作特性による制約を受ける。これは、多数の出力バッファが同時に切換えられることによって生じる許容範囲を超える高い電流ピーク、大きな電圧降下につながる誘導性電源ノイズ、および、出力エッジの高い切換速度に起因する電磁妨害、等の問題を引起こす。誘導性切換ノイズは、バッファが外部負荷に電流を供給するかまたは外部負荷から電流を引く際に、内部電源電圧レールまたは接地電圧レールにおいて望ましくないアンダーシュートまたはオーバシュートとして現われる。結果としてもたらされるノイズ電圧は、多くの意味で有害である。第１に、同じ電力および／または接地レールを共有する非切換回路は、活性な回路の切換ノイズにさらされて、非切換回路の入力にスプリアス遷移を生じさせるおそれがある。第２に、ノイズが電源電圧レベルと接地電圧レベルとの間のギャップを狭めるために、切換速度が低下する。誘導性切換ノイズは、２つ以上の回路の切換が同時に行なわれる場合に、悪化する。これらの問題に対する先行技術による解決法は、信号の揺れを減じる方法を含むが、このためにＴＴＬ互換性を犠牲にせねばならず、また、余分な電源電圧を供給せねばならないというさらなる犠牲も強いられる。簡単な方法に、出力切換トランジスタのターンオン時間を遅らせる方法があるが、これは、遷移時間が負荷に依存し、また、伝搬遅延が増大する、という弊害を生む。そこで、負荷に依存しない、スルーレートが制御された出力信号を提供する、回路が必要とされる。この回路は、回路を実装するのに必要とされるシリコンの量を最小に抑えるために、設計が簡単であるべきである。発明の概要本発明の出力バッファの第１の実施例は、第１および第２のインバータを含む入力段を含み、各入力段は、バッファの入力ノードに結合された入力端子を有する。各インバータの出力端子は、出力トランジスタの制御ゲートを駆動する。２つの出力トランジスタは、共通のドレイン構成で、バッファの出力ノードに結合される。容量性フィードバック経路が、バッファの出力ノードと出力トランジスタの制御ゲートとの間に設けられる。該フィードバックは、ゲート電圧が、外部負荷容量が立上りまたは立下がり遷移中に充電または放電する間、そのほとんどの期間中、一定の電圧を保つように、ゲート電圧を制御する。その結果、活性な出力トランジスタを通じて一定のドレイン電流が得られ、かつしたがって、出力負荷に依存しない一定のスルーレートが得られる。本発明の第２の実施例において、容量性フィードバック経路は、出力トランジスタの各制御ゲート間で容量性素子を切換えるための手段を含む。容量性素子は、既に電荷を有して、活性な出力トランジスタの制御ゲートをプリチャージする役割を果たす。これにより、出力バッファの応答時間が増し、したがって、伝搬遅延が減じられる。図面の簡単な説明図１は、本発明に従った出力バッファの第１の実施例を示す。図２Ａは、図１に示したバッファ回路の、立下がりエッジの遷移に関わる部分を示す。図２Ｂおよび２Ｃは、図２Ａに示した回路の、回路動作の異なる段階における等価回路である。図３は、本発明に従った動作の、立下がりエッジの遷移に対する３つの領域を概略的に示す図である。図４Ａおよび４Ｂは、立下がりエッジの遷移中の、本発明の出力バッファおよび従来の出力バッファのそれぞれの、シミュレートされたゲートおよび出力波形を示す。図５Ａおよび５Ｂは、立下がりエッジの遷移中の、本発明の出力バッファおよび従来の出力バッファのそれぞれの、シミュレートされた電流波形を示す。図６は、本発明に従った出力バッファの第２の実施例を示す。図７Ａおよび７Ｂは、図６に示した回路の、立下がりエッジの遷移に対する動作を示す、シミュレートされた波形図である。発明を実施するためのベストモード図１を参照して、本発明に従った出力バッファ回路１００は、デジタル信号を受取る入力ノードｖ_iを含む。この入力ノードは、ＰチャネルトランジスタＰ２およびＰ３、ならびにＮチャネルトランジスタＮ２およびＮ３の、４つのトランジスタの制御ゲートに結合されている。トランジスタＰ３およびＮ２は、インバータＩ１として結合され、トランジスタＰ２およびＮ３は、インバータＩ２として結合されている。バッファ１００の出力は、トランジスタＰ１およびＮ１によって駆動され、トランジスタＰ１およびＮ１のドレインは、出力ノードｖ₀に結合されている。トランジスタＰ１のソースは、Ｖ_DDに結合され、一方、トランジスタＮ１のソースは、接地電位に結合されている。トランジスタＰ１の制御ゲートは、トランジスタＰ３およびＮ２のドレインに結合されている。同様に、トランジスタＮ１の制御ゲートは、トランジスタＰ２およびＮ３のドレインに結合されている。本発明に従えばさらに、出力ノードｖ₀からトランジスタＰ１の制御ゲートへのフィードバック経路は、容量性素子Ｃ_FPを含む。同様に、容量性素子Ｃ_FNが、出力ノードｖ₀とトランジスタＮ１の制御ゲートとの間に提供される。本発明においては、「容量性素子」とは、トランジスタデバイス内に本来的に存在する寄生容量とは区別される、実際のキャパシタデバイス（たとえばデバイスＣ_FNおよびＣ_FP）を意味するものである。たとえば、図１は、出力トランジスタＮ１のための寄生ゲートキャパシタンスＣ_GNを、想像線で示す。本発明に従えばまたさらに、トランジスタＰ３はそのＷ／Ｌ比がトランジスタＮ２のそれよりも大きくなるようにサイズ決めされている。その理由は、下の説明から明らかとなるであろう。同様に、トランジスタＮ３のＷ／Ｌ比は、トランジスタＰ２のそれよりも大きくされている。これらデバイスの特定のサイズ決めは、特定の用途に依存する。一例として、添付の図面に示されている波形を生成するのに使用されたトランジスタのサイズは、Ｎ１＝１２０／０．８、Ｐ１＝３６０／０．８、Ｎ２＝２／２４、Ｐ２＝６／２４、Ｎ３＝１０／０．８、およびＰ３＝３０／０．８であった。ここで図１に示した回路の動作について説明する。入力信号の立下がり遷移の場合を考える。このような遷移に先立っては、トランジスタＰ３はオフであり、トランジスタＮ２は飽和状態であるため完全にオンの状態にある。このため、出力トランジスタＰ１は完全にオンであり、したがって、負荷キャパシタＣ_LはＶ_D _D の電位に充電される。同様に、トランジスタＰ２はオフであり、トランジスタＮ３はオンであるため、出力トランジスタＮ１は導通しないオフ状態に保たれる。次に、入力信号がより低い電圧レベルに遷移する場合を考える。このような状況において、トランジスタＮ２はオフになり始め、トランジスタＰ３はオンになり始める。同様に、トランジスタＮ３はオフになり始め、トランジスタＰ２は導通し始める。ここで、トランジスタＰ３、Ｎ２、Ｎ３およびＰ２が、Ｐ３がＮ２よりも強く、かつＮ３がＰ２よりも強くなるように、すなわち、Ｐ３およびＮ３のＷ／Ｌ比がそれぞれ、Ｎ２およびＰ２のＷ／Ｌ比よりも大きくなるように、サイズ決めされていることを思い起こされたい。このようなサイズ決めの結果として、「不活性の」出力トランジスタ（立下がり遷移の場合にはトランジスタＰ１）は、「活性の」出力トランジスタ（すなわちトランジスタＮ１）がオンになるよりも早くオフになる。反対に、立上がり遷移の場合には、Ｎ３がＰ２よりも強いことによって、「不活性の」出力トランジスタＮ１が、「活性の」出力トランジスタＰ１がオンするよりも早くオフになる。このことは本発明における重要な局面である。なぜなら、このようなトランジスタのサイズ決めにより、論理レベルの遷移中に出力トランジスタＰ１とＮ１との間に短絡電流が流れることのないようにすることが可能となり、したがって、立下がりエッジの遷移を制御する回路を、立上がりエッジの遷移を制御する回路と、分離することが可能となるためである。出力バッファ１００の立下がりエッジに関する回路は、出力トランジスタＮ１、フィードバックキャパシタＣ_FN、トランジスタＰ２、寄生容量Ｃ_GN、および出力負荷キャパシタＣ_Lを含む。これらの素子は図２Ａに示される。図３に示した波形は、立下がりエッジの遷移におけるバッファの動作中の、３つの時間期間を概略的に示すものである。図２Ｂおよび図３を参照して、トランジスタＮ１は領域Ａの開始時においてオフである。これは、図２Ｂの、スイッチが開放位置にある等価回路に示されるとおりである。トランジスタＰ２は飽和状態であり、かつしたがって、一定の電流源として作用して、ノードｖ_gがＮ１のしきい値電圧に到達するまで、トランジスタＮ１の寄生ゲートキャパシタンスＣ_GNを充電する。一方、Ｎ１がオフ状態であるため、ノードｖ_gにおける電圧が上昇することにより、フィードバックキャパシタＣ_FNを通じて、ｖ₀が対応して上昇する。ノードｖ_gおよび出力ノードｖ₀ における変化の、時間に関する方程式を決定することができる。ノードｖ_gに対する時間関数ｖ_g（ｔ）は、以下の等式１となる：式中、Ｃ₁はノードｖ_gにおける合計キャパシタンスであり、Ｉは、トランジスタＰ２によって提供される電流である。出力ノードに対する時間関数ｖ₀（ｔ）は、以下の等式２となる：図２Ｃおよび図３を参照して、領域Ｂにおける出力バッファの動作および対応する等価回路が示される。Ｐ２がキャパシタＣ_FNを充電し続ける間、ノードｖ_g におけるゲート電圧は、出力トランジスタＮ１がオンし始めるまで、上昇し続ける。その結果、出力負荷Ｃ_LはＮ１を通じて放電し始める。同時に、キャパシタＣ_FNはまた、Ｎ１を通じて放電し始める。このことは、ノードｖ_gにおける立上がり電圧を遅らせ、したがって、Ｎ１における電流を減じることになる。Ｃ_FNがＮ１を通じて放電する速度は、負荷容量Ｃ_Lのサイズに依存する。しかしながら、Ｃ_FNは、トランジスタＰ２によって充電され続ける。このことは、ノードｖ_gにおける電位を上昇させ、かつしたがって、Ｎ１における電流を増すことになる。このフィードバック効果は、出力トランジスタＮ１を通じたキャパシタＣ_FNの放電速度がトランジスタＰ２の充電速度と釣合う、平衡状態を生む結果となる。したがって、この平衡状態において、ノードｖ_gにおける電圧（すなわち、トランジスタＮ１のゲート電圧）は、出力バッファ１００の領域Ｂにおける動作中、一定に保たれる。ゲート電圧が一定に保たれるために、出力トランジスタＮ１は一定の電流源のように動作して、一定の出力勾配を生成する。したがって、立下がりエッジの遷移のための立下がり時間は、このようにして完全に制御されることになる。領域Ａにおける動作の場合と同様、ノードｖ_gにおける電圧のための方程式および出力ノードｖ₀のための時間関数ｖ₀（ｔ）を決定することが可能である。飽和状態におけるトランジスタの動作をモデル化するための標準的な二次方程式が、トランジスタＮ１に対して使用される。これは、下の等式３で表わされる：式中：Ｋ_N1は、Ｎ１のトランジスタの利得を表わし、Ｖ_TN1は、Ｎ１のしきい値電圧を表わし、Ｉ_N1は、Ｎ１における電流を表わす。以上から、ノードｖ_gにおける一定のゲート電圧は、以下の等式４として表わされる：平衡状態において、ｖ_gは一定である。なぜなら、Ｎ１の（電流Ｉによる）ゲートの充電は、出力負荷の放電によって完全に補償されるためである。これにより、次の等式５が導かれる：そして、トランジスタＮ１における電流は以下の等式６となる：等式５および等式６を合わせて使用して、等式４を以下の等式７のように書替えることが可能である：出力電圧のための時間変化関数ｖ₀（ｔ）は以下のように決定される：式中：式１からとられる。Ｖ_Gは、等式７に表わされた一定のゲート電圧である。中にフィードバックキャパシタによって誘導されるオーバシュートを考慮に入れたものである。電圧Ｖ_Gは、所与の時間において一定の勾配を有して出力負荷Ｃ_Lを放電するよう、出力トランジスタＮ１に付加される、制御電圧を表わす。この出力勾配は一定であって、内部素子、すなわち、トランジスタＰ２によって提供される充電電流ＩおよびフィードバックキャパシタＣ_FNのキャパシタンスにのみ依存することがわかる。放電中、出力トランジスタＮ１を通じる電流Ｉ_N1は、負荷Ｃ_Lに合せられ、それにより、出力ｖ₀の勾配が負荷に依存しないようにされる。再び図３を参照して、負荷キャパシタが完全に放電された後、領域Ｃにおけるバッファの動作が続く間、ノードｖ_gにおけるゲート電圧が上昇し続ける。したがって、出力トランジスタＮ１のゲートは、Ｖ_DDに達して完全なＤＣ特性を提供するようになるまで、上昇し続ける。上述の等式から、伝搬遅延ｔ_PHLおよび立下がり時間ｔ_SHLを導出することができる。この伝搬遅延は、領域Ａにおける遅延ｔ_Aの合計であり、出力が供給電圧Ｖ_DDの２分の１に達するのに必要な遅延である。したがって、これは下の等式９として表わされる：立下がり時間は、出力変化の９０％から１０％の間で測定され、したがって、以下の等式１０として表わされる：等式１０において、立下がり時間が出力負荷Ｃ_Lに依存しないことがわかるであろう。ここで図４Ａおよび図４Ｂに示す波形を参照する。これらの波形は、ノードｖ_g において測定されたゲート電圧、および、出力ノードｖ₀において測定された出力電圧を示す。これらの波形は、種々の出力負荷、すなわち１０ｐＦ、３０ｐＦ、１００ｐＦ、および３００ｐＦに対して生成される。図４Ａは、本発明に従った出力バッファについて生成された波形を、図４Ｂは、従来技術による出力バッファについて生成された波形を示す。図４Ａはまた、図３において先に示した、動作の３つの領域Ａ〜Ｃを特定する。まず図４Ａについて検討する。フィードバックキャパシタの効果が、領域Ｂにおいて見られる。領域Ｂにおいて、ゲート電圧は平らである。この一定のゲート電圧の結果として、出力ノードｖ₀における信号のスルーレートは、すべての容量性負荷に対して一定となる。負荷容量の効果は、デバイスが領域Ｂにおいて動作するようになるまで現れない。図４Ａに示すように、負荷容量Ｃ_Fは、Ｖ_gの波形の平らな部分の開始によって明らかとなる、フィードバックキャパシタＣ_FNの充電および放電が平衡状態に達するのにかかる時間を決定する。これに対し、フィードバックキャパシタを有さない従来技術によるバッファに関する、図４Ｂに示した波形においては、ゲート電圧が殆ど瞬時にＶ_DDに達し、したがって、出力トランジスタＮ１が即座に飽和状態になることがわかる。このため、トランジスタＮ１は導電性が最大となり、出力ノードｖ₀における放電速度は、負荷容量Ｃ_LおよびＮ１のチャネル抵抗によって規定される時間定数の関数となる。したがって、そのスルーレートは、チャネル抵抗が一定であるために、容量性負荷に応じて変化することになる。図５Ａは、出力バッファ１００が、領域Ｂにおける動作中にトランジスタＮ１内に一定のドレイン電流を生成し、その電流が、負荷Ｃ_Lに応じて異なるレベルへと自己調整されることを示す。この自己調整動作のために、放電時間は負荷のサイズに関わりなく同じとなる。より大きな電荷が蓄積されたより大きな負荷は、所与の時間期間中により多くの電流を放電し、一方、より少ない電荷が蓄積されたより小さな負荷が同じ時間期間中に放電する電流量は、より少ない。この結果、負荷容量に関わりなく一定のスルーレートが得られることになる。これに対し、図５Ｂに示した従来技術による出力バッファのドレイン電流のプロファイルは、負荷が最大レートで放電し、その放電のための時間が単に、負荷内に蓄積される電荷の量の関数であることを示す。この結果、スルーレートは、負荷容量に依存して変化することになる。最後に観察されるのは、図４Ａおよび４Ｂの出力波形を比較することによってわかるように、本発明の伝搬遅延が、約８倍に増大されることである。また、図５Ａおよび図５Ｂを参照して、本発明の回路では、同じ倍率で電流のピークが減じられる。この減じられた電流ピークは、ノイズを最小に抑える効果がある。図５Ａに示されるように、電流を減じる能力は、負荷が小さくなるほど大きい。以上に、立下がり遷移中における出力バッファの動作を説明し、図１に示したバッファ回路１００の下半分に重点をおいて説明を行なった。このバッファ回路の上半分に関連する立上がり遷移に関しても、同様の分析が可能である。立上がり遷移に関しても、出力ノードｖ₀において変化する電圧の勾配は、容量性負荷Ｃ_Lに関わりなく同じであることがわかるであろう。ここで図６を参照して、本発明の第２の実施例について説明する。トランジスタＰ１〜Ｐ３およびＮ１〜Ｎ３は、図１に示した出力バッファ１００を構成するトランジスタと同じである。図６に示した実施例は、インバータ２０２を含み、その入力は入力ノードｖ_iに結合されている。トランジスタＰ４は、その第１の端子が出力トランジスタＰ１の制御ゲートに結合され、その第２の端子がノードｖ_fに結合されている。トランジスタＮ４は、その第１の端子が出力トランジスタＮ１の制御ゲートに、その第２の端子がノードｖ_fに結合されている。トランジスタＰ４およびＮ４のゲートは連結されて、インバータ２０２の出力に結合されている。フィードバックキャパシタＣ_Fが、出力ノードｖ₀とノードｖ_fとの間に結合されている。下に説明するように、トランジスタＰ４およびＮ４は、フィードバックキャパシタＣ_Fの一方端を出力トランジスタＰ１の制御ゲートまたは出力トランジスタＮ１の制御ゲートのいずれかに選択的に結合するための切換素子としての役割を果たす。図６に示した回路２００の動作は、図１の回路のそれと同様であるが、以下の局面においてのみ異なる。ここで立下がり遷移について考える。その遷移の直前の条件は、入力ノードｖ_fにおける電位はＶ_DDであり、したがって、トランジスタＮ２、Ｎ３およびＰ４はオンとなり、一方、トランジスタＰ３、Ｐ２およびＮ４はオフである。このため、出力トランジスタＰ１のゲート電圧がトランジスタＮ２によってゼロに保たれ、出力トランジスタＮ１のゲート電圧は、トランジスタＮ３によってゼロに保たれる。Ｐ１はしたがってオンであり、出力ノードｖ₀ はＶ_DDに保たれる。インバータ２０２の出力はゼロであり、したがって、トランジスタＰ４がオンになりかつトランジスタＮ４がオフになる。Ｐ４はオンであるが、ノードｖ_fにおける電位は、Ｐ４のしきい値電圧である−Ｖ_tP4よりも上昇しないことに留意されたい。この理由は、このような条件下において、ノードｖ_fがＰ４に対するソースノードであるためである。ここで、Ｖ_gs≧Ｖ_tである場合にこの条件が生じることを思い起こされたい。この場合、Ｖ_gs＝０−Ｖ_fであって、ここでＶ_fはノードｖ_fにおける電位である。Ｖ_fが−Ｖ_tP4に達すると、ノードｖ_fが−Ｖ_tP4 を上回ろうとすることによってＰ４がオフになる。したがって、Ｖ_fは−Ｖ_tP4において安定となるのである。同様に、立上がり遷移の場合においても、Ｖ_fが（Ｖ_DD−Ｖ_tN4）を上回ることがないことがわかる。この遷移が生じると、トランジスタＮ４はオンとなり、したがって、フィードバックキャパシタＣ_Fにおける電荷は、電荷共有として知られるプロセスを通じて出力トランジスタＮ１のゲートに転送される。したがって、Ｎ１のゲートは、フィードバックキャパシタＣ_Fを適切にサイズ決めすることによって、そのしきい値電圧に近いレベルにプリチャージすることができる。本発明に従えば、Ｎ４は、トランジスタＰ２がオンになる前に完全にオンにされる。このことは、インバータ２０２のＰチャネルおよびＮチャネルトランジスタを、それらがＰ３／Ｎ２およびＰ２／Ｎ３よりも早くなるようにサイズ決めすることによって、達成される。したがって、立下がり遷移中、インバータ２０２はトランジスタＰ２がオンになる前にハイとなり、また、立上がり遷移中には、このインバータはトランジスタＮ２がオンになる前にローとなる。これにより、トランジスタＰ２（または立上がり遷移の場合にはＮ２）がオンとなってゲートの充電を開始する前に、Ｎ１（Ｐ１）のプリチャージを迅速に提供することが可能となる。ゲートをプリチャージすることによって、出力負荷Ｃ_Lは、図１に示したバッファ回路と比較して、遷移中のより早い時間に放電を開始することが可能となり、したがって、伝搬遅延が減じられる。プリチャージすることによる伝搬遅延の利得は、図１の回路について説明した、ゲート電圧がプリチャージ電圧に達するのに必要とされる遅延に等しい。フィードバックキャパシタＣ_Fの値が出力負荷Ｃ_Lの値に対して無視できることを考えれば、伝搬遅延について以下の等式を得ることができる：式中： Vtは、立下がり遷移の場合のトランジスタＰ４の、および、立上がり遷移の場合のＮ４の、しきい値電圧である。さらに、フィードバックキャパシタＣ_Fによるプリチャージによって、オーバシュートもまた減じられる。このプリチャージは、図１の回路において、ゲートキャパシタンスが領域Ａにおける動作中に充電される（図３）際に生じる、出力における電荷の蓄積が起こらないようにする。このプリチャージによって、領域Ａは、実質的に存在しなくなる。このことを、図７Ａに示す。図７Ａから、ゲート電圧が、フィードバックキャパシタによるプリチャージによって、出力トランジスタ（Ｐ１、Ｎ１）のしきい値電圧に瞬時に到達することがわかる。したがって、立下がりエッジの開始は、図１の回路よりも早い時間に起きることとなり、したがって、伝搬遅延が減じられる。ここで、プリチャージがまた、図１の回路における立下がり遷移の開始時に存在したオーバシュートもまた排除していることに着目されたい。図７Ｂに示したドレイン電流のプロファイルはまた、出力バッファ１００について図５Ａのグラフ図で示したものと比較して、出力バッファ２００の応答性が増したことを示す。図６に示した実施例の別の局面は、シリコン上の回路面積が減じられることである。図６に示した回路が、図１の回路では２つのフィードバックキャパシタＣ_FN 、Ｃ_FPを使用しているのに対し、１つのフィードバックキャパシタＣ_Fのみを使用していることに着目されたい。キャパシタは、トランジスタと比較して大きな面積を必要とする。たとえば、１つのｐＦキャパシタは、およそ２５×５５μ ｍの面積を必要とする。したがって、図６の回路は図１の回路よりも多くのトランジスタを使用するものの、図６の回路に必要とされる全面積はそれでも、僅か１つのキャパシタを使用するのみであるために、図１の回路の全面積よりも小さくなるのである。トランジスタＮ４、Ｐ４のための典型的なＷ／Ｌ比は、それぞれ、８／０．８μｍ、および２４／０．８μｍである。同様に、インバータ２０２を構成するトランジスタもまた小さく、たとえば、Ｎチャネルデバイスについては４／０．８μｍ、Ｐチャネルデバイスについては１２／０．８μｍが、トランジスタＮ４およびＰ４の小さなゲートキャパシタンスを駆動するのに十分であると考えられる。

【手続補正書】特許法第１８４条の４第４項【提出日】平成１１年３月１９日（１９９９．３．１９）【補正内容】請求の範囲１．信号を受取るノード（Ｖｉ）と、入力および出力端子を有する第１のインバータ（Ｐ３，Ｎ２）とを含み、該入力端子は該信号を受取るノードに結合され、さらに入力および出力端子を有する第２のインバータ（Ｐ２，Ｎ３）を含み、該入力端子は該信号を受取るノードに結合され、さらに第１および第２の端子を有しかつ、該第１のインバータの出力端子に結合されたゲート端子を有する、第１の出力トランジスタ（Ｐ１）と、第１および第２の端子を有しかつ、該第２のインバータの出力端子に結合されたゲート端子を有する、第２の出力トランジスタ（Ｎ１）と、該第１の出力トランジスタの第２の端子および該第２の出力トランジスタの第１の端子がそれに結合される、信号出力ノード（Ｖｏ）と、直列に結合されて該第１および第２の出力トランジスタのゲートの間に結合される第３および第４のトランジスタ（Ｐ４，Ｎ４）、ならびに、該信号を受取るノードと該第３および第４のトランジスタのゲートとの間に結合される第３のインバータ（２０２）を有する、該信号出力ノードを該第１および第２の出力トランジスタのゲート端子へと戻るよう結合するための、容量性フィードバック手段（ＣＦ）とを含む、出力バッファ回路。２．削除３．削除４．削除５．該第１の出力トランジスタ（Ｐ１）はＰチャネルデバイスであって、該第２の出力トランジスタ（Ｎ１）はＮチャネルデバイスである、請求項４に記載の出力バッファ回路。６．該第３のトランジスタ（Ｐ４）はＰチャネルデバイスであって、該第４のトランジスタ（Ｎ４）はＮチャネルデバイスである、請求項５に記載の出力バッファ回路。７．該第１のインバータはＰチャネルデバイス（Ｐ３）およびＮチャネルデバイス（Ｎ２）を含み、該Ｐチャネルデバイスは該Ｎチャネルデバイスよりも大きいＷ／Ｌ比を有する、請求項１に記載の出力バッファ回路。８．該第２のインバータはＰチャネルデバイス（Ｐ２）およびＮチャネルデバイス（Ｎ３）を含み、該Ｎチャネルデバイスは該Ｐチャネルデバイスよりも大きいＷ／Ｌ比を有する、請求項７に記載の出力バッファ回路。９．削除１０．削除１１．削除１２．信号入力ノード（Ｖｉ）と、信号出力ノード（Ｖｏ）と、該信号入力ノードに結合された入力端子を有しかつ、出力端子をさらに有する、第１のインバータ（Ｐ３，Ｎ２）と、第１の電位に結合されるべき第１の端子と、該信号出力ノードに結合される第２の端子と、該第１のインバータの出力端子に結合される制御端子とを有する、プルアップトランジスタ（Ｐ１）と、該信号入力ノードに結合された入力端子を有しかつ、出力端子をさらに有する、第２にインバータ（Ｐ２，Ｎ３）と、第２の電位に結合されるべき第１の端子と、該信号出力ノードに結合される第２の端子と、該第２のインバータの出力端子に結合される制御端子とを有する、プルダウントランジスタ（Ｎ１）と、容量性素子（ＣＦ）および切換手段（Ｐ４，Ｎ４，２０２）を有する容量性フィードバック経路とを含み、該容量性素子は該信号出力ノードに結合された第１の端部を有し、該切換手段は該容量性素子の第２の端部を直接、該プルアップトランジスタの制御ゲートまたは該プルダウントランジスタの制御ゲートのいずれかに選択的に結合する、出力バッファ。１３．該切換手段は、第３のインバータ（２０２）、Ｐチャネルトランジスタ（Ｐ４）およびＮチャネルトランジスタ（Ｎ４）を含み、該第３のインバータは、該信号入力ノード（Ｖｉ）に結合された入力端子を有しかつ、該ＰチャネルおよびＮチャネルトランジスタの制御ゲートに結合された出力端子をさらに有し、該トランジスタは、共通のドレイン接続を有し、該Ｐチャネルトランジスタのソースは該プルアップトランジスタ（Ｐ１）の制御ゲートに結合され、該Ｎチャネルトランジスタのソースは該プルダウントランジスタ（Ｎ１）の制御ゲートに結合され、該共通のドレイン接続は、該容量性素子（ＣＦ）の第２の端部に結合される、請求項１２に記載の出力バッファ。１４．該第１のインバータはＰチャネルデバイス（Ｐ３）およびＮチャネルデバイス（Ｎ２）を含み、該Ｐチャネルデバイスは該Ｎチャネルデバイスよりも大きいＷ／Ｌ比を有する、請求項１２に記載の出力バッファ回路。１５．該第２のインバータはＰチャネルデバイス（Ｐ２）およびＮチャネルデバイスを含み、該Ｎチャネルデバイス（Ｎ３）は該Ｐチャネルデバイスよりも大きいＷ／Ｌ比を有する、請求項１４に記載の出力バッファ回路。【手続補正書】【提出日】平成１１年７月２８日（１９９９．７．２８）【補正内容】請求の範囲１．信号を受取るノード（Ｖｉ）と、入力および出力端子を有する第１のインバータ（Ｐ３，Ｎ２）とを含み、該入力端子は該信号を受取るノードに結合され、さらに入力および出力端子を有する第２のインバータ（Ｐ２，Ｎ３）を含み、該入力端子は該信号を受取るノードに結合され、さらに第１および第２の端子を有しかつ、該第１のインバータの出力端子に結合されたゲート端子を有する、第１の出力トランジスタ（Ｐ１）と、第１および第２の端子を有しかつ、該第２のインバータの出力端子に結合されたゲート端子を有する、第２の出力トランジスタ（Ｎ１）と、該第１の出力トランジスタの第２の端子および該第２の出力トランジスタの第１の端子がそれに結合される、信号出力ノード（Ｖｏ）と、直列に結合されて該第１および第２の出力トランジスタのゲートの間に結合される第３および第４のトランジスタ（Ｐ４，Ｎ４）、ならびに、該信号を受取るノードと該第３および第４のトランジスタのゲートとの間に結合される第３のインバータ（２０２）を有する、該信号出力ノードを該第１および第２の出力トランジスタのゲート端子へと戻るよう結合するための、容量性フィードバック手段（ＣＦ）とを含む、出力バッファ回路。２．該第１の出力トランジスタ（Ｐ１）はＰチャネルデバイスであって、該第２の出力トランジスタ（Ｎ１）はＮチャネルデバイスである、請求項１に記載の出力バッファ回路。３．該第３のトランジスタ（Ｐ４）はＰチャネルデバイスであって、該第４のトランジスタ（Ｎ４）はＮチャネルデバイスである、請求項２に記載の出力バッファ回路。４．該第１のインバータはＰチャネルデバイス（Ｐ３）およびＮチャネルデバイス（Ｎ２）を含み、該Ｐチャネルデバイスは該Ｎチャネルデバイスよりも大きいＷ／Ｌ比を有する、請求項１に記載の出力バッファ回路。５．該第２のインバータはＰチャネルデバイス（Ｐ２）およびＮチャネルデバイス（Ｎ３）を含み、該Ｎチャネルデバイスは該Ｐチャネルデバイスよりも大きいＷ／Ｌ比を有する、請求項４に記載の出力バッファ回路。６．信号入力ノード（Ｖｉ）と、信号出力ノード（Ｖｏ）と、該信号入力ノードに結合された入力端子を有しかつ、出力端子をさらに有する、第１のインバータ（Ｐ３，Ｎ２）と、第１の電位に結合されるべき第１の端子と、該信号出力ノードに結合される第２の端子と、該第１のインバータの出力端子に結合される制御端子とを有する、プルアップトランジスタ（Ｐ１）と、該信号入力ノードに結合された入力端子を有しかつ、出力端子をさらに有する、第２にインバータ（Ｐ２，Ｎ３）と、第２の電位に結合されるべき第１の端子と、該信号出力ノードに結合される第２の端子と、該第２のインバータの出力端子に結合される制御端子とを有する、プルダウントランジスタ（Ｎ１）と、容量性素子（ＣＦ）および切換手段（Ｐ４，Ｎ４，２０２）を有する容量性フィードバック経路とを含み、該容量性素子は該信号出力ノードに結合された第１の端部を有し、該切換手段は該容量性素子の第２の端部を直接、該プルアップトランジスタの制御ゲートまたは該プルダウントランジスタの制御ゲートのいずれかに選択的に結合する、出力バッファ。７．該切換手段は、第３のインバータ（２０２）、Ｐチャネルトランジスタ（Ｐ４）およびＮチャネルトランジスタ（Ｎ４）を含み、該第３のインバータは、該信号入力ノード（Ｖｉ）に結合された入力端子を有しかつ、該ＰチャネルおよびＮチャネルトランジスタの制御ゲートに結合された出力端子をさらに有し、該トランジスタは、共通のドレイン接続を有し、該Ｐチャネルトランジスタのソースは該プルアップトランジスタ（Ｐ１）の制御ゲートに結合され、該Ｎチャネルトランジスタのソースは該プルダウントランジスタ（Ｎ１）の制御ゲートに結合され、該共通のドレイン接続は、該容量性素子（ＣＦ）の第２の端部に結合される、請求項６に記載の出力バッファ。８．該第１のインバータはＰチャネルデバイス（Ｐ３）およびＮチャネルデバイス（Ｎ２）を含み、該Ｐチャネルデバイスは該Ｎチャネルデバイスよりも大きいＷ／Ｌ比を有する、請求項６に記載の出力バッファ回路。９．該第２のインバータはＰチャネルデバイス（Ｐ２）およびＮチャネルデバイスを含み、該Ｎチャネルデバイス（Ｎ３）は該Ｐチャネルデバイスよりも大きいＷ／Ｌ比を有する、請求項８に記載の出力バッファ回路。

Claims

【特許請求の範囲】１．信号を受取るノード（Ｖｉ）と、入力および出力端子を有する第１のインバータ（Ｐ３，Ｎ２）とを含み、該入力端子は該信号を受取るノードに結合され、さらに入力および出力端子を有する第２のインバータ（Ｐ２，Ｎ３）を含み、該入力端子は該信号を受取るノードに結合され、さらに第１および第２の端子を有しかつ、該第１のインバータの出力端子に結合されたゲート端子を有する、第１の出力トランジスタ（Ｐ１）と、第１および第２の端子を有しかつ、該第２のインバータの出力端子に結合されたゲート端子を有する、第２の出力トランジスタ（Ｎ１）と、該第１の出力トランジスタの第２の端子および該第２の出力トランジスタの第１の端子がそれに結合される、信号出力ノード（Ｖｏ）と、該信号出力ノードを該第１および第２の出力トランジスタのゲート端子へと戻るよう結合するための、容量性フィードバック手段（ＣＦＰ，ＣＦＮ；ＣＦ）とを含む、出力バッファ回路。２．該容量性フィードバック手段は、該信号出力ノードと該第１の出力トランジスタ（Ｐ１）のゲート端子との間に結合された第１の容量性素子（ＣＦＰ）、および、該信号出力部と該第２の出力トランジスタ（Ｎ１）のゲート端子との間に結合された第２の容量性素子（ＣＦＮ）を含む、請求項１に記載の出力バッファ回路。３．該第１の出力トランジスタ（Ｐ１）はＰチャネルデバイスであって、該第２の出力トランジスタ（Ｎ１）はＮチャネルデバイスである、請求項２に記載の出力バッファ回路。４．該容量性フィードバック手段はさらに、直列に結合されて該第１および第２の出力トランジスタのゲートの間に接続される第３および第４のトランジスタ（Ｐ４，Ｎ４）、ならびに、該信号を受取るノードと該第３および第４のトランジスタのゲートとの間に結合される第３のインバータ（２０２）を含む、請求項１に記載の出力バッファ回路。５．該第１の出力トランジスタ（Ｐ１）はＰチャネルデバイスであって、該第２の出力トランジスタ（Ｎ１）はＮチャネルデバイスである、請求項４に記載の出力バッファ回路。６．該第３のトランジスタ（Ｐ４）はＰチャネルデバイスであって、該第４のトランジスタ（Ｎ４）はＮチャネルデバイスである、請求項５に記載の出力バッファ回路。７．該第１のインバータはＰチャネルデバイス（Ｐ３）およびＮチャネルデバイス（Ｎ２）を含み、該Ｐチャネルデバイスは該Ｎチャネルデバイスよりも大きいＷ／Ｌ比を有する、請求項１に記載の出力バッファ回路。８．該第２のインバータはＰチャネルデバイス（Ｐ２）およびＮチャネルデバイス（Ｎ３）を含み、該Ｎチャネルデバイスは該Ｐチャネルデバイスよりも大きいＷ／Ｌ比を有する、請求項７に記載の出力バッファ回路。９．入力ノード（Ｖｉ）および出力ノード（Ｖｏ）と、第１および第２のインバータ（Ｐ３，Ｎ２；Ｐ２，Ｎ３）を有する入力段とを含み、各インバータは該入力ノードに結合された入力を有し、さらに該第１のインバータの出力に結合されたゲート端子を有しかつ、該出力ノード（Ｖｏ）に結合されたドレイン端子をさらに有する、Ｐチャネルトランジスタ（Ｐ１）と、該第２のインバータの出力に結合されたゲート端子を有しかつ、該出力ノード（Ｖｏ）に結合されたドレイン端子をさらに有する、Ｎチャネルトランジスタ（Ｎ１）と、該Ｐチャネルトランジスタのドレイン端子とゲート端子との間に結合された第１の容量性素子（ＣＦＰ）と、該Ｎチャネルトランジスタのドレイン端子とゲート端子との間に結合された第２の容量性素子（ＣＦＮ）とを含む、出力バッファ回路。１０．該第１のインバータはＰチャネルデバイスおよびＮチャネルデバイスを含み、該Ｐチャネルデバイスは該Ｎチャネルデバイスよりも大きい幅寸法を有する、請求項９に記載の出力バッファ回路。１１．該第２のインバータはＰチャネルデバイスおよびＮチャネルデバイスを含み、該Ｎチャネルデバイスは該Ｐチャネルデバイスよりも大きい幅寸法を有する、請求項９に記載の出力バッファ回路。１２．信号入力ノード（Ｖｉ）と、信号出力ノード（Ｖｏ）と、該信号入力ノードに結合された入力端子を有しかつ、出力端子をさらに有する、第１のインバータ（Ｐ３，Ｎ２）と、第１の電位に結合されるべき第１の端子と、該信号出力ノードに結合される第２の端子と、該第１のインバータの出力端子に結合される制御端子とを有する、プルアップトランジスタ（Ｐ１）と、該信号入力ノードに結合された入力端子を有しかつ、出力端子をさらに有する、第２にインバータ（Ｐ２，Ｎ３）と、第２の電位に結合されるべき第１の端子と、該信号出力ノードに結合される第２の端子と、該第２のインバータの出力端子に結合される制御端子とを有する、プルダウントランジスタ（Ｎ１）と、容量性素子（ＣＦ）および切換手段（Ｐ４，Ｎ４，２０２）を有する容量性フィードバック経路とを含み、該容量性素子は、該信号出力ノードに結合された第１の端部を有し、該切換手段は、該容量性素子の第２の端部を該プルアップトランジスタの制御ゲートと該プルダウントランジスタの制御ゲートとの間に選択的に結合する、出力バッファ。１３．該切換手段は、第３のインバータ（２０２）、Ｐチャネルトランジスタ（Ｐ４）およびＮチャネルトランジスタ（Ｎ４）を含み、該第３のインバータは、該信号入力ノード（Ｖｉ）に結合された入力端子を有しかつ、該ＰチャネルおよびＮチャネルトランジスタの制御ゲートに結合された出力端子をさらに有し、該トランジスタは、共通のドレイン接続を有し、該Ｐチャネルトランジスタのソースは該プルアップトランジスタ（Ｐ１）の制御ゲートに結合され、該Ｎチャネルトランジスタのソースは該プルダウントランジスタ（Ｎ１）の制御ゲートに結合され、該共通のドレイン接続は、該容量性素子（ＣＦ）の第２の端部に結合される、請求項１２に記載の出力バッファ。１４．該第１のインバータはＰチャネルデバイス（Ｐ３）およびＮチャネルデバイス（Ｎ２）を含み、該Ｐチャネルデバイスは該Ｎチャネルデバイスよりも大きいＷ／Ｌ比を有する、請求項１２に記載の出力バッファ回路。１５．該第２のインバータはＰチャネルデバイス（Ｐ２）およびＮチャネルデバイスを含み、該Ｎチャネルデバイス（Ｎ３）は該Ｐチャネルデバイスよりも大きいＷ／Ｌ比を有する、請求項１４に記載の出力バッファ回路。