JP2015122776A - 高電圧差動信号方式のためのドライバ回路 - Google Patents
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Abstract
【解決手段】回路200は、入力に応答して第1の出力で第1の正の遷移を生成する第1の正のドライバ205Aと、第1の正のドライバ205Aに結合され、電流の生成を可能にする第1の電流要素210Aと、第1の電流要素210Aに結合され、第1の電流要素210Aに起因して、入力及び電流に応答して、第1の正の遷移の速度に類似する速度で、第2の出力で第1の負の遷移を生成する、第1の負のドライバ215Aを含む。
【選択図】図2
Description
In/(Cf+Cgdn)・・・立ち下がり遷移スルーレート
Ip/(Cf+Cgdp)・・・立ち上がり遷移スルーレート
ここで、Inは第2のインスタンスのソース電流であり、Ipは第1のインスタンスのシンク電流であり、Cfはフィードバック・キャパシタ135の静電容量であり、Cgdnはドライバ115に類似するドライバのゲート・ドレイン容量であり、Cgdpはドライバ105のゲート・ドレイン容量である。
Is1/Cf
ここで、Is1はキャパシタ235Aを介して流れる電流であり、Cfはキャパシタ235Aの静電容量である。
Is2/Cf
ここで、Is2はキャパシタ260Aを介して流れる電流であり、Cfはキャパシタ260Aの静電容量である。
Is/Cf
ここでIsは、下記式により求められる。
Io=(VDD−Vtn−Vtp)/R
Iδ=Cl/KpnCfR2
ここで、VDDは電源であり、Vtnはドライバ・トランジスタ275Aの閾値電圧であり、Vtpはドライバ・トランジスタ245Aの閾値電圧であり、Rは電流要素210Aの抵抗であり、Clは負荷230A及び負荷230Bの静電容量であり、Kpnは次のように求められる。
Ic=[(2.2)−(1.1)]/R
Claims (15)
- 回路であって、
入力に応答して第1の出力で第1の正の遷移を生成する第1の正のドライバ、
前記第1の正のドライバに結合され、電流の生成を可能にする第1の電流要素、及び、
前記第1の電流要素に結合され、前記第1の電流要素に起因して、前記入力及び前記電流に応答して、前記第1の正の遷移の速度に類似する速度で、第2の出力で第1の負の遷移を生成する、第1の負のドライバ、
を含む、回路。 - 請求項1に記載の回路であって、
別の入力に応答して前記第2の出力で第2の正の遷移を生成することが可能な第2の正のドライバ、
前記第2の正のドライバに結合され、前記電流の生成を可能にさせ得る第2の電流要素、及び、
前記第2の電流要素に結合され、前記第2の電流要素に起因して、前記別の入力及び前記電流に応答して、前記第2の正の遷移の速度に類似する速度で、前記第1の出力で第2の負の遷移を生成する、第2の負のドライバ、
を更に含む、回路。 - 請求項2に記載の回路であって、各ドライバが、
負荷に結合されるフィードバック・キャパシタ、
前記フィードバック・キャパシタに結合され、第1の既定の電圧でプリバイアスされるドライバ・トランジスタ、及び、
カスコード接続で前記ドライバ・トランジスタに結合され、第2の既定の電圧でバイアスされて、前記フィードバック・キャパシタに起因して、前記ドライバ・トランジスタのフィードバック容量を、前記ドライバ・トランジスタのゲート・ドレイン容量から分離させる、トランジスタ、
を含む、回路。 - 請求項3に記載の回路であって、各ドライバが、前記ドライバ・トランジスタに結合され、かつ、制御信号に応答して前記ドライバ・トランジスタに出力で遷移を生成させる、スイッチを更に含む、回路。
- 請求項4に記載の回路であって、前記ドライバ・トランジスタと電源に結合され、かつ、前記第1の既定の電圧で前記ドライバ・トランジスタをプリバイアスする、バイアス回路を更に含む、回路。
- 請求項5に記載の回路であって、前記バイアス回路が、前記ドライバ・トランジスタに結合されるダイオードと、前記ダイオードに結合されて、前記ドライバ・トランジスタのゲートを前記第1の既定の電圧までチャージする、スイッチとを含む、回路。
- 請求項6に記載の回路であって、前記第1の正のドライバ及び前記第1の負のドライバに結合され、前記第1の正の遷移の及び前記第1の負の遷移の終了に応答して、前記第1の正のドライバのゲートの及び前記第1の負のドライバのゲートの電圧をそれぞれの既定の範囲内に維持する、クランプ回路を更に含む、回路。
- 請求項1に記載の回路であって、レベルシフタ回路と、前記レベルシフタ回路に結合されて、前記レベルシフタ回路に関連して少なくとも1つのドライバを駆動する信号を生成する、プリドライバ回路とを更に含む、回路。
- 出力で遷移を生成するためのドライバ回路であって、
負荷に結合される第1のフィードバック・キャパシタ、
前記第1のフィードバック・キャパシタに結合されるゲートを有し、第1の既定の電圧にプリバイアスされて、第1の入力に応答して第1の遷移の開始時に前記出力のスルーレートを制御する、第1のドライバ・トランジスタ、
前記第1のフィードバック・キャパシタと前記第1のドライバ・トランジスタのドレインとの間にカスコード接続で結合され、第2の既定の電圧でバイアスされて、前記第1のフィードバック・キャパシタに起因して、前記第1のドライバ・トランジスタの第1のフィードバック容量を、前記第1のドライバ・トランジスタのゲート・ドレイン容量から分離させ、かつ、前記第1のドライバ・トランジスタのドレインの電圧が第1の既定の値を超えないようにする、第1のトランジスタ、
前記第1のドライバ・トランジスタのソースに結合され、第1の制御信号に応答して、前記第1のドライバ・トランジスタに前記出力で前記第1の遷移を生成させる、第1のスイッチ、
前記負荷に結合される第2のフィードバック・キャパシタ、
前記第2のフィードバック・キャパシタに結合されるゲートを有し、第3の既定の電圧でプリバイアスされて、第2の入力に応答して第2の遷移の開始時に前記出力のスルーレートを制御する、第2のドライバ・トランジスタ、
前記第2のフィードバック・キャパシタと前記第2のドライバ・トランジスタのドレインとの間にカスコード接続で結合され、第4の既定の電圧でバイアスされて、前記第2のフィードバック・キャパシタに起因して、前記第2のドライバ・トランジスタの第2のフィードバック容量を、前記第2のドライバ・トランジスタのゲート・ドレイン容量から分離させ、かつ、前記第2のドライバ・トランジスタのドレインの電圧が第2の既定の値を超えないようにする、第2のトランジスタ、及び、
前記第2のドライバ・トランジスタのソースに結合され、第2の制御信号に応答して、前記第2のドライバ・トランジスタに前記出力で前記第2の遷移を生成させる、第2のスイッチ、
を含む、前記ドライバ回路。 - 請求項9に記載の回路であって、前記第1の遷移が正の遷移及び負の遷移の一方を含み、前記第2の遷移が前記正の遷移及び前記負の遷移の一方を含み、前記第1の遷移及び前記第2の遷移が互いに反対である、回路。
- 請求項9に記載の回路であって、前記第1のドライバ・トランジスタに結合され、前記第1のドライバ・トランジスタを前記第1の既定の電圧でバイアスする第1のバイアス回路と、前記第1のバイアス回路に結合されて前記第1のフィードバック・キャパシタを介して流れる第1の電流の生成を可能にする、第1の電流要素とを更に含む、回路。
- 請求項10に記載のドライバ回路であって、前記第2のドライバ・トランジスタに結合され、前記第2のドライバ・トランジスタを前記第2の既定の電圧でバイアスすることが可能な第2のバイアス回路と、前記第2のバイアス回路に結合されて前記第2のフィードバック・キャパシタを介して流れる第2の電流の生成を可能にする、第2の電流要素とを更に含む、回路。
- 請求項9に記載のドライバ回路であって、1つのインスタンスが正の遷移を生成し、別のインスタンスが負の遷移を生成する、前記ドライバ回路の2つのインスタンスが同時に擬似差動ドライバを形成する、回路。
- ドライバ回路内のスルーレートを制御するための方法であって、
第1のドライバを第1の既定の電圧に、第2のドライバを第2の既定の電圧にプリチャージし、
前記第1のドライバ及び前記第2のドライバを介して流れる電流を駆動し、更に、
入力に応答して、前記第1のドライバにより第1の出力を、前記第2のドライバにより第2の出力を生成することを含み、前記第2の出力が前記第1の出力のスルーレートと同等のスルーレートを有する、
方法。 - 請求項14に記載の方法であって、前記第1のドライバのゲートの、及び前記第2のドライバのゲートの電圧をそれぞれの既定の範囲内に維持することを更に含む、方法。
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US9876494B2 (en) * | 2014-03-13 | 2018-01-23 | Maxim Integrated Products, Inc. | High voltage switching output driver |
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US10727834B2 (en) | 2018-10-17 | 2020-07-28 | Efficient Power Conversion Corporation | Level shifter in half bridge GaN driver applications |
US10547299B1 (en) * | 2019-01-29 | 2020-01-28 | Texas Instruments Incorporated | Fast transient and low power thin-gate based high-voltage switch |
US10756644B1 (en) | 2019-08-22 | 2020-08-25 | Cypress Semiconductor Corporation | Controlled gate-source voltage N-channel field effect transistor (NFET) gate driver |
US10826466B1 (en) * | 2019-09-26 | 2020-11-03 | Stmicroelectronics S.R.L. | Digital output buffer circuits with reduced input/output delay |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001508635A (ja) * | 1997-11-19 | 2001-06-26 | アトメル・コーポレイション | ゼロ遅延の、スルーレートが制御された出力バッファ |
JP2003500882A (ja) * | 1999-05-14 | 2003-01-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 高電圧レベル耐電圧トランジスタ回路 |
JP2003309460A (ja) * | 2002-04-15 | 2003-10-31 | Hitachi Ltd | 半導体集積回路装置 |
JP2007081694A (ja) * | 2005-09-13 | 2007-03-29 | Sony Corp | 差動増幅回路、レシーバ回路、発振回路及びドライバ回路 |
JP2009536473A (ja) * | 2006-03-16 | 2009-10-08 | エヌエックスピー ビー ヴィ | 電子デバイス及び集積回路 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5539334A (en) | 1992-12-16 | 1996-07-23 | Texas Instruments Incorporated | Method and apparatus for high voltage level shifting |
US5703519A (en) * | 1996-01-30 | 1997-12-30 | Analog Devices, Inc. | Drive circuit and method for controlling the cross point levels of a differential CMOS switch drive signal |
US5973512A (en) * | 1997-12-02 | 1999-10-26 | National Semiconductor Corporation | CMOS output buffer having load independent slewing |
US6348817B2 (en) * | 1999-05-10 | 2002-02-19 | Jinghui Lu | Complementary current mode driver for high speed data communications |
US7474131B1 (en) * | 2000-01-21 | 2009-01-06 | Infineon Technologies Ag | Drive circuit |
JP2002111477A (ja) * | 2000-09-29 | 2002-04-12 | Rohm Co Ltd | Usbドライバ |
US7298837B2 (en) * | 2003-06-30 | 2007-11-20 | Intel Corporation | Cross-over voltage lock for differential output drivers |
FR2879321B1 (fr) * | 2004-12-09 | 2007-03-02 | St Microelectronics Sa | Circuit de pilotage de bus |
US7152008B2 (en) * | 2004-12-15 | 2006-12-19 | Intel Corporation | Calibrated differential voltage crossing |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001508635A (ja) * | 1997-11-19 | 2001-06-26 | アトメル・コーポレイション | ゼロ遅延の、スルーレートが制御された出力バッファ |
JP2003500882A (ja) * | 1999-05-14 | 2003-01-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 高電圧レベル耐電圧トランジスタ回路 |
JP2003309460A (ja) * | 2002-04-15 | 2003-10-31 | Hitachi Ltd | 半導体集積回路装置 |
JP2007081694A (ja) * | 2005-09-13 | 2007-03-29 | Sony Corp | 差動増幅回路、レシーバ回路、発振回路及びドライバ回路 |
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