JP2009536473A - 電子デバイス及び集積回路 - Google Patents
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Abstract
Description
PMOS(P1及びP2)のトランジスタについては、Vds=0V,Vgs=Vgd=(REFp−vdde)となる。
NMOS(N1)については、Vds=(REFn−Vtn),Vgs=0V,Vgd=−(REFn−Vtn)となる。
NMOS(N2)については、Vds=vdde−(REFn−Vtn),Vgs=Vtn,Vgd=REFn−vddeとなる。
NMOS(N1及びN2)については、Vds=0V,Vgs=Vgd=REFnとなる。
PMOS(P1)については、Vds=(REFp+Vtp)−vdde,Vgs=0V,Vgd=−(REFp+Vtp)となる。
PMOS(P2)については、Vds=−(REFp+Vtp),Vgs=−Vtp,Vgd=REFpとなる。
REFn=(3/4)*vdde(3.6Vのvddeの場合、2.7V)
PMOS(P1及びP2)=380u/0.28u
NMOS(N1及びN2)=145.6u/0.28u
PMOS(P3及びP4)=38u/0.28u
NMOS(N3及びN4)=14.5u/0.28u
C3:バックツーバック接続した各々258fFの2つのPMOS。
C4:バックツーバック接続した各々95fFの2つのPMOS。
プロセス:公称,温度:25℃,vdde: 3.6V
プロセス:高速,温度:−40℃,vdde: 3.6V
プロセス:低速,温度:125℃,vdde: 3.6V
プロセス:snfp,温度:125℃,vdde: 3.6V
プロセス:fnfp,温度:−40℃,vdde: 3.6V
上記の全てのシミュレーションで、vddeは、3.6Vのみで行っている。これは、vdde依存性を有するので、REFp及びREFnの変化を観測できるようにするためである。
Claims (6)
- CMOS回路と、
第1及び第2のPMOSトランジスタと第1及び第2のNMOSトランジスタとを有する第1のドライバ回路と、
第3及び第4のPMOSトランジスタと第3及び第4のNMOSトランジスタとを有する第2のドライバ回路とを備え、
前記第2のドライバ回路は、前記第1のドライバ回路に対してコンプリメンタリであり、且つ前記第1のドライバ回路とは逆方向にスイッチングを行い、
前記第2及び第4のPMOSトランジスタのゲートは、第1のバイアス電圧に結合され、且つ前記第2及び第4のNMOSトランジスタのゲートは、第2のバイアス電圧に結合され、
第1のコンデンサは、第4のPMOSトランジスタのゲート−ドレイン間に結合され、且つ第2のコンデンサは、第4のNMOSトランジスタのゲート−ソース間に結合される、電子デバイス。 - 前記第2のドライバ回路のサイズは、前記第1のドライバ回路のサイズよりも小さい、請求項1に記載の電子デバイス。
- 前記第1のPMOSトランジスタのゲートに結合されるPMOSの前置ドライバ回路と、
前記第1のNMOSトランジスタのゲートに結合されるNMOSの前置ドライバ回路とを更に備え、
前記第3のPMOSトランジスタのゲートは、前記PMOSの前置ドライバ回路に結合されるか、又は前記第1のPMOSトランジスタのドレインに結合され、
前記第3のNMOSトランジスタのゲートは、前記NMOSの前置ドライバ回路に結合されるか、又は前記第1のNMOSトランジスタのドレインに結合される、請求項2に記載の電子デバイス。 - 前記第2のPMOSトランジスタとグランドとの間に結合される第3のコンデンサと、
前記第2のNMOSトランジスタのゲートとグランドとの間に結合される第4のコンデンサとを更に備える請求項1〜3のいずれか一項に記載の電子デバイス。 - CMOS回路と、
第1及び第2のPMOSトランジスタと第1及び第2のNMOSトランジスタとを有する第1のドライバ回路と、
第3及び第4のPMOSトランジスタと第3及び第4のNMOSトランジスタとを有する第2のドライバ回路とを備え、
前記第2のドライバ回路は、前記第1のドライバ回路に対してコンプリメンタリであり、且つ前記第1のドライバ回路とは逆方向にスイッチングを行い、
前記第2及び第4のPMOSトランジスタのゲートは、第1のバイアス電圧に結合され、且つ前記第2及び第4のNMOSトランジスタのゲートは、第2のバイアス電圧に結合され、
前記第1のコンデンサは、第4のPMOSトランジスタのゲート−ドレイン間に結合され、且つ前記第2のコンデンサは、第4のNMOSトランジスタのゲート−ソース間に結合される、集積回路。 - 請求項1〜4のいずれか一項に記載の電子デバイスを備える送信機。
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