CN216122381U

CN216122381U - 电子电路和接收器电路

Info

Publication number: CN216122381U
Application number: CN202122489185.5U
Authority: CN
Inventors: R·古普塔; N·班萨尔; A·托特利; M·K·R·普利
Original assignee: Synopsys Inc
Current assignee: Synopsys Inc
Priority date: 2020-10-16
Filing date: 2021-10-15
Publication date: 2022-03-22
Anticipated expiration: 2031-10-15
Also published as: US11764765B2; US20220123738A1

Abstract

本公开的各实施例涉及电子电路和接收器电路。接收器电路可以包括第一级和第二级。第一级可以包括基于输入信号生成第一信号的第一反相器电路、和基于输入信号生成第二信号的第二反相器电路。第二级可以通过组合由第一反相器电路生成的第一信号和由第二反相器电路生成的第二信号，来确定输入信号的逻辑状态。根据本公开的实施例可以减少装置退化量。

Description

电子电路和接收器电路

技术领域

本公开涉及集成电路(IC)。更具体地，本公开涉及抗老化的施密特接收器电路。

背景技术

对计算和存储容量的日益增长的需求已经推动了IC设计的尺寸和复杂性的增长。施密特接收器电路可以用于确定数字信号的逻辑状态。老化是指电路元件的一个或多个参数随时间的退化。

实用新型内容

本公开的目的是提供一种电子电路和一种接收器电路，以至少部分地解决现有技术中存在的装置退化的问题。

在一个方面，本公开提供了一种电子电路，包括：第一级，包括基于输入信号生成第一信号的第一反相器电路、以及基于输入信号生成第二信号的第二反相器电路，其中第一级由第一电源电压范围供电；以及用于通过组合由第一反相器电路生成的第一信号和由第二反相器电路生成的第二信号，来确定输入信号的逻辑状态的第二级，其中第二级由大于第一电源电压范围的第二电源电压范围供电。

在一个实施例中，电子电路包括第一箝位电路和第二箝位电路，其中第一箝位电路和第二箝位电路中的每个箝位电路在输入信号在相应的电压范围内时输出输入信号，并且在输入信号超出相应的电压范围时输出恒定电压，其中第一箝位电路的输出被提供作为第一反相器电路的输入，并且其中第二箝位电路的输出被提供作为第二反相器电路的输入。

在一个实施例中，电子电路包括用于存储由第二级确定的、输入信号的逻辑状态的锁存器电路。

在一个实施例中，第一级分离地实现用于确定输入信号的逻辑状态的高跳转电压和低跳转电压。

在一个实施例中，第二级包括比较器电路。

在一个实施例中，比较器电路包括串联耦合的一组p型金属氧化物半导体PMOS晶体管和一组n型金属氧化物半导体NMOS晶体管。

在一个实施例中，第一信号被提供给一组PMOS晶体管中的PMOS晶体管的栅极，并且第二信号被提供给一组NMOS晶体管中的NMOS晶体管的栅极。

在一个方面，本公开提供了一种电子电路，包括：用于基于输入信号生成第一信号的第一反相器电路，其中第一反相器电路由第一电源电压范围供电；用于基于输入信号生成第二信号的第二反相器电路，其中第二反相器电路由第一电源电压范围供电；以及用于通过组合由第一反相器电路生成的第一信号和由第二反相器电路生成的第二信号，来确定输入信号的逻辑状态的第三电路，其中第三电路由大于第一电源电压范围的第二电源电压范围供电。

在一个实施例中，电子电路包括：用于在输入信号在第一电压范围内时输出输入信号，并且在输入信号在第一电压范围外时输出第一恒定电压的第一箝位电路，其中第一箝位电路的输出到第一反相器电路；以及用于在输入信号在第二电压范围内时输出输入信号，并且在输入信号在第二电压范围外时输出第二恒定电压的第二箝位电路，其中第二箝位电路的输出到第二反相器电路。

在一个实施例中，电子电路包括用于存储由第三电路确定的、输入信号的逻辑状态的锁存器电路。

在一个实施例中，用于确定输入信号的逻辑状态的高跳转电压和低跳转电压分别由第一反相器电路和第二反相器电路确定。

在一个实施例中，第三电路是比较器电路。

在第三方面，提供了一种接收器电路，包括：用于接收数字信号的输入焊盘；第一级，包括基于数字信号生成第一信号的第一反相器电路、以及基于数字信号生成第二信号的第二反相器电路；用于通过组合由第一反相器电路生成的第一信号和由第二反相器电路生成的第二信号，来确定数字信号的逻辑状态的第二级；以及用于存储由第二级确定的、数字信号的逻辑状态的锁存器电路。

在一个实施例中，接收器电路包括第一箝位电路和第二箝位电路，其中每个箝位电路限制输入信号的电压范围，并且其中每个箝位电路的输出被提供作为相应的反相器电路的输入。

在一个实施例中，第一级独立地控制用于确定输入信号的逻辑状态的高跳转电压和低跳转电压。

在一个实施例中，第二级包括比较器电路。

根据本公开的实施例的电子电路和接收器电路的优点在于减少了装置退化量。

附图说明

可以基于下面给出的详细描述和附图来理解本公开。附图是为了说明的目的，并且不限制本公开的范围。此外，附图不一定按比例绘制。

图1示出了耦合到接收器电路的发射器电路。

图2示出了施密特触发器。

图3示出了施密特触发器的传递特性。

图4示出了施密特触发器中的由老化引起的VIH漂移。

图5A示出了根据本文公开的一些实施例的施密特接收器电路的逻辑级表示。

图5B示出了根据本文公开的一些实施例的施密特接收器电路的晶体管级表示。

图6A至图6E示出了根据本文描述的一些实施例的施密特接收器电路中的不同端子的传递特性。

图7示出了根据本文描述的一些实施例的集成电路的设计、验证和制造的示例流程。

图8示出了计算机系统的示例机器，在该示例机器内可以执行用于使该机器执行本文所讨论的方法中的任何一个或多个方法的一组指令。

具体实施方式

本文描述的实施例的特征可以在于包括第一级和第二级的电路。第一级可以包括：基于输入信号生成第一信号的第一反相器电路、和基于输入信号生成第二信号的第二反相器电路。第二级可以通过组合由第一反相器电路生成的第一信号和由第二反相器电路生成的第二信号，来确定输入信号的逻辑状态。第一级可以由第一电源电压范围供电，并且第二级可以由大于第一电源电压范围的第二电源电压范围供电。

本文描述的一些实施例可以包括第一箝位电路和第二箝位电路，其中每个箝位电路可以限制输入信号的电压范围，并且其中每个箝位电路的输出可以被提供作为到对应的反相器电路的输入。本文描述的一些实施例可以包括锁存器电路以存储输入信号的逻辑状态。

在本文描述的一些实施例中，第一级可以独立地控制用于确定输入信号的逻辑状态的高跳转电压(VIH)和低跳转电压(VIL)。

在本文描述的一些实施例中，第二级可以包括比较器电路。在本文描述的一些实施例中，比较器电路可以包括串联耦合的一组p型金属氧化物半导体(PMOS)晶体管和一组n型金属氧化物半导体(NMOS)晶体管。在本文描述的一些实施例中，由第一反相器电路生成的第一信号可以被提供给所述一组PMOS晶体管中的PMOS晶体管的栅极，并且由第二反相器电路生成的第二信号可以被提供给所述一组NMOS晶体管中的NMOS晶体管的栅极。

本文描述的实施例的特征在于抗老化的施密特接收器电路。随着装置尺寸缩小到几纳米，由于栅极氧化物厚度的减小，装置可以承受的电压也减小。缩小的装置尺寸减小了功耗和面积，这又降低了成本。然而，一些电路可能仍需要在较高电压处操作，例如，在3.3伏(V)或5V。例如，在使得在不同电源电压处操作的IC设计能够彼此通信的电路(例如，外围组件中的电路)中可以使用较高的电源电压范围。接收器电路可以是指将外部数字信号转换为内部数字信号的电路。接收器电路可能会随着时间的推移而退化，这可能会增加接收器电路在将外部数字信号转换成内部数字信号时产生的错误数目。

本文描述的实施例的特征在于抗老化的接收器电路，即，不随时间的推移而退化的接收器电路。一些实施例提供抗老化的施密特接收器电路，该抗老化的施密特接收器电路可以在使用低电压(例如，1.8V)装置的同时，在高电压(例如，3.3V)处操作。本文描述的实施例提供了一种高度可靠的施密特接收器电路，其中即使在到施密特接收器电路的输入被保持在中间信号电平的情况下，高跳转电压(high-trip voltage,VIH)和低跳转电压(low-trip voltage,VIL)也不会随时间而退化。高于VIH的电压被解释为逻辑1，并且低于VIL的电压被解释为逻辑0。VIH和VIL之间的电压被拒绝或忽略，即，在这个范围内的电压不会引起逻辑状态的变化。附加地，本文公开的实施例通过增加可以提供对VIH/VIL跳转电压的独立控制的单独级来改善VIH-VIL差(即，VIH电压和VIL电压之间的电压间隙)，即，本文描述的实施例使得VIH电压和VIL电压能够被单独控制。本文描述的实施例可以用于基于联合电子装置工程委员会(JEDEC)标准的各种输入/输出(I/O)应用中。

图1示出了耦合到接收器电路的发射器电路。设备106可以通过焊盘/总线110向设备108发送信号。具体地，发射器电路102可以驱动焊盘/总线110的电压，并且接收器电路104可以接收该电压。焊盘/总线110的电压可以被发射器电路102弱上拉或下拉(即，电压可以具有低转换)以定义焊盘/总线110的逻辑状态。例如，发射器电路102可以使用低驱动电流，该低驱动电流可以导致焊盘/总线110的电压在两个逻辑状态之间缓慢改变。在这种情况下，接收器电路104的输入可以保持在中间电压电平，即，在VIH或VIL附近。此外，可以在正常操作期间的大部分时间内保持中间电压电平。当接收器104的输入保持在静态VIH/VIL电平时，它导致稳态电流(在下文中被称为“撬棒电流(crowbar current)”)在接收器104中流动。

该稳态电流可能引起两个问题：(1)违反接收器104中使用的金属轨的电磁(EM)限制，以及(2)如果接收器104在比装置的安全操作电压范围高的电压处操作，则它可能导致装置退化。第一个问题可以通过在布局设计期间定义期望的EM限制来解决。然而，第二个问题可能导致较高的栅极到源极电压(VGS)或漏极到源极电压(VDS)，这可能导致装置随时间而退化。

在接收器设计中，第一级可以定义接收器的噪声容限(VIH/VIL)。如果晶体管在该级中开始退化，则VIH/VIL电压值也可能开始退化。随着时间的推移，这可能导致接收器的噪声容限违反期望的规格。

图2示出了施密特触发器。施密特触发器可以被使用在接收器中以抑制输入处的噪声，从而防止位错误。当DATA_IO从0上升到电源电压(VDDIO)时，n型金属氧化物半导体(NMOS)晶体管N2通过接地电压(VSSIO)吸收电流，这切换输出OUT。输出OUT的切换导致施密特触发器的VIH(即，高跳转电压)高于VDDIO/2。类似地，当DATA_IO从VDDIO下降到0时，P型金属氧化物半导体(PMOS)晶体管P1从VDDIO提供电流以切换输出OUT。输出OUT的切换导致施密特触发器的VIL(即，低跳转电压)低于VDDIO/2。VIH和VIL之间的差异称为迟滞(hysteresis)。工艺变化可能导致NMOS器件和PMOS器件的电特性的变化，这可能导致VIH和VIL电压以及迟滞的变化。常用的施密特触发器随着时间的推移遭受VIH/VIL电压的显著退化。

图3示出了施密特触发器的传递特性。X轴对应于图2中的DATA_IO电压，并且Y轴对应于图2中的输出OUT电压。当DATA_IO从0上升到VDDIO时，遵循传递特性曲线302，并且当DATA_IO从VDDIO下降到0时，遵循传递特性曲线304。在图3中，高变换阈值(即，VIH)为0.98V，并且低变换阈值(即，VIL)为0.62V，并且高变换阈值和低变换阈值之间的差异导致传递特性中的迟滞。

图4示出了施密特触发器中的由老化引起的VIH漂移。施密特触发器可以在高电压(例如，3.3V)处操作，但是可以使用低电压(例如，1.8V)装置。X轴对应于施密特触发器处的输入焊盘电压，并且Y轴对应于VIH电压。曲线402示出了新施密特触发器(即，没有任何老化)的VIH电压，并且曲线404示出了老化的施密特触发器的VIH电压。例如，老化的施密特触发器可以是指其中输入焊盘已经被不同的电压施加应力10年的施密特触发器。如从图4可以看出，在老化之后，施密特触发器的VIH电压相对于输入焊盘电压漂移。由于施密特触发器的老化，在VIL电压中也观察到类似的漂移。

图5A示出了根据本文公开的一些实施例的施密特接收器电路的逻辑级表示。施密特接收器电路500包括箝位电路502、第一级电路504、第二级电路506和输出锁存器508。第一级电路504可以由低电源电压范围供电，并且第二级电路506可以由高电源电压范围供电。

输入焊盘510可以接收输入信号，并且箝位电路502可以将所接收的输入信号限制到给定的电压范围。VREF可以是保护装置免受应力影响的内部偏置电压。信号518的电压电平为0至VREF，并且信号516的电压电平为VREF至VDDIO。由箝位电路502输出的信号516和518可以作为输入提供给第一级504，第一级可以包括可以由低电源电压范围(例如，1.8V)供电的反相器552和554。来自第一级504的输出520和522可以由第二级506合并，第二级可以包括数字锁存器556。数字锁存器556可以由高电源电压范围(例如，3.3V)供电。可以将来自第二级电路506的输出提供给输出锁存器508，输出锁存器的输出514可以用作施密特接收器电路500的输出。

施密特接收器电路500可以包括箝位电路502、第一级电路504、第二级电路506和输出锁存器508。箝位电路502可以包括PMOS晶体管P1和P2、以及NMOS晶体管N1和N2。第一级电路504可以包括PMOS晶体管P3和P4、以及NMOS晶体管N3和N4。第二级电路506可以包括PMOS晶体管P5和P6、以及NMOS晶体管N5和N6。输出锁存器508可以包括PMOS晶体管P7至P10、以及NMOS晶体管N7至N10。

输入焊盘510可以接收输入信号，并且箝位电路502可以将所接收的输入信号限制到给定的电压范围。VREFP和VREFN是保护装置免受应力的内部偏置电压。信号518的电压电平为0至VREFN，并且信号516的电压电平为VREFP至VDDIO。由箝位电路502输出的信号516和518可以作为输入提供给第一级504。

第一级504可以包括两个反相器：由晶体管P3和N3形成的第一反相器，以及由晶体管P4和N4形成的第二反相器。因此，第一级504通过两个不同的反相器提供对VIH/VIL阈值的独立控制。具体地，晶体管P3和N3的尺寸比可以确定VIH阈值，并且晶体管P4和N4的尺寸比可以确定VIL阈值。

第二级506将来自第一级504的输出520和522合并以形成锁存器，使得感测VIH电平的第一反相器(P3和N3)触发上升沿，并且感测VIL电平的第二反相器(P4和N4)触发下降沿。

第一级504中的反相器可以在低电压(例如，1.8V)处操作，这防止了装置退化。由于两个反相器在输入焊盘510的不同电压范围中操作，因此这去除了如下的施密特实现方式中存在的非线性区域，在该施密特实现方式中VIH和VIL电平都由相同的共源共栅反相器感测。在本公开中，术语“共源共栅”是指包括馈入共栅级的共源级的两级放大器电路设计。

在本文描述的一些实施例中，施密特接收器电路的内部节点不保持在中间电压电平。因此，静态电流不会流过装置，这防止了这些装置中的老化。具体地，第二级506接收数字信号，因为第一级504将在输入焊盘510处接收的电压转换为数字逻辑0/1电压信号。因此，信号520和522具有逻辑0/1电压，当输入焊盘510的电压处于中间电平(例如VIH/VIL)时，该逻辑0/1电压关断第二级506中的电流路径，从而消除在第二级506中发生的装置退化。即使在第二级晶体管中发生少量的退化，也不会导致施密特接收器电路500的性能退化，因为VIH/VIL电平由第一级504中的、在低电压(例如，1.8V)处操作的反相器确定。因此，本文描述的实施例(1)减少了装置退化量，并且(2)将装置退化的影响与接收器电路的性能解耦。

第二级电路506的输出512可以用作施密特接收器电路500的输出。备选地，来自第二级电路506的信号524和526可以作为输入被提供给输出锁存器508，该输出锁存器的输出514可以被用作施密特接收器电路500的输出。

换句话说，本文公开的一些实施例包括第一级和第二级。第一级可以包括两个反相器电路，以基于输入信号输出两个输出信号，并且第一级可以独立地控制用于确定输入信号的逻辑状态的高跳转电压和低跳转电压。第二级可以通过基于高跳转电压和低跳转电压组合第一级的两个输出来确定输入信号的逻辑状态。一些实施例可以包括箝位电路，以将输入信号的电压范围限制在最大电压值和最小电压值之间。在这些实施例中，箝位电路的输出可以作为输入被提供到第一级。

图6A至图6E示出了根据本文描述的一些实施例的、在图5中所示的施密特接收器电路中的不同端子的传递特性。图6A相对于输入焊盘510的电压绘出了信号518的电压。图6B相对于输入焊盘510的电压绘出了信号516的电压。图6C相对于输入焊盘510的电压绘出了信号522的电压。图6D相对于输入焊盘510的电压绘出了信号520的电压。图6E相对于输入焊盘510的电压绘出了输出514的电压。

图7示出了根据本文描述的一些实施例的集成电路的设计、验证和制造的示例流程700。EDA过程712(首字母缩写“EDA”指代“电子设计自动化”)可以用于转换和验证表示集成电路的设计数据和指令。这些过程中的每个过程都可以被构造和实现为多个模块或操作。

流程700可以开始于利用由设计者提供的信息创建产品构思710，该信息是通过使用EDA过程712来转换和验证的。当设计完成时，设计被流片744，流片是指集成电路的原图(例如，几何图案)被发送到制造设备以制造掩模组，掩模组然后被用于制造集成电路。在流片之后，制造746半导体裸片，并执行封装和组装748以产生所制造的IC芯片740。

电路或电子结构的规格可以从低级晶体管材料布局到高级描述语言。高表示级可以用于使用诸如VHDL、Verilog、SystemVerilog、SystemC、MyHDL或OpenVera之类的硬件描述语言(“HDL”)来设计电路和系统。HDL描述可以被转换为逻辑级寄存器传输级(“RTL”)描述、门级描述、布局级描述或掩模级描述。作为更详细描述的每个较低表示级将更多细节添加到设计描述中。作为更详细描述的较低表示级可以由计算机生成、从设计库中导出、或由另一设计自动化过程创建。用于指定更详细描述的较低表示级语言的规格语言的示例是SPICE(其代表“以集成电路为重点的仿真程序”)。每个表示级的描述包含足以由该层的相应工具(例如，形式验证工具)使用的细节。

在系统设计714期间，指定要制造的集成电路的功能。可以针对诸如功耗、性能、面积(物理和/或代码行)以及成本降低等的期望特性来优化设计。在这个阶段，可以将设计划分为不同类型的模块或组件。

在逻辑设计和功能验证716期间，以一种或多种描述语言指定电路中的模块或组件，并且检查该规格的功能准确性。例如，可以验证电路的组件以生成与正在设计的电路或系统的规格的要求相适配的输出。功能验证可以使用模拟器和其他程序，诸如测试台生成器、静态HDL检查器和形式验证器。在一些实施例中，被称为“仿真器”或“原型系统”的组件的特殊系统被用于加速功能验证。

在用于测试的综合和设计718期间，HDL代码被转换成网表。在一些实施例中，网表可以是图结构，其中图结构的边表示电路的组件，并且其中图结构的节点表示组件如何互连。HDL代码和网表都是分级制品，该分级制品可以由EDA产品用来验证集成电路在制造时是否根据指定设计运行。可以针对目标半导体制造技术优化网表。另外，可以测试完成的集成电路以验证集成电路是否满足规格的要求。

在网表验证720期间，检查网表与时序约束的一致性以及网表与HDL代码的对应性。在设计规划722期间，构造并分析集成电路的总体布局图以用于时序和顶层布线。

在布局或物理实现724期间，进行物理放置(诸如晶体管或电容器之类的电路组件的定位)和布线(通过多个导体连接电路组件)，并且可以执行从库中选择单元以实现特定逻辑功能。如本文所使用的，术语“单元”可以指定提供布尔逻辑功能(例如，与、或、非、异或)或存储功能(诸如触发器或锁存器)的一组晶体管、其他组件和互连。如本文所使用，电路“块”可以指代两个或更多个单元。单元和电路块都可以被称为模块或组件并且被实现为物理结构和在仿真中实现。为被选择的单元(基于“标准单元”)指定参数，诸如尺寸，并且使参数在数据库中可访问以供EDA产品使用。

在分析和提取726期间，在布局级验证电路功能，这允许布局设计的精细化。在物理验证728期间，检查布局设计以确保制造约束是正确的，诸如DRC约束、电气约束、光刻约束，并且确保电路功能与HDL设计规格适配。在分辨率增强740期间，转换布局的几何形状以改进电路设计的制造方式。

在流片期间，创建数据以用于(在适当的情况下应用光刻增强之后)光刻掩模的生产。在掩模数据准备742期间，“流片”数据用于产生光刻掩模，该光刻掩模用于产生完成的集成电路。

计算机系统(诸如图8的计算机系统800)的存储子系统可以用于存储由本文描述的EDA产品中的一些或全部EDA产品使用的程序和数据结构、以及用于开发库的单元和用于使用库的物理和逻辑设计的产品。

图8示出了计算机系统800的示例机器，在该示例机器内可以执行用于使该机器执行本文所讨论的方法中的任何一个或多个方法的一组指令。在备选实现方式中，机器可以连接(例如，联网)到LAN、内联网、外联网和/或因特网中的其他机器。机器可以作为客户端-服务器网络环境中的服务器或客户端机器、作为对等(或分布式)网络环境中的对等机器、或者作为云计算基础设施或环境中的服务器或客户端机器来操作。

机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络设备、服务器、网络路由器、交换机或网桥、或者能够执行指定机器要采取的动作的一组指令(顺序的或其他方式)的任何机器。此外，虽然示出了单个机器，但是术语“机器”还应被理解为包括单独地或联合地执行一组(或多组)指令以执行本文所讨论的方法中的任何一个或多个方法的机器的任何集合。

示例计算机系统800包括处理装置802、主存储器804(例如，只读存储器(ROM)、闪存、诸如同步DRAM(SDRAM)之类的动态随机存取存储器(DRAM)、静态存储器806(例如，闪存、静态随机存取存储器(SRAM)等)以及数据存储装置818，它们经由总线830彼此通信。

处理装置802表示一个或多个处理器，诸如微处理器、中央处理单元等。更具体地说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器、或实现其他指令集的处理器、或实现指令集的组合的处理器。处理装置802还可以是一个或多个专用处理装置，诸如专用集成电路(ASIC)、现场可以编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置802可以被配置成执行用于执行本文描述的操作和步骤的指令826。

计算机系统800还可以包括网络接口装置808，以通过网络820进行通信。计算机系统800还可以包括视频显示单元810(例如，液晶显示器(LCD)或阴极射线管(CRT))、字母数字输入装置812(例如，键盘)、光标控制装置814(例如，鼠标)、图形处理单元822、信号生成装置816(例如，扬声器)、图形处理单元822、视频处理单元828、以及音频处理单元832。

数据存储装置818可以包括机器可读存储介质824(也称为非暂态计算机可读介质)，在该机器可读存储介质上存储有体现本文描述的方法或功能中的任何一项或多项的一组或多组指令826或软件。指令826在由计算机系统800执行期间也可以完全或至少部分地驻留在主存储器804内和/或处理装置802内，主存储器804和处理装置802也构成机器可读存储介质。

在一些实现方式中，指令826包括用于实现与本公开相对应的功能的指令。虽然机器可读存储介质824在示例实现方式中被示为单个介质，但是术语“机器可读存储介质”应当被认为包括存储一组或多组指令的单个介质或多个介质(例如，集中式或分布式数据库、和/或相关联的缓存和服务器)。术语“机器可读存储介质”还应当被理解为包括能够存储或编码用于由机器执行的一组指令并且使机器和处理装置802执行本公开的方法中的任何一个或多个方法的任何介质。术语“机器可读存储介质”因此应当被理解为包括但不限于固态存储器、光学介质和磁介质。

已经根据对计算机存储器内的数据位的操作的算法和符号表示来呈现了前述详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用来最有效地将他们工作的实质传达给本领域的其他技术人员的方式。算法可以是导致期望结果的操作序列。这些操作是需要对物理量进行物理操作的操作。这种量可以采取能够被存储、组合、比较和以其他方式操纵的电信号或磁信号的形式。这样的信号可以被称为位、值、元素、符号、字符、项、数字等。

然而，应当记住，所有这些和类似的术语都与适当的物理量相关联，并且仅仅是应用于这些量的方便的标记。除非特别声明，否则从本公开中显而易见的是，应当理解，在整个说明书中，某些术语是指计算机系统或类似的电子计算装置的动作和处理，该动作和处理将表示为计算机系统的寄存器和存储器内的物理(电子)量的数据操纵和转换为类似地表示为计算机系统存储器或寄存器或其他这样的信息存储装置内的物理量的其他数据。

本公开还涉及用于执行本文的操作的设备。该设备可以是为预期目的而专门构造的，或者该设备可以包括由存储在计算机中的计算机程序选择性地激活或重新配置的计算机。这样的计算机程序可以存储在计算机可读存储介质中，例如但不限于包括软盘、光盘、CD-ROM和磁光盘的任何类型的盘、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡、或适于存储电子指令的任何类型的介质，各自耦合到计算机系统总线。

本文提出的算法和显示与任何特定计算机或其他设备并非本质地相关。各种其他系统可以与根据本文教导的程序一起使用，或者可以证明构造更专用的设备来执行该方法是方便的。另外，本公开不是参考任何特定编程语言来描述的。将理解的是，各种编程语言可以用于实现如本文描述的本公开的教导。

本公开可以作为计算机程序产品或软件来提供，计算机程序产品或软件可以包括存储有指令的机器可读介质，该指令可以用于对计算机系统(或其他电子装置)进行编程以执行根据本公开的过程。机器可读介质包括用于以机器(例如，计算机)可读的形式存储信息的任何机制。例如，机器可读(例如，计算机可读)介质包括机器(例如，计算机)可读存储介质，诸如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储介质、光存储介质、闪存装置等。

在前述公开中，已经参考其特定示例实现方式描述了本公开的实现方式。显然可以对这些实现方式进行各种修改而不偏离如所附权利要求中阐述的本公开的实施方式的范围。在本公开以单数形式提及一些元件的情况下，在附图中可以描绘多于一个的元件，并且相同的元件用相同的数字标记。因此，本公开和附图应被认为是说明性意义的而不是限制性意义的。

Claims

1.一种电子电路，其特征在于，包括：

第一级，包括基于输入信号生成第一信号的第一反相器电路、以及基于所述输入信号生成第二信号的第二反相器电路，其中所述第一级由第一电源电压范围供电；以及

用于通过组合由所述第一反相器电路生成的所述第一信号和由所述第二反相器电路生成的所述第二信号，来确定所述输入信号的逻辑状态的第二级，其中所述第二级由大于所述第一电源电压范围的第二电源电压范围供电。

2.根据权利要求1所述的电子电路，其特征在于，包括第一箝位电路和第二箝位电路，

其中所述第一箝位电路和所述第二箝位电路中的每个箝位电路在所述输入信号在相应的电压范围内时输出所述输入信号，并且在所述输入信号超出相应的电压范围时输出恒定电压，

其中所述第一箝位电路的输出被提供作为所述第一反相器电路的输入，并且

其中所述第二箝位电路的输出被提供作为所述第二反相器电路的输入。

3.根据权利要求1所述的电子电路，其特征在于，包括用于存储由所述第二级确定的、所述输入信号的所述逻辑状态的锁存器电路。

4.根据权利要求1所述的电子电路，其特征在于，所述第一级分离地实现用于确定所述输入信号的所述逻辑状态的高跳转电压和低跳转电压。

5.根据权利要求1所述的电子电路，其特征在于，所述第二级包括比较器电路。

6.根据权利要求5所述的电子电路，其特征在于，所述比较器电路包括串联耦合的一组p型金属氧化物半导体PMOS晶体管和一组n型金属氧化物半导体NMOS晶体管。

7.根据权利要求6所述的电子电路，其特征在于，所述第一信号被提供给所述一组PMOS晶体管中的PMOS晶体管的栅极，并且所述第二信号被提供给所述一组NMOS晶体管中的NMOS晶体管的栅极。

8.一种电子电路，其特征在于，包括：

用于基于输入信号生成第一信号的第一反相器电路，其中所述第一反相器电路由第一电源电压范围供电；

用于基于所述输入信号生成第二信号的第二反相器电路，其中所述第二反相器电路由所述第一电源电压范围供电；以及

用于通过组合由所述第一反相器电路生成的所述第一信号和由所述第二反相器电路生成的所述第二信号，来确定所述输入信号的逻辑状态的第三电路，其中所述第三电路由大于所述第一电源电压范围的第二电源电压范围供电。

9.根据权利要求8所述的电子电路，其特征在于，包括：

用于在所述输入信号在第一电压范围内时输出所述输入信号，并且在所述输入信号在所述第一电压范围外时输出第一恒定电压的第一箝位电路，其中所述第一箝位电路的输出到所述第一反相器电路；以及

用于在所述输入信号在第二电压范围内时输出所述输入信号，并且在所述输入信号在所述第二电压范围外时输出第二恒定电压的第二箝位电路，其中所述第二箝位电路的输出到所述第二反相器电路。

10.根据权利要求8所述的电子电路，其特征在于，包括用于存储由所述第三电路确定的、所述输入信号的所述逻辑状态的锁存器电路。

11.根据权利要求8所述的电子电路，其特征在于，用于确定所述输入信号的所述逻辑状态的高跳转电压和低跳转电压分别由所述第一反相器电路和所述第二反相器电路确定。

12.根据权利要求8所述的电子电路，其特征在于，所述第三电路是比较器电路。

13.根据权利要求12所述的电子电路，其特征在于，所述比较器电路包括串联耦合的一组p型金属氧化物半导体PMOS晶体管和一组n型金属氧化物半导体NMOS晶体管。

14.根据权利要求13所述的电子电路，其特征在于，所述第一信号被提供给所述一组PMOS晶体管中的PMOS晶体管的栅极，并且所述第二信号被提供给所述一组NMOS晶体管中的NMOS晶体管的栅极。

15.一种接收器电路，其特征在于，包括：

用于接收数字信号的输入焊盘；

第一级，包括基于所述数字信号生成第一信号的第一反相器电路、以及基于所述数字信号生成第二信号的第二反相器电路；

用于通过组合由所述第一反相器电路生成的所述第一信号和由所述第二反相器电路生成的所述第二信号，来确定所述数字信号的逻辑状态的第二级；以及

用于存储由所述第二级确定的、所述数字信号的所述逻辑状态的锁存器电路。

16.根据权利要求15所述的接收器电路，其特征在于，包括第一箝位电路和第二箝位电路，其中每个箝位电路限制输入信号的电压范围，并且其中每个箝位电路的输出被提供作为相应的反相器电路的输入。

17.根据权利要求15所述的接收器电路，其特征在于，所述第一级独立地控制用于确定输入信号的所述逻辑状态的高跳转电压和低跳转电压。

18.根据权利要求15所述的接收器电路，其特征在于，所述第二级包括比较器电路。

19.根据权利要求18所述的接收器电路，其特征在于，所述比较器电路包括串联耦合的一组p型金属氧化物半导体PMOS晶体管和一组n型金属氧化物半导体NMOS晶体管。

20.根据权利要求19所述的接收器电路，其特征在于，所述第一信号被提供给所述一组PMOS晶体管中的PMOS晶体管的栅极，并且所述第二信号被提供给所述一组NMOS晶体管中的NMOS晶体管的栅极。