CN217445335U - 输入缓冲器电路 - Google Patents

Abstract

本公开的各实施例涉及输入缓冲器电路。输入缓冲器电路包括产生跟踪信号的跟踪电路和包括耦合到跟踪电路输出的低压开关器件的级联的反相器。跟踪信号在第一时段期间跟随第一信号并且在第二时段期间跟随第二信号。跟踪电路被配置为减小输入高电压/输入低电压(VIH/VIL)扩展。利用本公开的实施例有利地解决了HCI和BTI中的高VIH/VIL扩展问题并增加了可靠性。

Description

输入缓冲器电路

技术领域

本实用新型涉及用于集成电路的输入缓冲器。具体地，本公开涉及使用低电压器件以高电压操作输入施密特缓冲器。

背景技术

在专用集成电路(ASIC)上的各种块中使用输入缓冲器。输入缓冲器用作用于从其他片上器件接收数据的块中的外围器件。在互补金属氧化物半导体(CMOS)技术中，器件可以具有较低最大容许电压。然而，存在许多外围器件，其以高于CMOS器件的较低最大容许电压的电压操作。

实用新型内容

本公开的目的是提供一种输入缓冲器电路，以至少部分地解决现有技术中存在的上述问题。

根据本公开的一个或多个方面，提供了一种输入缓冲器电路，输入缓冲器电路包括：跟踪电路，产生跟踪信号，其中跟踪信号在第一时段期间跟随第一信号并且在第二时段期间跟随第二信号，并且其中跟踪电路被配置成减小输入高电压/输入低电压扩展；以及反相器，包括耦合到跟踪电路的输出的低电压开关器件的级联。

在一个或多个实施例中，第一信号对应于输入信号。

在一个或多个实施例中，跟踪电路包括第一开关电路、第二开关电路和第三开关电路；其中第一开关电路包括串联连接的第一P型晶体管和第二P型晶体管；其中第二开关电路包括串联连接的第一N型晶体管和第二N型晶体管；其中第三开关电路包括串联连接的第三N型晶体管和第三P型晶体管，以及包括串联连接的第四P型晶体管和第四N型晶体管；以及其中跟踪电路在第二N型晶体管、第二P型晶体管、第三N型晶体管和第四P型晶体管的相应源极处被耦合到反相器。

在一个或多个实施例中，输入缓冲器电路还包括：反馈电路，其耦合到跟踪电路，其中反馈电路被配置为引入迟滞，并且其中反馈电路包括耦合到跟踪电路的第一输入的第一对晶体管，以及耦合到跟踪电路的第二输入的第二对晶体管；输入电压限制电路，耦合到跟踪电路的第一输入，其中输入电压限制电路使用内部生成的高参考电压和内部生成的低参考电压来限制到低电压开关器件的输入；以及其中反相器还包括：增益提升部段，耦合到跟踪信号；以及施密特部段，具有耦合到增益提升部段的输出的输入。

在一个或多个实施例中，施密特部段包括串联耦合的第五P型晶体管和第六P型晶体管以及串联耦合的第五N型晶体管和第六N型晶体管。

在一个或多个实施例中，增益提升部段包括：串联耦合的第七P型晶体管、第八P型晶体管、第七N型晶体管以及第八N型晶体管，其中第七P型晶体管、第八P型晶体管、第七N型晶体管以及第八N型晶体管的相应栅极耦合到跟踪信号。

在一个或多个实施例中，输入缓冲器电路还包括：输入电压限制电路，耦合到跟踪电路的输入，其中输入电压限制电路使用内部生成的高参考电压和内部生成的低参考电压来限制到低电压开关器件的输入。

在一个或多个实施例中，反相器还包括：增益提升部段，耦合到跟踪信号；以及施密特部段，具有耦合到增益提升部段的输出的输入。

在一个或多个实施例中，输入缓冲器电路还包括：反馈电路，耦合到跟踪电路，其中反馈电路被配置为引入迟滞，并且其中反馈电路包括耦合到跟踪电路的第一输入的第一对晶体管，以及包括耦合到跟踪电路的第二输入的第二对晶体管。

在一个或多个实施例中，跟踪电路和反相器包括具有1.8V的容限的器件，并且输入缓冲器电路以3.3V操作。

利用本公开的实施例有利地解决了HCI和BTI中的高VIH/VIL扩展问题并增加了可靠性。

附图说明

根据下面给出的详细描述和本公开的实施例的附图，将更全面地理解本公开。附图用于提供对本公开的实施例的知识和理解，并且不将本公开的范围限制于这些特定实施例。此外，附图不一定按比例绘制。

图1图示了根据本公开的实施例的示例施密特电路。

图2图示了根据本公开的实施例的用于示例施密特电路的波形。

图3图示了根据本公开的实施例的使用1.8V器件以3.3V操作示例施密特电路。

图4图示了根据本公开的实施例的示例施密特电路的瞬态分析。

图5图示了根据本公开的实施例的电路的瞬态相应。

图6图示了根据本公开的实施例的用于输入缓冲器的示例电路。

图7图示了根据本公开的实施例的针对用于输入缓冲器的示例电路的波形。

图8图示了根据本公开的实施例的参考信号和数据信号的波形。

图9图示了根据本公开的实施例的在新近结果与老旧结果之间的输入高电压/输入低电压(VIH/VIL)比较。

图10示出了根据本公开的实施例的针对老化的性能比较的示例性结果。

图11图绘了根据本公开的一些实施例的在集成电路的设计与制造期间被使用的各种工艺的流程图。

图12图绘了本公开的实施例可以在其中操作的示例计算机系统的图。

具体实施方式

在一个方面，输入缓冲器电路包括产生跟踪信号的跟踪电路和包括耦合到跟踪电路输出的低压开关器件的级联的反相器(inverter)。跟踪信号在第一时段期间跟随第一信号并且在第二时段期间跟随第二信号。跟踪电路被配置为减小输入高电压/输入低电压(VIH/VIL)扩展。

在一个方面，用于输入缓冲器的电路包括生成跟踪信号的跟踪电路和被配置为在输入节点处接收跟踪信号的反相器。跟踪信号跟随在输入信号的第一值与输入信号的第二值之间的输入信号。该电路被配置为减小在反相器的高跳变点与低跳变点之间的扩展。

在一个方面，集成电路包括反相器，该反相器包括低电压开关器件的级联、输入电压限制电路和选择电路。选择电路被配置为选择输入电压限制电路的输出信号或输入信号中的一个信号，以提供用于反相器的输入。选择电路被配置为减小反相器的输入高电压/输入低电压(VIH/VIL)扩展。

本公开的各方面涉及使用低电压器件以高电压操作输入施密特缓冲器。输入缓冲器具有使用低电压器件(例如，1.8V器件)以高电压(例如，3.3V)操作耐老化施密特架构。

片上系统(SoC)的外围电路可以与可以以不同电压操作的其他芯片交互。在较低技术节点中，栅极氧化物击穿极限也缩放。结果，出现了可靠性挑战，其中以高电压操作的输入/输出(I/O)器件被设计为在它们的电路中使用低电压器件。JEDEC(固态技术协会)规范被定义用于各种IO，例如通用输入/输出(GPIO)、集成电路间电路(I2C)、改进的集成电路间电路(I3C)、嵌入式多媒体卡(EMMC)等。使用1.8V器件满足在3.3V下操作的通用I/O的逻辑低/逻辑高(VIH/VIL)和迟滞JEDEC规范是有挑战性的。特别地，由于在上升和下降跳变点周围的电路中的增益的减小，JEDEC难以满足VIH/VIL中的增加的扩展。跳变点可以指的是当通过输入信号传递时的电压电平，该输入信号的电压增加或减小导致在电路的输出处的转变。

使用基于比较器的拓扑的输入缓冲器可能需要参考电压以在面积和/或功率的成本上更好地控制VIH和VIL工艺电压温度(PVT)扩展。基于比较器的拓扑可以包括用于操作的带隙电路，其导致额外的面积和功耗。输入缓冲器可具有不需要任何参考电压的常规基于施密特的拓扑。当常规施密特电路被级联用于高电压操作时，当输入电压(例如，焊盘(I/O电路装置)电压)从逻辑0(例如，接地电压)斜坡上升到逻辑1(例如，电源电压)时，电路趋向于在某些区域中非线性地表现，反之亦然。这些非线性降低了电路的第一级围绕上升和下降跳变点的增益，从而增加了跨PVT的VIH/VIL的扩展。此外，传统的基于施密特的拓扑不解决当焊盘电压不在轨到轨电压时可靠性热载流子注入(HCI)和偏置温度不稳定性(BTI)的挑战。

本文公开的实施例解决了HCI和BTI中的高VIH/VIL扩展和可靠性的问题。

本公开的优点包括但不限于通过利用本文描述的拓扑增强输入反相级增益来改进跨工艺电压温度(PVT)的输入高电压/输入低电压(VIH/VIL)扩展。本文描述的架构还可以改善设计的老化/可靠性并且最小化随时间的VIH/VIL退化。施密特架构适合于基于JEDEC标准的I/O，例如通用IO、I2C、I3C、EMMC等。

在一些实施例中，输入缓冲器电路可以包括生成跟踪信号的跟踪电路。跟踪信号在第一时段期间跟随第一信号并且在第二时段期间跟随第二信号。通过使用跟踪信号来去除电路倾向于变得非线性的区域，这有助于控制跨PVT的VIH/VIL扩展。当输入被左浮动时，改进的增益还解决了可靠性问题(老化)，因为电路的更高的增益倾向于强烈地位于逻辑0或逻辑1处，从而最小化HCI和偏置温度不稳定性BTI退化问题。因此，这些器件示出了最小的老化，并且在用于新鲜和老化设计的VIL/VIH之间的差值是最小的。

图1示出了根据本公开的实施例的示例施密特电路100。电路100包括PMOS晶体管P1、P2和P3以及NMOS晶体管N1、N2和N3。输入信号(图1中标记为DATA_IO)耦合到晶体管P1、P2、N1和N2的栅极。当输入从0上升到电源电压(图1中标记为VDDIO)时，晶体管N1和N2必须吸收额外电流以切换输出(即，施密特反相器的VIH或上升阈值高于VDDIO/2)。类似地，当输入信号从电源电压下降到零(即，VDDIO到0)时，晶体管P1和P2必须提供额外电流来切换输出(即，VIL或下降阈值低于VDDIO/2)。VIH和VIL之间的差是迟滞。NMOS和PMOS器件的工艺变化可以导致VIH和VIL变化，因此导致迟滞的变化。在电路100中，所有输入晶体管(即，P1、P2、N1、N2)接收输入信号的全摆幅，从而不引入任何非线性区，其中反相级增益被最小化并且转变被较差地定义。

图2示出了根据本公开的实施例的电路100的波形。输入信号可以从逻辑0斜坡上升到逻辑1。在一些方面中，逻辑0可指相对低电压电平(例如，接地电压)，而逻辑1指代相对高电压电平(例如，供应电压)。迹线202示出了从0V上升到2V的输入信号。迹线204示出了输出电压(VIL约0.61V和VH约0.99V)中的迟滞。

图3示出了根据本公开的实施例的使用低电压器件以高电压操作的示例性施密特电路300。电路300包括施密特架构的级联实现。

输入信号位于节点DATA_IO处并且通过第一输入保护钳302和第二输入保护钳304。生成两个内部偏置信号(图3中标记为VREFP和VREFN)以保护1.8V器件免受应力。节点IN18处的电压电平在0至VREFN的范围内。节点IN33处的电压电平在从VREFP到VDDIO的范围内。

在一些实施例中，电路300包括串联连接的晶体管P1、晶体管P2、晶体管P3、晶体管N1、晶体管N2和晶体管N3。晶体管P1和P2的相应栅极耦合到节点IN33。晶体管N2和N3的相应栅极耦合到节点IN18。晶体管P3的栅极耦合到节点VREFP。晶体管N1的栅极耦合到节点VREFN。电路300还包括晶体管P4、晶体管P5、晶体管P8、晶体管N4、晶体管N5和晶体管N8。晶体管P5和晶体管P8串联耦合在晶体管P1的漏极与负电源电压(VSSIO)(例如，接地)之间。晶体管N5和晶体管N8串联耦合在晶体管N2的源极与电源电压之间。晶体管P4耦合在晶体管P2的漏极与节点VREFP之间。晶体管N4耦合在晶体管N1的源极与节点VREFN之间。

当输入信号从0斜坡上升到电源电压时，电路300趋于非线性地运行，反之亦然。级联反相器的增益在跳变点周围减小，因为当输入信号上升或下降时，节点IN33处或节点IN18处的信号中的任一个信号是静态的，如图4中所示。

图4示出了根据本公开的实施例的电路300的瞬态分析。迹线402示出了输入信号(即，在图3中的节点DATA_IO处)。迹线404示出第一输入保护钳302(图3中的节点IN33)的输出。迹线406示出第二保护钳304(图3中的节点IN18)的输出。如先前所讨论的，节点IN18处的信号从0到VREFN变化，并且节点IN33处的信号从VREFP变化到VDDIO。迹线408示出了输出信号。由于第一反相级的增益降低，VIH/VIL扩展在PVT上变得更高，从而使得转换变差，如迹线408所示。

图5示出了根据本公开的实施例的电路300的瞬态响应。如果输入电压(例如，焊盘电压)在电路300的寿命期间保持在VIH/VIL电平，则电路300示出了当内部电压位于中间电平时VIH/VIL的劣化，并且创建从VDDIO到GND的短路电流路径。电路300示出了高HCI/BTI和依赖于时间的电介质击穿(TDDB)退化。迹线502示出了电路300中的晶体管N1的电压VDS。迹线504示出了电路300的晶体管N1的电流IDS。迹线506示出了电路300的晶体管P3的电压V_DS。迹线508示出了用于电路300中的晶体管P3的电流IDS。迹线510示出了电路300的晶体管N8的电压VDS。迹线512示出了电路300的晶体管N8的电流IDS。迹线514示出了电路300的晶体管P8的电压V_DS。迹线516示出了电路300的晶体管P8的电流IDS。由于较高的V_DS和I_DS，晶体管N1、P3、N8和P8示出HCI退化。

在一些实施例中，通过修改电路300的拓扑来克服电路300的上述弱点，使得其模拟1.8V常规施密特设计(例如，图1的电路100)的操作。图6中示出了示例电路，然而，具体细节和实现方式仅仅是示例性的。

图6示出了根据本公开的实施例的示例电路。电路600可以包括施密特拓扑部段602、第一输入电压限制电路604(即，P侧钳位电路)、第二输入电压限制电路606(即，N侧钳位电路)、跟踪电路608、第一反馈电路610和第二反馈电路612。

在一些实施例中，输入信号在节点IN处被接收并通过第一输入电压限制电路604和第二输入电压限制电路606。生成两个内部偏置信号(图6中标记为VREFP和VREFN)以保护低电压器件(例如1.8V)免受应力。节点B处的电压电平在从0至VREFN(由第二输入电压限制电路606限制)的范围内，并且节点A信号处的电压电平在从VREFP至VDDIO(由第一输入电压604限制)的范围内。

在一些实施例中，第一输入电压限制电路604可以包括晶体管614和晶体管616。晶体管614和晶体管616可以是P型晶体管。晶体管616的源极耦合到输入节点IN。晶体管616的漏极和晶体管614的源极可以在节点A处耦合在一起。晶体管614的栅极耦合到输入节点IN。晶体管616的栅极在节点VREFP处耦合到晶体管614的漏极。

在一些实施例中，第二输入电压限制电路606可以包括晶体管618和晶体管620。晶体管618和晶体管616可以是N型晶体管。晶体管620的漏极耦合到输入节点IN。晶体管618的漏极和晶体管620的源极可以在节点B处耦合在一起。晶体管618的栅极耦合到输入节点IN。晶体管620的栅极在节点VREFN处耦合到晶体管618的源极。

在一些实施例中，第一反馈电路610被配置为通过在节点VREFN处的信号或在节点E处的输出信号的更高者。第二反馈电路612被配置为通过在节点VREFP处的信号或在节点D处的输出信号OUT的更低者。

在一些实施例中，第一反馈电路610可以包括晶体管622和晶体管624。晶体管622和晶体管624可以是P型晶体管。晶体管622的栅极可以耦合到输出节点OUT。晶体管622的漏极和晶体管624的栅极可以耦合到节点VREFN。晶体管622的源极和晶体管624的漏极可以在节点E处耦合在一起。

在一些实施例中，第二反馈电路612可以包括晶体管626和晶体管628。晶体管626和晶体管628可以是N型晶体管。晶体管626的栅极可以耦合到输出节点OUT。晶体管626的源极和晶体管628的栅极可以耦合到节点VREFP。晶体管628的源极和晶体管626的漏极可以在节点D处耦合在一起。

在一些实施例中，跟踪电路608可以在节点C处生成跟踪信号。跟踪信号在第一时段期间跟随第一信号并且在第二时段期间跟随第二信号。例如，跟踪信号可以在第一时段内跟随输入电压。在第二时段中，跟踪信号可以被钳位。在一些方面中，跟踪信号可以跟随内部偏置信号中的一者。内部偏置信号可以被生成以保护低电压器件。

在一些实施例中，跟踪电路608可以包括一个或多个开关电路，其通过(选择)节点D处的信号、节点E处的信号或输入信号IN中的一个信号。

在一些实施例中，第一开关电路可以包括晶体管630和晶体管632。基于当输入信号为0，第一开关电路可以节点C处通过信号D，因为晶体管630和晶体管632导通。在一些方面，晶体管630和晶体管632可以是P型晶体管。晶体管630和晶体管632串联耦合在节点D与节点C之间。晶体管630的栅极耦合到输入节点B。晶体管632的栅极耦合到输入节点IN。

在一些实施例中，第二开关电路可以包括晶体管634和晶体管636。当节点IN处的输入信号等于1时，第二开关电路可以在节点C处通过来自节点E的信号。当输入信号等于1时，晶体管630和晶体管632截止并且晶体管634和晶体管636导通。在一些方面，晶体管634和晶体管636可以是N型晶体管。晶体管634和晶体管636串联耦合在节点E与节点C之间。晶体管634的栅极耦合到输入节点E。晶体管636的栅极耦合到输入节点IN。晶体管634的源极耦合到晶体管636的漏极。

在一些实施例中，第三开关电路可以包括晶体管638、晶体管640、晶体管642和晶体管644。当输入在节点D处的信号与节点E处的信号之间时，第三开关电路可以将输入信号传递到节点C中。并且晶体管638和640串联耦合在节点C与输入节点IN之间。晶体管642和晶体管644可以串联耦合在节点C与输入节点IN之间。在一些实施例中，晶体管638和644是N型晶体管。晶体管640和642是P型晶体管。晶体管638的栅极耦合到节点E。晶体管640的栅极耦合到节点VREFP。晶体管642的栅极耦合到节点D。晶体管644的栅极耦合到节点VREFN。晶体管640的源极和晶体管644的源极耦合在一起并耦合到输入节点IN。晶体管638的源极和晶体管642的源极在节点C处耦合在一起。

施密特拓扑部段602可以包括增益提升部段614。增益提升部段614可以帮助恢复在图3中实现的级联施密特架构中丢失的增益。

施密特拓扑部段602可以检测VIH/VIL阈值。在一些实施例中，由跟踪电路608(在节点C处)生成的跟踪信号耦合到施密特部段602的增益提升部段614的输入。跟踪信号可以在输入的上升期间跟随从VREFP到VIH电平的输入信号。在输入的下降期间，跟踪信号跟随如图7中所示的输入的VREFN到VIL电平。

施密特拓扑部段602包括串联连接在VDDIO与VSSIO之间的晶体管646、648、650、652、654和656。施密特拓扑部段602还包括晶体管658、660、662和664。在一些实施例中，晶体管646、648、650、658、660可以是P型晶体管。晶体管652、654、656、662和664可以是N型晶体管。

晶体管648、650、652和654的栅极耦合到节点C(即，跟踪信号)。晶体管646的栅极耦合到节点A。晶体管656的栅极耦合到节点B。晶体管660的栅极耦合到节点D。晶体管624的栅极耦合到节点E。晶体管658和662的栅极耦合在一起并且在输出节点OUT耦合到晶体管652的漏极。

在一些实施例中，施密特拓扑部段602符合具有逻辑低(VIL)等于0.35×VDDIO并且逻辑高等于0.65×VDIO或3.3V的CMOS标准。

在一些实施例中，由于增益的增加，电路600中的每个晶体管的电压被良好地定义(即，零或VDDIO)。因此，HCI被最小化。

在一些实施例中，跟踪电路608可以使用N型晶体管来实现。

在一些实施例中，施密特拓扑部段602可以使用一个或多个锁存器来实现。举例来说，晶体管658、晶体管660、晶体管662及晶体管664可以由耦合在增益升压区段614与输出节点OUT之间的锁存器代替。锁存器被配置为提供施密特功能。

图7示出了电路600的波形。迹线702示出节点IN处的输入信号。迹线704示出第一输入电压限制电路604的输出(即，节点A处的信号)。迹线706示出第二输入电压限制电路606的输出(即，节点B处的信号)。迹线708示出来自跟踪电路608的输出信号(即，节点C处的信号)。迹线710示出了节点OUT处的输出信号。

图8示出了根据本公开的实施例的电路600的节点C处的跟踪信号和节点IN处的输入信号的波形。迹线804示出了跟踪信号的输出，并且迹线802示出了输入信号。迹线802、804示出了反相级增益已得到改善。由于来自输出节点的耦合，所以存在跟踪信号上的小毛刺(波形804)。毛刺可以被忽略，因为毛刺可能不影响电路600的性能。

已实现的拓扑(即，电路600)的特征在于PVT角。已经通过将焊盘电压保持在静态电平10年来执行可靠性模拟。本文描述的并且在图6中示出的拓扑可以实现更好的VIH/VIL扩展。此外，即使焊盘保持在VIH/VIL水平，内部节点也不停留在中间水平，因此静态电流不流动。

图9示出了根据本实用新型的实施例的电路600的瞬态响应。迹线902示出了晶体管664的电压V_DS。迹线904示出了晶体管664的电流I_DS。迹线906示出了晶体管660的电压V_DS。迹线908示出了晶体管660的电流I_DS。迹线910示出了晶体管652的电压V_DS。迹线912示出了晶体管652的电流I_DS。迹线914示出晶体管650的电压V_DS。迹线916示出晶体管650的电流I_DS。晶体管664、660、652和650未示出HCI退化，因为电压V_DS和电流I_DS不超过安全限制。与电路600相关联的V_DS和I_DS低于与图5中所示的电路300相关联的V_DS和电流I_DS。

表1和表2展示参考设计(图3的电路300)与本文中所描述的拓扑(图6)之间的噪声裕度的性能比较。

表1：图3的参考设计的性能

表2：本文描述的方法(例如，电路600)的性能

图10示出了针对老化的性能比较的示例性结果。示意图1002示出了VIH比较。示意图1004示出了VIL比较。针对模拟的条件如下：新鲜/老化的斜坡上升/下降1ms。对于应力分析，瞬态DC以0.2V的步长中从0扫描到3.63V。新鲜/老化角条件为3.3、0.8、125。应力角条件为3.63、0.88、125。器件在10年的寿命内显示出最小的老化(即，每个器件在温度下保持10年)。本文描述的方法示出了两个方面的改进，而不添加任何额外的区域和/或功率损失。例如，示意图1002示出了新鲜设计与老化设计之间的参考设计之间的差异。类似地，新鲜参考设计的VIL与老化参考设计的VIL之间存在差异。然而，本文所述的设计的VIH和VIL在新鲜和老化设计之间基本上是恒定的。

图11示出了在诸如集成电路的制品的设计、验证和制造期间使用的示例性过程1100集合，用于转换和验证表示集成电路的设计数据和指令。这些过程中的每个过程都可以被构造和实现为多个模块或操作。术语“EDA”表示术语“电子设计自动化”。这些步骤开始于利用由设计者提供的信息创建产品构思1110，该信息被转换以创建使用EDA过程1112的集合的制品的信息。当设计完成时，设计被流片1134，流片是指集成电路的原图(例如，几何图案)被发送到制造装置以制造掩模组，掩模组然后被用于制造集成电路。在流片之后，制造1136半导体裸片，并执行封装和组装过程1138以产生完成的集成电路1140。

电路或电子结构的规格可以从低级晶体管材料布局到高级描述语言。高抽象级可以用于使用诸如VHDL、Verilog、SystemVerilog、SystemC、MyHDL或OpenVera之类的硬件描述语言(“HDL”)来设计电路和系统。HDL描述可以被转换为逻辑级寄存器传输级(“RTL”)描述、门级描述、布局级描述或掩模级描述。作为更少抽象描述的每个更低抽象级将更多有用细节添加到设计描述中，例如用于模块的更多细节包括描述。作为更少抽象描述的更低抽象级可以由计算机生成、从设计库中导出、或由另一设计自动化过程创建。用于指定更详细描述的更低抽象级语言的规范语言的示例是SPICE，其用于具有许多模拟组件的电路的详细描述。每个抽象级的描述被使能以由该层的相应工具(例如，形式验证工具)使用。设计过程可以使用图11中所描绘的序列。能够由EDA产品(或工具)使能所描述的过程。

在系统设计1114期间，指定要制造的集成电路的功能。可以针对诸如功耗、性能、面积(物理和/或代码行)以及成本降低等的期望特性来优化设计。在这个阶段，可以将设计划分为不同类型的模块或组件。

在逻辑设计和功能验证1116期间，以一种或多种描述语言指定电路中的模块或组件，并且检查该规格的功能准确性。例如，可以验证电路的组件以生成与正在设计的电路或系统的规格的要求相适配的输出。功能验证可以使用模拟器和其他程序，诸如测试台生成器、静态HDL检查器和形式验证器。在一些实施例中，被称为“仿真器”或“原型系统”的组件的特殊系统被用于加速功能验证。

在用于测试的综合和设计1118期间，HDL代码被转换到网表。在一些实施例中，网表可以是图结构，其中图结构的边表示电路的组件，并且其中图结构的节点表示组件如何互连。HDL代码和网表都是分级制品，该分级制品可以由EDA产品用来验证集成电路在制造时是否根据指定设计运行。可以针对目标半导体制造技术优化网表。另外，可以测试完成的集成电路以验证集成电路是否满足规格的要求。

在网表验证1120期间，检查网表与时序约束的一致性以及网表与HDL代码的对应性。在设计规划1122期间，构造并分析集成电路的总体布局图以用于时序和顶层布线。

在布局或物理实现1124期间，进行物理放置(诸如晶体管或电容器之类的电路组件的定位)和布线(通过多个导体连接电路组件)，并且可以执行从库中选择单元以实现特定逻辑功能。如本文所使用的，术语“单元”可以指定提供布尔逻辑功能(例如，与、或、非、异或)或存储功能(诸如触发器或锁存器)的一组晶体管、其他组件和互连。如本文所使用，电路“块”可以指代两个或更多个单元。单元和电路块都可以被称为模块或组件并且被实现为物理结构和在仿真中实现。为被选择的单元(基于“标准单元”)指定参数，诸如尺寸，并且使参数在数据库中可访问以供EDA产品使用。

在分析和提取1126期间，在布局级验证电路功能，这允许布局设计的精细化。在物理验证1128期间，检查布局设计以确保制造约束是正确的，诸如DRC约束、电气约束、光刻约束，并且确保电路功能与HDL设计规格适配。在分辨率增强1130期间，转换布局的几何形状以改进电路设计的制造方式。

在流片期间，创建数据以用于(在适当的情况下应用光刻增强之后)光刻掩模的生产。在掩模数据准备1132期间，“流片”数据用于产生光刻掩模，该光刻掩模用于产生完成的集成电路。

计算机系统(诸如图12的计算机系统1200)的存储子系统可以用于存储由本文描述的EDA产品中的一些或全部EDA产品使用的程序和数据结构、以及用于开发库的单元和用于使用库的物理和逻辑设计的产品。

图12示出了计算机系统1200的示例机器，在该示例机器内可以执行用于使该机器执行本文所讨论的方法中的任何一个或多个方法的一组指令。在备选实现方式中，机器可以连接(例如，联网)到LAN、内联网、外联网和/或因特网中的其他机器。机器可以作为客户端-服务器网络环境中的服务器或客户端机器、作为对等(或分布式)网络环境中的对等机器、或者作为云计算基础设施或环境中的服务器或客户端机器来操作。

机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络装置、服务器、网络路由器、交换机或网桥、或者能够执行指定机器要采取的动作的一组指令(顺序的或其他方式)的任何机器。此外，虽然示出了单个机器，但是术语“机器”还应被理解为包括单独地或联合地执行一组(或多组)指令以执行本文所讨论的方法中的任何一个或多个方法的机器的任何集合。

示例计算机系统1200包括处理装置1202、主存储器1204(例如，只读存储器(ROM)、闪存、诸如同步DRAM(SDRAM)之类的动态随机存取存储器(DRAM)、静态存储器1206(例如，闪存、静态随机存取存储器(SRAM)等)以及数据存储装置1218，它们经由总线1230彼此通信。

处理装置1202表示一个或多个处理器，诸如微处理器、中央处理单元等。更具体地说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器、或实现其他指令集的处理器、或实现指令集的组合的处理器。处理装置1202还可以是一个或多个专用处理装置，诸如专用集成电路(ASIC)、现场可以编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置1202可以被配置成执行用于执行本文描述的操作和步骤的指令1226。

计算机系统1200还可以包括网络接口装置1208，以通过网络1220进行通信。计算机系统1200还可以包括视频显示单元1210(例如，液晶显示器(LCD)或阴极射线管(CRT))、字母数字输入装置1212(例如，键盘)、光标控制装置1214(例如，鼠标)、图形处理单元1222、信号生成装置1216(例如，扬声器)、图形处理单元1222、视频处理单元1228、以及音频处理单元1232。

数据存储装置1218可以包括机器可读存储介质1224(也称为非暂态计算机可读介质)，在该机器可读存储介质上存储有体现本文描述的方法或功能中的任何一项或多项的一组或多组指令1226或软件。指令1226在由计算机系统1200执行期间也可以完全或至少部分地驻留在主存储器1204内和/或处理装置1202内，主存储器1204和处理装置1202也构成机器可读存储介质。

在一些实现方式中，指令1226包括用于实现与本公开相对应的功能的指令。虽然机器可读存储介质1224在示例实现方式中被示为单个介质，但是术语“机器可读存储介质”应当被认为包括存储一组或多组指令的单个介质或多个介质(例如，集中式或分布式数据库、和/或相关联的缓存和服务器)。术语“机器可读存储介质”还应当被理解为包括能够存储或编码用于由机器执行的一组指令并且使机器和处理装置1202执行本公开的方法中的任何一个或多个方法的任何介质。术语“机器可读存储介质”因此应当被理解为包括但不限于固态存储器、光学介质和磁介质。

在一方面，电路包括时钟发生器、分频器以及第一偏置电路。时钟发生器产生第一频率的时钟信号。分频器包括第一对交叉耦合晶体管。分频器产生第二频率的时钟信号。第一偏置电路与分频器的第一对交叉耦合晶体管耦合。第一偏置电路适于使能第一对交叉耦合晶体管的跨导的改变，以稳定第一频率的时钟信号与第二频率的时钟信号之间的相位角。

在一方面，分频器包括一对交叉耦合共模逻辑(CML)电路，其接收第一频率的输入信号并产生第二频率的输出信号。第二频率对应于第一频率除以二或更多的因子。分频器还包括与一对交叉耦合CML电路中的第一CML电路的第一晶体管耦合的第一偏置电路。第一偏置电路在三极管区中偏置第一晶体管。第一晶体管的栅极端子耦合到输入信号。

在一方面，一种电路包括时钟发生器和分频器。时钟发生器生成第一频率的时钟信号。分频器接收时钟信号并产生第二频率的输出信号。分频器包括一对交叉耦合共模逻辑(CML)电路。每个CML电路包括差分晶体管对、交叉耦合晶体管对以及偏置电路。偏置电路在三极管区中偏置相应的交叉耦合晶体管对。

已经根据对计算机存储器内的数据位的操作的算法和符号表示来呈现了前述详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用来最有效地将他们工作的实质传达给本领域的其他技术人员的方式。算法可以是导致期望结果的操作序列。这些操作是需要对物理量进行物理操作的操作。这种量可以采取能够被存储、组合、比较和以其他方式操纵的电信号或磁信号的形式。这样的信号可以被称为位、值、元素、符号、字符、项、数字等。

然而，应当记住，所有这些和类似的术语都与适当的物理量相关联，并且仅仅是应用于这些量的方便的标记。除非特别声明，否则从本公开中显而易见的是，应当理解，在整个说明书中，某些术语是指计算机系统或类似的电子计算装置的动作和处理，该动作和处理将表示为计算机系统的寄存器和存储器内的物理(电子)量的数据操纵和转换为类似地表示为计算机系统存储器或寄存器或其他这样的信息存储装置内的物理量的其他数据。

本公开还涉及用于执行本文的操作的装置。该装置可以是为预期目的而专门构造的，或者该装置可以包括由存储在计算机中的计算机程序选择性地激活或重新配置的计算机。这样的计算机程序可以存储在计算机可读存储介质中，例如但不限于包括软盘、光盘、CD-ROM和磁光盘的任何类型的盘、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡、或适于存储电子指令的任何类型的介质，各自耦合到计算机系统总线。

本文提出的算法和显示与任何特定计算机或其他装置并非本质地相关。各种其他系统可以与根据本文教导的程序一起使用，或者可以证明构造更专用的装置来执行该方法是方便的。另外，本公开不是参考任何特定编程语言来描述的。将理解的是，各种编程语言可以用于实现如本文描述的本公开的教导。

本公开可以作为计算机程序产品或软件来提供，计算机程序产品或软件可以包括存储有指令的机器可读介质，该指令可以用于对计算机系统(或其他电子装置)进行编程以执行根据本公开的过程。机器可读介质包括用于以机器(例如，计算机)可读的形式存储信息的任何机制。例如，机器可读(例如，计算机可读)介质包括机器(例如，计算机)可读存储介质，诸如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储介质、光存储介质、闪存装置等。

在前述公开中，已经参考其特定示例实现方式描述了本公开的实现方式。显然可以对这些实现方式进行各种修改而不偏离如所附权利要求中阐述的本公开的实施方式的更广泛的精神和范围。在本公开以单数形式提及一些元件的情况下，在附图中可以描绘多于一个的元件，并且相同的元件用相同的数字标记。因此，本公开和附图应被认为是说明性意义的而不是限制性意义的。

Claims (10)

1.一种输入缓冲器电路，其特征在于，所述输入缓冲器电路包括：

跟踪电路，产生跟踪信号，其中所述跟踪信号在第一时段期间跟随第一信号并且在第二时段期间跟随第二信号，并且其中所述跟踪电路被配置成减小输入高电压/输入低电压扩展；以及

反相器，包括耦合到所述跟踪电路的输出的低电压开关器件的级联。

2.根据权利要求1所述的输入缓冲器电路，其特征在于，所述第一信号对应于输入信号。

3.根据权利要求1所述的输入缓冲器电路，其特征在于，所述跟踪电路包括第一开关电路、第二开关电路和第三开关电路；

其中所述第一开关电路包括串联连接的第一P型晶体管和第二P型晶体管；

其中所述第二开关电路包括串联连接的第一N型晶体管和第二N型晶体管；

其中所述第三开关电路包括串联连接的第三N型晶体管和第三P型晶体管，以及包括串联连接的第四P型晶体管和第四N型晶体管；以及

其中所述跟踪电路在所述第二N型晶体管、所述第二P型晶体管、所述第三N型晶体管和所述第四P型晶体管的相应源极处被耦合到所述反相器。

4.根据权利要求3所述的输入缓冲器电路，其特征在于，所述输入缓冲器电路还包括：

反馈电路，其耦合到所述跟踪电路，其中所述反馈电路被配置为引入迟滞，并且其中所述反馈电路包括耦合到所述跟踪电路的第一输入的第一对晶体管，以及耦合到所述跟踪电路的第二输入的第二对晶体管；

输入电压限制电路，耦合到所述跟踪电路的所述第一输入，其中所述输入电压限制电路使用内部生成的高参考电压和内部生成的低参考电压来限制到所述低电压开关器件的输入；以及

其中所述反相器还包括：

增益提升部段，耦合到所述跟踪信号；以及

施密特部段，具有耦合到所述增益提升部段的输出的输入。

5.根据权利要求4所述的输入缓冲器电路，其特征在于，所述施密特部段包括串联耦合的第五P型晶体管和第六P型晶体管以及串联耦合的第五N型晶体管和第六N型晶体管。

6.根据权利要求5所述的输入缓冲器电路，其特征在于，所述增益提升部段包括：

串联耦合的第七P型晶体管、第八P型晶体管、第七N型晶体管以及第八N型晶体管，其中所述第七P型晶体管、所述第八P型晶体管、所述第七N型晶体管以及所述第八N型晶体管的相应栅极耦合到跟踪信号。

7.根据权利要求1所述的输入缓冲器电路，其特征在于，所述输入缓冲器电路还包括：

输入电压限制电路，耦合到所述跟踪电路的输入，其中所述输入电压限制电路使用内部生成的高参考电压和内部生成的低参考电压来限制到所述低电压开关器件的输入。

8.根据权利要求1所述的输入缓冲器电路，其特征在于，所述反相器还包括：

增益提升部段，耦合到所述跟踪信号；以及

施密特部段，具有耦合到所述增益提升部段的输出的输入。

9.根据权利要求1所述的输入缓冲器电路，其特征在于，所述输入缓冲器电路还包括：

反馈电路，耦合到所述跟踪电路，其中所述反馈电路被配置为引入迟滞，并且其中所述反馈电路包括耦合到所述跟踪电路的第一输入的第一对晶体管，以及包括耦合到所述跟踪电路的第二输入的第二对晶体管。

10.根据权利要求1所述的输入缓冲器电路，其特征在于，所述跟踪电路和所述反相器包括具有1.8V的容限的器件，并且所述输入缓冲器电路以3.3V操作。

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