JP2002111477A - Ｕｓｂドライバ - Google Patents
ＵｓｂドライバInfo
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- JP2002111477A JP2002111477A JP2000299082A JP2000299082A JP2002111477A JP 2002111477 A JP2002111477 A JP 2002111477A JP 2000299082 A JP2000299082 A JP 2000299082A JP 2000299082 A JP2000299082 A JP 2000299082A JP 2002111477 A JP2002111477 A JP 2002111477A
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Abstract
(57)【要約】
【課題】 ＣＭＯＳで構成されたインバータを出力段に
用いた上で、クロスポイント電圧に関するＵＳＢの規格
を容易に満たすことができるようにしたＵＳＢドライバ
を提供する。 【解決手段】 出力段を構成するＣＭＯＳで構成された
インバータ１１、２１の出力点と外部端子Ｄ＋、Ｄ−と
の間に、インバータ１１及び２１を構成するトランジス
タのＯＮ抵抗に比して十分大きな値をもつ抵抗１２、２
２をそれぞれ接続する。
用いた上で、クロスポイント電圧に関するＵＳＢの規格
を容易に満たすことができるようにしたＵＳＢドライバ
を提供する。 【解決手段】 出力段を構成するＣＭＯＳで構成された
インバータ１１、２１の出力点と外部端子Ｄ＋、Ｄ−と
の間に、インバータ１１及び２１を構成するトランジス
タのＯＮ抵抗に比して十分大きな値をもつ抵抗１２、２
２をそれぞれ接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号をＵＳＢ
（ユニバーサル・シリアル・バス）の信号線に出力する
手段としてＣＭＯＳで構成されたインバータを備えたＵ
ＳＢドライバに関するものである。
（ユニバーサル・シリアル・バス）の信号線に出力する
手段としてＣＭＯＳで構成されたインバータを備えたＵ
ＳＢドライバに関するものである。
【０００２】
【従来の技術】従来のＵＳＢドライバは、図３に回路構
成を示すように、外部端子Ｄ＋に接続されるＵＳＢケー
ブルの信号線に入力信号ＩＮを反転させて出力するＣＭ
ＯＳで構成されたインバータ（以下、「ＣＭＯＳインバ
ータ」）１１と、入力信号を反転させるインバータ２０
と、外部端子Ｄ−に接続されるＵＳＢケーブルの信号線
にインバータ２０を介することにより反転した入力信号
ＩＮを反転させて出力するＣＭＯＳインバータ２１とが
１つのＩＣチップに形成された構成であった。
成を示すように、外部端子Ｄ＋に接続されるＵＳＢケー
ブルの信号線に入力信号ＩＮを反転させて出力するＣＭ
ＯＳで構成されたインバータ（以下、「ＣＭＯＳインバ
ータ」）１１と、入力信号を反転させるインバータ２０
と、外部端子Ｄ−に接続されるＵＳＢケーブルの信号線
にインバータ２０を介することにより反転した入力信号
ＩＮを反転させて出力するＣＭＯＳインバータ２１とが
１つのＩＣチップに形成された構成であった。
【０００３】
【発明が解決しようとする課題】ここで、例えば図４の
（イ）に示すように、入力信号ＩＮがハイレベルからロ
ーレベルに変化したときには、図４の（ロ）、（ハ）、
（ニ）などに示すように、端子Ｄ＋からの出力信号ＯＵ
Ｔ１はローレベルからハイレベルに立ち上がり、一方、
端子Ｄ−からの出力信号ＯＵＴ２はハイレベルからロー
レベルに立ち下がるので、出力信号ＯＵＴ１とＯＵＴ２
とが交差する点（以下、「クロスポイント」）ＣＰが生
じる。
（イ）に示すように、入力信号ＩＮがハイレベルからロ
ーレベルに変化したときには、図４の（ロ）、（ハ）、
（ニ）などに示すように、端子Ｄ＋からの出力信号ＯＵ
Ｔ１はローレベルからハイレベルに立ち上がり、一方、
端子Ｄ−からの出力信号ＯＵＴ２はハイレベルからロー
レベルに立ち下がるので、出力信号ＯＵＴ１とＯＵＴ２
とが交差する点（以下、「クロスポイント」）ＣＰが生
じる。
【０００４】ＵＳＢの規格では、このクロスポイントＣ
Ｐでの電圧（以下、「クロスポイント電圧」）を出力信
号のハイレベルとローレベルとの中間付近（具体的に
は、１．３〜２．０[V]）Ｈに納めるように取り決めら
れている。したがって、ＵＳＢドライバでは、図４の
（ロ）に示すように、出力信号がハイレベルからローレ
ベルに変化するのに要する時間（以下、「立ち上がり時
間」）とローレベルからハイレベルに変化するのに要す
る時間（以下、「立ち下がり時間」）とがほぼ一致して
いなければならない。図４の（ハ）や（ニ）に示すよう
に、立ち上がり時間と立ち下がり時間との差が大きい場
合には、クロスポイント電圧に関するＵＳＢの規格を満
たすことができない。
Ｐでの電圧（以下、「クロスポイント電圧」）を出力信
号のハイレベルとローレベルとの中間付近（具体的に
は、１．３〜２．０[V]）Ｈに納めるように取り決めら
れている。したがって、ＵＳＢドライバでは、図４の
（ロ）に示すように、出力信号がハイレベルからローレ
ベルに変化するのに要する時間（以下、「立ち上がり時
間」）とローレベルからハイレベルに変化するのに要す
る時間（以下、「立ち下がり時間」）とがほぼ一致して
いなければならない。図４の（ハ）や（ニ）に示すよう
に、立ち上がり時間と立ち下がり時間との差が大きい場
合には、クロスポイント電圧に関するＵＳＢの規格を満
たすことができない。
【０００５】また、ＵＳＢドライバの各端子Ｄ＋、Ｄ−
に接続される負荷のばらつきは一般的に小さいことか
ら、上記従来のＵＳＢドライバでは、出力信号の立ち上
がり時間、立ち下がり時間はそれぞれ出力段を構成する
ＣＭＯＳインバータのｐチャネルのＭＯＳ型ＦＥＴ（以
下、「ｐＭＯＳ」）、ｎチャネルのＭＯＳ型ＦＥＴ（以
下、「ｎＭＯＳ」）のＯＮ抵抗にのみ依存することにな
る。
に接続される負荷のばらつきは一般的に小さいことか
ら、上記従来のＵＳＢドライバでは、出力信号の立ち上
がり時間、立ち下がり時間はそれぞれ出力段を構成する
ＣＭＯＳインバータのｐチャネルのＭＯＳ型ＦＥＴ（以
下、「ｐＭＯＳ」）、ｎチャネルのＭＯＳ型ＦＥＴ（以
下、「ｎＭＯＳ」）のＯＮ抵抗にのみ依存することにな
る。
【０００６】尚、ＣＭＯＳインバータは、図５に示すよ
うに、ソースが電源電圧に接続されたｐＭＯＳ５１と、
ソースがグランドに接続されたｎＭＯＳ５２とのゲート
同士の接続点、ドレイン同士の接続点をそれぞれ入力
点、出力点とした構成である。
うに、ソースが電源電圧に接続されたｐＭＯＳ５１と、
ソースがグランドに接続されたｎＭＯＳ５２とのゲート
同士の接続点、ドレイン同士の接続点をそれぞれ入力
点、出力点とした構成である。
【０００７】したがって、上記従来のＵＳＢドライバ
で、クロスポイント電圧に関するＵＳＢの規格を満たす
ためには、出力段を構成するＣＭＯＳインバータのｐＭ
ＯＳとｎＭＯＳとのＯＮ抵抗がほぼ一致していることが
求められる。しかしながら、ｐＭＯＳとｎＭＯＳとでは
製造プロセスが異なり、通常は、両者のＯＮ抵抗を一致
させることは困難である。以上から、従来のＵＳＢドラ
イバの構成では、クロスポイント電圧に関するＵＳＢの
規格を満たすことが難しく、歩留りの低下を招いてい
た。
で、クロスポイント電圧に関するＵＳＢの規格を満たす
ためには、出力段を構成するＣＭＯＳインバータのｐＭ
ＯＳとｎＭＯＳとのＯＮ抵抗がほぼ一致していることが
求められる。しかしながら、ｐＭＯＳとｎＭＯＳとでは
製造プロセスが異なり、通常は、両者のＯＮ抵抗を一致
させることは困難である。以上から、従来のＵＳＢドラ
イバの構成では、クロスポイント電圧に関するＵＳＢの
規格を満たすことが難しく、歩留りの低下を招いてい
た。
【０００８】そこで、本発明は、出力段にＣＭＯＳイン
バータを用いた上で、クロスポイント電圧に関するＵＳ
Ｂの規格を容易に満たすことができるようにしたＵＳＢ
ドライバを提供することを目的とする。
バータを用いた上で、クロスポイント電圧に関するＵＳ
Ｂの規格を容易に満たすことができるようにしたＵＳＢ
ドライバを提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、第１の発明では、入力信号をＵＳＢ規格の信号線に
出力する手段としてＣＭＯＳで構成されたインバータを
備えたＵＳＢドライバであって、前記インバータの出力
点と、前記信号線が接続される外部端子との間に抵抗を
設けている。
め、第１の発明では、入力信号をＵＳＢ規格の信号線に
出力する手段としてＣＭＯＳで構成されたインバータを
備えたＵＳＢドライバであって、前記インバータの出力
点と、前記信号線が接続される外部端子との間に抵抗を
設けている。
【００１０】この第１の発明の構成により、出力段を構
成するＣＭＯＳインバータの出力点と外部端子との間に
接続された抵抗の値をＣＭＯＳインバータを構成するｐ
ＭＯＳ及びｎＭＯＳのＯＮ抵抗の値に比して十分に大き
くしておけば、出力信号の立ち上がり時間及び立ち下が
り時間は、出力段のＣＭＯＳインバータを構成するｐＭ
ＯＳやｎＭＯＳのＯＮ抵抗には関係なく、上記抵抗にの
み依存すると見なすことができるようになる。したがっ
て、ＣＭＯＳインバータの出力点と外部端子との間に接
続される各抵抗の値をマッチングさせることにより、ク
ロスポイント電圧に関するＵＳＢの規格を満たすことが
できる。
成するＣＭＯＳインバータの出力点と外部端子との間に
接続された抵抗の値をＣＭＯＳインバータを構成するｐ
ＭＯＳ及びｎＭＯＳのＯＮ抵抗の値に比して十分に大き
くしておけば、出力信号の立ち上がり時間及び立ち下が
り時間は、出力段のＣＭＯＳインバータを構成するｐＭ
ＯＳやｎＭＯＳのＯＮ抵抗には関係なく、上記抵抗にの
み依存すると見なすことができるようになる。したがっ
て、ＣＭＯＳインバータの出力点と外部端子との間に接
続される各抵抗の値をマッチングさせることにより、ク
ロスポイント電圧に関するＵＳＢの規格を満たすことが
できる。
【００１１】また、第２の発明では、上記第１の発明に
おいて、前記外部端子をそれぞれ前記インバータの電源
にプルアップ、プルダウンするための第１のスイッチ、
第２スイッチと、前記外部端子からの出力電圧がハイレ
ベルとローレベルとの中間よりも高い所定のレベルより
も高く、かつ、前記インバータへの入力電圧がローレベ
ルであるときにのみ、前記第１スイッチがＯＮになるよ
うに制御する手段と、前記外部端子からの出力電圧がハ
イレベルとローレベルとの中間よりも低い所定のレベル
よりも低く、かつ、前記インバータへの入力電圧がハイ
レベルであるときにのみ、前記第２スイッチがＯＮにな
るように制御する手段と、を設けている。
おいて、前記外部端子をそれぞれ前記インバータの電源
にプルアップ、プルダウンするための第１のスイッチ、
第２スイッチと、前記外部端子からの出力電圧がハイレ
ベルとローレベルとの中間よりも高い所定のレベルより
も高く、かつ、前記インバータへの入力電圧がローレベ
ルであるときにのみ、前記第１スイッチがＯＮになるよ
うに制御する手段と、前記外部端子からの出力電圧がハ
イレベルとローレベルとの中間よりも低い所定のレベル
よりも低く、かつ、前記インバータへの入力電圧がハイ
レベルであるときにのみ、前記第２スイッチがＯＮにな
るように制御する手段と、を設けている。
【００１２】また、第３の発明では、上記第１の発明に
おいて、前記外部端子をそれぞれ前記インバータの電源
にプルアップ、プルダウンするための第１のスイッチ、
第２スイッチと、前記インバータの入力電圧がハイレベ
ルからローレベルへ立ち下がり始めてから所定時間が経
過すると、前記第１スイッチをＯＮさせるとともに、前
記インバータの入力電圧がローレベルからハイレベルへ
立ち上がり始めると同時に、前記第１スイッチをＯＦＦ
させる手段と、前記インバータの入力電圧がローレベル
からハイレベルへ立ち上がり始めてから所定時間が経過
すると、前記第２スイッチをＯＮさせるとともに、前記
インバータの入力電圧がハイレベルからローレベルへ立
ち下がり始めると同時に、前記第２スイッチをＯＦＦさ
せる手段と、を設けている。
おいて、前記外部端子をそれぞれ前記インバータの電源
にプルアップ、プルダウンするための第１のスイッチ、
第２スイッチと、前記インバータの入力電圧がハイレベ
ルからローレベルへ立ち下がり始めてから所定時間が経
過すると、前記第１スイッチをＯＮさせるとともに、前
記インバータの入力電圧がローレベルからハイレベルへ
立ち上がり始めると同時に、前記第１スイッチをＯＦＦ
させる手段と、前記インバータの入力電圧がローレベル
からハイレベルへ立ち上がり始めてから所定時間が経過
すると、前記第２スイッチをＯＮさせるとともに、前記
インバータの入力電圧がハイレベルからローレベルへ立
ち下がり始めると同時に、前記第２スイッチをＯＦＦさ
せる手段と、を設けている。
【００１３】ここで、ＵＳＢの規格では、ＵＳＢドライ
バの出力インピーダンスの上限値が取り決められている
が、上記第１の発明の構成では、ＣＭＯＳインバータの
出力点と外部端子との間に抵抗を接続するため、出力イ
ンピーダンスがＵＳＢの規格から外れてしまう可能性が
ある。
バの出力インピーダンスの上限値が取り決められている
が、上記第１の発明の構成では、ＣＭＯＳインバータの
出力点と外部端子との間に抵抗を接続するため、出力イ
ンピーダンスがＵＳＢの規格から外れてしまう可能性が
ある。
【００１４】しかしながら、上記第２または第３の発明
の構成により、第１スイッチ及び第２スイッチのＯＮ抵
抗の値をＣＭＯＳインバータの出力点と外部端子との間
に接続された抵抗の値に比して十分小さくしておけば、
出力信号が安定している状態では、出力インピーダンス
が実質的に第１スイッチあるいは第２スイッチのＯＮ抵
抗と等しくなるので、通常は、スイッチのＯＮ抵抗は十
分小さいことから、出力インピーダンスもＵＳＢの規格
から外れることはない。
の構成により、第１スイッチ及び第２スイッチのＯＮ抵
抗の値をＣＭＯＳインバータの出力点と外部端子との間
に接続された抵抗の値に比して十分小さくしておけば、
出力信号が安定している状態では、出力インピーダンス
が実質的に第１スイッチあるいは第２スイッチのＯＮ抵
抗と等しくなるので、通常は、スイッチのＯＮ抵抗は十
分小さいことから、出力インピーダンスもＵＳＢの規格
から外れることはない。
【００１５】
【発明の実施の形態】以下に、本発明に実施形態を図面
を参照しながら説明する。本発明の実施形態であるＵＳ
Ｂドライバは、図１に回路構成を示すように、インバー
タ２０、ＣＭＯＳインバータ１１及び２１、抵抗２１及
び２２、ｐＭＯＳ１３及び２３、ｎＭＯＳ１４及び２
４、比較回路１５、１７、２５、及び、２７、並びに、
スイッチ制御回路１６、１８、２６、及び、２８を含
み、これらの全てが１つのＩＣチップに形成されてい
る。ＣＭＯＳインバータ１１は、入力信号ＩＮを反転さ
せて出力する。ＣＭＯＳインバータ２１は、インバータ
２０で反転した入力信号ＩＮを反転させて出力する。
を参照しながら説明する。本発明の実施形態であるＵＳ
Ｂドライバは、図１に回路構成を示すように、インバー
タ２０、ＣＭＯＳインバータ１１及び２１、抵抗２１及
び２２、ｐＭＯＳ１３及び２３、ｎＭＯＳ１４及び２
４、比較回路１５、１７、２５、及び、２７、並びに、
スイッチ制御回路１６、１８、２６、及び、２８を含
み、これらの全てが１つのＩＣチップに形成されてい
る。ＣＭＯＳインバータ１１は、入力信号ＩＮを反転さ
せて出力する。ＣＭＯＳインバータ２１は、インバータ
２０で反転した入力信号ＩＮを反転させて出力する。
【００１６】ＣＭＯＳインバータ１１、２１の出力点と
ＵＳＢケーブルの信号線が接続される外部端子Ｄ＋、Ｄ
−との間にはそれぞれ抵抗１２、２２が接続されてい
る。尚、抵抗１２及び２２の値は、ＣＭＯＳインバータ
１１及び２１を構成するｐＭＯＳ及びｎＭＯＳのＯＮ抵
抗値に比して十分大きくなっている。例えば、ＯＮ抵抗
値は１０Ω以下にし、抵抗Ｒ１２、２２の値を５０Ω程
にしておけば良い。
ＵＳＢケーブルの信号線が接続される外部端子Ｄ＋、Ｄ
−との間にはそれぞれ抵抗１２、２２が接続されてい
る。尚、抵抗１２及び２２の値は、ＣＭＯＳインバータ
１１及び２１を構成するｐＭＯＳ及びｎＭＯＳのＯＮ抵
抗値に比して十分大きくなっている。例えば、ＯＮ抵抗
値は１０Ω以下にし、抵抗Ｒ１２、２２の値を５０Ω程
にしておけば良い。
【００１７】ｐＭＯＳ１３、ｎＭＯＳ１４は、それぞれ
端子Ｄ＋をＣＭＯＳインバータ１１の電源にプルアッ
プ、プルダウンするためのスイッチとして設けられてい
る。ｐＭＯＳ２３、ｎＭＯＳ２４は、それぞれ端子Ｄ−
をＣＭＯＳインバータ２１の電源にプルアップ、プルダ
ウンするためのスイッチとして設けられている。尚、ｐ
ＭＯＳ１３、ｎＭＯＳ１４、ｐＭＯＳ２３、及び、ｎＭ
ＯＳ２４のＯＮ抵抗の値は、抵抗１２及び２２の値に比
して十分小さく、例えば１０Ω以下にしておけば良い。
端子Ｄ＋をＣＭＯＳインバータ１１の電源にプルアッ
プ、プルダウンするためのスイッチとして設けられてい
る。ｐＭＯＳ２３、ｎＭＯＳ２４は、それぞれ端子Ｄ−
をＣＭＯＳインバータ２１の電源にプルアップ、プルダ
ウンするためのスイッチとして設けられている。尚、ｐ
ＭＯＳ１３、ｎＭＯＳ１４、ｐＭＯＳ２３、及び、ｎＭ
ＯＳ２４のＯＮ抵抗の値は、抵抗１２及び２２の値に比
して十分小さく、例えば１０Ω以下にしておけば良い。
【００１８】比較回路１５は、端子Ｄ＋の電圧と基準電
圧Ｖref1とを比較し、その比較結果を出力する。スイッ
チ制御回路１６は、比較回路１５の出力が端子Ｄ＋の電
圧の方が基準電圧Ｖref1よりも大きいことを示してお
り、かつ、インバータ１１への入力信号がローレベルで
あるときにのみｐＭＯＳ１３がＯＮ状態となるように、
ｐＭＯＳ１３のゲート電圧を制御する。
圧Ｖref1とを比較し、その比較結果を出力する。スイッ
チ制御回路１６は、比較回路１５の出力が端子Ｄ＋の電
圧の方が基準電圧Ｖref1よりも大きいことを示してお
り、かつ、インバータ１１への入力信号がローレベルで
あるときにのみｐＭＯＳ１３がＯＮ状態となるように、
ｐＭＯＳ１３のゲート電圧を制御する。
【００１９】比較回路１７は、端子Ｄ＋の電圧と基準電
圧Ｖref2とを比較し、その比較結果を出力する。スイッ
チ制御回路１８は、比較回路１７の出力が端子Ｄ＋の電
圧の方が基準電圧Ｖref1よりも小さいことを示してお
り、かつ、インバータ１１への入力信号がハイレベルで
あるときにのみｎＭＯＳ１４がＯＮ状態となるように、
ｎＭＯＳ１４のゲート電圧を制御する。
圧Ｖref2とを比較し、その比較結果を出力する。スイッ
チ制御回路１８は、比較回路１７の出力が端子Ｄ＋の電
圧の方が基準電圧Ｖref1よりも小さいことを示してお
り、かつ、インバータ１１への入力信号がハイレベルで
あるときにのみｎＭＯＳ１４がＯＮ状態となるように、
ｎＭＯＳ１４のゲート電圧を制御する。
【００２０】比較回路２５は、端子Ｄ＋の電圧と基準電
圧Ｖref1とを比較し、その比較結果を出力する。スイッ
チ制御回路２６は、比較回路２５の出力が端子Ｄ＋の電
圧の方が基準電圧Ｖref1よりも大きいことを示してお
り、かつ、インバータ２１への入力信号がローレベルで
あるときにのみｐＭＯＳ２３がＯＮ状態となるように、
ｐＭＯＳ２３のゲート電圧を制御する。
圧Ｖref1とを比較し、その比較結果を出力する。スイッ
チ制御回路２６は、比較回路２５の出力が端子Ｄ＋の電
圧の方が基準電圧Ｖref1よりも大きいことを示してお
り、かつ、インバータ２１への入力信号がローレベルで
あるときにのみｐＭＯＳ２３がＯＮ状態となるように、
ｐＭＯＳ２３のゲート電圧を制御する。
【００２１】比較回路２７は、端子Ｄ＋の電圧と基準電
圧Ｖref2とを比較し、その比較結果を出力する。スイッ
チ制御回路２８は、比較回路２７の出力が端子Ｄ＋の電
圧の方が基準電圧Ｖref1よりも小さいことを示してお
り、かつ、インバータ２１への入力信号がハイレベルで
あるときにのみｎＭＯＳ２４がＯＮ状態となるように、
ｎＭＯＳ２４のゲート電圧を制御する。
圧Ｖref2とを比較し、その比較結果を出力する。スイッ
チ制御回路２８は、比較回路２７の出力が端子Ｄ＋の電
圧の方が基準電圧Ｖref1よりも小さいことを示してお
り、かつ、インバータ２１への入力信号がハイレベルで
あるときにのみｎＭＯＳ２４がＯＮ状態となるように、
ｎＭＯＳ２４のゲート電圧を制御する。
【００２２】尚、基準電圧Ｖref1は、出力信号のハイレ
ベルとローレベルとの中間の電圧値と出力信号のハイレ
ベルの電圧値との間に設定されている。また、基準電圧
Ｖre f2は、出力信号のハイレベルとローレベルとの中間
の電圧値と出力信号のローレベルの電圧値との間に設定
されている。また、基準電圧Ｖref1、Ｖref2をそれぞれ
ＵＳＢの規格で取り決められているクロスポイント電圧
の上限値、下限値に設定してもよい。
ベルとローレベルとの中間の電圧値と出力信号のハイレ
ベルの電圧値との間に設定されている。また、基準電圧
Ｖre f2は、出力信号のハイレベルとローレベルとの中間
の電圧値と出力信号のローレベルの電圧値との間に設定
されている。また、基準電圧Ｖref1、Ｖref2をそれぞれ
ＵＳＢの規格で取り決められているクロスポイント電圧
の上限値、下限値に設定してもよい。
【００２３】以上の構成により、入力信号ＩＮの反転に
伴って端子Ｄ＋及びＤ−からの出力信号が反転し始めて
から基準電圧Ｖref1以上になる、あるいは、基準電圧Ｖ
ref2以下になるまでは、ｐＭＯＳ１３、ｎＭＯＳ１４、
ｐＭＯＳ２３、及び、ｎＭＯＳ２４がＯＦＦとなってい
るので、端子Ｄ＋、Ｄ−からの出力信号の立ち上がり時
間及び立ち下がり時間は、それぞれ、出力段であるＣＭ
ＯＳインバータ１１、２１と端子Ｄ＋、Ｄ−との間に接
続された抵抗１２、２２に大部分依存することになる。
伴って端子Ｄ＋及びＤ−からの出力信号が反転し始めて
から基準電圧Ｖref1以上になる、あるいは、基準電圧Ｖ
ref2以下になるまでは、ｐＭＯＳ１３、ｎＭＯＳ１４、
ｐＭＯＳ２３、及び、ｎＭＯＳ２４がＯＦＦとなってい
るので、端子Ｄ＋、Ｄ−からの出力信号の立ち上がり時
間及び立ち下がり時間は、それぞれ、出力段であるＣＭ
ＯＳインバータ１１、２１と端子Ｄ＋、Ｄ−との間に接
続された抵抗１２、２２に大部分依存することになる。
【００２４】したがって、抵抗１２と抵抗２２との値を
マッチングさせることにより、クロスポイント電圧に関
するＵＳＢの規格を満たすことができ、同一のＩＣチッ
プでは複数の抵抗の値をマッチングさせることは容易で
あることから、クロスポイント電圧に関するＵＳＢの規
格を容易に満たすことができるようになる。
マッチングさせることにより、クロスポイント電圧に関
するＵＳＢの規格を満たすことができ、同一のＩＣチッ
プでは複数の抵抗の値をマッチングさせることは容易で
あることから、クロスポイント電圧に関するＵＳＢの規
格を容易に満たすことができるようになる。
【００２５】さらに、端子Ｄ＋、Ｄ−からの出力信号
が、入力信号ＩＮの反転に伴って反転を開始してから、
基準電圧Ｖref1以上になるとそれぞれｐＭＯＳ１３、１
４がＯＮになり、また、基準電圧Ｖref2以下になるとそ
れぞれｎＭＯＳ１４、２４がＯＮになる。
が、入力信号ＩＮの反転に伴って反転を開始してから、
基準電圧Ｖref1以上になるとそれぞれｐＭＯＳ１３、１
４がＯＮになり、また、基準電圧Ｖref2以下になるとそ
れぞれｎＭＯＳ１４、２４がＯＮになる。
【００２６】したがって、抵抗１２及び２２の値に比し
てｐＭＯＳ１３、ｎＭＯＳ１４、ｐＭＯＳ２３、及び、
ｎＭＯＳ２４のＯＮ抵抗の値が十分に小さいことから、
端子Ｄ＋、Ｄ−の出力インピーダンスは、それぞれ出力
信号がハイレベルであるときにはｐＭＯＳ１３、２３の
ＯＮ抵抗と、出力信号がローレベルであるときにはｎＭ
ＯＳ１４、２４のＯＮ抵抗とほぼ等しくなる。これによ
り、通常は、ｐＭＯＳ１３及びｎＭＯＳ１４のＯＮ抵抗
は十分小さいことから、出力インピーダンスがＵＳＢの
規格から外れることもない。
てｐＭＯＳ１３、ｎＭＯＳ１４、ｐＭＯＳ２３、及び、
ｎＭＯＳ２４のＯＮ抵抗の値が十分に小さいことから、
端子Ｄ＋、Ｄ−の出力インピーダンスは、それぞれ出力
信号がハイレベルであるときにはｐＭＯＳ１３、２３の
ＯＮ抵抗と、出力信号がローレベルであるときにはｎＭ
ＯＳ１４、２４のＯＮ抵抗とほぼ等しくなる。これによ
り、通常は、ｐＭＯＳ１３及びｎＭＯＳ１４のＯＮ抵抗
は十分小さいことから、出力インピーダンスがＵＳＢの
規格から外れることもない。
【００２７】尚、入力信号ＩＮがハイレベルからローレ
ベルへ変化した際における、端子Ｄ＋、Ｄ−から出力さ
れる信号ＯＵＴ１、ＯＵＴ２の波形図、ｐＭＯＳ１３、
ｎＭＯＳ１４、ｐＭＯＳ２３、及び、ｎＭＯＳ２４のＯ
Ｎ／ＯＦＦ状態を示す図を図２に示しておく。
ベルへ変化した際における、端子Ｄ＋、Ｄ−から出力さ
れる信号ＯＵＴ１、ＯＵＴ２の波形図、ｐＭＯＳ１３、
ｎＭＯＳ１４、ｐＭＯＳ２３、及び、ｎＭＯＳ２４のＯ
Ｎ／ＯＦＦ状態を示す図を図２に示しておく。
【００２８】尚、比較回路１５及びスイッチ制御回路１
６の代わりに、ＣＭＯＳインバータ１１への入力信号の
立ち下がり開始から所定時間が経過した後にｐＭＯＳ１
３をＯＮさせるとともに、ＣＭＯＳインバータ１１への
入力信号の立ち上がりと同時にｐＭＯＳ１３をＯＦＦさ
せる回路、比較回路１７及びスイッチ制御回路１８の代
わりに、ＣＭＯＳインバータ１１への入力信号の立ち上
がり開始から所定時間が経過した後にｎＭＯＳ１４をＯ
Ｎさせるとともに、ＣＭＯＳインバータ１１への入力信
号の立ち下がりと同時にｎＭＯＳ１４をＯＦＦさせる回
路、比較回路２５及びスイッチ制御回路２６の代わり
に、ＣＭＯＳインバータ２１への入力信号の立ち下がり
開始から所定時間が経過した後にｐＭＯＳ２３をＯＮさ
せるとともに、ＣＭＯＳインバータ２１への入力信号の
立ち上がりと同時にｐＭＯＳ２３をＯＦＦさせる回路、
比較回路２７及びスイッチ制御回路２８の代わりに、Ｃ
ＭＯＳインバータ２１への入力信号の立ち上がり開始か
ら所定時間が経過した後にｎＭＯＳ２４をＯＮさせると
ともに、ＣＭＯＳインバータ２１への入力信号の立ち下
がりと同時にｎＭＯＳ２４をＯＦＦさせる回路、をそれ
ぞれ設けた構成にしても、同様の効果を得ることができ
る。また、実施形態では、ＣＭＯＳインバータの場合を
示したが、バイポーラ回路によるインバータ回路であっ
ても良いし、ＭＯＳ１３、１４、２３、２４の代わりに
バイポーラトランジスタを用いても良い。
６の代わりに、ＣＭＯＳインバータ１１への入力信号の
立ち下がり開始から所定時間が経過した後にｐＭＯＳ１
３をＯＮさせるとともに、ＣＭＯＳインバータ１１への
入力信号の立ち上がりと同時にｐＭＯＳ１３をＯＦＦさ
せる回路、比較回路１７及びスイッチ制御回路１８の代
わりに、ＣＭＯＳインバータ１１への入力信号の立ち上
がり開始から所定時間が経過した後にｎＭＯＳ１４をＯ
Ｎさせるとともに、ＣＭＯＳインバータ１１への入力信
号の立ち下がりと同時にｎＭＯＳ１４をＯＦＦさせる回
路、比較回路２５及びスイッチ制御回路２６の代わり
に、ＣＭＯＳインバータ２１への入力信号の立ち下がり
開始から所定時間が経過した後にｐＭＯＳ２３をＯＮさ
せるとともに、ＣＭＯＳインバータ２１への入力信号の
立ち上がりと同時にｐＭＯＳ２３をＯＦＦさせる回路、
比較回路２７及びスイッチ制御回路２８の代わりに、Ｃ
ＭＯＳインバータ２１への入力信号の立ち上がり開始か
ら所定時間が経過した後にｎＭＯＳ２４をＯＮさせると
ともに、ＣＭＯＳインバータ２１への入力信号の立ち下
がりと同時にｎＭＯＳ２４をＯＦＦさせる回路、をそれ
ぞれ設けた構成にしても、同様の効果を得ることができ
る。また、実施形態では、ＣＭＯＳインバータの場合を
示したが、バイポーラ回路によるインバータ回路であっ
ても良いし、ＭＯＳ１３、１４、２３、２４の代わりに
バイポーラトランジスタを用いても良い。
【００２９】
【発明の効果】以上説明したように、請求項１に記載の
発明であるＵＳＢドライバによれば、出力段を構成する
ＣＭＯＳインバータの出力点と外部端子との間に接続さ
れた各抵抗を適切な値でマッチングさせることにより、
クロスポイント電圧に関するＵＳＢの規格を満たすこと
ができ、同一のＩＣチップに形成される複数の抵抗のマ
ッチングさせることは容易であることから、クロスポイ
ントに関するＵＳＢの規格を容易に満たすことができる
ようになる。
発明であるＵＳＢドライバによれば、出力段を構成する
ＣＭＯＳインバータの出力点と外部端子との間に接続さ
れた各抵抗を適切な値でマッチングさせることにより、
クロスポイント電圧に関するＵＳＢの規格を満たすこと
ができ、同一のＩＣチップに形成される複数の抵抗のマ
ッチングさせることは容易であることから、クロスポイ
ントに関するＵＳＢの規格を容易に満たすことができる
ようになる。
【００３０】また、請求項２または３に記載の発明であ
るＵＳＢドライバによれば、第１スイッチ及び第２スイ
ッチのＯＮ抵抗の値を適切に設定しておけば、出力イン
ピーダンスがＵＳＢの規格から外れないようにした上
で、クロスポイント電圧に関するＵＳＢの規格を容易に
満たすことができるようになる。
るＵＳＢドライバによれば、第１スイッチ及び第２スイ
ッチのＯＮ抵抗の値を適切に設定しておけば、出力イン
ピーダンスがＵＳＢの規格から外れないようにした上
で、クロスポイント電圧に関するＵＳＢの規格を容易に
満たすことができるようになる。
【図１】 本発明の実施形態であるＵＳＢドライバの回
路構成を示す図である。
路構成を示す図である。
【図２】 本発明の実施形態における入力信号と、出力
信号と、外部端子をそれぞれプルアップ、プルダウンす
るためのｐＭＯＳ、ｎＭＯＳのＯＮ／ＯＦＦ状態との関
係を示す図である。
信号と、外部端子をそれぞれプルアップ、プルダウンす
るためのｐＭＯＳ、ｎＭＯＳのＯＮ／ＯＦＦ状態との関
係を示す図である。
【図３】 従来のＵＳＢドライバの回路構成を示す図で
ある。
ある。
【図４】 従来のＵＳＢドライバにおける入力信号と出
力信号との関係を示す図である。
力信号との関係を示す図である。
【図５】 ＣＭＯＳインバータの回路図である。
１１ ＣＭＯＳインバータ １２ 抵抗 １３ ｐＭＯＳ １４ ｎＭＯＳ １５ 比較回路 １６ スイッチ制御回路 １７ 比較回路 １８ スイッチ制御回路 ２１ ＣＭＯＳインバータ ２２ 抵抗 ２３ ｐＭＯＳ ２４ ｎＭＯＳ ２５ 比較回路 ２６ スイッチ制御回路 ２７ 比較回路 ２８ スイッチ制御回路
Claims (3)
- 【請求項１】 入力信号をＵＳＢ規格の信号線に出力す
る手段としてインバータを備えたＵＳＢドライバであっ
て、 前記インバータの出力点と、前記信号線が接続される外
部端子との間に抵抗を設けたことを特徴とするＵＳＢド
ライバ。 - 【請求項２】 前記外部端子をそれぞれ前記インバータ
の電源にプルアップ、プルダウンするための第１スイッ
チ、第２スイッチと、前記外部端子からの出力電圧がハ
イレベルとローレベルとの中間よりも高い所定のレベル
よりも高く、かつ、前記インバータへの入力電圧がロー
レベルであるときにのみ、前記第１スイッチがＯＮにな
るように制御する手段と、前記外部端子からの出力電圧
がハイレベルとローレベルとの中間よりも低い所定のレ
ベルよりも低く、かつ、前記インバータへの入力電圧が
ハイレベルであるときにのみ、前記第２スイッチがＯＮ
になるように制御する手段と、を設けたことを特徴とす
る請求項１に記載のＵＳＢドライバ。 - 【請求項３】 前記外部端子をそれぞれ前記インバータ
の電源にプルアップ、プルダウンするための第１スイッ
チ、第２スイッチと、前記インバータの入力電圧がハイ
レベルからローレベルへ立ち下がり始めてから所定時間
が経過すると、前記第１スイッチをＯＮさせるととも
に、前記インバータの入力電圧がローレベルからハイレ
ベルへ立ち上がり始めると同時に、前記第１スイッチを
ＯＦＦさせる手段と、前記インバータの入力電圧がロー
レベルからハイレベルへ立ち上がり始めてから所定時間
が経過すると、前記第２スイッチをＯＮさせるととも
に、前記インバータの入力電圧がハイレベルからローレ
ベルへ立ち下がり始めると同時に、前記第２スイッチを
ＯＦＦさせる手段と、を設けたことを特徴とする請求項
１に記載のＵＳＢドライバ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000299082A JP2002111477A (ja) | 2000-09-29 | 2000-09-29 | Ｕｓｂドライバ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000299082A JP2002111477A (ja) | 2000-09-29 | 2000-09-29 | Ｕｓｂドライバ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002111477A true JP2002111477A (ja) | 2002-04-12 |
Family
ID=18780939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000299082A Pending JP2002111477A (ja) | 2000-09-29 | 2000-09-29 | Ｕｓｂドライバ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002111477A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8159273B2 (en) | 2008-10-24 | 2012-04-17 | Fujitsu Semiconductor Limited | Transmission circuit |
| JP2013517738A (ja) * | 2010-01-20 | 2013-05-16 | 日本テキサス・インスツルメンツ株式会社 | 高電圧差動信号方式のためのドライバ回路 |
-
2000
- 2000-09-29 JP JP2000299082A patent/JP2002111477A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8159273B2 (en) | 2008-10-24 | 2012-04-17 | Fujitsu Semiconductor Limited | Transmission circuit |
| JP2013517738A (ja) * | 2010-01-20 | 2013-05-16 | 日本テキサス・インスツルメンツ株式会社 | 高電圧差動信号方式のためのドライバ回路 |
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