JP3836719B2 - レベル変換回路 - Google Patents
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018592—Coupling arrangements; Interface arrangements using field effect transistors only with a bidirectional operation
Description
【０００１】
【発明の属する技術分野】
本発明はレベル変換回路の技術分野にかかり、特に、双方向のレベル変換回路に関する。
【０００２】
【従来の技術】
電子機器システムでは、ＩＣの集積化が進み、それに伴い、電源電圧の低電圧化が進んでいる。例えば、従来では５Ｖ単一電源で動作していたシステムでも、新しいＬＳＩが採用されると、３．３Ｖや２．５Ｖ等の低電圧電源が必要になって来ている。更に近年の実際のシステムでは、既存のＩＣやシステムとインターフェイスをとるために、複数の電源電圧が混在した状態が一般的になっている。このようなシステムでは５Ｖの信号を３．３Ｖ等の低電圧の信号にレベル変換したり、その逆に、３．３Ｖ等の低電圧の信号を５Ｖにレベル変換する必要がある。
【０００３】
このようなレベル変換の方法は色々あり、また、レベル変換専用のロジックＩＣも存在している。
【０００４】
図３の符号１０１は、従来技術のロジックＩＣの内部回路のうち、ＮチャネルＭＯＳトランジスタから成るパストランジスタ１０２を使用したレベル変換回路の例を示している。
【０００５】
このレベル変換回路１０１では、パストランジスタ１０２のゲート端子がダイオード１０３を介して電源電圧線Ｃに接続されており、電源電圧線Ｃから印加される電源電圧ＶCCによってパストランジスタ１０２がオン状態にある。ソース端子から見たゲート端子の電圧をゲート電圧Ｖtnとすると、ソース端子であるポートＢの電圧ＶBは、ドレイン端子であるポートＡの電圧ＶAの大きさにかかわらず、ゲート端子の電圧Ｖs0よりもゲート電圧（閾値電圧）Ｖtnだけ電圧降下した電圧となる。
【０００６】
即ち、ポートＡの電圧ＶAがポートＢの電圧ＶBよりも高い限り、ポートＢの電圧ＶBは(ゲート端子の電圧Ｖs0−ゲート電圧Ｖtn)の大きさに制限される。
【０００７】
例えば、Ｖtn＝１．０Ｖであるとし、ポートＡの電圧ＶAをレベル変換してＶB＝３．３Ｖの信号を生成する場合には、ゲート端子の電圧Ｖs0を４．３Ｖにすれば、ポート端子Ａの電圧が３．３Ｖ以上であれば、ポートＢから３．３Ｖの電圧が出力される。従って、バスのインターフェースとして５Ｖと３．３Ｖの両方の電圧に対応しなければならない場合でも、パストランジスタ１０２を導通させておくことで両方の電圧に対応することができる。
【０００８】
他方、ゲート端子の電圧Ｖs0をＧＮＤレベルにし、パストランジスタ１０２を遮断させることで、ポートＡからポートＢへの信号伝達を遮断できるので、バスの活線挿抜機能を実現するためにも有効となる。パストランジスタ１０２の導通抵抗を小さくすることでポートＡからポートＢへの信号遅延時間は無視できるほどにすることができる。
【０００９】
上記のレベル変換回路１０１は、高いレベルから低いレベルへのレベル変換は可能であるが、低いレベルから高いレベルへのレベル変換には対応していない。バスのインターフェースとして利用する場合、双方向のレベル変換を行いたい場合も多い。
【００１０】
図４の符号１１１は、それを実現するレベル変換回路の例であり、ポートＡがプルアップ抵抗１１５によって高電圧の電源電圧端子Ｄにプルアップされている他は、図３のレベル変換回路１０１と同じ構成である。
【００１１】
このレベル変換回路１１１でも、パストランジスタ１０２のゲート端子の電圧をＶs0とすると、ポートＢの電圧ＶBがＶs0−Ｖtn以上の大きさになるとパストランジスタ１０２はオフ状態になり、その結果、ポートＡには、プルアップ抵抗１１５を介して高電源電圧ＶCCHが印加される。高電源電圧ＶCCHが５．０Ｖであり、ポートＢの電圧ＶBが３．３Ｖである場合、ポートＡの電圧ＶAは５．０Ｖとなるから、３．３Ｖの低電圧の信号が５．０Ｖの高電圧の信号にレベル変換されたことになる。
【００１２】
このレベル変換回路１１１では、ポートＡ、Ｂ間の双方向にレベル変換が可能であるが、以下のような欠点を有している。
【００１３】
(１)ポートＢの電圧ＶBがポートＡに伝達され、その結果、ポートＡの電圧ＶAがローレベルからハイレベルに変化する場合、電圧ＶAの大きさが、Ｖs0−Ｖtnよりも大きくなった時点で、その電圧変化は、プルアップ抵抗１１５の抵抗値の大きさとポートＡの負荷容量の大きさによって定まる時定数で制限され、変化が遅くなる。従って、高い周波数の信号に追従することができない。
【００１４】
(２)ポートＡの電圧ＶAがローレベルにあると、プルアップ抵抗１１５に大きな電流が流れ続けてしまう。
【００１５】
(３)プルアップ抵抗１１５はレベル変換回路１１１の外付け部品であるため、余分な部品を必要とし、ボード面積も余分に必要となる。
【００１６】
【発明が解決しようとする課題】
本発明は上記従来技術の欠点を解消するために創作されたものであり、その目的は、高い周波数の信号でも双方向にレベル変換が可能で、省電力、省スペースのレベル変換回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記課題を解決するために、本発明のレベル変換回路は、第１の論理レベルの信号が印加される第１の端子と、上記第１の論理レベルよりも小さな論理レベルである第２の論理レベルの信号が印加される第２の端子と、上記第１の端子と上記第２の端子との間に接続され、上記第１の端子と上記第２の端子との間に信号経路を形成するためのトランジスタと、上記第１の論理レベルに対応する電源電圧が供給される電源端子と上記第１の端子との間に接続され、上記第１の端子の論理レベルに応じて導通する第１のスイッチ回路と、上記第１の論理レベルに対応する電源電圧が供給される電源端子と上記第１の端子との間に接続され、上記第１の端子の倫理レベルに応じて上記第１のスイッチ回路と共に所定の期間だけ導通する第２のスイッチ回路とを有し、上記第１の端子から上記第２の端子の向き又は上記第２の端子から上記第１の端子の向きに論理レベルの異なる信号を伝播可能である。
本発明においては、上記第１のスイッチ回路の導通時の抵抗値が上記第２のスイッチ回路の導通時の抵抗値よりも大きいことが好ましく、更には、上記第１の端子の論理レベルの変化に応じて上記第２のスイッチ回路を一時的に導通させるためのパルス信号を生成するパルス生成回路を有することが好ましい。
また、本発明においては、上記トランジスタと上記第１及び第２のスイッチ回路とがそれぞれＭＯＳトランジスタで構成されることが好ましく、更には、上記トランジスタがｎＭＯＳトランジスタで構成され、上記ｎＭＯＳトランジスタのゲート端子に上記第２の論理レベルに応じた電源電圧よりも当該ｎＭＯＳトランジスタの閾値電圧分だけ高い電圧が印加されることが好ましい。
更には、２つの入力端子が上記第１の端子とイネーブル信号印加端子とにそれぞれ接続されたＮＡＮＤ回路と、上記第１の論理レベルに対応する電源電圧が供給される電源端子と基準電圧が供給される電源端子との間に直列に接続されたダイオードと抵抗素子とで構成される電圧供給回路とを有し、上記第１及び第２のスイッチ回路がそれぞれ第１及び第２のｐＭＯＳトランジスタで構成され、上記パルス生成回路が上記第１の論理レベルに対応する電源電圧が供給される電源端子と上記ＮＡＮＤ回路の出力端子との間に直列に接続された抵抗素子とキャパシタとで構成され、上記第１のｐＭＯＳトランジスタのゲート端子が上記ＮＡＮＤ回路の出力端子に接続され、上記第２のｐＭＯＳトランジスタのゲート端子が上記パルス生成回路の抵抗素子とキャパシタとの接続中点に接続され、上記ｎＭＯＳトランジスタのゲート端子が上記電圧供給回路のダイオードと抵抗素子との接続中点に接続されることが好ましい。
【００１８】
本発明は上記のように構成されており、基準電位をグランド電位と同じ電位であるローレベルの信号とすると、第１及び第２の論理レベルに応じた電源電圧は正電位又は負電位となり、第１、第２の端子は、それぞれ論理レベルの異なるハイレベルとローレベルからなる２値の信号の伝達経路となる。
【００１９】
第１の端子と第２の端子との間にはトランジスタが設けられており、トランジスタをオフさせると両端子間が遮断され、オンすると接続される。
【００２０】
上記トランジスタがＭＯＳトランジスタである場合は、ソース端子を低電圧側の第２の端子に接続し、ドレイン端子を高電圧側の第１の端子に接続し、ゲート端子にソース端子を基準として閾電圧以上の電圧が印加されるように構成すると、ドレイン端子の電圧はソース端子の電圧に追随して変化するので、ソース端子に第２の論理レベルの信号が印加されたときに、ドレイン端子にはそれよりも高い論理レベルである第１の論理レベルの信号が現われるようにすることができる。
【００２１】
第２の端子の電位を基準電位から第２の論理レベルに応じた電源電圧に変化させることで、第１の端子の電位を基準電位から第１の論理レベルに応じた電源電圧に変化させる場合は、第１及び第２のスイッチ回路に供給する電源電圧を第１の論理レベルに応じた電源電圧以上の大きさの電位に設定しておくと、第１の端子は第１の論理レベルに応じた電源電圧の電位まで変化する。この場合、第１の端子の電位が変化し始めるときに、第２のスイッチ回路を所定期間導通させると、第１の端子に電源電圧から大電流が供給されるので、第１の端子に接続された負荷容量が素早く充電され、変化の早い電圧波形を得ることができる。
【００２２】
それとは逆に、第２の端子の電位を第２の論理レベルに応じた電源電圧から基準電位に変化させることで、第１の端子の電位を第１の論理レベルに応じた電源電圧から基準電位に変化させる場合は、第２のスイッチ回路をオフさせておくことで、第２の端子の電位を変化させる回路の負担を減少させることができる。
【００２３】
【発明の実施の形態】
図１の符号２は、本発明の一例のレベル変換回路を示している。
このレベル変換回路２は、ＮチャネルＭＯＳトランジスタから成るパストランジスタ１２と、ダイオード１３と、抵抗素子１４と、バッファ回路２３と、パルス生成回路２４と、主スイッチ回路２１と、副スイッチ回路２２とを有している。
【００２４】
ダイオード１３のアノード端子は、電源電圧端子Ｃに接続され、カソード端子は抵抗素子１４の一端に接続されている。この抵抗素子１４の他端はグラウンド電位に接続されており、従って、ダイオード１３と抵抗素子１４は直列接続され、その直列接続回路が源源電圧端子Ｃとグラウンド電位との間に挿入されている。
【００２５】
パストランジスタ１２のゲート端子は、ダイオード１３と抵抗素子１４とが接続された部分、即ちダイオード１３のカソード端子に接続されている。電源電圧端子Ｃには電源電圧ＶCCHが印加されており、ダイオード１３の導通電圧をＶDとすると、パストランジスタ１２のゲート端子には、ＶCCH−ＶDの電圧が印加される。
【００２６】
パストランジスタ１２のドレイン端子とソース端子はそれぞれ第１のポートであるポートＡと、第２のポートであるポートＢに接続されている。
【００２７】
主及び副スイッチ回路２１、２２は、一端が、それぞれ電源電圧端子Ｃに接続され、他端がポートＡに接続されている。
【００２８】
バッファ回路２３の入力端子も、ポートＡに接続されている。バッファ回路２３の出力端子は、主スイッチ回路２１に直結されると共に、パルス生成回路２４を介して副スイッチ回路２２に接続されている。
【００２９】
バッファ回路２３は入力された信号の電圧の大きさを変更せず、インピーダンス変換して出力する。従って、パルス生成回路２４と主スイッチ回路２１には、ポートＡの電圧ＶAと同じ大きさの電圧が入力される。
【００３０】
主及び副スイッチ回路２１、２２は、主スイッチ素子２８と副スイッチ素子２９をそれぞれ有している。主及び副スイッチ素子２８、２９は、入力される電圧がローレベルのときにオフし、ローレベルよりも大きい所定電圧でオンするように構成されている。
【００３１】
例えば、ポートＡが入力側、ポートＢが出力側であり、ポートＡの電圧ＶAがローレベルにあるときには、主及び副スイッチ素子２８、２９は両方ともオフ状態にある。パストランジスタ１２のゲート端子に印加される電圧は、パストランジスタ１２の閾電圧よりも大きいため、この状態ではパストランジスタ１２はオンしており、パストランジスタ１２によってポートＢはポートＡに接続され、グラウンド電位になる。即ち、ポートＡの電圧ＶAがローレベルのときは、ポートＢの電圧ＶBもローレベルとなる。
【００３２】
それとは逆に、ポートＢが入力側、ポートＡが出力側であり、ポートＢの電圧ＶBがローレベルであるときもパストランジスタ１２はオンし、その結果、ポートＡの電圧ＶAはローレベルとなる。このときも主及び副スイッチ素子２８、２９は両方ともオフ状態である。
【００３３】
次に、ポートＢが入力側、ポートＡが出力側であり、ポートＢの電圧ＶBがローレベルにある状態からハイレベルに変化する場合を説明する。
【００３４】
ここで、ポートＡ側のハイレベルの電圧(第１の電圧)と、ポートＢ側のハイレベルの電圧(第２の電圧)は、共に正電圧であり、ポートＡ側のハイレベルの電圧の方がポートＢ側のハイレベルの電圧よりも高いものとする。
【００３５】
また、ポートＡ側のハイレベルの電圧は、この実施例では電源電圧端子Ｃに印加される電源電圧ＶCCHと同じ大きさであり、例えば、電源電圧ＶCCH及びポートＡ側のハイレベルの電圧は５Ｖである。
【００３６】
それに対し、ポートＢ側のハイレベルの電圧は、ポートＡ側の側のハイレベルの電圧よりも低く、例えば３．３Ｖである。
【００３７】
要するに、ハイレベルにあるときのポートＡ，Ｂのレベルをそれぞれ、“ハイレベルＡ”，“ハイレベルＢ”とすると、
(ハイレベルＡの電圧) ＞ (ハイレベルＢの電圧)
であり、パストランジスタ１２のゲート端子の電圧Ｖs0は、パストランジスタ１２の閾電圧をＶtnとすると、Ｖs0＝ハイレベルＢの電圧＋Ｖtn の電圧が印加される。
【００３８】
ポートＢの電圧ＶBがローレベルからハイレベルＢに上昇する場合、パストランジスタ１２のドレイン端子の電圧、即ちポートＡの電圧ＶAは、ソース端子の電圧、即ちポートＢの電圧ＶBの上昇と共に上昇する。
【００３９】
上昇中のポートＡの電圧ＶAは、バッファ回路２３を介して主スイッチ回路２１に直接入力されており、ポートＡの電圧ＶAがローレベルを超え、ハイレベルＢの電圧以下の所定電圧値に達すると、主スイッチ素子２８がオンする。
【００４０】
ポートＡの電圧ＶAは、バッファ回路２３を介してパルス生成回路２４にも入力されている。
【００４１】
このパルス生成回路２４はワンショットパルスジェネレータであり、入力される電圧が主スイッチ素子２８をオンさせるまで上昇すると、副スイッチ素子２９をオンさせるパルス電圧を出力する。
【００４２】
従って、ポートＡの電圧ＶAが上昇するときには、主スイッチ素子２８と副スイッチ素子２９は同時にオンする。
【００４３】
主及び副スイッチ回路２８、２８内には、それぞれ主及び副スイッチ素子２８、２９と直列接続された主及び副抵抗素子２６、２７が設けられており、電源電圧端子ＣとポートＡとの間は、直列接続回路によって接続されている。
【００４４】
従って、主及び副スイッチ回路２８、２９が両方とも同時に導通した状態では、ポートＡは、主及び副スイッチ回路２８、２９の両方によって電源電圧端子Ｃに接続されるため、ポートＡには、電源電圧端子Ｃから主抵抗素子２６を通って流れる主電流Ｉ1と、副抵抗素子２７を通って流れる副電流Ｉ2の両方が供給される。
【００４５】
その結果、ポートＡに接続されている負荷容量が主電流Ｉ1と副電流Ｉ2とによって充電されるため、ポートＡの電圧ＶAは急速に上昇し、ポートＢの電圧ＶBの大きさを超え、ハイレベルＡの電圧に速やかに到達する。
【００４６】
パルス生成回路２４内には時定数回路が設けられており、パルス生成回路２４は、副スイッチ素子２９を導通させる電圧を出力した後、一定時間が経過しすると、副スイッチ素子２９をオフさせる。
【００４７】
このとき、ポートＡの電圧ＶAは既にハイレベルＡの大きさに到達しており、バッファ回路２３からはポートＡの電圧ＶAと同じ大きさの電圧が出力され続けているため、主スイッチ素子２８はオン状態を維持する。
【００４８】
この状態では、ポートＡは、主スイッチ回路２１によって電源電圧端子Ｃに接続されており、電源電圧端子Ｃから印加される電源電圧ＶCCHによってポートＡのハイレベルＡが維持される。ポートＡの電圧ＶAがハイレベルＡである場合には、主抵抗素子２６の両端の電位差はゼロであり、主抵抗素子２６には電流は流れない。
【００４９】
次に、ポートＢがハイレベルＢにある状態からローレベルに変化する場合を説明する。
【００５０】
ポートＢがハイレベルＢにあり、ポートＡがハイレベルＡで安定している状態では、副スイッチ回路２２はオフしており、主スイッチ回路２１だけがオン状態にある。
【００５１】
ポートＢの電圧ＶBが低下し始めると、それに伴い、ポートＡの電圧ＶAも低下し始めるが、ポートＡの電圧ＶAがハイレベルＢ以下の所定電圧値に到達するまでは、主スイッチ回路２１がオン状態を維持する。
【００５２】
その結果、ポートＡの電圧ＶAが低下し始めることにより、主抵抗素子２６の両端に電位差が生じ、主抵抗素子２６に主電流Ｉ1が流れ始める。また、ポートＡの電圧ＶAの低下により、負荷容量が放電を開始するため、その放電電流と主抵抗素子２６に流れる主電流Ｉ1とは、パストランジスタ１２を通って、ポートＢを駆動する回路に流入する。
【００５３】
主抵抗素子２６の抵抗値は、副抵抗素子２７の抵抗値よりも大きく設定されているため、主抵抗素子２６に流れる主電流Ｉ1は、副電流Ｉ2に比べて無視できるほど微少である。従って、ポートＢを駆動する回路は負荷容量の放電電流を扱うだけで済み、流駆動能力が低くてもポートＡの電圧ＶAは速やかに低下する。
【００５４】
ポートＡの電圧ＶAが低下し、主スイッチ素子２８がオフすると、主電流Ｉ1は流れなくなるため、ポートＡは一層速やかにローレベルになる。
【００５５】
次に、ポートＡが入力側、ポートＢが出力側であり、ポートＡの電圧ＶAがローレベルからハイレベルＡに変化する場合を説明する。
【００５６】
ポートＡがローレベルからハイレベルＡに変化する場合は、ポートＡの電圧ＶAが所定電圧以上に上昇したときに、主及び副スイッチ素子２８、２９が同時に導通し、ポートＡは主及び副スイッチ回路２８、２９の両方によって電源電圧端子Ｃに接続される。従って、ポートＡには、主及び副抵抗素子２６、２７を通って流れる主及び副電流Ｉ1、Ｉ2の両方が供給され、電圧上昇が加速される。
【００５７】
パルス生成回路２４により、一定時間が経過した後、副スイッチ素子２９がオフされる。このときにはポートＡは既にハイレベルＡに到達している。
【００５８】
ポートＡの電圧ＶAがハイレベルＡからローレベルに変化するときは、ポートＢの電圧ＶBは、ポートＡの電圧ＶAに追随する。
【００５９】
図２の符号３は、図１のレベル変換回路２を具体化したレベル変換回路であり、主及び副スイッチ回路２１、２２を、ＰチャネルＭＯＳトランジスタで構成し、主及び副スイッチ素子２８、２９のスイッチ機能をトランジスタのオン／オフで行わせ、主及び副抵抗素子２６、２７の電流制限機能を、ＭＯＳトランジスタの内部抵抗に行わせている。
【００６０】
また、バッファ回路２３はＮＡＮＤ素子３３で構成し、その一方の入力端子をポートＡに接続し、他方の入力端子をＥＮ端子に接続し、ＥＮ端子にハイレベルＢの電圧を印加しておけば、ポートＡの電圧が反転して出力される。
【００６１】
この場合、ポートＡの電圧ＶAがローレベルからハイレベルＡに上昇するとき、又はハイレベルＡからローレベルに低下するときには、ＮＡＮＤ素子３３の閾電圧を超えた時点で、ＮＡＮＤ素子３３の出力電圧は、ハイレベルＡとローレベルとの間で反転する。
【００６２】
主及び副スイッチ素子２８、２９はＰチャネルＭＯＳトランジスタであるからＮＡＮＤ素子３３からローレベルの電圧が出力されたときに導通する。
【００６３】
パルス生成回路２４は、時定数抵抗３４とコンデンサ３５の直列接続回路によって構成されており、その直列接続回路の両端のうち、時定数抵抗３４側が電源電圧端子Ｄに接続され、電源電圧ＶCCHが印加されている。コンデンサ３５側の端子はＮＡＮＤ素子３３の出力端子に接続されている。
【００６４】
ＮＡＮＤ素子３３の出力端子は、主スイッチ回路２１のＰチャネルＭＯＳトランジスタ３１のゲート端子に直結されると共に、コンデンサ３５と時定数抵抗３４の直列接続回路のコンデンサ３５側の一端に接続されている。
【００６５】
コンデンサ３５と時定数抵抗３４とが接続された接続点を符号Ｍで表すと、ＮＡＮＤ素子３３の出力端子の電圧がハイレベルＡからローレベルに変化した場合に、主スイッチ回路２１のＰチャネルＭＯＳトランジスタ３１のゲート端子の電圧と、接続点Ｍの電圧は、瞬時にローレベルになる。
【００６６】
従って、主及び副スイッチ回路２１、２２の両方のＰチャネルＭＯＳトランジスタ３１、３２は同時にオンし、その後、時定数抵抗３４を通った電流でコンデンサ３５が充電され、接続点Ｍの電圧が上昇し、副スイッチ回路２２のＰチャネルＭＯＳトランジスタ３２がオン状態を維持できなくなると、主スイッチ回路２１のＰチャネルＭＯＳトランジスタ３１はオンを維持した状態で、副スイッチ回路２２のＰチャネルＭＯＳトランジスタ３２がオフする。
【００６７】
主スイッチ回路２１のＰチャネルＭＯＳトランジスタ３１には小面積のトランジスタが用いられており、内部抵抗が大きくなっている。副スイッチ回路２２のＰチャネルＭＯＳトランジスタ３２は、大面積のトランジスタが用いられており、内部抵抗が小さくなっている。従って、主及び副スイッチ回路２１、２２の両方のＰチャネルＭＯＳトランジスタ３１、３２が導通した状態では、主として副スイッチ回路２２のＰチャネルＭＯＳトランジスタ３２に電流が流れ、そのＭＯＳトランジスタ３２がオフした後は、ほとんど電流は流れなくなる。
【００６８】
図４は、このレベル変換回路３のポートＢを入力側、ポートＡを出力側とし、低い電圧の信号を高い電圧の信号に変換した場合の電圧ＶA、ＶBの波形変化を示すグラフである。出力側であるポートＡの電圧ＶAは、入力側であるポートＢの電圧ＶBにの電圧波形に対し、ほぼ完全に追従している。
【００６９】
図５は、それとは逆に、ポートＡを入力側とし、ポートＢを出力側として高い電圧を低い電圧に変換した場合の電圧ＶA、ＶBの波形変化である。この場合、ＥＮ端子にローレベルの信号を印加し、主及び副スイッチ回路２１、２２をオフさせておいても、波形に変化はない。
【００７０】
なお、上記はローレベルがグラウンド電位、ハイレベルＡ、Ｂ及び電源電圧ＶCC、ＶCCHが正電圧の場合について説明したが、ハイレベルＡ、Ｂ及び電源電圧ＶCC、ＶCCHが負電圧の場合についても本発明は含まれる。その場合は、
(ハイレベルＡの電圧) ＜ (ハイレベルＢの電圧) ＜ (グラウンド電位)
である。
【００７１】
また、上記例では、パストランジスタ１２や主及び副スイッチ回路２１，２２にＭＯＳトランジスタを使用した場合について説明したが、本発明はバイポーラトランジスタの他、種々のスイッチ素子を使用することも可能である。
【００７２】
【発明の効果】
省電力、省スペースの回路で双方向のレベル変換が可能になる。
【図面の簡単な説明】
【図１】本発明の一例のレベル変換回路の回路ブロック図
【図２】そのブロック図を具体化した場合のレベル変換回路の例
【図３】従来技術の片方向レベル変換回路
【図４】従来技術の両方向レベル変換回路
【図５】本発明のレベル変換回路の電圧波形を示すグラフ(高電圧側のポートが入力側の場合)
【図６】本発明のレベル変換回路の電圧波形を示すグラフ(低電圧側のポートが入力側の場合)
【符号の説明】
Ａ……第１のポート
Ｂ……第２のポート
２、３……レベル変換回路
１２……パストランジスタ
２１……主スイッチ回路
２２……副スイッチ回路
【発明の属する技術分野】
本発明はレベル変換回路の技術分野にかかり、特に、双方向のレベル変換回路に関する。
【０００２】
【従来の技術】
電子機器システムでは、ＩＣの集積化が進み、それに伴い、電源電圧の低電圧化が進んでいる。例えば、従来では５Ｖ単一電源で動作していたシステムでも、新しいＬＳＩが採用されると、３．３Ｖや２．５Ｖ等の低電圧電源が必要になって来ている。更に近年の実際のシステムでは、既存のＩＣやシステムとインターフェイスをとるために、複数の電源電圧が混在した状態が一般的になっている。このようなシステムでは５Ｖの信号を３．３Ｖ等の低電圧の信号にレベル変換したり、その逆に、３．３Ｖ等の低電圧の信号を５Ｖにレベル変換する必要がある。
【０００３】
このようなレベル変換の方法は色々あり、また、レベル変換専用のロジックＩＣも存在している。
【０００４】
図３の符号１０１は、従来技術のロジックＩＣの内部回路のうち、ＮチャネルＭＯＳトランジスタから成るパストランジスタ１０２を使用したレベル変換回路の例を示している。
【０００５】
このレベル変換回路１０１では、パストランジスタ１０２のゲート端子がダイオード１０３を介して電源電圧線Ｃに接続されており、電源電圧線Ｃから印加される電源電圧ＶCCによってパストランジスタ１０２がオン状態にある。ソース端子から見たゲート端子の電圧をゲート電圧Ｖtnとすると、ソース端子であるポートＢの電圧ＶBは、ドレイン端子であるポートＡの電圧ＶAの大きさにかかわらず、ゲート端子の電圧Ｖs0よりもゲート電圧（閾値電圧）Ｖtnだけ電圧降下した電圧となる。
【０００６】
即ち、ポートＡの電圧ＶAがポートＢの電圧ＶBよりも高い限り、ポートＢの電圧ＶBは(ゲート端子の電圧Ｖs0−ゲート電圧Ｖtn)の大きさに制限される。
【０００７】
例えば、Ｖtn＝１．０Ｖであるとし、ポートＡの電圧ＶAをレベル変換してＶB＝３．３Ｖの信号を生成する場合には、ゲート端子の電圧Ｖs0を４．３Ｖにすれば、ポート端子Ａの電圧が３．３Ｖ以上であれば、ポートＢから３．３Ｖの電圧が出力される。従って、バスのインターフェースとして５Ｖと３．３Ｖの両方の電圧に対応しなければならない場合でも、パストランジスタ１０２を導通させておくことで両方の電圧に対応することができる。
【０００８】
他方、ゲート端子の電圧Ｖs0をＧＮＤレベルにし、パストランジスタ１０２を遮断させることで、ポートＡからポートＢへの信号伝達を遮断できるので、バスの活線挿抜機能を実現するためにも有効となる。パストランジスタ１０２の導通抵抗を小さくすることでポートＡからポートＢへの信号遅延時間は無視できるほどにすることができる。
【０００９】
上記のレベル変換回路１０１は、高いレベルから低いレベルへのレベル変換は可能であるが、低いレベルから高いレベルへのレベル変換には対応していない。バスのインターフェースとして利用する場合、双方向のレベル変換を行いたい場合も多い。
【００１０】
図４の符号１１１は、それを実現するレベル変換回路の例であり、ポートＡがプルアップ抵抗１１５によって高電圧の電源電圧端子Ｄにプルアップされている他は、図３のレベル変換回路１０１と同じ構成である。
【００１１】
このレベル変換回路１１１でも、パストランジスタ１０２のゲート端子の電圧をＶs0とすると、ポートＢの電圧ＶBがＶs0−Ｖtn以上の大きさになるとパストランジスタ１０２はオフ状態になり、その結果、ポートＡには、プルアップ抵抗１１５を介して高電源電圧ＶCCHが印加される。高電源電圧ＶCCHが５．０Ｖであり、ポートＢの電圧ＶBが３．３Ｖである場合、ポートＡの電圧ＶAは５．０Ｖとなるから、３．３Ｖの低電圧の信号が５．０Ｖの高電圧の信号にレベル変換されたことになる。
【００１２】
このレベル変換回路１１１では、ポートＡ、Ｂ間の双方向にレベル変換が可能であるが、以下のような欠点を有している。
【００１３】
(１)ポートＢの電圧ＶBがポートＡに伝達され、その結果、ポートＡの電圧ＶAがローレベルからハイレベルに変化する場合、電圧ＶAの大きさが、Ｖs0−Ｖtnよりも大きくなった時点で、その電圧変化は、プルアップ抵抗１１５の抵抗値の大きさとポートＡの負荷容量の大きさによって定まる時定数で制限され、変化が遅くなる。従って、高い周波数の信号に追従することができない。
【００１４】
(２)ポートＡの電圧ＶAがローレベルにあると、プルアップ抵抗１１５に大きな電流が流れ続けてしまう。
【００１５】
(３)プルアップ抵抗１１５はレベル変換回路１１１の外付け部品であるため、余分な部品を必要とし、ボード面積も余分に必要となる。
【００１６】
【発明が解決しようとする課題】
本発明は上記従来技術の欠点を解消するために創作されたものであり、その目的は、高い周波数の信号でも双方向にレベル変換が可能で、省電力、省スペースのレベル変換回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記課題を解決するために、本発明のレベル変換回路は、第１の論理レベルの信号が印加される第１の端子と、上記第１の論理レベルよりも小さな論理レベルである第２の論理レベルの信号が印加される第２の端子と、上記第１の端子と上記第２の端子との間に接続され、上記第１の端子と上記第２の端子との間に信号経路を形成するためのトランジスタと、上記第１の論理レベルに対応する電源電圧が供給される電源端子と上記第１の端子との間に接続され、上記第１の端子の論理レベルに応じて導通する第１のスイッチ回路と、上記第１の論理レベルに対応する電源電圧が供給される電源端子と上記第１の端子との間に接続され、上記第１の端子の倫理レベルに応じて上記第１のスイッチ回路と共に所定の期間だけ導通する第２のスイッチ回路とを有し、上記第１の端子から上記第２の端子の向き又は上記第２の端子から上記第１の端子の向きに論理レベルの異なる信号を伝播可能である。
本発明においては、上記第１のスイッチ回路の導通時の抵抗値が上記第２のスイッチ回路の導通時の抵抗値よりも大きいことが好ましく、更には、上記第１の端子の論理レベルの変化に応じて上記第２のスイッチ回路を一時的に導通させるためのパルス信号を生成するパルス生成回路を有することが好ましい。
また、本発明においては、上記トランジスタと上記第１及び第２のスイッチ回路とがそれぞれＭＯＳトランジスタで構成されることが好ましく、更には、上記トランジスタがｎＭＯＳトランジスタで構成され、上記ｎＭＯＳトランジスタのゲート端子に上記第２の論理レベルに応じた電源電圧よりも当該ｎＭＯＳトランジスタの閾値電圧分だけ高い電圧が印加されることが好ましい。
更には、２つの入力端子が上記第１の端子とイネーブル信号印加端子とにそれぞれ接続されたＮＡＮＤ回路と、上記第１の論理レベルに対応する電源電圧が供給される電源端子と基準電圧が供給される電源端子との間に直列に接続されたダイオードと抵抗素子とで構成される電圧供給回路とを有し、上記第１及び第２のスイッチ回路がそれぞれ第１及び第２のｐＭＯＳトランジスタで構成され、上記パルス生成回路が上記第１の論理レベルに対応する電源電圧が供給される電源端子と上記ＮＡＮＤ回路の出力端子との間に直列に接続された抵抗素子とキャパシタとで構成され、上記第１のｐＭＯＳトランジスタのゲート端子が上記ＮＡＮＤ回路の出力端子に接続され、上記第２のｐＭＯＳトランジスタのゲート端子が上記パルス生成回路の抵抗素子とキャパシタとの接続中点に接続され、上記ｎＭＯＳトランジスタのゲート端子が上記電圧供給回路のダイオードと抵抗素子との接続中点に接続されることが好ましい。
【００１８】
本発明は上記のように構成されており、基準電位をグランド電位と同じ電位であるローレベルの信号とすると、第１及び第２の論理レベルに応じた電源電圧は正電位又は負電位となり、第１、第２の端子は、それぞれ論理レベルの異なるハイレベルとローレベルからなる２値の信号の伝達経路となる。
【００１９】
第１の端子と第２の端子との間にはトランジスタが設けられており、トランジスタをオフさせると両端子間が遮断され、オンすると接続される。
【００２０】
上記トランジスタがＭＯＳトランジスタである場合は、ソース端子を低電圧側の第２の端子に接続し、ドレイン端子を高電圧側の第１の端子に接続し、ゲート端子にソース端子を基準として閾電圧以上の電圧が印加されるように構成すると、ドレイン端子の電圧はソース端子の電圧に追随して変化するので、ソース端子に第２の論理レベルの信号が印加されたときに、ドレイン端子にはそれよりも高い論理レベルである第１の論理レベルの信号が現われるようにすることができる。
【００２１】
第２の端子の電位を基準電位から第２の論理レベルに応じた電源電圧に変化させることで、第１の端子の電位を基準電位から第１の論理レベルに応じた電源電圧に変化させる場合は、第１及び第２のスイッチ回路に供給する電源電圧を第１の論理レベルに応じた電源電圧以上の大きさの電位に設定しておくと、第１の端子は第１の論理レベルに応じた電源電圧の電位まで変化する。この場合、第１の端子の電位が変化し始めるときに、第２のスイッチ回路を所定期間導通させると、第１の端子に電源電圧から大電流が供給されるので、第１の端子に接続された負荷容量が素早く充電され、変化の早い電圧波形を得ることができる。
【００２２】
それとは逆に、第２の端子の電位を第２の論理レベルに応じた電源電圧から基準電位に変化させることで、第１の端子の電位を第１の論理レベルに応じた電源電圧から基準電位に変化させる場合は、第２のスイッチ回路をオフさせておくことで、第２の端子の電位を変化させる回路の負担を減少させることができる。
【００２３】
【発明の実施の形態】
図１の符号２は、本発明の一例のレベル変換回路を示している。
このレベル変換回路２は、ＮチャネルＭＯＳトランジスタから成るパストランジスタ１２と、ダイオード１３と、抵抗素子１４と、バッファ回路２３と、パルス生成回路２４と、主スイッチ回路２１と、副スイッチ回路２２とを有している。
【００２４】
ダイオード１３のアノード端子は、電源電圧端子Ｃに接続され、カソード端子は抵抗素子１４の一端に接続されている。この抵抗素子１４の他端はグラウンド電位に接続されており、従って、ダイオード１３と抵抗素子１４は直列接続され、その直列接続回路が源源電圧端子Ｃとグラウンド電位との間に挿入されている。
【００２５】
パストランジスタ１２のゲート端子は、ダイオード１３と抵抗素子１４とが接続された部分、即ちダイオード１３のカソード端子に接続されている。電源電圧端子Ｃには電源電圧ＶCCHが印加されており、ダイオード１３の導通電圧をＶDとすると、パストランジスタ１２のゲート端子には、ＶCCH−ＶDの電圧が印加される。
【００２６】
パストランジスタ１２のドレイン端子とソース端子はそれぞれ第１のポートであるポートＡと、第２のポートであるポートＢに接続されている。
【００２７】
主及び副スイッチ回路２１、２２は、一端が、それぞれ電源電圧端子Ｃに接続され、他端がポートＡに接続されている。
【００２８】
バッファ回路２３の入力端子も、ポートＡに接続されている。バッファ回路２３の出力端子は、主スイッチ回路２１に直結されると共に、パルス生成回路２４を介して副スイッチ回路２２に接続されている。
【００２９】
バッファ回路２３は入力された信号の電圧の大きさを変更せず、インピーダンス変換して出力する。従って、パルス生成回路２４と主スイッチ回路２１には、ポートＡの電圧ＶAと同じ大きさの電圧が入力される。
【００３０】
主及び副スイッチ回路２１、２２は、主スイッチ素子２８と副スイッチ素子２９をそれぞれ有している。主及び副スイッチ素子２８、２９は、入力される電圧がローレベルのときにオフし、ローレベルよりも大きい所定電圧でオンするように構成されている。
【００３１】
例えば、ポートＡが入力側、ポートＢが出力側であり、ポートＡの電圧ＶAがローレベルにあるときには、主及び副スイッチ素子２８、２９は両方ともオフ状態にある。パストランジスタ１２のゲート端子に印加される電圧は、パストランジスタ１２の閾電圧よりも大きいため、この状態ではパストランジスタ１２はオンしており、パストランジスタ１２によってポートＢはポートＡに接続され、グラウンド電位になる。即ち、ポートＡの電圧ＶAがローレベルのときは、ポートＢの電圧ＶBもローレベルとなる。
【００３２】
それとは逆に、ポートＢが入力側、ポートＡが出力側であり、ポートＢの電圧ＶBがローレベルであるときもパストランジスタ１２はオンし、その結果、ポートＡの電圧ＶAはローレベルとなる。このときも主及び副スイッチ素子２８、２９は両方ともオフ状態である。
【００３３】
次に、ポートＢが入力側、ポートＡが出力側であり、ポートＢの電圧ＶBがローレベルにある状態からハイレベルに変化する場合を説明する。
【００３４】
ここで、ポートＡ側のハイレベルの電圧(第１の電圧)と、ポートＢ側のハイレベルの電圧(第２の電圧)は、共に正電圧であり、ポートＡ側のハイレベルの電圧の方がポートＢ側のハイレベルの電圧よりも高いものとする。
【００３５】
また、ポートＡ側のハイレベルの電圧は、この実施例では電源電圧端子Ｃに印加される電源電圧ＶCCHと同じ大きさであり、例えば、電源電圧ＶCCH及びポートＡ側のハイレベルの電圧は５Ｖである。
【００３６】
それに対し、ポートＢ側のハイレベルの電圧は、ポートＡ側の側のハイレベルの電圧よりも低く、例えば３．３Ｖである。
【００３７】
要するに、ハイレベルにあるときのポートＡ，Ｂのレベルをそれぞれ、“ハイレベルＡ”，“ハイレベルＢ”とすると、
(ハイレベルＡの電圧) ＞ (ハイレベルＢの電圧)
であり、パストランジスタ１２のゲート端子の電圧Ｖs0は、パストランジスタ１２の閾電圧をＶtnとすると、Ｖs0＝ハイレベルＢの電圧＋Ｖtn の電圧が印加される。
【００３８】
ポートＢの電圧ＶBがローレベルからハイレベルＢに上昇する場合、パストランジスタ１２のドレイン端子の電圧、即ちポートＡの電圧ＶAは、ソース端子の電圧、即ちポートＢの電圧ＶBの上昇と共に上昇する。
【００３９】
上昇中のポートＡの電圧ＶAは、バッファ回路２３を介して主スイッチ回路２１に直接入力されており、ポートＡの電圧ＶAがローレベルを超え、ハイレベルＢの電圧以下の所定電圧値に達すると、主スイッチ素子２８がオンする。
【００４０】
ポートＡの電圧ＶAは、バッファ回路２３を介してパルス生成回路２４にも入力されている。
【００４１】
このパルス生成回路２４はワンショットパルスジェネレータであり、入力される電圧が主スイッチ素子２８をオンさせるまで上昇すると、副スイッチ素子２９をオンさせるパルス電圧を出力する。
【００４２】
従って、ポートＡの電圧ＶAが上昇するときには、主スイッチ素子２８と副スイッチ素子２９は同時にオンする。
【００４３】
主及び副スイッチ回路２８、２８内には、それぞれ主及び副スイッチ素子２８、２９と直列接続された主及び副抵抗素子２６、２７が設けられており、電源電圧端子ＣとポートＡとの間は、直列接続回路によって接続されている。
【００４４】
従って、主及び副スイッチ回路２８、２９が両方とも同時に導通した状態では、ポートＡは、主及び副スイッチ回路２８、２９の両方によって電源電圧端子Ｃに接続されるため、ポートＡには、電源電圧端子Ｃから主抵抗素子２６を通って流れる主電流Ｉ1と、副抵抗素子２７を通って流れる副電流Ｉ2の両方が供給される。
【００４５】
その結果、ポートＡに接続されている負荷容量が主電流Ｉ1と副電流Ｉ2とによって充電されるため、ポートＡの電圧ＶAは急速に上昇し、ポートＢの電圧ＶBの大きさを超え、ハイレベルＡの電圧に速やかに到達する。
【００４６】
パルス生成回路２４内には時定数回路が設けられており、パルス生成回路２４は、副スイッチ素子２９を導通させる電圧を出力した後、一定時間が経過しすると、副スイッチ素子２９をオフさせる。
【００４７】
このとき、ポートＡの電圧ＶAは既にハイレベルＡの大きさに到達しており、バッファ回路２３からはポートＡの電圧ＶAと同じ大きさの電圧が出力され続けているため、主スイッチ素子２８はオン状態を維持する。
【００４８】
この状態では、ポートＡは、主スイッチ回路２１によって電源電圧端子Ｃに接続されており、電源電圧端子Ｃから印加される電源電圧ＶCCHによってポートＡのハイレベルＡが維持される。ポートＡの電圧ＶAがハイレベルＡである場合には、主抵抗素子２６の両端の電位差はゼロであり、主抵抗素子２６には電流は流れない。
【００４９】
次に、ポートＢがハイレベルＢにある状態からローレベルに変化する場合を説明する。
【００５０】
ポートＢがハイレベルＢにあり、ポートＡがハイレベルＡで安定している状態では、副スイッチ回路２２はオフしており、主スイッチ回路２１だけがオン状態にある。
【００５１】
ポートＢの電圧ＶBが低下し始めると、それに伴い、ポートＡの電圧ＶAも低下し始めるが、ポートＡの電圧ＶAがハイレベルＢ以下の所定電圧値に到達するまでは、主スイッチ回路２１がオン状態を維持する。
【００５２】
その結果、ポートＡの電圧ＶAが低下し始めることにより、主抵抗素子２６の両端に電位差が生じ、主抵抗素子２６に主電流Ｉ1が流れ始める。また、ポートＡの電圧ＶAの低下により、負荷容量が放電を開始するため、その放電電流と主抵抗素子２６に流れる主電流Ｉ1とは、パストランジスタ１２を通って、ポートＢを駆動する回路に流入する。
【００５３】
主抵抗素子２６の抵抗値は、副抵抗素子２７の抵抗値よりも大きく設定されているため、主抵抗素子２６に流れる主電流Ｉ1は、副電流Ｉ2に比べて無視できるほど微少である。従って、ポートＢを駆動する回路は負荷容量の放電電流を扱うだけで済み、流駆動能力が低くてもポートＡの電圧ＶAは速やかに低下する。
【００５４】
ポートＡの電圧ＶAが低下し、主スイッチ素子２８がオフすると、主電流Ｉ1は流れなくなるため、ポートＡは一層速やかにローレベルになる。
【００５５】
次に、ポートＡが入力側、ポートＢが出力側であり、ポートＡの電圧ＶAがローレベルからハイレベルＡに変化する場合を説明する。
【００５６】
ポートＡがローレベルからハイレベルＡに変化する場合は、ポートＡの電圧ＶAが所定電圧以上に上昇したときに、主及び副スイッチ素子２８、２９が同時に導通し、ポートＡは主及び副スイッチ回路２８、２９の両方によって電源電圧端子Ｃに接続される。従って、ポートＡには、主及び副抵抗素子２６、２７を通って流れる主及び副電流Ｉ1、Ｉ2の両方が供給され、電圧上昇が加速される。
【００５７】
パルス生成回路２４により、一定時間が経過した後、副スイッチ素子２９がオフされる。このときにはポートＡは既にハイレベルＡに到達している。
【００５８】
ポートＡの電圧ＶAがハイレベルＡからローレベルに変化するときは、ポートＢの電圧ＶBは、ポートＡの電圧ＶAに追随する。
【００５９】
図２の符号３は、図１のレベル変換回路２を具体化したレベル変換回路であり、主及び副スイッチ回路２１、２２を、ＰチャネルＭＯＳトランジスタで構成し、主及び副スイッチ素子２８、２９のスイッチ機能をトランジスタのオン／オフで行わせ、主及び副抵抗素子２６、２７の電流制限機能を、ＭＯＳトランジスタの内部抵抗に行わせている。
【００６０】
また、バッファ回路２３はＮＡＮＤ素子３３で構成し、その一方の入力端子をポートＡに接続し、他方の入力端子をＥＮ端子に接続し、ＥＮ端子にハイレベルＢの電圧を印加しておけば、ポートＡの電圧が反転して出力される。
【００６１】
この場合、ポートＡの電圧ＶAがローレベルからハイレベルＡに上昇するとき、又はハイレベルＡからローレベルに低下するときには、ＮＡＮＤ素子３３の閾電圧を超えた時点で、ＮＡＮＤ素子３３の出力電圧は、ハイレベルＡとローレベルとの間で反転する。
【００６２】
主及び副スイッチ素子２８、２９はＰチャネルＭＯＳトランジスタであるからＮＡＮＤ素子３３からローレベルの電圧が出力されたときに導通する。
【００６３】
パルス生成回路２４は、時定数抵抗３４とコンデンサ３５の直列接続回路によって構成されており、その直列接続回路の両端のうち、時定数抵抗３４側が電源電圧端子Ｄに接続され、電源電圧ＶCCHが印加されている。コンデンサ３５側の端子はＮＡＮＤ素子３３の出力端子に接続されている。
【００６４】
ＮＡＮＤ素子３３の出力端子は、主スイッチ回路２１のＰチャネルＭＯＳトランジスタ３１のゲート端子に直結されると共に、コンデンサ３５と時定数抵抗３４の直列接続回路のコンデンサ３５側の一端に接続されている。
【００６５】
コンデンサ３５と時定数抵抗３４とが接続された接続点を符号Ｍで表すと、ＮＡＮＤ素子３３の出力端子の電圧がハイレベルＡからローレベルに変化した場合に、主スイッチ回路２１のＰチャネルＭＯＳトランジスタ３１のゲート端子の電圧と、接続点Ｍの電圧は、瞬時にローレベルになる。
【００６６】
従って、主及び副スイッチ回路２１、２２の両方のＰチャネルＭＯＳトランジスタ３１、３２は同時にオンし、その後、時定数抵抗３４を通った電流でコンデンサ３５が充電され、接続点Ｍの電圧が上昇し、副スイッチ回路２２のＰチャネルＭＯＳトランジスタ３２がオン状態を維持できなくなると、主スイッチ回路２１のＰチャネルＭＯＳトランジスタ３１はオンを維持した状態で、副スイッチ回路２２のＰチャネルＭＯＳトランジスタ３２がオフする。
【００６７】
主スイッチ回路２１のＰチャネルＭＯＳトランジスタ３１には小面積のトランジスタが用いられており、内部抵抗が大きくなっている。副スイッチ回路２２のＰチャネルＭＯＳトランジスタ３２は、大面積のトランジスタが用いられており、内部抵抗が小さくなっている。従って、主及び副スイッチ回路２１、２２の両方のＰチャネルＭＯＳトランジスタ３１、３２が導通した状態では、主として副スイッチ回路２２のＰチャネルＭＯＳトランジスタ３２に電流が流れ、そのＭＯＳトランジスタ３２がオフした後は、ほとんど電流は流れなくなる。
【００６８】
図４は、このレベル変換回路３のポートＢを入力側、ポートＡを出力側とし、低い電圧の信号を高い電圧の信号に変換した場合の電圧ＶA、ＶBの波形変化を示すグラフである。出力側であるポートＡの電圧ＶAは、入力側であるポートＢの電圧ＶBにの電圧波形に対し、ほぼ完全に追従している。
【００６９】
図５は、それとは逆に、ポートＡを入力側とし、ポートＢを出力側として高い電圧を低い電圧に変換した場合の電圧ＶA、ＶBの波形変化である。この場合、ＥＮ端子にローレベルの信号を印加し、主及び副スイッチ回路２１、２２をオフさせておいても、波形に変化はない。
【００７０】
なお、上記はローレベルがグラウンド電位、ハイレベルＡ、Ｂ及び電源電圧ＶCC、ＶCCHが正電圧の場合について説明したが、ハイレベルＡ、Ｂ及び電源電圧ＶCC、ＶCCHが負電圧の場合についても本発明は含まれる。その場合は、
(ハイレベルＡの電圧) ＜ (ハイレベルＢの電圧) ＜ (グラウンド電位)
である。
【００７１】
また、上記例では、パストランジスタ１２や主及び副スイッチ回路２１，２２にＭＯＳトランジスタを使用した場合について説明したが、本発明はバイポーラトランジスタの他、種々のスイッチ素子を使用することも可能である。
【００７２】
【発明の効果】
省電力、省スペースの回路で双方向のレベル変換が可能になる。
【図面の簡単な説明】
【図１】本発明の一例のレベル変換回路の回路ブロック図
【図２】そのブロック図を具体化した場合のレベル変換回路の例
【図３】従来技術の片方向レベル変換回路
【図４】従来技術の両方向レベル変換回路
【図５】本発明のレベル変換回路の電圧波形を示すグラフ(高電圧側のポートが入力側の場合)
【図６】本発明のレベル変換回路の電圧波形を示すグラフ(低電圧側のポートが入力側の場合)
【符号の説明】
Ａ……第１のポート
Ｂ……第２のポート
２、３……レベル変換回路
１２……パストランジスタ
２１……主スイッチ回路
２２……副スイッチ回路
Claims (6)
- 第１の論理レベルの信号が印加される第１の端子と、
上記第１の論理レベルよりも小さな論理レベルである第２の論理レベルの信号が印加される第２の端子と、
上記第１の端子と上記第２の端子との間に接続され、上記第１の端子と上記第２の端子との間に信号経路を形成するためのトランジスタと、
上記第１の論理レベルに対応する電源電圧が供給される電源端子と上記第１の端子との間に接続され、上記第１の端子の論理レベルに応じて導通する第１のスイッチ回路と、
上記第１の論理レベルに対応する電源電圧が供給される電源端子と上記第１の端子との間に接続され、上記第１の端子の倫理レベルに応じて上記第１のスイッチ回路と共に所定の期間だけ導通する第２のスイッチ回路と、
を有し、
上記第１の端子から上記第２の端子の向き又は上記第２の端子から上記第１の端子の向きに論理レベルの異なる信号を伝播可能なレベル変換回路。 - 上記第１のスイッチ回路の導通時の抵抗値が上記第２のスイッチ回路の導通時の抵抗値よりも大きい請求項１に記載のレベル変換回路。
- 上記第１の端子の論理レベルの変化に応じて上記第２のスイッチ回路を一時的に導通させるためのパルス信号を生成するパルス生成回路を有する請求項２に記載のレベル変換回路。
- 上記トランジスタと上記第１及び第２のスイッチ回路とがそれぞれＭＯＳトランジスタで構成される請求項３に記載のレベル変換回路。
- 上記トランジスタがｎＭＯＳトランジスタで構成され、上記ｎＭＯＳトランジスタのゲート端子に上記第２の論理レベルに応じた電源電圧よりも当該ｎＭＯＳトランジスタの閾値電圧分だけ高い電圧が印加される請求項４に記載のレベル変換回路。
- ２つの入力端子が上記第１の端子とイネーブル信号印加端子とにそれぞれ接続されたＮＡＮＤ回路と、上記第１の論理レベルに対応する電源電圧が供給される電源端子と基準電圧が供給される電源端子との間に直列に接続されたダイオードと抵抗素子とで構成される電圧供給回路とを有し、
上記第１及び第２のスイッチ回路がそれぞれ第１及び第２のｐＭＯＳトランジスタで構成され、
上記パルス生成回路が上記第１の論理レベルに対応する電源電圧が供給される電源端子と上記ＮＡＮＤ回路の出力端子との間に直列に接続された抵抗素子とキャパシタとで構成され、
上記第１のｐＭＯＳトランジスタのゲート端子が上記ＮＡＮＤ回路の出力端子に接続され、上記第２のｐＭＯＳトランジスタのゲート端子が上記パルス生成回路の抵抗素子とキャパシタとの接続中点に接続され、上記ｎＭＯＳトランジスタのゲート端子が上記電圧供給回路のダイオードと抵抗素子との接続中点に接続される請求項５に記載のレベル変換回路。
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