JP2014239300A - バススイッチ回路 - Google Patents

Abstract

【課題】出力信号を所定のレベルに近づけつつ、より高速に信号を伝送することが可能なバススイッチ回路を提供する。【解決手段】バススイッチ回路は、第１の入出力端子と第２の入出力端子との間に接続されたバススイッチ素子を備える。バススイッチ回路は、第２の入出力端子と第１の電圧線との間に接続された第１のスイッチ素子を備える。バススイッチ回路は、第２の入出力端子と第１の電圧線との間に接続され、第１のスイッチ素子よりも電流を流す駆動能力が小さい第２のスイッチ素子を備える。バススイッチ回路は、第１の入出力端子に印加される第１の電圧と第１の閾値とを比較した結果に基づいて、第１の制御信号および第２の制御信号を出力して、第１のスイッチ素子および第２のスイッチ素子を制御する信号生成回路を備える。【選択図】図１

Description

実施形態は、バススイッチ回路に関する。

ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やベースバンドＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に代表されるシステムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）の電源電圧は、使用プロセスや低消費電力化のため、低電圧化が進んでいる。

一方、従来から使用されてきているシステムやアナログ信号を処理するシステムの電源電圧は、従来システムとの互換性を維持する必要があること等により、低電圧化の進展が遅い。

この結果、電源電圧が異なる回路相互間で信号の伝達を行う場合、信号のレベル変換を行うバススイッチ回路が必要となる。

この従来のバススイッチ回路は、バススイッチ素子の出力側と電源配線との間に接続されたＭＯＳトランジスタを備える。このＭＯＳトランジスタを１ショットのパルス信号でオンすることにより、出力側の信号レベルを電源電圧に持ち上げる。ここで、高速に信号を伝達するためには、パルス信号のパルス幅を短くする必要がある。しかし、パルス信号のパルス幅を短くすると、負荷容量や配線インダクタンスの影響によるリンギングにより、 出力信号のレベルが所定のレベルよりも低下してしまう。

特開２０１１−１１９９７９ 特開２０１３−１２８３５

出力信号を所定のレベルに近づけつつ、より高速に信号を伝送することができるバススイッチ回路を提供する。

実施例に従ったバススイッチ回路は、第１の入出力端子と第２の入出力端子との間に接続されたバススイッチ素子を備える。バススイッチ回路は、前記第２の入出力端子と第１の電圧線との間に接続され、第１の制御信号により制御される第１のスイッチ素子を備える。バススイッチ回路は、前記第２の入出力端子と前記第１の電圧線との間に接続され、第２の制御信号により制御され、前記第１のスイッチ素子よりも電流を流す駆動能力が小さい第２のスイッチ素子を備える。バススイッチ回路は、前記第１の入出力端子に印加される第１の電圧と第１の閾値とを比較した結果に基づいて、前記第１の制御信号および前記第２の制御信号を出力して、前記第１のスイッチ素子および前記第２のスイッチ素子を制御する信号生成回路を備える。バススイッチ回路は、前記バススイッチ素子をオンする制御回路を備える。

図１は、第１の実施形態に係るバススイッチ回路１００の回路構成の一例を示す回路図である。 図２は、図１に示すバススイッチ回路１００の各信号の波形の一例を示す波形図である。 図３は、図１に示すバススイッチ回路１００の各信号の波形の他の例を示す波形図である。 図４は、図１に示すバススイッチ回路１００の各信号の波形のさらに他の例を示す波形図である。 図５は、図１に示すバススイッチ回路１００の各信号の波形のさらに他の例を示す波形図である。 図６は、図１に示すバススイッチ回路１００に信号を送受信するシステム１０１、１０２を含む構成の一例を示すブロック図である。 図７は、第２の実施形態に係るバススイッチ回路２００の構成の一例を示す回路図である。 図８は、図７に示すバススイッチ回路２００の各信号の波形の一例を示す波形図である。

以下、各実施例について図面に基づいて説明する。

第１の実施形態

図１は、第１の実施形態に係るバススイッチ回路１００の回路構成の一例を示す回路図である。

図１に示すように、バススイッチ回路１００は、制御端子ＴＯＥと、第１の入出力端子Ｔ１と、第２の入出力端子Ｔ２と、バススイッチ素子ＢＳと、第１のスイッチ素子ＳＷ１と、第２のスイッチ素子ＳＷ２と、第３のスイッチ素子ＳＷ３と、第４のスイッチ素子ＳＷ４と、パルス信号生成回路（信号生成回路）ＰＧと、制御回路ＣＯＮと、を備える。

第１の入出力端子Ｔ１は、例えば、第１の論理回路（図示せず）が接続される。この第１の論理回路から第１の入出力端子Ｔ１に信号Ｓ１が入力され、または、この第１の入出力端子Ｔ１から該第１の論理回路に信号Ｓ１が出力される。なお、図１の例では、第１の入出力端子Ｔ１に外部から信号Ｓ１が入力される場合を示している。

第２の入出力端子Ｔ２は、例えば、第２の論理回路（図示せず）が接続される。この第２の論理回路から第２の入出力端子Ｔ２に信号Ｓ２が入力され、または、この第２の入出力端子Ｔ２から該第２の論理回路に信号Ｓ２が出力される。なお、図１の例では、第２の入出力端子Ｔ２から信号Ｓ２が外部に出力される場合を示している。

制御端子ＴＯＥは、バススイッチ素子ＢＳの一端を制御するための制御信号ＳＣが入力される。

バススイッチ素子ＢＳは、第１の入出力端子Ｔ１と第２の入出力端子Ｔ２との間に接続されている。

このバススイッチ素子ＢＳは、例えば、図１に示すように、ドレインが第１の入出力端子Ｔ１に接続され、ソースが第２の入出力端子Ｔ２に接続され、ゲート電圧が制御回路ＣＯＮにより制御されるｎＭＯＳトランジスタである。

第１のスイッチ素子ＳＷ１は、第２の入出力端子Ｔ２と第１の電源電圧Ｖｃｃ１が印加される第１の電圧線Ｌ１との間に接続されている。この第１のスイッチ素子ＳＷ１は、第１の制御パルス信号（第１の制御信号）αにより、オンまたはオフに制御される。

なお、第１の電源電圧Ｖｃｃ１は、本実施形態では、接地電圧よりも高くなるように設定されている。

この第１のスイッチ素子ＳＷ１は、本実施形態では、例えば、図１に示すように、ｐＭＯＳトランジスタである。

第２のスイッチ素子ＳＷ２は、第２の入出力端子Ｔ２と第１の電圧線Ｌ１との間に接続されている。この第２のスイッチ素子ＳＷ２は、第２の制御パルス信号（第２の制御信号）βによりオンまたはオフに制御される。

また、この第２のスイッチ素子ＳＷ２は、第１のスイッチ素子ＳＷ１よりも電流を流す駆動能力が小さくなるように設定されている。

この第２のスイッチ素子ＳＷ２は、本実施形態では、例えば、図１に示すように、ｐＭＯＳトランジスタである。この場合、例えば、第２のスイッチ素子（ｐＭＯＳトランジスタ）ＳＷ２のサイズは、第１のスイッチ素子（ｐＭＯＳトランジスタ）ＳＷ１のサイズよりも、小さく設定される。

また、第３のスイッチ素子ＳＷ３は、第１の入出力端子Ｔ１と第２の電源電圧Ｖｃｃ２が印加される第２の電圧線Ｌ２との間に接続されている。この第３のスイッチ素子ＳＷ３は、第３の制御パルス信号（第３の制御信号）Ｘにより、オンまたはオフに制御される。

この第３のスイッチ素子ＳＷ３は、本実施形態では、例えば、図１に示すように、ｐＭＯＳトランジスタである。

なお、第１の電源電圧Ｖｃｃ１は、例えば、第２の電源電圧Ｖｃｃ２よりも高くなるように設定されている。しかし、第１の電源電圧Ｖｃｃ１は、第２の電源電圧Ｖｃｃ２と等しくなるように設定されていてもよい。

第４のスイッチ素子ＳＷ４は、第１の入出力端子Ｔ１と第２の電圧線Ｌ２との間に接続されている。この第４のスイッチ素子ＳＷ４は、第４の制御パルス信号（第４の制御信号）Ｙにより、オンまたはオフに制御される。

また、この第４のスイッチ素子ＳＷ４は、第３のスイッチ素子ＳＷ３よりも電流を流す駆動能力が小さくなるように設定されている。

この第４のスイッチ素子ＳＷ４は、本実施形態では、例えば、図１に示すように、ｐＭＯＳトランジスタである。この場合、例えば、第４のスイッチ素子（ｐＭＯＳトランジスタ）ＳＷ４のサイズは、第３のスイッチ素子（ｐＭＯＳトランジスタ）ＳＷ３のサイズよりも、小さく設定される。

パルス信号生成回路ＰＧは、第１の制御パルス信号αを生成して第１のスイッチ素子ＳＷ１に出力し、第２の制御パルス信号βを生成して第２のスイッチ素子ＳＷ２に出力し、第３の制御パルス信号Ｘを生成して第３のスイッチ素子ＳＷ３に出力し、第４の制御パルス信号Ｙを生成して第４のスイッチ素子ＳＷ４に出力する。

例えば、パルス信号生成回路ＰＧは、第１の入出力端子Ｔ１から第２の入出力端子Ｔ２に信号を伝達させる場合、第１の入出力端子Ｔ１に印加される第１の電圧（信号Ｓ１の電圧）と第１の閾値とを比較した結果に基づいて、第１の制御パルス信号αおよび第２の制御パルス信号βを生成する。そして、パルス信号生成回路ＰＧは、この生成した第１の制御パルス信号αおよび第２の制御パルス信号βを出力して、第１の制御パルス信号αにより第１のスイッチ素子ＳＷ１を制御するとともに第２の制御パルス信号βにより第２のスイッチ素子ＳＷ２を制御する。

一方、パルス信号生成回路ＰＧは、第２の入出力端子Ｔ２から第１の入出力端子Ｔ１に信号を伝達させる場合、第２の入出力端子Ｔ２に印加される第２の電圧（信号Ｓ２の電圧）と第２の閾値とを比較した結果に基づいて、第３の制御パルス信号Ｘおよび前記第４の制御パルス信号Ｙを生成する。そして、パルス信号生成回路ＰＧは、この生成した第３の制御パルス信号Ｘおよび第４の制御パルス信号Ｙを出力して、第３の制御パルス信号Ｘにより第３のスイッチ素子ＳＷ３を制御するとともに第４の制御パルス信号Ｙにより第４のスイッチ素子ＳＷ４を制御する。

なお、パルス信号生成回路ＰＧは、例えば、第１の制御パルス信号αと第３の制御パルス信号Ｘとを等価な信号にし、且つ、第２の制御パルス信号βと第４の制御パルス信号Ｙとを等価な信号にする。すなわち、第１のスイッチ素子ＳＷ１と第３のスイッチ素子ＳＷ３とが同様の動作をするように制御されるとともに、第２のスイッチ素子ＳＷ２と第４のスイッチ素子ＳＷ４とが同様の動作をするように制御される。

なお、既述の第１の閾値は、例えば、第１の電源電圧Ｖｃｃ１の２分の１に設定される。また、既述の第２の閾値は、例えば、第２の電源電圧Ｖｃｃ２の２分の１に設定される。

また、制御回路ＣＯＮは、制御端子ＴＯＥを介して入力された制御信号ＳＣに応じて、バススイッチ素子ＢＳを制御する。制御信号ＳＣは、第１の入出力端子Ｔ１と第２の入出力端子Ｔ２との間に信号Ｓ１（又は信号Ｓ２）を伝達させるか否かを規定する。

例えば、制御回路ＣＯＮは、制御信号ＳＣに応じて、第１の入出力端子Ｔ１と第２の入出力端子Ｔ２との間に信号Ｓ１（又は信号Ｓ２）を伝達させる場合には、バススイッチ素子ＢＳをオンする。

一方、制御回路ＣＯＮは、制御信号ＳＣに応じて、第１の入出力端子Ｔ１と第２の入出力端子Ｔ２との間で信号Ｓ１（又は信号Ｓ２）を伝達させない場合には、バススイッチ素子ＢＳをオフする。

ここで、以上のような構成を有するバススイッチ回路１００の動作の例について説明する。

図２は、図１に示すバススイッチ回路１００の各信号の波形の一例を示す波形図である。なお、この図２では、第１の入出力端子Ｔ１から第２の入出力端子Ｔ２に信号を伝送する場合について示している。

図２に示すように、時刻ｔ１以前において、第１の信号（第１の電圧）Ｓ１および第２の信号（第２の電圧）Ｓ２は、“Ｌｏｗ”レベル（接地電圧ＧＮＤ））である。

また、第１の制御パルス信号αおよび第２の制御パルス信号βは、“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）である。これにより、第１のスイッチ素子ＳＷ１および第２のスイッチ素子ＳＷ２をオフしている。

なお、制御回路ＣＯＮは、制御信号ＳＣに応じて、バススイッチ素子ＢＳをオンさせている。

すなわち、バススイッチ回路１００は、時刻ｔ１以前において、バススイッチ素子ＢＳをオンさせ、且つ第１のスイッチ素子ＳＷ１および第２のスイッチ素子ＳＷ２をオフさせた状態である。

そして、上記状態で、時刻ｔ１において、第１の入出力端子Ｔ１に入力される第１の信号（第１の電圧）Ｓ１が“Ｌｏｗ”レベル（接地電圧ＧＮＤ）から“Ｈｉｇｈ”レベル（第２の電源電圧Ｖｃｃ２）への遷移を開始する。

このとき、バススイッチ素子ＢＳはオンしているので、第１の信号（第１の電圧）Ｓ１の変化により、第２の入出力端子Ｔ２の第２の信号Ｓ２が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）に遷移し始める。

すなわち、この時刻ｔ１から時刻ｔ２までの間は、第１の入出力端子Ｔ１から入力信号がそのまま伝達される。

その後、パルス信号生成回路ＰＧは、第１の信号（第１の電圧）Ｓ１が第１の閾値を超えると、第１の制御パルス信号αおよび第２の制御パルス信号βを“Ｌｏｗ”レベル（接地電圧）にすることにより、第１のスイッチ素子ＳＷ１および第２のスイッチ素子ＳＷ２を同時にオンする（時刻ｔ２）。

これにより、第２の入出力端子Ｔ２の第２の信号（第２の電圧）Ｓ２が第１の電源電圧Ｖｃｃ１まで持ち上げられ、第２の入出力端子Ｔ２から“Ｈｉｇｈ”レベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。

その後、パルス信号生成回路ＰＧは、第１の制御パルス信号αを“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）にすることにより、第１のスイッチ素子ＳＷ１をオフする（時刻ｔ３）。

なお、図２の例では、パルス信号生成回路ＰＧは、第１の信号Ｓ１が“Ｈｉｇｈ”レベル（第２の電源電圧Ｖｃｃ２）への遷移が完了した後に、第１の制御パルス信号αを“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）にしている。

このように、第１の信号Ｓ１が所望のレベルに遷移した後、駆動能力が大きい第１のスイッチ素子ＳＷ１がオフする。このため、第１の信号Ｓ１を出力するドライバ回路の駆動能力が第２のスイッチ素子ＳＷ２の駆動能力より大きく設定されていれば、第１の入出力端子Ｔ１に対する次の信号の入力が可能な状態になる。すなわち、バススイッチ回路１００における信号の高速伝送が可能となる。

さらに、駆動能力が低い第２のスイッチ素子ＳＷ２はオンしたままである。このため、第２の入出力端子Ｔ２に接続された負荷容量（図示せず）や配線インダクタンスの影響によるリンギングにより、第２の入出力端子Ｔ２の第２の信号（第２の電圧）Ｓ２のレベルが低下するのを抑制することができる。

その後、パルス信号生成回路ＰＧは、第２の制御パルス信号βを“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）にすることにより、第２のスイッチ素子ＳＷ２をオフする（時刻ｔ４）。

なお、図２の例では、パルス信号生成回路ＰＧは、第２の信号Ｓ２が“Ｈｉｇｈ”レベル（第２の電源電圧Ｖｃｃ２）への遷移が完了した後に、第２の制御パルス信号βを“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）にしている。

このように、バススイッチ素子ＢＳをオンさせ、且つ第１のスイッチ素子ＳＷ１および第２のスイッチ素子ＳＷ２をオフさせた状態において、パルス信号生成回路ＰＧは、第１の信号Ｓ１（第１の電圧）が第１の閾値を超えた場合に、第１のスイッチ素子ＳＷ１を第１の期間（時刻ｔ２〜ｔ３）だけオンするとともに、第１の期間の開始以後（図２の例では、時刻ｔ２）に第２のスイッチ素子ＳＷ２をオンし、第１の期間の終了後（図２の例では、時刻ｔ４）に第２のスイッチ素子ＳＷ２をオフする。

このようなバススイッチ回路１００の動作により、出力信号を所定のレベルに近づけつつ、より高速に信号を伝送することができる。

次に、図３は、図１に示すバススイッチ回路１００の各信号の波形の他の例を示す波形図である。なお、この図３では、第１の入出力端子Ｔ１から第２の入出力端子Ｔ２に信号を伝送する場合について示している。

図３に示すように、時刻ｔ１以前の状態は、既述の図２と同様である。すなわち、バススイッチ回路１００は、時刻ｔ１以前において、バススイッチ素子ＢＳをオンさせ、且つ第１のスイッチ素子ＳＷ１および第２のスイッチ素子ＳＷ２をオフさせた状態である。

そして、上記状態で、時刻ｔ１において、第１の入出力端子Ｔ１に入力される第１の信号（第１の電圧）Ｓ１が“Ｌｏｗ”レベル（接地電圧ＧＮＤ）から“Ｈｉｇｈ”レベル（第２の電源電圧Ｖｃｃ２）への遷移を開始する。

このとき、バススイッチ素子ＢＳはオンしているので、第１の信号（第１の電圧）Ｓ１の変化により、第２の入出力端子Ｔ２の第２の信号Ｓ２が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）に遷移し始める。

すなわち、この時刻ｔ１から時刻ｔ２までの間は、第１の入出力端子Ｔ１から入力信号がそのまま伝達される。

その後、パルス信号生成回路ＰＧは、第１の信号（第１の電圧）Ｓ１が第１の閾値を超えると、第１の制御パルス信号αを“Ｌｏｗ”レベル（接地電圧）にすることにより、駆動能力が大きい第１のスイッチ素子ＳＷ１をオンする（時刻ｔ２）。

これにより、第２の入出力端子Ｔ２の第２の信号（第２の電圧）Ｓ２が第１の電源電圧Ｖｃｃ１まで持ち上げられ、第２の入出力端子Ｔ２から“Ｈｉｇｈ”レベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。

その後、パルス信号生成回路ＰＧは、第１の制御パルス信号αを“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）にし且つ第２の制御パルス信号βを“Ｌｏｗ”レベル（接地電圧ＧＮＤ）にすることにより、第１のスイッチ素子ＳＷ１をオフすると同時に第２のスイッチ素子ＳＷ２をオンする（時刻ｔ３）。

なお、図３の例では、パルス信号生成回路ＰＧは、第１の信号Ｓ１が“Ｈｉｇｈ”レベル（第２の電源電圧Ｖｃｃ２）への遷移が完了した後に、第１の制御パルス信号αを“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）にしている。

さらに、駆動能力が低い第２のスイッチ素子ＳＷ２がオンする。このため、第２の入出力端子Ｔ２に接続された負荷容量（図示せず）や配線インダクタンスの影響によるリンギングにより、第２の入出力端子Ｔ２の第２の信号（第２の電圧）Ｓ２のレベルが低下するのを抑制することができる。

このように、第１の信号Ｓ１が所望のレベルに遷移した後、駆動能力が大きい第１のスイッチ素子ＳＷ１がオフする。このため、第１の信号Ｓ１を出力するドライバ回路の駆動能力が第２のスイッチ素子ＳＷ２の駆動能力より大きく設定されていれば、第１の入出力端子Ｔ１に対する次の信号の入力が可能な状態になる。すなわち、バススイッチ回路１００における信号の高速伝送が可能となる。

その後、パルス信号生成回路ＰＧは、第２の制御パルス信号βを“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）にすることにより、第２のスイッチ素子ＳＷ２をオフする（時刻ｔ４）。

なお、図３の例では、パルス信号生成回路ＰＧは、第２の信号Ｓ２が“Ｈｉｇｈ”レベル（第２の電源電圧Ｖｃｃ２）への遷移が完了した後に、第２の制御パルス信号βを“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）にしている。

このように、バススイッチ素子ＢＳをオンさせ、且つ第１のスイッチ素子ＳＷ１および第２のスイッチ素子ＳＷ２をオフさせた状態において、パルス信号生成回路ＰＧは、第１の信号Ｓ１（第１の電圧）が第１の閾値を超えた場合に、第１のスイッチ素子ＳＷ１を第１の期間（時刻ｔ２〜ｔ３）だけオンするとともに、第１の期間の開始以後（図３の例では、時刻ｔ３）に第２のスイッチ素子ＳＷ２をオンし、第１の期間の終了後（図３の例では、時刻ｔ４）に第２のスイッチ素子ＳＷ２をオフする。

このようなバススイッチ回路１００の動作により、出力信号を所定のレベルに近づけつつ、より高速に信号を伝送することができる。

また、図４は、図１に示すバススイッチ回路１００の各信号の波形のさらに他の例を示す波形図である。なお、この図４では、第１の入出力端子Ｔ１から第２の入出力端子Ｔ２に信号を伝送する場合について示している。

図４に示すように、時刻ｔ１以前の状態は、既述の図２と同様である。すなわち、バススイッチ回路１００は、時刻ｔ１以前において、バススイッチ素子ＢＳをオンさせ、且つ第１のスイッチ素子ＳＷ１および第２のスイッチ素子ＳＷ２をオフさせた状態である。

そして、上記状態で、時刻ｔ１において、第１の入出力端子Ｔ１に入力される第１の信号（第１の電圧）Ｓ１が“Ｌｏｗ”レベル（接地電圧ＧＮＤ）から“Ｈｉｇｈ”レベル（第２の電源電圧Ｖｃｃ２）への遷移を開始する。

このとき、バススイッチ素子ＢＳはオンしているので、第１の信号（第１の電圧）Ｓ１の変化により、第２の入出力端子Ｔ２の第２の信号Ｓ２が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）に遷移し始める。

すなわち、この時刻ｔ１から時刻ｔ２までの間は、第１の入出力端子Ｔ１から入力信号がそのまま伝達される。

その後、パルス信号生成回路ＰＧは、第１の信号（第１の電圧）Ｓ１が第１の閾値を超えると、第１の制御パルス信号αを“Ｌｏｗ”レベル（接地電圧）にすることにより、駆動能力が大きい第１のスイッチ素子ＳＷ１をオンする（時刻ｔ２）。

これにより、第２の入出力端子Ｔ２の第２の信号（第２の電圧）Ｓ２が第１の電源電圧Ｖｃｃ１まで持ち上げられ、第２の入出力端子Ｔ２から“Ｈｉｇｈ”レベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。

その後、パルス信号生成回路ＰＧは、第２の制御パルス信号βを“Ｌｏｗ”レベル（接地電圧ＧＮＤ）にすることにより、第２のスイッチ素子ＳＷ２をオンする（時刻ｔ２ａ）。

その後、パルス信号生成回路ＰＧは、第１の制御パルス信号αを“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）にすることにより、第１のスイッチ素子ＳＷ１をオフする（時刻ｔ３）。

なお、図４の例では、パルス信号生成回路ＰＧは、第１の信号Ｓ１が“Ｈｉｇｈ”レベル（第２の電源電圧Ｖｃｃ２）への遷移が完了した後に、第１の制御パルス信号αを“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）にしている。

さらに、駆動能力が低い第２のスイッチ素子ＳＷ２がオンしている。このため、第２の入出力端子Ｔ２に接続された負荷容量（図示せず）や配線インダクタンスの影響によるリンギングにより、第２の入出力端子Ｔ２の第２の信号（第２の電圧）Ｓ２のレベルが低下するのを抑制することができる。

このように、第１の信号Ｓ１が所望のレベルに遷移した後、駆動能力が大きい第１のスイッチ素子ＳＷ１がオフする。このため、第１の信号Ｓ１を出力するドライバ回路の駆動能力が第２のスイッチ素子ＳＷ２の駆動能力より大きく設定されていれば、第１の入出力端子Ｔ１に対する次の信号の入力が可能な状態になる。すなわち、バススイッチ回路１００における信号の高速伝送が可能となる。

その後、パルス信号生成回路ＰＧは、第２の制御パルス信号βを“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）にすることにより、第２のスイッチ素子ＳＷ２をオフする（時刻ｔ４）。

なお、図４の例では、パルス信号生成回路ＰＧは、第２の信号Ｓ２が“Ｈｉｇｈ”レベル（第２の電源電圧Ｖｃｃ２）への遷移が完了した後に、第２の制御パルス信号βを“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）にしている。

このように、バススイッチ素子ＢＳをオンさせ、且つ第１のスイッチ素子ＳＷ１および第２のスイッチ素子ＳＷ２をオフさせた状態において、パルス信号生成回路ＰＧは、第１の信号Ｓ１（第１の電圧）が第１の閾値を超えた場合に、第１のスイッチ素子ＳＷ１を第１の期間（時刻ｔ２〜ｔ３）だけオンするとともに、第１の期間の開始以後（図４の例では、時刻ｔ２ａ）に第２のスイッチ素子ＳＷ２をオンし、第１の期間の終了後（図４の例では、時刻ｔ４）に第２のスイッチ素子ＳＷ２をオフする。

このようなバススイッチ回路１００の動作により、出力信号を所定のレベルに近づけを低減しつつ、より高速に信号を伝送することができる。

また、図５は、図１に示すバススイッチ回路１００の各信号の波形のさらに他の例を示す波形図である。なお、この図５では、第１の入出力端子Ｔ１から第２の入出力端子Ｔ２に信号を伝送する場合について示している。

図５に示すように、時刻ｔ１以前の状態は、既述の図２と同様である。すなわち、バススイッチ回路１００は、時刻ｔ１以前において、バススイッチ素子ＢＳをオンさせ、且つ第１のスイッチ素子ＳＷ１および第２のスイッチ素子ＳＷ２をオフさせた状態である。

そして、上記状態で、時刻ｔ１において、第１の入出力端子Ｔ１に入力される第１の信号（第１の電圧）Ｓ１が“Ｌｏｗ”レベル（接地電圧ＧＮＤ）から“Ｈｉｇｈ”レベル（第２の電源電圧Ｖｃｃ２）への遷移を開始する。

このとき、バススイッチ素子ＢＳはオンしているので、第１の信号（第１の電圧）Ｓ１の変化により、第２の入出力端子Ｔ２の第２の信号Ｓ２が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）に遷移し始める。

すなわち、この時刻ｔ１から時刻ｔ２までの間は、第１の入出力端子Ｔ１から入力信号がそのまま伝達される。

その後、パルス信号生成回路ＰＧは、第１の信号（第１の電圧）Ｓ１が第１の閾値を超えると、第１の制御パルス信号αを“Ｌｏｗ”レベル（接地電圧）にすることにより、駆動能力が大きい第１のスイッチ素子ＳＷ１をオンする（時刻ｔ２）。

これにより、第２の入出力端子Ｔ２の第２の信号（第２の電圧）Ｓ２が第１の電源電圧Ｖｃｃ１まで持ち上げられ、第２の入出力端子Ｔ２から“Ｈｉｇｈ”レベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。

その後、パルス信号生成回路ＰＧは、第１の制御パルス信号αを“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）にすることにより、第１のスイッチ素子ＳＷ１をオフする（時刻ｔ３）。

なお、図５の例では、パルス信号生成回路ＰＧは、第１の信号Ｓ１が“Ｈｉｇｈ”レベル（第２の電源電圧Ｖｃｃ２）への遷移が完了した後に、第１の制御パルス信号αを“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）にしている。

その後、パルス信号生成回路ＰＧは、第２の制御パルス信号βを“Ｌｏｗ”レベル（接地電圧ＧＮＤ）にすることにより、第２のスイッチ素子ＳＷ２をオンする（時刻ｔ３ａ）。

このように、駆動能力が大きい第１のスイッチ素子ＳＷ１をオフした後、駆動能力が低い第２のスイッチ素子ＳＷ２をオンする。このため、第２の入出力端子Ｔ２に接続された負荷容量（図示せず）や配線インダクタンスの影響によるリンギングにより、第２の入出力端子Ｔ２の第２の信号（第２の電圧）Ｓ２のレベルが低下するのを抑制することができる。

その後、パルス信号生成回路ＰＧは、第２の制御パルス信号βを“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）にすることにより、第２のスイッチ素子ＳＷ２をオフする（時刻ｔ４）。

なお、図５の例では、パルス信号生成回路ＰＧは、第２の信号Ｓ２が“Ｈｉｇｈ”レベル（第２の電源電圧Ｖｃｃ２）への遷移が完了した後に、第２の制御パルス信号βを“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）にしている。

このように、バススイッチ素子ＢＳをオンさせ、且つ第１のスイッチ素子ＳＷ１および第２のスイッチ素子ＳＷ２をオフさせた状態において、パルス信号生成回路ＰＧは、第１の信号Ｓ１（第１の電圧）が第１の閾値を超えた場合に、第１のスイッチ素子ＳＷ１を第１の期間（時刻ｔ２〜ｔ３）だけオンするとともに、第１の期間の開始以後（図５の例では、時刻ｔ３ａ）に第２のスイッチ素子ＳＷ２をオンし、第１の期間の終了後（図５の例では、時刻ｔ４）に第２のスイッチ素子ＳＷ２をオフする。

特に、第１の信号Ｓ１が所望のレベルに遷移した後、駆動能力が大きい第１のスイッチ素子ＳＷ１がオフする。このため、第１の信号Ｓ１を出力するドライバ回路の駆動能力が第２のスイッチ素子ＳＷ２の駆動能力より大きく設定されていれば、第１の入出力端子Ｔ１に対する次の信号の入力が可能な状態になる。すなわち、バススイッチ回路１００における信号の高速伝送が可能となる。

このようなバススイッチ回路１００の動作により、出力信号を所定のレベルに近づけつつ、より高速に信号を伝送することができる。

なお、既述のように、図２から図５の例では、第１の入出力端子Ｔ１から第２の入出力端子Ｔ２に信号を伝送する場合における、第１、第２のスイッチ素子ＳＷ１、ＳＷ２の制御に注目して説明した。そして、第２の入出力端子Ｔ２から第１の入出力端子Ｔ１に信号を伝送する場合は、第３のスイッチ素子ＳＷ３が第１のスイッチ素子ＳＷ１と同様に制御され、第４のスイッチ素子ＳＷ４が第２のスイッチ素子ＳＷ２と同様に制御される。

ここで、図６は、図１に示すバススイッチ回路１００に信号を送受信するシステム１０１、１０２を含む構成の一例を示すブロック図である。

図６に示すように、システム１０１は、バススイッチ回路１００との間で第１の信号Ｓ１を送受信する。

このシステム１０１は、信号をバススイッチ回路１００の第１の入出力端子Ｔ１に出力するドライバ回路ＤＡと、バススイッチ回路１００の第１の入出力端子Ｔ１から出力された信号を受信するレシーバ回路ＲＡと、を備える。これらのドライバ回路ＤＡ及びレシーバ回路ＲＡは、第１の入出力端子Ｔ１に接続される既述の論理回路に含まれる。

そして、バススイッチ回路１００の第２のスイッチ素子ＳＷ２の駆動能力は、ドライバ回路ＤＡの駆動能力より大きくなるように設定される。

例えば、図２に示すように、第１の信号Ｓ１が所望のレベルに遷移した後、ドライバ回路ＤＡよりも駆動能力が大きい第１のスイッチ素子ＳＷ１がオフする。そして、上述のように、第１の信号Ｓ１を出力するドライバ回路ＤＡの駆動能力が第２のスイッチ素子ＳＷ２の駆動能力より大きく設定されているので、ドライバ回路ＤＡが第１の信号Ｓ１を反転させることができる状態になる。すなわち、ドライバ回路ＤＡから第１の入出力端子Ｔ１に対する次の信号の入力が可能な状態になる。

従って、既述のように、第１の入出力端子Ｔ１から第２の入出力端子Ｔ２への信号の高速伝送が可能となる。

また、図６に示すように、システム１０２は、バススイッチ回路１００との間で信号を送受信する。

このシステム１０２は、信号をバススイッチ回路１００の第２の入出力端子Ｔ２に出力するドライバ回路ＤＢと、バススイッチ回路１００の第２の入出力端子Ｔ２から出力された信号を受信するレシーバ回路ＲＢと、を備える。これらのドライバ回路ＤＢ及びレシーバ回路ＲＢは、第２の入出力端子Ｔ２に接続される既述の論理回路に含まれる。

そして、バススイッチ回路１００の第４のスイッチ素子ＳＷ４の駆動能力は、ドライバ回路ＤＢの駆動能力より大きくなるように設定される。

このように設定することにより、第２の入出力端子Ｔ２から第１の入出力端子Ｔ１への信号の高速伝送も可能となる。

以上のように、第１の実施形態に係るバススイッチ回路によれば、出力信号を所定のレベルに近づけつつ、より高速に信号を伝送することができる。

第２の実施形態

既述の第１の実施形態では、第１ないし第４のスイッチ素子がｐＭＯＳトランジスタである場合のバススイッチ回路の構成例について説明した。この構成では、信号の立ち上がりが高速化される。

一方、この第２の実施形態では、第１ないし第４のスイッチ素子がｎＭＯＳトランジスタである場合のバススイッチ回路の構成例について説明する。この構成では、信号の立ち下がりが高速化される。

図７は、第２の実施形態に係るバススイッチ回路２００の構成の一例を示す回路図である。なお、図７において、図１の符号と同じ符号は、第１の実施形態と同様の構成を示す。

図７に示すように、バススイッチ回路２００は、制御端子ＴＯＥと、第１の入出力端子Ｔ１と、第２の入出力端子Ｔ２と、バススイッチ素子ＢＳと、第１のスイッチ素子ＳＷ１ｂと、第２のスイッチ素子ＳＷ２ｂと、第３のスイッチ素子ＳＷ３ｂと、第４のスイッチ素子ＳＷ４ｂと、パルス信号生成回路ＰＧと、制御回路ＣＯＮと、を備える。

第１のスイッチ素子ＳＷ１ｂは、第２の入出力端子Ｔ２と第１の電源電圧（ここでは接地電圧）が印加される第１の電圧線Ｌ１ｂとの間に接続されている。この第１のスイッチ素子ＳＷ１は、第１の制御パルス信号αにより、オンまたはオフに制御される。

この第１のスイッチ素子ＳＷ１ｂは、本実施形態では、例えば、図７に示すように、ｎＭＯＳトランジスタである。

第２のスイッチ素子ＳＷ２ｂは、第２の入出力端子Ｔ２と第１の電圧線Ｌ１ｂとの間に接続されている。この第２のスイッチ素子ＳＷ２ｂは、第２の制御パルス信号βｂによりオンまたはオフに制御される。

また、この第２のスイッチ素子ＳＷ２ｂは、第１のスイッチ素子ＳＷ１ｂよりも電流を流す駆動能力が小さくなるように設定されている。

この第２のスイッチ素子ＳＷ２ｂは、本実施形態では、例えば、図７に示すように、ｎＭＯＳトランジスタである。この場合、例えば、第２のスイッチ素子（ｎＭＯＳトランジスタ）ＳＷ２ｂのサイズは、第１のスイッチ素子（ｎＭＯＳトランジスタ）ＳＷ１ｂのサイズよりも、小さく設定される。

また、第３のスイッチ素子ＳＷ３ｂは、第１の入出力端子Ｔ１と第２の電源電圧（ここでは接地電圧）が印加される第２の電圧線Ｌ２ｂとの間に接続されている。この第３のスイッチ素子ＳＷ３ｂは、第３の制御パルス信号Ｘｂにより、オンまたはオフに制御される。

この第３のスイッチ素子ＳＷ３ｂは、本実施形態では、例えば、図７に示すように、ｎＭＯＳトランジスタである。

なお、上述のように、本実施形態では、第１の電源電圧は、第２の電源電圧と等しくなるように設定されている。

第４のスイッチ素子ＳＷ４ｂは、第１の入出力端子Ｔ１と第２の電圧線Ｌ２ｂとの間に接続されている。この第４のスイッチ素子ＳＷ４ｂは、第４の制御パルス信号Ｙｂにより、オンまたはオフに制御される。

また、この第４のスイッチ素子ＳＷ４ｂは、第３のスイッチ素子ＳＷ３ｂよりも電流を流す駆動能力が小さくなるように設定されている。

この第４のスイッチ素子ＳＷ４ｂは、本実施形態では、例えば、図７に示すように、ｎＭＯＳトランジスタである。この場合、例えば、第４のスイッチ素子（ｎＭＯＳトランジスタ）ＳＷ４ｂのサイズは、第３のスイッチ素子（ｎＭＯＳトランジスタ）ＳＷ３ｂのサイズよりも、小さく設定される。

また、パルス信号生成回路ＰＧは、第１の制御パルス信号αｂを生成して第１のスイッチ素子ＳＷ１ｂに出力し、第２の制御パルス信号βｂを生成して第２のスイッチ素子ＳＷ２ｂに出力し、第３の制御パルス信号Ｘｂを生成して第３のスイッチ素子ＳＷ３ｂに出力し、第４の制御パルス信号Ｙｂを生成して第４のスイッチ素子ＳＷ４ｂに出力する。

例えば、パルス信号生成回路ＰＧは、第１の入出力端子Ｔ１から第２の入出力端子Ｔ２に信号を伝達させる場合、第１の入出力端子Ｔ１に印加される第１の電圧（信号Ｓ１の電圧）と第１の閾値とを比較した結果に基づいて、第１の制御パルス信号αｂおよび第２の制御パルス信号βｂを生成する。そして、パルス信号生成回路ＰＧは、この生成した第１の制御パルス信号αｂおよび第２の制御パルス信号βｂを出力して、第１の制御パルス信号αｂにより第１のスイッチ素子ＳＷ１ｂを制御するとともに第２の制御パルス信号βｂにより第２のスイッチ素子ＳＷ２ｂを制御する。

一方、パルス信号生成回路ＰＧは、第２の入出力端子Ｔ２から第１の入出力端子Ｔ１に信号を伝達させる場合、第２の入出力端子Ｔ２に印加される第２の電圧（信号Ｓ２の電圧）と第２の閾値とを比較した結果に基づいて、第３の制御パルス信号Ｘｂおよび前記第４の制御パルス信号Ｙｂを生成する。そして、パルス信号生成回路ＰＧは、この生成した第３の制御パルス信号Ｘｂおよび第４の制御パルス信号Ｙｂを出力して、第３の制御パルス信号Ｘｂにより第３のスイッチ素子ＳＷ３ｂを制御するとともに第４の制御パルス信号Ｙｂにより第４のスイッチ素子ＳＷ４ｂを制御する。

この第２の実施形態に係るバススイッチ回路２００のその他の構成は、第１の実施形態と同様である。

ここで、以上のような構成を有するバススイッチ回路２００の動作の一例について説明する。

図８は、図７に示すバススイッチ回路２００の各信号の波形の一例を示す波形図である。なお、この図８では、第１の入出力端子Ｔ１から第２の入出力端子Ｔ２に信号を伝送する場合について示している。

図８に示すように、時刻ｔ１以前において、第１の信号（第１の電圧）Ｓ１および第２の信号（第２の電圧）Ｓ２は、“Ｌｏｗ”レベル（接地電圧ＧＮＤ））である。

また、第１の制御パルス信号αｂおよび第２の制御パルス信号βｂは、“Ｌｏｗ”レベル（接地電圧ＧＮＤ）である。これにより、第１のスイッチ素子ＳＷ１ｂおよび第２のスイッチ素子ＳＷ２ｂをオフしている。

なお、制御回路ＣＯＮは、制御信号ＳＣに応じて、バススイッチ素子ＢＳをオンさせている。

すなわち、バススイッチ回路１００は、時刻ｔ１以前において、バススイッチ素子ＢＳをオンさせ、且つ第１のスイッチ素子ＳＷ１ｂおよび第２のスイッチ素子ＳＷ２ｂをオフさせた状態である。

そして、上記状態で、時刻ｔ１において、第１の入出力端子Ｔ１に入力される第１の信号（第１の電圧）Ｓ１が“Ｈｉｇｈ”レベル（第２の電源電圧Ｖｃｃ２）から“Ｌｏｗ”レベル（接地電圧ＧＮＤ）への遷移を開始する。

このとき、バススイッチ素子ＢＳはオンしているので、第１の信号（第１の電圧）Ｓ１の変化により、第２の入出力端子Ｔ２の第２の信号Ｓ２が“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）から“Ｌｏｗ”レベル（接地電圧ＧＮＤ）に遷移し始める。

すなわち、この時刻ｔ１から時刻ｔ２までの間は、第１の入出力端子Ｔ１から入力信号がそのまま伝達される。

その後、パルス信号生成回路ＰＧは、第１の信号（第１の電圧）Ｓ１が第１の閾値を下回ると、第１の制御パルス信号αｂおよび第２の制御パルス信号βｂを“Ｈｉｇｈ”レベル（第１の電源電圧Ｖｃｃ１）にすることにより、第１のスイッチ素子ＳＷ１および第２のスイッチ素子ＳＷ２を同時にオンする（時刻ｔ２）。

これにより、第２の入出力端子Ｔ２の第２の信号（第２の電圧）Ｓ２が接地電圧ＧＮＤまで押し下げられ、第２の入出力端子Ｔ２から“Ｌｏｗ”レベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。

その後、パルス信号生成回路ＰＧは、第１の制御パルス信号αｂを“Ｌｏｗ”レベル（接地電圧ＧＮＤ）にすることにより、第１のスイッチ素子ＳＷ１をオフする（時刻ｔ３）。

なお、図８の例では、パルス信号生成回路ＰＧは、第１の信号Ｓ１が“Ｌｏｗ”レベル（接地電圧ＧＮＤ）への遷移が完了した後に、第１の制御パルス信号αｂを“Ｌｏｗ”レベル（接地電圧ＧＮＤ）にしている。

さらに、駆動能力が低い第２のスイッチ素子ＳＷ１はオンしたままである。このため、第２の入出力端子Ｔ２に接続された負荷容量（図示せず）や配線インダクタンスの影響によるリンギングにより、第２の入出力端子Ｔ２の第２の信号（第２の電圧）Ｓ２のレベルが変化するのを抑制することができる。

このように、第１の信号Ｓ１が所望のレベルに遷移した後、駆動能力が大きい第１のスイッチ素子ＳＷ１がオフする。このため、第１の信号Ｓ１を出力するドライバ回路の駆動能力が第２のスイッチ素子ＳＷ２の駆動能力より大きく設定されていれば、第１の入出力端子Ｔ１に対する次の信号の入力が可能な状態になる。すなわち、バススイッチ回路２００における信号の高速伝送が可能となる。

その後、パルス信号生成回路ＰＧは、第２の制御パルス信号βｂを“Ｌｏｗ”レベル（接地電圧ＧＮＤ）にすることにより、第２のスイッチ素子ＳＷ２をオフする（時刻ｔ４）。

なお、図８の例では、パルス信号生成回路ＰＧは、第２の信号Ｓ２が““Ｌｏｗ”レベル（接地電圧ＧＮＤ）への遷移が完了した後に、第２の制御パルス信号βｂを“Ｌｏｗ”レベル（接地電圧ＧＮＤ）にしている。

このように、バススイッチ素子ＢＳをオンさせ、且つ第１のスイッチ素子ＳＷ１および第２のスイッチ素子ＳＷ２をオフさせた状態において、パルス信号生成回路ＰＧは、第１の信号Ｓ１（第１の電圧）が第１の閾値を下回った場合に、第１のスイッチ素子ＳＷ１を第１の期間（時刻ｔ２〜ｔ３）だけオンするとともに、第１の期間の開始以後（図８の例では、時刻ｔ２）に第２のスイッチ素子ＳＷ２をオンし、第１の期間の終了後（図８の例では、時刻ｔ４）に第２のスイッチ素子ＳＷ２をオフする。

このようなバススイッチ回路２００の動作により、出力信号を所定のレベルに近づけつつ、より高速に信号を伝送することができる。

以上のように、この第２の実施形態に係るバススイッチ回路によれば、第１の実施形態と同様に、出力信号を所定のレベルに近づけつつ、より高速に信号を伝送することができる。

なお、第１の実施形態に係るバススイッチ回路の構成と第２の実施形態に係るバススイッチ回路の構成とを組み合わせてもよい。この構成により、信号の立ち上がりと立ち下がりとが高速化される。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１００、２００ バススイッチ回路
ＴＯＥ 制御端子
Ｔ１ 第１の入出力端子
Ｔ２ 第２の入出力端子
ＢＳ バススイッチ素子
ＳＷ１ 第１のスイッチ素子
ＳＷ２ 第２のスイッチ素子
ＳＷ３ 第３のスイッチ素子
ＳＷ４ 第４のスイッチ素子
ＰＧ パルス信号生成回路
ＣＯＮ 制御回路

Claims (7)

1. 第１の入出力端子と第２の入出力端子との間に接続されたバススイッチ素子と、
   前記第２の入出力端子と第１の電圧線との間に接続され、第１の制御信号により制御される第１のスイッチ素子と、
   前記第２の入出力端子と前記第１の電圧線との間に接続され、第２の制御信号により制御され、前記第１のスイッチ素子よりも電流を流す駆動能力が小さい第２のスイッチ素子と、
   前記第１の入出力端子に印加される第１の電圧と第１の閾値とを比較した結果に基づいて、前記第１の制御信号および前記第２の制御信号を出力して、前記第１のスイッチ素子および前記第２のスイッチ素子を制御する信号生成回路と、
   前記バススイッチ素子をオンする制御回路と、を備えることを特徴とするバススイッチ回路。
2. 前記バススイッチ素子をオンさせ、且つ前記第１のスイッチ素子および前記第２のスイッチ素子をオフさせた状態において、
   前記信号生成回路は、
   前記第１の電圧が前記第１の閾値を超えた若しくは下回った場合に、前記第１のスイッチ素子を第１の期間だけオンするとともに、前記第１の期間の開始以後に前記第２のスイッチ素子をオンし、前記第１の期間の終了後に前記第２のスイッチ素子をオフすることを特徴とする請求項１に記載のバススイッチ回路。
3. 前記バススイッチ素子をオンさせ、且つ前記第１のスイッチ素子および前記第２のスイッチ素子をオフさせた状態において、
   前記信号生成回路は、
   前記第１の電圧が前記第１の閾値を超えると、前記第１のスイッチ素子および前記第２のスイッチ素子を同時にオンし、その後、前記第１のスイッチ素子をオフし、その後、前記第２のスイッチ素子をオフすることを特徴とする請求項１に記載のバススイッチ回路。
4. 前記バススイッチ素子をオンさせ、且つ前記第１のスイッチ素子および前記第２のスイッチ素子をオフさせた状態において、
   前記信号生成回路は、
   前記第１の電圧が前記第１の閾値を超えると、前記第１のスイッチ素子をオンし、その後、前記第１のスイッチ素子をオフすると同時に前記第２のスイッチ素子をオンし、その後、前記第２のスイッチ素子をオフすることを特徴とする請求項１に記載のバススイッチ回路。
5. 前記バススイッチ素子をオンさせ、且つ前記第１のスイッチ素子および前記第２のスイッチ素子をオフさせた状態において、
   前記信号生成回路は、
   前記第１の電圧が前記第１の閾値を超えると、前記第１のスイッチ素子をオンし、その後、前記第２のスイッチ素子をオンし、その後、前記第１のスイッチ素子をオフし、その後、前記第２のスイッチ素子をオフすることを特徴とする請求項１に記載のバススイッチ回路。
6. 前記バススイッチ素子をオンさせ、且つ前記第１のスイッチ素子および前記第２のスイッチ素子をオフさせた状態において、
   前記信号生成回路は、
   前記第１の電圧が前記第１の閾値を超えると、前記第１のスイッチ素子をオンし、その後、前記第１のスイッチ素子をオフし、その後、前記第２のスイッチ素子をオンし、その後、前記第２のスイッチ素子をオフすることを特徴とする請求項１に記載のバススイッチ回路。
7. 前記第２のスイッチ素子の前記駆動能力は、前記ドライバ回路の前記駆動能力より大きいことを特徴とする請求項１に記載のバススイッチ回路。

Images