CN109240860B - 一种上升沿加速电路及安装有该加速电路的总线电路 - Google Patents

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Abstract

本发明公开了一种上升沿加速电路及安装有该加速电路的总线电路，涉及模拟集成电路领域，上升沿加速电路包括上升沿检测电路和开关电路，上升沿检测电路用于检测总线的上升沿状态；所述开关电路包括一供电电源和开关，所述供电电源和总线通过所述开关相连接，且所述开关与上升沿检测电路相连，所述上升沿检测电路根据检测到的总线的上升沿状态控制所述开关打开或闭合。本发明提供的上升沿加速电路，加快上升沿，降低过大的寄生电容对总线信号质量的影响。

Description

一种上升沿加速电路及安装有该加速电路的总线电路
技术领域
本发明涉及模拟集成电路设计领域，具体涉及一种上升沿加速电路及安装有该加速电路的总线电路。
背景技术
串行接口技术包括两线串行接口和三线串行接口，其中，两线串行接口技术广泛存在于各种通讯电子设计仪表和设备中，最常见的两线串行接口技术有如I2C，SMBUS，SPI等。
参见图1所示的两线串行总线电路，两线串行接口均为总线连接，即一个两线串行总线上通常总是有一个主机和多个从机。总线中，SCL代表时钟信号，SDA代表数据信号，SCL和SDA是双向通信总线，总线在某一个时刻，只会被某一个主机或者某一个从机所占用，SCL和SDA有可能是被主机驱动，信号发生变化，也有可能是被从机驱动，而发生变化。总线被驱动时，通常是处于低电平，而总线不被驱动时，是通过电阻上拉到电源的，为高电平。并且，在两线串行总线电路中，总线上有寄生电容。
然而，在实际应用中，由于总线的布线距离较长时，或者总线上连接的从机过多，使得线路的寄生电容也会随之增大，进而严重影响总线的信号质量。
参见图2所示，当寄生电容为正常值时，该电路信号上升沿的变化如图2中实线所示，当寄生电容过大，此时该电路信号上升沿的变化如图2中虚线所示，导致SCL和SDA的信号上升和下降时间增加，影响信号质量，严重的会导致数据错误。
通常，总线上的总的寄生电容与上拉电阻的乘积的大小决定了总线可以工作的最高信号速率。因此，用户为了提升信号速率，现有技术中，通过减小上拉电阻的方式，来加快上升沿。该方法的直接效果就是减小了总线寄生电容和上拉电阻的乘积大小，从而提升了总线可以工作的信号速率上限。
但是，一方面，当总线被拉低时，有较大的电流从电源通过上拉电阻流到地，造成功耗明显升高和能量的浪费，另一方面，参见图3的实线所示，小的上拉电阻会引起总线低电平电位升高，例如从0.1V上升到0.3V，降低了低电平噪声容限，严重的会导致系统高低电平误判。
发明内容
针对现有技术中存在的缺陷，本发明的目的在于提供一种上升沿加速电路，当总线被释放后，加速电流主导对寄生电容充电，明显加快信号上升沿，降低过大的寄生电容对总线信号质量的影响。
为达到以上目的，本发明采取的技术方案是：
一种上升沿加速电路，包括：
一上升沿检测电路，其用于检测总线的上升沿状态；
一开关电路，所述开关电路包括一供电电源和开关，所述供电电源和总线通过所述开关相连接，且所述开关与上升沿检测电路相连，所述上升沿检测电路根据检测到的总线的上升沿状态控制所述开关打开或闭合。
在上述技术方案的基础上，所述上升沿检测电路包括一比较器、一反向延时模块和一或门，所述反向延时模块用于将所述比较器的输出信号进行反向延时后输出给所述或门，所述比较器的正向输入端连接一阈值电压，所述比较器的反向输入端连接总线，所述比较器的输出端分别连接所述反向延时模块的输入端和所述或门的一输入端，所述反向延时模块的输出端连接所述或门的另一输入端。
在上述技术方案的基础上，所述开关为第一场效应管，所述第一场效应管的栅极与所述上升沿检测电路相连，所述第一场效应管的源极与所述供电电源相连，所述第一场效应管的漏极与总线相连。
在上述技术方案的基础上，所述供电电源为恒流源，所述恒流源包括一输入电源和第二场效应管，所述第二场效应管的栅极连接一偏置电压，所述第二场效应管的源极与所述输入电源相连，所述第二场效应管的漏极与所述开关相连。
在上述技术方案的基础上，所述第一场效应管为PMOS管。
在上述技术方案的基础上，所述第二场效应管为PMOS管。
在上述技术方案的基础上，所述反向延时模块包括一反相器、第一电阻和第一电容，所述反相器的输入端与所述比较器的输出端相连，所述反相器的输出端串联所述第一电阻后与所述或门的输入端相连，所述第一电容的一端与所述或门的输入端相连，另一端接地。
在上述技术方案的基础上，所述反向延时模块的延时时间为200ns。
在上述技术方案的基础上，所述阈值电压为0.5V。
本发明还提供了一种安装有上述上升沿加速电路的总线电路，包括至少一总线主机，每个总线主机连接至少一总线从机，所述总线主机和总线从机通过总线相连，所述总线连接有所述上升沿加速电路，且所述总线经过上拉电阻后与一电压源相连，所述总线经过寄生电容后接地。
与现有技术相比，本发明的优点在于：
(1)本发明的上升沿加速电路中，当总线被主机或者从机释放后，加速电流主导对寄生电容充电，明显加快信号上升沿，降低过大的寄生电容对总线信号质量的影响。
(2)本发明的上升沿加速电路中，供电电源只在延时时间段内向总线充电，实现加速电流充电功能，使得所述上升沿加速电路不会增加额外的系统功耗。
附图说明
图1为背景技术中的两线串行总线电路图；
图2为背景技术中寄生电容正常时和过大时的上升沿变化图；
图3为背景技术中上拉电阻减小导致的上升沿变化图；
图4为本发明实施例1中的上升沿加速电路图；
图5为本发明实施例1中的上升沿加速后的波形图；
图6为本发明实施例4中反向延时模块的电路示意图；
图7为本发明实施例4中反向延时模块的逻辑功能示意图；
图8为本发明实施例6的总线电路图。
具体实施方式
以下结合附图及实施例对本发明作进一步详细说明。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本申请及其应用或使用的任何限制。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
实施例1
本发明实施例提供一种上升沿加速电路，包括上升沿检测电路和开关电路。
所述上升沿检测电路用于检测总线的上升沿状态；所述开关电路包括一供电电源和开关，所述供电电源和总线通过所述开关相连接，且所述开关与上升沿检测电路相连，所述上升沿检测电路根据检测到的总线的上升沿状态控制所述开关打开或闭合。
本发明实施例的所述上升沿加速电路的工作原理为：当上升沿检测电路检测到总线信号为上升沿时，上升沿检测电路控制所述开关闭合，供电电源开始向总线充电，当总线电压到达一定值时，上升沿结束，上升沿检测电路控制所述开关打开，供电电源停止向总线供电，上升沿加速过程结束。
本发明实施例中的上升沿加速电路适用范围较广，适用于各类总线，包括各类串行总线或并行总线，只要总线上容易出现上升沿缓慢的现象，均可采用该上升沿加速电路。
本发明实施例的上升沿加速电路在应用时，当总线被主机或者从机释放后，加速电流主导对寄生电容充电，明显加快信号上升沿，降低过大的寄生电容对总线信号质量的影响。
实施例2
参见图4所示，本实施例与实施例1的区别在于：所述上升沿检测电路包括一比较器CMP、一反向延时模块DLY和一或门OR，所述反向延时模块DLY用于将所述比较器CMP的输出信号进行反向延时后输出给所述或门OR，所述比较器CMP的正向输入端连接一阈值电压Vth，所述比较器CMP的反向输入端连接总线，所述比较器CMP的输出端分别连接所述反向延时模块DLY的输入端和所述或门OR的一输入端，所述反向延时模块DLY的输出端连接所述或门OR的另一输入端。
所述开关与或门OR相连，所述或门OR控制所述开关打开或闭合。
在本发明实施例中，具体地，所述阈值电压Vth为0.5V，所述反向延时模块DLY的延时时间记为Tacc。
在本发明实施例中，以两线串行接口的SDA串行总线为例，所述上升沿加速电路的工作原理是：当串行总线SDA被拉低，串行总线SDA的低电平电压必须低于阈值电压Vth，此时，比较器CMP的输出端N1输出高电平，或门OR输出高电平的Vacc信号，从而控制开关打开，供电电源停止向串行总线SDA供电；当串行总线SDA被拉高时，串行总线SDA的电压超过阈值电压Vth，比较器CMP的输出端N1输出低电平，N1的低电平经过反向延时模块DLY后，在延时时间内反向延时模块DLY的输出端N2也为低电平，N1的低电平和N2的低电平输入至或门OR，或门OR输出低电平的Vacc信号，从而控制开关闭合，此时，供电电源向串行总线SDA充电，实现上升沿加速，当串行总线SDA的电平上升至供电电压或到达延时时间Tacc后，开关打开，加速过程结束，上升沿加速后的波形图如图5所示。
同样地，该上升沿加速电路也可适用于两线串行总线中的SCL总线，或其他各类总线，原理相同，在此不再进行逐个说明。
本发明实施例的上升沿加速电路在应用时，当总线被主机或者从机释放后，加速电流主导对寄生电容充电，明显加快信号上升沿，降低过大的寄生电容对总线信号质量的影响。
而且，本发明实施例中，供电电源只在延时时间段内向总线充电，实现加速电流充电功能，使得所述上升沿加速电路不会增加额外的系统功耗。
实施例3
本实施例与实施例1的区别在于：所述开关为第一场效应管M1，所述第一场效应管M1的栅极与所述上升沿检测电路相连，所述第一场效应管M1的源极与所述供电电源相连，所述第一场效应管M1的漏极与总线相连。
优选地，所述第一场效应管M1为PMOS管。
当所述第一场效应管M1的栅极输入电压Vacc为低电平时，所述第一场效应管M1导通，当所述第一场效应管M1的栅极输入电压Vacc为高电平时，所述第一场效应管M1截止。
在本发明实施例中，当上升沿检测电路检测到总线信号为上升沿时，输出低电平的Vacc信号，使得所述第一场效应管M1导通，供电电源开始向总线充电，当总线电压到达一定值时，上升沿检测电路输出高电平的Vacc信号，使得所述第一场效应管M1截止，供电电源停止向总线供电，上升沿加速过程结束。
本发明实施例中，通过控制所述第一场效应管M1的导通或截止，来实现开关功能，从而控制供电电源向总线充电的时间，即控制上升沿加速的时间，不仅电路结构简单，实现起来方便，而且控制精度和效果更好。
实施例4
本实施例与实施例1的区别在于：所述供电电源为恒流源。
在本发明实施例中，恒流源可以为总线提供恒流充电，使得充电效果更好，电路结构更加稳定。
具体地，所述恒流源包括一输入电源Vdd和第二场效应管M2，所述第二场效应管M2的栅极连接一偏置电压VBP，所述第二场效应管M2的源极与所述输入电源Vdd相连，所述第二场效应管M2的漏极与所述开关相连。
优选地，所述第二场效应管M2为PMOS管。
在本发明实施例中，偏置电压VBP为第二场效应管M2提供栅极偏置，保证第二场效应管M2在导通状态下的电流Iacc是恒定的，该电流即为加速电流Iacc，加速电流Iacc的大小可以通过改变偏置电压VBP的电压值来设定，不仅可以实际根据需要，调节加速电流Iacc，即控制总线的充电电流，使用起来更加方便，而且，可以通过增加加速电流Iacc，来增加上升沿的加速效果。
实施例5
本实施例与实施例2的区别在于：参见图6所示，所述反向延时模块DLY包括一反相器F、第一电阻R1和第一电容C1，所述反相器F的输入端与所述比较器CMP的输出端相连，所述反相器F的输出端串联所述第一电阻R1后与所述或门OR的输入端相连，所述第一电容C1的一端与所述或门OR的输入端相连，另一端接地。
优选地，所述反向延时模块DLY的延时时间为200ns。
并且，参见图7所示的反向延时模块DLY的逻辑功能示意图，根据上升沿加速后的波形图，分别对应给出了比较器CMP的输出端N1的波形图、反向延时模块DLY的输出端N2的波形图、以及或门OR输出的Vacc信号波形图。
在实际应用中，所述反向延时模块DLY的实现方式多种多样，本发明实施例仅给出了其中一种由反相器、电阻和电容来实现的电路结构，除此之后，还可以通过放大器、电阻和电容的组合来实现反向延时，或者也可以通过数字逻辑设计的方法，用时钟计数的方式来将信号进行反向和延时，其他形式的具体实现电路在此不再赘述。
实施例6
参见图8所示，本发明实施例提供了一种安装有所述上升沿加速电路的总线电路，包括至少一总线主机，每个总线主机连接至少一总线从机，所述总线主机和总线从机通过总线相连，所述总线连接有所述上升沿加速电路，且所述总线经过上拉电阻Rpu后与一电压源Vdd相连，所述总线经过寄生电容Cld后接地。
结合图4所示，所述总线电路中的上升沿加速电路，包括上升沿检测电路和开关电路。
所述上升沿检测电路包括一比较器CMP、一反向延时模块DLY和一或门OR，所述反向延时模块DLY用于将所述比较器CMP的输出信号进行反向延时后输出给所述或门OR，所述比较器CMP的正向输入端连接一阈值电压Vth，所述比较器CMP的反向输入端连接总线，所述比较器CMP的输出端分别连接所述反向延时模块DLY的输入端和所述或门OR的一输入端，所述反向延时模块DLY的输出端连接所述或门OR的另一输入端。
所述开关电路包括一供电电源和开关，所述供电电源和总线通过所述开关相连接，且所述开关与或门OR相连，所述或门OR控制所述开关打开或闭合。在本发明实施例中，开关用sw表示。
优选地，所述供电电源为恒流源，恒流源可以为总线提供恒流充电。
在本发明实施例中，以一台串行总线主机与一台串行总线从机通信为例进行说明，当所述上升沿检测电路检测到串行总线SDA电压开始上升，并高于阈值电压Vth时，上升沿检测电路输出Vacc信号，关闭开关sw，使得电流Iacc流向寄生电容Cld，串行总线SDA电压迅速升高，即实现上升沿加速。经过一定的延时时间后，上升沿检测电路输出的Vacc信号发生改变，打开开关sw，结束加速。
在实际应用中，在总线电压上升到阈值电压Vth之前，如果发生总线再次被拉低，不会触发该上升沿加速电路，总线上会呈现一个不高于阈值电压Vth的毛刺(glitch)，不影响总线工作。如果在总线升高超过阈值电压Vth时，上升沿加速电路开始工作，这时总线被某个主机或者从机拉低，总线可能会处于一个不确定的状态，但是持续时间不会超过的上升沿加速电路的延时时间，之后上升沿加速电路自动关闭，总线被拉低，对总线工作状态影响较小。
本发明实施例的总线电路，当总线被主机或者从机释放后，加速电流主导对寄生电容Cld充电，明显加快信号上升沿，降低过大的寄生电容Cld对总线信号质量的影响。
而且，本发明实施例中，供电电源只在延时时间段内向总线充电，实现加速电流充电功能，使得所述上升沿加速电路不会增加额外的系统功耗。
再者，用户可以选择更大的上拉电阻Rpu，当总线被拉低时，从电压源Vdd通过Rpu到地的电流可以更小，可以帮助降低系统功耗。
本发明不局限于上述实施方式，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围之内。本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (9)

1.一种上升沿加速电路，其特征在于，包括：
一上升沿检测电路，其用于检测总线的上升沿状态；
一开关电路，所述开关电路包括一供电电源和开关，所述供电电源和总线通过所述开关相连接，且所述开关与上升沿检测电路相连，所述上升沿检测电路根据检测到的总线的上升沿状态控制所述开关打开或闭合；
所述上升沿检测电路包括一比较器、一反向延时模块和一或门，所述反向延时模块用于将所述比较器的输出信号进行反向延时后输出给所述或门，所述比较器的正向输入端连接一阈值电压，所述比较器的反向输入端连接总线，所述比较器的输出端分别连接所述反向延时模块的输入端和所述或门的一输入端，所述反向延时模块的输出端连接所述或门的另一输入端；
当总线被拉高时，电压超过阈值电压，比较器的输出端N1输出低电平，经过反向延时模块后，在延时时间内反向延时模块的输出端N2也为低电平，N1的低电平和N2的低电平输入至或门，或门输出低电平的Vacc信号，从而控制开关闭合，此时，供电电源向串行总线充电，实现上升沿加速，当串行总线的电平上升至供电电压或到达延时时间后，开关打开，加速过程结束。
2.如权利要求1所述的上升沿加速电路，其特征在于：所述开关为第一场效应管，所述第一场效应管的栅极与所述上升沿检测电路相连，所述第一场效应管的源极与所述供电电源相连，所述第一场效应管的漏极与总线相连。
3.如权利要求1所述的上升沿加速电路，其特征在于：所述供电电源为恒流源，所述恒流源包括一输入电源和第二场效应管，所述第二场效应管的栅极连接一偏置电压，所述第二场效应管的源极与所述输入电源相连，所述第二场效应管的漏极与所述开关相连。
4.如权利要求2所述的上升沿加速电路，其特征在于：所述第一场效应管为PMOS管。
5.如权利要求3所述的上升沿加速电路，其特征在于：所述第二场效应管为PMOS管。
6.如权利要求1所述的上升沿加速电路，其特征在于：所述反向延时模块包括一反相器、第一电阻和第一电容，所述反相器的输入端与所述比较器的输出端相连，所述反相器的输出端串联所述第一电阻后与所述或门的输入端相连，所述第一电容的一端与所述或门的输入端相连，另一端接地。
7.如权利要求1所述的上升沿加速电路，其特征在于：所述反向延时模块的延时时间为200ns。
8.如权利要求1所述的上升沿加速电路，其特征在于：所述阈值电压为0.5V。
9.一种安装有如权利要求1至8任一项所述的上升沿加速电路的总线电路，其特征在于，包括至少一总线主机，每个总线主机连接至少一总线从机，所述总线主机和总线从机通过总线相连，所述总线连接有所述上升沿加速电路，且所述总线经过上拉电阻后与一电压源相连，所述总线经过寄生电容后接地。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111740400B (zh) * 2020-06-22 2023-02-14 广东九联科技股份有限公司 一种降低esd器件对高速信号影响的电路及方法
CN112650377B (zh) * 2020-12-22 2022-09-02 海光信息技术股份有限公司 一种i2c总线上拉供电方法、电路及芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102624394A (zh) * 2012-04-01 2012-08-01 四川和芯微电子股份有限公司 数据驱动电路及系统
JP2014239300A (ja) * 2013-06-06 2014-12-18 株式会社東芝 バススイッチ回路
CN107451018A (zh) * 2016-06-01 2017-12-08 中芯国际集成电路制造(上海)有限公司 总线故障检测电路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030160630A1 (en) * 2002-02-27 2003-08-28 Adrian Earle Bidirectional edge accelerator circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102624394A (zh) * 2012-04-01 2012-08-01 四川和芯微电子股份有限公司 数据驱动电路及系统
JP2014239300A (ja) * 2013-06-06 2014-12-18 株式会社東芝 バススイッチ回路
CN107451018A (zh) * 2016-06-01 2017-12-08 中芯国际集成电路制造(上海)有限公司 总线故障检测电路

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