CN114884487B - 控制压摆率的电路、i2c总线系统及其控制方法 - Google Patents

Abstract

本申请涉及电子技术领域，公开了一种控制压摆率的电路、I2C总线系统及其控制方法。该电路包括电流生成器、脉冲生成器、预充电单元、控制单元和快拉单元，电流生成器包括第一电流源和第二电流源；脉冲生成器根据输入的开漏驱动信号生成脉冲信号以开启预充电单元，第一电流源通过预充电单元将输出晶体管的栅极电压拉高并钳位在阈值电压；第二电流源耦合至控制单元，控制单元以受控的固定电流对输出晶体管的栅极进行充电，并且使输出晶体管的漏极电压以受控的压摆率逐渐下降；快拉单元检测输出晶体管的漏极电压，当漏极电压小于预定电压时，对输出晶体管的栅极电压快速充电，使输出晶体管的漏极电压下降至低电平。

Description

控制压摆率的电路、I2C总线系统及其控制方法

技术领域

本申请涉及电子技术领域，特别涉及低功耗的开漏输出驱动器压摆率控制技术。

背景技术

本部分旨在为权利要求书中陈述的本申请的实施方式提供背景或上下文。此处的描述不因为包括在本部分中就承认是已被公开的现有技术。

开漏输出I/O被广泛应用于总线通信协议，例如，I2C总线、SMBus总线等等。开漏输出的上升时间取决于输出引脚处的等效负载电容器和上拉电阻器，这在系统中容易控制因此通常不是问题。然而，开漏输出的下降时间取决于开漏输出驱动器的等效负载电容器和下拉强度。驱动器的下拉强度通常需要根据通信总线的静态VOL规范而设计得比较大。例如，对于I2C总线，每个通信协议所需的最小下拉强度至少是3mA。这导致开漏输出处的下降沿非常快，如果不采取额外的控制手段，通常会违反通信协议规定的最小下降时间要求。另外，由于总线的布线长度会随着总线系统上耦合至的器件个数而增大，因此对于布线长度较长的系统，过快的下降沿时间通常会引起总线的震荡，从而影响总线通信的可靠性和电磁兼容性。

现有技术存在三种方案：

1)不做压摆率控制，此时开漏输出的下降时间可能太快，导致总线上出现大量震荡并引起电磁兼容性问题，甚至通信错误。

2)使用米勒电容器(在输出驱动器的GATE和Pin之间设置)减慢输出下降沿速度，此时压摆率无法精确控制并可能因米勒电容的耦合效应而引起额外的ESD问题。

3)使用始终开启的电流来控制压摆率，缺点是即使没有总线通信也会产生静态功耗。

发明内容

本申请的目的在于提供一种控制压摆率的电路、I2C总线系统及其控制方法，用于解决背景技术中提到的技术问题。

本申请公开了一种，控制压摆率的电路，包括：电流生成器、脉冲生成器、预充电单元、控制单元和快拉单元，所述预充电单元和所述控制单元分别耦合至输出晶体管的栅极，所述快拉单元耦合在所述输出晶体管的漏极和栅极之间，所述电流生成器包括第一电流源和第二电流源；

所述第一电流源耦合至所述预充电单元，所述脉冲生成器根据输入的开漏驱动信号生成脉冲信号以开启所述预充电单元，所述第一电流源通过所述预充电单元将所述输出晶体管的栅极电压拉高并钳位在预设的阈值电压；

所述第二电流源耦合至所述控制单元，所述控制单元以受控的固定电流对所述输出晶体管的栅极进行充电，并且使所述输出晶体管的漏极电压以受控的压摆率逐渐下降；

所述快拉单元被配置为检测所述输出晶体管的漏极电压，当检测到漏极电压小于预定电压时，所述快拉单元对所述输出晶体管的栅极电压充电，使所述输出晶体管完全导通并且使所述输出晶体管的漏极电压下降至低电平。

在一个优选例中，所述控制单元包括缓冲器和第一PMOS晶体管，所述缓冲器的输入端与所述开漏驱动信号耦合，所述缓冲器的输出端与所述第一PMOS晶体管的栅极耦合，所述第一PMOS晶体管的栅极耦合至所述第二电流源，所述第一PMOS晶体管的漏极耦合至所述输出晶体管的栅极。

在一个优选例中，还包括第一NMOS晶体管，所述第一NMOS晶体管的栅极耦合至所述缓冲器的输出端，所述第一NMOS晶体管的漏极耦合至所述输出晶体管的栅极，所述第一NMOS晶体管的源极耦合至地端，所述开漏驱动信号下降为低电平时，所述第一NMOS晶体管关闭。

在一个优选例中，所述预充电单元包括第一反相器、第二PMOS晶体管、第二NMOS晶体管和第三NMOS晶体管，所述第一反相器的输入端耦合至所述脉冲生成器的输出端，所述第一反相器的输出端耦合至第二PMOS晶体管的栅极，所述第二NMOS晶体管的栅极耦合至所述脉冲生成器的输出端，所述第二NMOS晶体管的源极耦合至地端，所述第二NMOS晶体管的漏极耦合至所述第三NMOS晶体管的源极，所述第二PMOS晶体管的漏极、所述第三NMOS晶体管的漏极和栅极耦合至所述输出晶体管的栅极；

所述开漏驱动信号下降为低电平并处于预充电时间段内时，所述第二PMOS晶体管和所述第二NMOS晶体管导通，所述第一电流源将所述输出晶体管的栅极电压拉高，并且，所述第三NMOS晶体管将所述输出晶体管的栅极电压钳位在所述阈值电压。

在一个优选例中，所述快拉单元包括电压检测模块、第二反相器、第三PMOS晶体管和电阻，所述电压检测模块的输入端耦合至所述输出晶体管的源极，所述电压检测模块的输出端耦合至所述第二反相器的输入端，所述第二反相器的输出端耦合至所述第三PMOS晶体管的栅极，所述第三PMOS晶体管的栅极耦合至电压源，所述第三PMOS晶体管的漏极耦合至所述电阻的一端，所述电阻的另一端耦合至所述输出晶体管的栅极。

在一个优选例中，还包括稳压单元和电压移位单元，所述电流生成器还包括耦合至所述稳压单元的第三电流源，所述稳压单元被配置为提供电压到所述电压检测模块和所述电压移位单元，所述电压检测模块的输出耦合至到所述电压移位单元，所述电压移位单元的输出耦合至所述第二反相器的输入。

本申请还公开了一种I2C总线系统，包括主机、和一个或多个从机，所述主机和所述从机之间通过串行时钟线和串行数据线耦合，每个所述从机包括输出晶体管和前文描述的控制压摆率的电路。

在一个优选例中，当从机检测到串行数据线上发送的地址与本从机地址匹配时，所述从机开启电流生成器，并且在小于或等于一个时钟周期内稳定输出第一电流源、第二电流源和第三电流源，使得输出晶体管的漏极电压以受控的压摆率降低到低电位。

在一个优选例中，当所述从机识别所述地址后的命令字为对匹配的从机进行写操作时，所述从机每一次发送完应答信号后在串行时钟线的上升沿或下降沿关闭所述电流生成器，在所述从机每一次发送应答信号的前一个时钟周期重新开启所述电流生成器，直至检测到所述串行时钟线上的停止信号，关闭所述电流生成器。

在一个优选例中，当所述从机识别所述地址后的命令字为对匹配的从机进行读操作时，所述电流生成器保持开启，直至检测到所述串行时钟线上的停止信号，关闭所述电流生成器。

在本申请的实施方式实现低功耗压摆率控制的关键在于使用能够快速启动的精准电流源，使得仅在输出驱动器需要把输出拉低的时候才开启电流源，并对输出压摆率进行控制。

以I2C通讯总线为例，精准电流源的开启时间可以控制在从机成功匹配本机地址与主机发送的总线地址的时刻，这样就可以实现仅在主机与本机通信时才开启电流源。由于通常I2C总线上存在多个不同地址的从机，而主机通常会在不同的时间段与不同的从机进行通讯，因此如果从机仅在主机与其通信时才开启电流源，那么就可以在大部分时间内以低功耗模式工作，进而降低整个系统的平均功耗。

上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。

附图说明

图1是本申请一个实施例中开漏输出驱动器的低功耗压摆率控制的电路图；

图2是本申请一个实施例中压摆率控制的时序示意图；

图3是本申请一个实施例中压摆率控制的仿真示意图；

图4是本申请一个实施例中脉冲生成器的电路图；

图5是本申请一个实施例中脉冲生成器的时序示意图；

图6(a)是本申请一个实施例中电压检测模块的电路图；

图6(b)是本申请一个实施例中在电源电压较大时实现电压检测的电路图；

图7是本申请一个实施例中偏置电流生成器的电路图；

图8是本申请一个实施例中在I2C实现中压摆率控制的时序示意图；

图9是本申请一个实施例中在I2C实现中压摆率控制的写操作时序示意图；

图10是本申请一个实施例中在I2C实现中压摆率控制的读操作时序示意图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。

部分概念的说明：

开漏输出，指漏极开路的输出形式。

压摆率，指单位时间(一般用微秒)器件输出电压值的可改变的范围。

I2C总线，是由Philips公司开发的一种简单、双向二线制同步串行总线。它只需要两根线即可在耦合至于总线上的器件之间传送信息。

SMBus，是System Management Bus的缩写，译为系统管理总线，SMBus是一种二线制串行总线。

PMOS，是Positive channel Metal Oxide Semiconductor的缩写，指指P型金属-氧化物-半导体。

NMOS，是N Metal Oxide Semiconductor的缩写，指N型金属-氧化物-半导体。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。

实现低功耗压摆率控制的关键在于使用能够快速启动的精准偏置电流生成器，使得无需在整个通信过程中开启有静态功耗的偏置电路，而仅在通信过程中输出驱动器需要把开漏输出拉低的时候才开启偏置电流生成器，并对输出压摆率进行控制。

以I2C通讯总线为例，精准偏置电流生成器的开启时间可以控制在从机成功匹配本机地址与主机发送的总线地址的时刻，这样就可以实现仅在本机需要与主机通信时才开启偏置电路。由于通常I2C总线上存在多个不同地址的从机，而主机通常会在不同的时间段与不同的从机进行通讯，因此如果从机仅在主机与其通信时才开启偏置电路，那么就可以在大部分时间内实现低功耗，进而降低整个系统的平均功耗。

在本申请的一个实施例中，压摆率的控制电路如图1所示，包括电流生成器、脉冲生成器、预充电单元、控制单元和快拉单元。电流生成器包括第一电流源I1和第二电流源I2。

预充电单元包括第一反相器INV1、第二PMOS晶体管MP2、第二NMOS晶体管MN2和第三NMOS晶体管MN3，反相器INV1的输入端耦合至脉冲生成器的输出端，反相器INV1的输出端耦合至第二PMOS晶体管MP2的栅极，第二NMOS晶体管MN2的栅极耦合至脉冲生成器的输出端，MN2的源极接地，MN2的漏极耦合至第三NMOS晶体管MN3的源极，第二PMOS晶体管MP2的漏极、第三NMOS晶体管MN3的漏极和栅极耦合至输出晶体管MN4的栅极。电流源I1耦合至晶体管MP2的源极。

控制单元包括缓冲器BUF和第一PMOS晶体管MP1，缓冲器的输入耦合至开漏驱动信号A，缓冲器的输出耦合至第一PMOS晶体管MP1的栅极，第一PMOS晶体管MP1的栅极耦合至第二电流源I2，MP1的漏极耦合至输出晶体管MN4的栅极。

第一NMOS晶体管MN1的栅极耦合至缓冲器BUF的输出端，MN1的漏极耦合至输出晶体管MN4的栅极，MN1的源极接地。

快拉单元包括电压检测模块、第二反相器INV2、第三PMOS晶体管MP3和电阻R，电压检测模块的输入端耦合至输出晶体管MN4的源极，电压检测模块的输出端耦合至反相器INV2的输入端，反相器INV2的输出端耦合至第三PMOS晶体管MP3的栅极，第三PMOS晶体管MP3的栅极耦合至电压源VDD，MP3的漏极耦合至电阻R的一端，电阻R的另一端耦合至输出晶体管MN4的栅极。

压摆率的控制过程如图2。

t1时刻电流源使能信号EN_IBIAS使能偏置电流生成器(简称为电流生成器)，偏置电流I_PRECHG、压摆控制电流I_SLEW_CTRL，经过t1-t2时间(例如，Tbps，Tbps为I2C的一个时钟周期，通常大于290ns)，偏置电流稳定。

t2时刻输入信号A切换为低电平，A信号将晶体管MP1导通，MN1由导通切换为关闭，在A下降沿脉冲生成器生成预充电脉冲PRECHG_PULSE，经过反相器INV1生成将晶体管MP2、MN2导通，进入预充电阶段(t2-t3阶段)，预充电电流I_PRECHG大于压摆控制电流I_SLEW_CTRL，预充电电流I_PRECHG对晶体管MN4的栅极GATE迅速充电，晶体管MN3使得MN4的栅极GATE电压钳位在阈值Vth(例如，0.4-0.7V)附近。t2-t3阶段，晶体管MP1可以导通，也可以关闭，这取决于预充电电流是否复用压摆率控制电流I_SLEW_CTRL。

t3时刻，预充电脉冲PRECHG_PULSE下降为低电平，将晶体管MP2、MN2关闭，预充电阶段结束。在t2-t3时刻，由于GATE电压被钳位在Vth，所以MN4的漏极电压即输出Y信号基本不变。t3-t4时刻为受控压摆阶段，压摆控制电流I_SLEW_CTRL给晶体管MN4的寄生电容充电，MN4的栅极电压以受控的速度缓慢充电，从而输出Y信号电压以受控的压摆率逐渐下降。

t4时刻，输出Y信号低于VY<Vth检测器的阈值(例如，0.4-0.6V)，受控压摆阶段结束，VY<Vth检测器输出将快拉信号STRONG_PULL信号拉高，通过反相器INV2将晶体管MP3导通，快拉I_STRONG路径使能，将晶体管MN4的栅极GATE电压迅速拉高。t4-t5时刻，输出Y信号快速下降VOL以下，其具体电压取决于MN4的导通电阻和I2C总线的上拉电阻。

控制压摆率的电路的仿真结果如图3所示。在图3中，各个时间段的情况如下：

t1:偏置电流生成器使能

t1-t2:偏置电流稳定

t2:输入信号切换为低

t2-t3:生成预充电脉冲，将GATE快速充电至略高于Vgs

t3:预充电阶段结束，受控压摆阶段开始

t3-t4:输出以受控的压摆率下降，而GATE信号保持平坦

t4:输出超过VY<Vth检测器的阈值，并且I_STRONG路径使能

t4-t5:输出Y快速稳定VOL以下

脉冲生成器的结构如图4，输入A信号进过脉冲生成器输出脉冲PRECHG_PULSE。脉冲生成器包括反相器、多个延迟线和与逻辑，脉冲生成器的波形图如图5。延迟线可以采用逻辑门或电阻器和电容器实现。输入A信号经过反相器、延迟线形成Az_dly，Az_dly和A信号经过与逻辑生成脉冲信号PRECHG_PULSE。

电压检测模块的结构如图6(a)。A信号经过电压检测模块，与阈值Vth进行比较，当Y信号电压低于阈值Vth时，输出STRONG_PULL为高电平，将I_STRONG路径使能。通常在电源电压较高时，如3.3V以上，利用图6(a)的电压检测模块实现小于0.6V比较阈值是有困难的。为了在电源电压较高时也能实现0.4-0.6V的输出电压比较阈值，可以采用图6(b)的结构。图6(b)中使用的参考电流源由前述偏置电流生成器产生，因此也仅在需要对输出进行驱动时有功耗。

偏置电流生成器的结构参考图7所示，生成预充电电流I_PRECHG和压摆控制电流I_SLEW_CTRL。偏置电流生成器可以控制预充电电流I_PRECHG、压摆控制电流I_SLEW_CTRL之间比例。也可以控制预充电电流I_PRECHG在预充电阶段开启，而压摆控制电流I_SLEW_CTRL在之后的受控阶段开启。本领域技术人员可以理解，图7仅给出了电流生成器的一种实现方式，其它能够实现快速启动和给出相对精准输出电流的电流生成器也可以应用于本公开的技术方案中。

在一个实施例中，在I2C实现中压摆率控制的时序如图8所示，从机接收到地址并解码匹配后，此时偏置电流生成器使能，一个SCL时钟周期内，偏置电流稳定，此时开漏输出驱动器准备好了对输出进行驱动。偏置电流生成器在地址匹配后保持启动，直到从机检测到通信结束时(STOP condition)，偏置电流生成器关闭。

另一更加低功耗的实施例中，偏置电流生成器仅在开漏输出驱动器需要对总线进行驱动前的一个时钟周期内使能以进一步降低功耗。具体的，根据I2C协议，主机发送地址后的下一位会发送读或写的命令字。从机利用此命令字来判断当前通信时写操作还是读操作。

如果是写操作，那么过程如图9所示：从机接收到地址并解码匹配后，偏置电流生成器使能，一个SCL时钟周期内，偏置电流稳定。从机完成对总线的驱动后(即从机发送完ACK信号)，偏置电流生成器在SCL上升沿或下降沿关闭以降低功耗。在下一次从机需要对总线进行驱动前的一个SCL时钟周期内偏置电流生成器再次使能，经过一个时钟周期后，偏置电流稳定，此时从机开漏输出准备好了对输出进行驱动。当从机驱动完毕后，可以马上关闭偏置电流生成器。当从机检测到通信结束时，偏置电流生成器关闭，从机回到初始状态。

如果是读操作，那么如图10所示，从机接收到地址并解码匹配后，偏置电流生成器使能，一个SCL时钟周期内，偏置电流稳定，此时开漏输出驱动器准备好了对输出进行驱动，在主机读数据阶段，从机需要随时驱动总线，故偏置电流生成器保持开启状态，直到从机检测到通信结束时，偏置电流生成器关闭。

需要说明的是，在公开中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本申请中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

本说明书包括本文所描述的各种实施例的组合。对实施例的单独提及(例如“一个实施例”或“一些实施例”或“优选实施例”)不一定是指相同的实施例；然而，除非指示为是互斥的或者本领域技术人员很清楚是互斥的，否则这些实施例并不互斥。应当注意的是，除非上下文另外明确指示或者要求，否则在本说明书中以非排他性的意义使用“或者”一词。

在本申请提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，在阅读了本申请的内容之后，本领域技术人员可以对本申请作各种改动或修改，这些等价形式同样落于本申请所要求保护的范围。

Claims (10)

1.一种控制压摆率的电路，其特征在于，包括：电流生成器、脉冲生成器、预充电单元、控制单元和快拉单元，所述预充电单元和所述控制单元分别耦合至输出晶体管的栅极，所述快拉单元耦合在所述输出晶体管的漏极和栅极之间，所述电流生成器包括第一电流源和第二电流源；

所述第一电流源耦合至所述预充电单元，所述脉冲生成器根据输入的开漏驱动信号生成脉冲信号以开启所述预充电单元，所述第一电流源通过所述预充电单元将所述输出晶体管的栅极电压拉高并钳位在预设的阈值电压；

所述第二电流源耦合至所述控制单元，所述控制单元以受控的固定电流对所述输出晶体管的栅极进行充电，并且使所述输出晶体管的漏极电压以受控的压摆率逐渐下降；

所述快拉单元被配置为检测所述输出晶体管的漏极电压，当检测到漏极电压小于预定电压时，所述快拉单元对所述输出晶体管的栅极电压充电，使所述输出晶体管完全导通并且使所述输出晶体管的漏极电压下降至低电平。

2.如权利要求1所述的控制压摆率的电路，其特征在于，所述控制单元包括缓冲器和第一PMOS晶体管，所述缓冲器的输入端与所述开漏驱动信号耦合，所述缓冲器的输出端与所述第一PMOS晶体管的栅极耦合，所述第一PMOS晶体管的栅极耦合至所述第二电流源，所述第一PMOS晶体管的漏极耦合至所述输出晶体管的栅极。

3.如权利要求2所述的控制压摆率的电路，其特征在于，还包括第一NMOS晶体管，所述第一NMOS晶体管的栅极耦合至所述缓冲器的输出端，所述第一NMOS晶体管的漏极耦合至所述输出晶体管的栅极，所述第一NMOS晶体管的源极耦合至地端，所述开漏驱动信号下降为低电平时，所述第一NMOS晶体管关闭。

4.如权利要求1所述的控制压摆率的电路，其特征在于，所述预充电单元包括第一反相器、第二PMOS晶体管、第二NMOS晶体管和第三NMOS晶体管，所述第一反相器的输入端耦合至所述脉冲生成器的输出端，所述第一反相器的输出端耦合至第二PMOS晶体管的栅极，所述第二NMOS晶体管的栅极耦合至所述脉冲生成器的输出端，所述第二NMOS晶体管的源极耦合至地端，所述第二NMOS晶体管的漏极耦合至所述第三NMOS晶体管的源极，所述第二PMOS晶体管的漏极、所述第三NMOS晶体管的漏极和栅极耦合至所述输出晶体管的栅极；

所述开漏驱动信号下降为低电平并处于预充电时间段内时，所述第二PMOS晶体管和所述第二NMOS晶体管导通，所述第一电流源将所述输出晶体管的栅极电压拉高，并且，所述第三NMOS晶体管将所述输出晶体管的栅极电压钳位在所述阈值电压。

5.如权利要求1所述的控制压摆率的电路，其特征在于，所述快拉单元包括电压检测模块、第二反相器、第三PMOS晶体管和电阻，所述电压检测模块的输入端耦合至所述输出晶体管的源极，所述电压检测模块的输出端耦合至所述第二反相器的输入端，所述第二反相器的输出端耦合至所述第三PMOS晶体管的栅极，所述第三PMOS晶体管的栅极耦合至电压源，所述第三PMOS晶体管的漏极耦合至所述电阻的一端，所述电阻的另一端耦合至所述输出晶体管的栅极。

6.如权利要求5所述的控制压摆率的电路，其特征在于，还包括稳压单元和电压移位单元，所述电流生成器还包括耦合至所述稳压单元的第三电流源，所述稳压单元被配置为提供电压到所述电压检测模块和所述电压移位单元，所述电压检测模块的输出耦合至到所述电压移位单元，所述电压移位单元的输出耦合至所述第二反相器的输入。

7.一种I2C总线系统，其特征在于，包括主机、和一个或多个从机，所述主机和所述从机之间通过串行时钟线和串行数据线耦合，每个所述从机包括输出晶体管和权利要求1-6中任意一项所述的控制压摆率的电路。

8.一种I2C总线系统的控制方法，用于权利要求7所述的I2C总线系统，其特征在于，当从机检测到串行数据线上发送的地址与本从机地址匹配时，所述从机开启电流生成器，并且在小于或等于一个时钟周期内稳定输出第一电流源、第二电流源和第三电流源，使得输出晶体管的漏极电压以受控的压摆率降低到低电位。

9.如权利要求8所述的I2C总线系统的控制方法，其特征在于，当所述从机识别所述地址后的命令字为对匹配的从机进行写操作时，所述从机每一次发送完应答信号后在串行时钟线的上升沿或下降沿关闭所述电流生成器，在所述从机每一次发送应答信号的前一个时钟周期重新开启所述电流生成器，直至检测到所述串行时钟线上的停止信号，关闭所述电流生成器。

10.如权利要求9所述的I2C总线系统的控制方法，其特征在于，当所述从机识别所述地址后的命令字为对匹配的从机进行读操作时，所述电流生成器保持开启，直至检测到所述串行时钟线上的停止信号，关闭所述电流生成器。