CN1243616A

CN1243616A - 零延迟转换速率受控的输出缓冲器

Info

Publication number: CN1243616A
Application number: CN98801890A
Authority: CN
Inventors: 弗洛朗·加西亚
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 1997-11-19
Filing date: 1998-11-16
Publication date: 2000-02-02
Anticipated expiration: 2018-11-16
Also published as: EP0954904A4; US5949259A; CA2278475A1; EP0954904A1; KR100501425B1; MY114609A; CN1215644C; TW427066B; KR20000070254A; WO1999026340A1; NO993487D0; NO993487L; JP2001508635A

Abstract

按照本发明的输出缓冲器(100,200)呈现固定的输出信号转换速率。输出信号的特性不依赖于从缓冲器看得的容性负载(CL)。电路包括从输出节点到驱动输出晶体管的电路的容性反馈路径。在一种实施例中,反馈路径包含两个容性元件(CFP CFN),一个在上升沿变化时发挥作用,另一个在下降沿变化时发挥作用。在第二个实施例中,一个容性元件(CF)与开关电路(P4,N4)耦合,用在下降变化或上升变化期间。第二个实施例提供输出晶体管栅极的预充电,并因此而改进了响应时间。

Description

零延迟转换速率受控的输出缓冲器

技术领域

本发明总的涉及输出缓冲电路，尤其涉及一种转换速率受控的输出缓冲器电路。

背景技术

集成电路中的输出缓冲器提供了一种驱动外部负载的接口，这里，外部负载既可以是容性的，也可以是感性的。外部容性负载通常是由连接线、管脚、印刷电路板上的导体，以及输出缓冲所耦连的栅极的输入电容组成的。感性负载通常包含电源以及提供输出缓冲器的接地线的串联寄生电感，它们接着与外电源和印刷电路板上的接地轨道耦合。

采用传统的输出缓冲器(即反相器链，inverter chain)时，输出晶体管的尺寸受直流(DC)工作特征的限制。这就导致出现这样几个问题：伴随许多输出缓冲器的同时开关(switching)而出现的无法接受的高电流峰值；导致大电压降的感性电源噪声，以及因高输出边缘开关率而引起的电磁干扰。

感性开关噪声似乎是内部电源或接地电压轨道中的一种不需要的尖峰或负尖峰，就象缓冲器把电流提供到外部负载或者汇集来自外部负载的电流。

产生的噪声电压在许多方面是有害的。首先，享有同一电源和/或接地轨道的非开关电路经受活动电路的开关噪声，使得在非开关电路的输入处产生虚假(spurious)变换。其次，由于噪声使电源电位和接地电压电位之间的间隙变窄，而使得开关速度降低。当同时出现两个或更多个电路的开关时，开关噪声加剧。

现有技术对这些问题的解决方案包括减小信号摆动，但这是以放弃TTL兼容性为代价的，并且还必须提供额外的电源电压。一种简单的方法是放慢输出开关晶体管的开启时间，但这是以依赖于负载的转换时间并且提高传播延迟为代价的。

需要有一种提供不依赖于负载的转换速率受控的输出信号的电路。这种电路应当是设计简单从而使构成电路所需的硅为最小。

发明概述

本发明输出缓冲器的第一个实施例包括一个输入级，该输入级包含第一反相器和第二反相器，每一反相器的输入端与缓冲器的输入节点耦合。每一反相器的输出端驱动输出晶体管的控制栅极。两个输出晶体管以公共漏极结构形式与缓冲器的输出节点耦合。容性反馈路径位于缓冲器输出节点和输出晶体管的控制栅极之间。反馈控制栅极电压，从而在上升或下降转换时外部负载电容充、放电的大多数时间内使栅极电压保持在恒定电压下。结果是，通过有源输出晶体管的是恒定的漏电流，并且不依赖于输出负载的转换速率是恒定的。

在本发明的第二个实施例中，容性反馈路径包括开关输出晶体管每一输出栅极之间的容性元件的装置。已经具有一种电荷的容性元件用来对有源输出晶体管的控制栅极进行预充电。这就增加了输出缓冲器的响应时间，因此也降低了传播延迟。

附图简述

图1是按照本发明的输出缓冲器的第一个实施例。

图2A是下降沿转换中所包含的图1所示的缓冲器电路的一部分。

图2B和2C是在电路工作的不同阶段中图2A的等效电路。

图3是下降沿转换时本发明的三个工作区的示意图。

图4A和4B是在下降沿转换期间分别用于本发明的输出缓冲器和传统输出缓冲器的的模拟栅极和输出波形。

图5A和5B是在下降沿转换期间分别用于本发明的输出缓冲器和传统输出缓冲器的模拟电流波形。

图6是本发明输出缓冲器的第二个实施例。

图7A和7B是用于描述下降沿转换时图6所示电路工作的模拟波形。

实施本发明的最佳方式

参照图1，按照本发明的输出缓冲器电路100包含接收数字信号的输入节点v_i。输入节点与四个晶体管的控制栅极耦合：P-沟道晶体管P2和P3，以及N沟道晶体管N2和N3。晶体管P3和N2耦合作为反相器I1，晶体管P2和N3耦合作为反相器12。

缓冲器100的输出由晶体管P1和N1驱动，其漏极与输出节点v_o耦连。晶体管P1的源极与V_DD耦连，而晶体管N1的源极与地电位耦合。晶体管P1的控制栅极与晶体管P3和N2的漏极耦连。与此类似，晶体管N1的控制栅极与晶体管P2和N3的漏极耦连。

另外，按照本发明，从输出节点v_o到晶体管P1的控制栅极的反馈路径包括容性元件C_FP。类似地，输出节点v_o和晶体管N1的控制栅极之间有容性元件C_FN。本发明中，“容性元件”指的是实际的电容器件(例如器件C_FN和C_FP)，用以区别晶体管器件中所固有的寄生电容。例如，图1假想绘出了输出晶体管N1的寄生栅极电容C_GN。

再有，按照本发明，由于因下述讨论而变得清楚的原因，晶体管P3的尺寸使得其W/L比值大于晶体管N2的W/L比值。以类似的方法，晶体管N3的W/L比值大于晶体管P2的W/L比值。特定的器件尺寸取决于特定的应用。举例来说，用来产生图中所示波形的晶体管的尺寸是：N1＝120/0.8；P1＝360/0.8；N2＝2/24；P2＝6/24；N3＝10/0.8；以及P3＝30/0.8。

现在来讨论图1中电路的运行。考虑输出信号的下降变化的情况。在这一变化前的某一时刻，晶体管P3关断(OFF)，而晶体管N2处于饱和状态因而完全开启(ON)。所以，输出晶体管P1完全是ON，从而负载电容C_L被充电至V_DD电位。类似地，晶体管P2关断，而晶体管N3是ON，从而使输出晶体管N1保持在非导通的OFF状态。

下面考虑输入信号变化到较低电压电位时的情形。这时，晶体管N2开始变成OFF，而晶体管P3开始变成ON。与此类似，晶体管N3开始变成OFF，而晶体管P2开始变成导通。回想一下晶体管P3、N2、N3和P2的尺寸，从而P3比N2强，而N3比P2强；即，P3和N3的W/L比值分别大于N2和P2。这种尺寸的后果是使得“不活动”输出晶体管(下降变化时的晶体管P1)变成OFF的速度比“活动”输出晶体管(即晶体管N1)变成ON的速度更快。相反，如果是上升变化，则由于N3比P2强，“不活动”输出晶体管N1变成OFF的速度将比“活动”输出晶体管P1变成ON的速度更快。这是本发明的一个重要方面，因为这样的晶体管尺寸在逻辑电平变化期间用来消除输出晶体管P1和N1之间的短路电流，从而将控制下降沿变化的电路与控制上升沿变化变化的电路隔开。

输出缓冲器100的下降沿电路包含：输出晶体管N1、反馈电容C_FN、晶体管P2、寄生电容C_GN以及输出负载电容C_L。这些元件如图2A中所示。图3中所示的波形用于下降沿变化时缓冲器工作期间的三个时间区间。

如图2B和图3所示，晶体管N1在区间A开始时处在OFF状态，在如图2B所示的等效电路中为一处在开启位置上的开关。晶体管P2处在饱和状态，因此就象是一个恒流源，对晶体管N1的寄生栅极电容进行充电，直到节点v_g达到N1的阈值电压。同时，由于N1处于OFF状态，节点v_g处增加的电压使得v_o通过反馈电容C_FN相应增加。可以确定节点v_g和输出节点v_o处变化的时间方程。

节点v_g的时间函数v_g(t)是：

这里，C₁是总的电容节点v_g，而I是晶体管P2提供的电流。

C_{1} = C_{GN} + \frac{C_{FN} C_{L}}{C_{FN} + C_{L}}

输出节点的时间函数v_o(t)是：

参照图2C和图3，图中示出的是区域B中示出缓冲器的工作情况和相应的等效电路。由于P2继续对电容C_FN充电，所以，节点v_g处的栅极电压继续上升，直到输出晶体管N1开始变成ON。因此，输出负载C_L开始通过N1放电。同时，电容C_FN也开始通过N1开始放电。这就趋向于使得节点v_g处的电压上升放慢，从而减小了N1中的电流。C_FN通过N1放电的速度取决于负载电容C_L的尺寸。

然而，C_FN继续由晶体管P2充电。这趋向于提高节点v_g处的电位以及N1中的电流。反馈效应将产生一种平衡状态，即，电容C_FN通过晶体管N1的放电速度由晶体管P2的充电速度来平衡。因此，在平衡状态下，在区域B内，输出缓冲器100的工作期间内，节点v_g处的电压(即晶体管N1的栅极电压)保持恒定。

由于栅极电压保持不变，输出晶体管N1就象是一个恒流源，产生恒定的输出斜率。所以，下降沿变化的下降时间完全是以这种方式控制的。

就象是在区域A中工作的情况下一样，可以确定节点v_g处的电压方程以及输出节点v_o的时间函数v_o(t)。饱和状态下模拟(model)晶体管工作的标准二次方程式用于晶体管N1，即：

这里，K_N1是N1的晶体管增益，

V_TN1是N1的阈值电压，

I_N1是N1的电流。

根据这一方程，节点v_g处的恒定栅极电压是：

平衡时，因为N1栅极充电(由电流I充电)完全由输出负载的放电所补偿，所以V_g是常数。从而

I = - C_{FN} \frac{d v_{o}}{d_{t}}

并且晶体管N1中的电流是：

等式5和等式6可以一起用来重新计算等式4：

I_{NI} = I \frac{C_{L} + C_{FN}}{C_{FN}}

输出电压的时间变化函数v_o(t)是如下确定的：

I = - C_{FN} \frac{d v_{o}}{d_{t}}

其中，

t_A是区域A的长度，并且等于

，C₁是从等式1得到的；

V_G是等式7中表述的恒定栅极电压；并且，

积分常数是

V_{DD} + \frac{C_{FN}}{C_{FN} + C_{L}} \cdot V_{G,}

其中，考虑了区域A的工作期间由反馈电容所引起的尖峰。

电压V_o代表施加到输出晶体管N1上的控制电压，用以在给定的时间内以恒定的斜率(slope)使输出负载C_L放电。可以看到，输出斜率是恒定的，并且仅依赖于内部元件，即晶体管P2所提供的充电电流I和反馈电容器C_FN的电容。放电时通过输出晶体管N1的电流I_N1经过负载C_L调节，从而输出v_o的斜率与负载无关。

现在再参照图3，区域C中缓冲器的工作由于节点v_g处电压，在负载电容器完全放电以后继续上升而继续。所以，输出晶体管N1的栅极将继续上升，直到达到V_DD，此时给出完全的直流特征。

从上面的等式，可以导出传播延迟t_PHL和下降时间t_SHL。传播时间是区域A中的延迟t_A和输出达到电源电压V_DD的一半所需的时延的和，所以，

下降时间是在90％和10％的输出变化之间测得的，所以，

注意，在等式10中，下降时间是不取决于输出负载C_L的。

现在来看图4A和4B中的波形。这些波形给出在节点v_g处测得的栅极电压和在输出节点v_o处测得的输出电压。用于变化的输出负载10pF、30pF、100F和300pf以及用于按照本发明的输出缓冲器而产生的波形如图4A所示，而用于传统的输出缓冲器而产生的波形如图4B所示。图4A还示出了一开始示于图3中的三个工作区域A-C。

首先考虑图4A。反馈电容的效果示于区域B中，该区域中，栅极电压是平展的。恒定栅极电压的结果是，输出节点v_o处信号的转换速率对于所有的容性负载来说是恒定的。负载电容的影响不起作用，直至器件工作在区域B中为止。如图4A所示，负载电容C_L决定反馈电容充、放电达到平衡所需的时间，这是由v_g成为波形平展部分可证明的。

比较而言，图4B中没有反馈电容器的传统形式的缓冲器的波形显示，栅极电压是在瞬间达到V_DD，因而使输出晶体管N1立即进入饱和状态。因此，由于晶体管N1处在最大导通状态下，输出节点V_o处的放电速率是由负载电容C_L和N1的沟道电阻所确定的时间常数的函数。由于沟道电阻保持不变，所以转换速度将随容性负载而变。

图5A示出的是，工作在区域B内时，输出缓冲器100在晶体管N1中产生恒定的漏电流，电流根据负载C_L自调整至不同的电平。由于这一自调整性能，因而不管负载的大小如何，放电时间是相同的。具有较多存储电荷的较大负载将在给定的时间内以较大的电流放电，而具有较少存储电荷的较小负载在相同的时间内放电较少的电流。结果是，不管负载电容为多大，转换速度是恒定的。相反，图5B中所示传统输出缓冲器的漏电流轮廓表示负载在最大的速率下放电，放电时间简单地是负载中存储电荷量的函数。结果是转换速度随负载电容而变。

最后的结论是，正象可以通过比较图4A和4B中的输出波形所看到的那样，本发明的传播延迟增加了约8倍。参照图5A和5B，本发明的电路显示，电流峰值减小的倍数相同。电流峰值减小有助于使噪声为最小。正如从图5A中可以看到的那样，对于更小的负载，减小电流的能力甚至更好。

前述讨论涉及的是在下降变化期间输出缓冲器的工作情况，并且着重在图1所示缓冲器电路100的下面的一半。类似的分析处理也可以适用于涉及缓冲器电路上半部分的上升变化。可以看到，对于上升变化，输出节点v_o处电压的变化率是相同的而与容性负载C_L无关。

现在来看图6，讨论本发明的第二个实施例。晶体管P1-P3以及N1-N3与图1中含有输出缓冲器100的那些晶体管是相同的。图6中所示的实施例包括一个输入与输入节点v_i耦连的反相器202。晶体管P4有一个与输出晶体管P1的控制栅极耦合的第一端子和与节点v_t耦合的第二端子。晶体管N4具有与输出晶体管N1的控制栅极耦连的第一端子和与节点v_t耦连的第二端子。晶体管P4和N4的栅极链接在一起，并与反相器202的输出端耦合。反馈电容C_t耦合在输出节点v_o和节点v_t之间。正如下面将要讨论的那样，晶体管P4和N4用作开关元件，有选择地将反馈电容C_F的一端与输出晶体管P1的控制栅极或输出晶体管N1的控制栅极耦合。

除了以下方面以外，图6中所示电路200的运行在所有方面与图1所示电路是相似的。考虑下降变化的情况。变化前的那一刻的情况是：输入节点v_i处的电位是V_DD。因此，晶体管N2、N3和P4变成ON，而晶体管P3、P2和N4变成OFF。因此，输出晶体管P1的栅极电压由晶体管N2保持在零，而输出晶体管N1的栅极电压由晶体管N3保持在零。所以，P1是ON，而输出节点保持在V_DD。

反相器202的输出是零，所以，使晶体管P4开启，而关闭晶体管N4。注意，尽管P4是ON，但节点v_t处的电位却不能上升到P4阈值电压-V_tP4以上。原因是，在这样的条件下，节点v_t是P4的源节点。回想一下当V_qs＞＝V_t时出现导通的情况。这时，V_qs＝0-V_f，这里，V_f是节点v_f处的电位。当V_f达到-V_tP4时，节点v_f上升到-V_tP4以上的趋势将关断P4。所以，V_f稳定在-V_tP4。类似地，可以看到，在上升变化的情况下，V_f将不会上升到(V_DD-V_tP4)以上。

当出现变化时，晶体管N4开启，从而通过已知为电荷共享的过程，将反馈电容C_F处的电荷转移到输出晶体管N1的栅极。所以，通过使反馈电容C_F具有合适的尺寸，可以将N1的栅极预充电至接近其阈值电压的某一电位上。

按照本发明，N4是在晶体管P2变成ON之前完全处于ON的。这是通过反相器202的P沟道和N沟道晶体管的尺寸使之快于P3/N2和P2/N3来实现的。所以，在下降变化期间，反相器202将在晶体管P2变成ON以前变成高电位，而在上升变化期间，反相器将在晶体管N2变成ON之前变成低电位。这就在晶体管P2(N2)变成ON并开始对栅极充电之前提供了对N1(在上升变化的情况下是P1)栅极的预充电。通过对栅极的预充电，与图1中的缓冲器电路相比，输出负载C_L可以在变化期间较早的时候开始放电。因此，就减小了传播延迟。对于达到预充电电压的栅极电压，采用图1所示的电路，因预充电而产生的有关传播延迟的增益等于必须的延迟。考虑反馈电容C_F的值相对于输出负载C_L的值是可忽略的情况，可以得到传播延迟下面的表达式：

其中，Vt是晶体管P4处于下降变化而N4处于上升变化时的阈值电压。

另外，由于反馈电容C_F的预充电，使得尖峰也减小。由于栅极电容在工作区域A(图3)期间的充电，所以预充电消除了采用图1所示电路而出现的在输出处建立起来的电荷。采用预充电，实际上可以没有区域A。

同样如图7A所示，从图中可以看到，由于反馈电容的预充电，栅极电压瞬间达到输出晶体管(P1，N1)的阈值电压。因此，下降沿出现在比图1中所示电路中的下降沿更早的时候，所以就减小了传播延迟。注意，预充电还消除了图1所示电路的下降变化开始时出现的尖峰。对于输出缓冲器100，与图5A中的曲线相比，图7B中漏电流曲线还提高了输出缓冲器200的响应能力。

图6所示实施例的另一个方面是使硅电路的面积减小。注意，与采用两个反馈电容器C_FN、C_FP的图1所示电路相比，图6所示的电路采用一个反馈电容C_F。与晶体管相比，电容所占有的面积较大。例如，一个1pF的电容器的面积约为25×55μM。所以，尽管图6所示的电路比起图1所示的电路采用较多的晶体管，但由于仅采用一个电容器，所以前者电路所需的总面积小于后者电路所需的总面积。N4、P4通常的W/L比值分别是8/0.8μM和24/0.8μM。类似地，包含反相器202的晶体管较小，例如，N沟道器件的4/0.8μM和P沟道的12/0.8μM通常被认为足以驱动晶体管N4和P4的小栅极电容了。

权利要求书

按照条约第19条的修改

关于根据PCT第19条进行的修改的声明

本发明涉及一种输出缓冲器电路，它具有一个输出节点和一个输出节点，第一和第二反相器的输入端与输入节点耦合。反相器的输出端与第一和第二驱动晶体管的栅极耦合。驱动晶体管的公共漏极与输出节点耦合。容性反馈路径包括串联耦合并具有公共栅极连线和公共路径连线的第三和第四晶体管。电容器耦合在公共漏极和输出节点之间。反相器耦合在输入节点和公共栅极之间。

关于Boomer的参考文献在图2和图3中给出了一种具有容性反馈路径的输出缓冲器，它包含耦合在输出节点(Vout)和第一驱动晶体管(P1)之间的第一电容器(Cp)，以及耦合在输出节点和第二驱动晶体管(N1)的栅极之间的第二电容器(Cn)。它没有给出其他的容性反馈路径。

关于Lewis的参考文献在图4中给出了一种输出缓冲器，它具有耦合在第一驱动晶体管(20)的栅极和地之间的第一电容器(Cin)，以及耦合在第二驱动晶体管(22)的栅极和地之间的第二电容器(Cip)。关于Lewis的参考文献没有揭示出采用任何的容性反馈路径。

关于Nessi等人的参考文献涉及一种控制信号响应速度的输出驱动器，它采用的是开关式感性负载。所揭示的电路避免了采用直接的并且是急剧的电荷转移，而直接并急剧的电荷转移是开关式电路的特征。图3示出了一种避免这样的电流变化的电路。电路包括一对共享一个电容器(cu)的积分级(integratingstage)(运算放大器，未标号)。电容器在运算放大器之间是可以转换的(s1，s2)。信号(NW，PW)使每一开关转换工作同步，从而一次电容器(cu)仅与一个运算放大器耦合。输出晶体管(PU，NU)的接通-关断期间的信号响应速度受到控制，从而避免了积分级的工作期间因积分的影响而产生的急剧变化。

权利要求书

1.一种缓冲器电路，其特征在于，它包含：

信号接收节点(V_i)；

具有输入端子和输出端子的第一反相器(P3，N2)，所述输入端子与所述信号接收节点耦合；

具有输入端子和输出端子的第二反相器(P2，N3)，所述输入端子与所述信号接收节点耦合；

具有第一端子和第二端子并具有与所述第一反相器的所述输出端子耦合的栅极端子的第一输出晶体管(P1)；

具有第一端子和第二端子并具有与所述第二反相器的所述输出端子耦合的栅极端子的第二输出晶体管(N1)；

信号输出节点(V_o)，所述第一输出晶体管的第二端子和所述第二输出晶体管的所述第一端子与所述信号输出节点(V_o)耦合；以及

用来将所述信号输出节点回过来与所述第一和第二输出晶体管的栅极端子耦合的容性反馈装置(CF)，包括串联耦合并连接在第一和第二输出晶体管的栅极之间的第三和第四晶体管(P4，N4)，以及耦合在所述信号接收节点和所述第三和第四晶体管的栅极之间的第三反相器(202)。

2.删除

3.删除

4.删除

5.如权利要求4所述的输出缓冲器电路，其特征在于，所述第一输出晶体管(P1)是一个P沟道器件，而所述第二输出晶体管(N1)是一个N沟道器件。

6.如权利要求5所述的输出缓冲器电路，其特征在于，所述第三晶体管(P4)是一个P沟道器件，而所述第四晶体管(N4)是一个N沟道器件。

7.如权利要求1所述的输出缓冲器电路，其特征在于，所述第一反相器包括一个P沟道器件(P3)和一个N沟道器件(N2)，所述P沟道器件的W/L比值大于所述N沟道器件的W/L比值。

8.如权利要求7所述的输出缓冲器电路，其特征在于，所述第二反相器包括一个P沟道器件(P2)和一个N沟道器件(N3)，所述N沟道器件的W/L比值大于所述P沟道器件的W/L比值。

9.删除

10.删除

11.删除

12.一种输出缓冲器，其特征在于，它包含：

信号输入节点(Vi)；

信号输入节点(Vo)；

具有与所述信号输入节点耦合的输入端并且还具有一个输出端的第一反相器(P3，N2)；

牵引晶体管(pull-up transistor)(P1)，它具有与第一电位耦合的第一端子、与信号输出节点耦合的第二端子，以及与第一反相器的输出端子耦合的控制端子；

具有与所述信号输入节点耦合的输入端子并且还具有一个输出端的第二反相器(P2，N3)；

下拉晶体管(pull-down)(N1)，它具有与第二电位耦合的第一端子、与信号输出节点耦合的第二端子，以及与第二反相器的输出端子耦合的控制端子；以及

具有容性元件(CF)和开关装置(P4，N4，202)的容性反馈路径，所述容性元件具有与所述信号输出节点耦合的第一端，所述开关装置用来有选择地将所述容性元件的第二端直接与所述牵引晶体管的控制栅极或所述下拉晶体管的控制栅极耦合。

13.如权利要求12所述的输出缓冲器，其特征在于，所述开关装置包括一个第三反相器(202)、P沟道晶体管(P4)和N沟道晶体管(N4)；所述第三反相器具有与所述信号输入节点(Vi)耦合的输入端子并且还具有与P沟道和N沟道晶体管的控制栅极耦合的输出端子；晶体管具有公共漏极连接点；P沟道晶体管的源极与牵引晶体管(P1)的控制栅极耦合；N沟道晶体管的源极与下拉晶体管(N1)的控制栅极耦合；公共连接连接点与容性元件(CF)的第二端耦合。

14.如权利要求12所述的输出缓冲器电路，其特征在于，所述第一反相器包括一个P沟道器件(P3)和一个N沟道器件(N2)，所述P沟道器件的W/L比值大于所述N沟道器件的W/L比值。

15.如权利要求14所述的输出缓冲器电路，其特征在于，所述第二反相器包括一个P沟道器件(P2)和一个N沟道器件，所述N沟道器件(N3)的W/L比值大于所述P沟道器件的W/L比值。

Claims

1.一种缓冲器电路，其特征在于，它包含：

信号接收节点(V_i)；

用来将所述信号输出节点回过来与所述第一和第二输出晶体管的所述栅极端子耦合的容性反馈装置(CFP，CFN；CF)。

2.如权利要求1所述的输出缓冲器电路，其特征在于，所述容性反馈装置包括耦合在所述第一输出晶体管(P1)的信号输出节点和的栅极端子之间的第一容性元件(CFP)，以及耦合在所述第二输出晶体管(N1)的信号输出和栅极端子之间的第二容性元件(CFN)。

3.如权利要求2所述的输出缓冲器电路，其特征在于，所述第一输出晶体管(P1)是一个P沟道器件，而第二输出晶体管(N1)是一个N沟道器件。

4.如权利要求1所述的输出缓冲器电路，其特征在于，所述容性反馈装置还包括串联耦合并连接在所述第一和第二输出晶体管的栅极之间的第三和第四晶体管(P4，N4)，以及耦合在所述第三和第四晶体管的信号接收节点和栅极之间的第三反相器(202)。

9.一种输出缓冲器电路，其特征在于，它包括：

输入节点(V_i)和输出节点(V_o)；

具有第一和第二反相器(P3，N2；P2，N3)的输入级，每一反相器具有与所述输入级耦合的输入端；

具有与所述第一反相器的输出端耦合的栅极端子并且还具有与所述输出节点(V_o)耦合的漏极端子的P沟道晶体管(P1)；

具有与所述第二反相器的输出端耦合的栅极端子并且还具有与所述输出节点(V_o)的漏极端子的N沟道晶体管(N1)；

耦合在所述P沟道晶体管的漏极端子和栅极端子之间的第一容性元件(CFP)；以及

耦合在所述N沟道晶体管的漏极端子和栅极端子之间的第二容性元件(CFN)。

10.如权利要求9所述的输出缓冲器电路，其特征在于，所述第一反相器包括一个P沟道器件和一个N沟道器件，所述P沟道器件的宽度比所述N沟道器件的宽度大。

11.如权利要求9所述的输出缓冲器电路，其特征在于，所述第二反相器包括一个P沟道器件和一个N沟道器件，所述N沟道器件的宽度比所述P沟道器件的宽度大。

12.一种输出缓冲器，其特征在于，它包含：

信号输入节点(Vi)；

信号输入节点(Vo)；

具有容性元件(CF)和开关装置(P4，N4，202)的容性反馈路径，所述容性元件具有与所述信号输出节点耦合的第一端，所述开关装置用来有选择地将所述容性元件的第二端耦合在所述牵引晶体管的控制栅极和所述下拉晶体管的控制栅极之间。