CN113054990A - 一种驱动电路、接口电路和终端 - Google Patents
一种驱动电路、接口电路和终端 Download PDFInfo
- Publication number
- CN113054990A CN113054990A CN202110270321.3A CN202110270321A CN113054990A CN 113054990 A CN113054990 A CN 113054990A CN 202110270321 A CN202110270321 A CN 202110270321A CN 113054990 A CN113054990 A CN 113054990A
- Authority
- CN
- China
- Prior art keywords
- switch
- inverter
- delay circuit
- tube
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims description 10
- 229910044991 metal oxide Inorganic materials 0.000 claims description 4
- 150000004706 metal oxides Chemical class 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 230000009471 action Effects 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
本申请公开了一种驱动电路，包括：第一反相器和第二反相器的输入端共同用于接收输入信号，第一反相器的输出端分别与第一开关的第一端和第一PMOS管的栅极相连，第二反相器的输出端分别与第二开关的第一端和第一NMOS管的栅极相连，第一开关的第二端和第二开关的第二端分别与延时电路的输入端相连，延时电路的输出端分别与第一PMOS管的漏极和第一NMOS管的漏极相连，第一PMOS管的源极连接电源，第一NMOS管的源极接地；第一开关和第二开关的导通时序相反。显然，通过简单的控制逻辑对延时电路进行复用，就可以避免NMOS管和PMOS管同时导通所产生电源到地的贯通电流，这样就可以降低驱动电路的结构复杂度与设计成本。
Description
技术领域
本发明涉及电力电子技术领域，特别涉及一种驱动电路、接口电路和终端。
背景技术
接口电路是CPU(Central Processing Unit，中央处理器)与外部设备进行信息交互的桥梁。因为接口电路会对协议转换速率有一定的设置要求，所以，为了对协议转换速率进行调整，一般会在接口电路中设置转换速率可调的驱动电路。请参见图1，图1为现有技术中驱动电路的结构图。
在图1所示的驱动电路中，为了对转换速率进行调整，一般会利用非交叠时钟产生电路对输入信号进行处理，以避免驱动电路中的NMOS管和PMOS管同时导通产生电源到地的贯通电流将驱动电路烧毁。但是，由于非交叠时钟产生电路的内部设置有大量的逻辑门电路，这样不仅会增加驱动电路的结构复杂度，而且，也会极大的增加驱动电路的设计成本。目前，针对这一技术问题，还没有较为有效的解决办法。
由此可见，如何降低驱动电路的结构复杂度和设计成本，是本领域技术人员亟待解决的技术问题。
发明内容
有鉴于此，本发明的目的在于提供一种驱动电路、接口电路和终端，以降低驱动电路的结构复杂度和设计成本。其具体方案如下：
一种驱动电路，包括：第一反相器、第二反相器、第一NMOS管、第一PMOS管、第一开关、第二开关和延时电路；
其中，所述第一反相器的输入端和所述第二反相器的输入端共同用于接收输入信号，所述第一反相器的输出端分别与所述第一开关的第一端和所述第一PMOS管的栅极相连，所述第二反相器的输出端分别与所述第二开关的第一端和所述第一NMOS管的栅极相连，所述第一开关的第二端和所述第二开关的第二端分别与所述延时电路的输入端相连，所述延时电路的输出端分别与所述第一PMOS管的漏极和所述第一NMOS管的漏极相连，所述第一PMOS管的源极连接电源，所述第一NMOS管的源极接地；并且，所述第一开关和所述第二开关的导通时序相反。
优选的，所述第一反相器和所述第二反相器的结构相同。
优选的，所述第一反相器包括：第二NMOS管和第二PMOS管；
其中，所述第二NMOS管的栅极与所述第二PMOS管的栅极相连，所述第二NMOS管的漏极与所述第二PMOS管的漏极相连，所述第二PMOS管的源极连接电源，所述第二NMOS管的源极接地；
相应的，所述第二NMOS管的栅极为所述第一反相器的输入端，所述第二NMOS管的漏极为所述第一反相器的输出端。
优选的，所述延时电路具体为RC延时电路。
优选的，所述RC延时电路包括：电阻和电容；
其中，所述电阻的第二端与所述电容的第一端相连；
相应的，所述电阻的第一端为所述RC延时电路的输入端，所述电容的第二端为所述RC延时电路的输出端。
相应的，本发明还公开了一种接口电路，包括如前述所公开的一种驱动电路。
相应的，本发明还公开了一种终端，包括如前述所公开的一种接口电路。
可见，在本发明所提供的驱动电路中，当输入信号从低电平跳变为高电平时，第一反相器和第二反相器的输出信号由高电平跳变为低电平，此时，假设第一开关导通、第二开关关断，由于此时延时电路作用于第一反相器，在此情况下，第一NMOS管就会比第一PMOS管先导通，由此就避免了第一NMOS管和第一PMOS管同时导通所产生电源到地的贯通电流；而当输入信号从高电平跳变为低电平时，第一反相器和第二反相器的输出信号由低电平跳变为高电平，此时第一开关关断、第二开关导通，由于此时延时电路作用于第二反相器，在此情况下，第一PMOS管就会比第一NMOS管先导通，这样就避免了第一NMOS管和第一PMOS管同时导通所产生电源到地的贯通电流。显然，在该驱动电路中，通过简单的控制逻辑对延时电路进行复用，就可以避免第一NMOS管和第一PMOS管同时导通所产生电源到地的贯通电流，这样相较于现有技术中采用设计结构较为复杂的非交叠时钟产生电路而言，就可以显著降低驱动电路的结构复杂度与设计成本。相应的，本发明所提供的一种接口电路和终端，同样具有上述有益效果。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中驱动电路的结构图；
图2为本发明实施例所提供的一种驱动电路的结构图；
图3为图2所示驱动电路的时序示意图；
图4为本发明实施例所提供的第一反相器的结构图；
图5为本发明实施例所提供的另一种驱动电路的结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图2，图2为本发明实施例所提供的一种驱动电路的结构图，该驱动电路包括：第一反相器N1、第二反相器N2、第一NMOS管M1、第一PMOS管P1、第一开关S1、第二开关S2和延时电路；
其中，第一反相器N1的输入端和第二反相器N2的输入端共同用于接收输入信号，第一反相器N1的输出端分别与第一开关S1的第一端和第一PMOS管P1的栅极相连，第二反相器N2的输出端分别与第二开关S2的第一端和第一NMOS管M1的栅极相连，第一开关S1的第二端和第二开关S2的第二端分别与延时电路的输入端相连，延时电路的输出端分别与第一PMOS管P1的漏极和第一NMOS管M1的漏极相连，第一PMOS管P1的源极连接电源，第一NMOS管M1的源极接地；并且，第一开关S1和第二开关S2的导通时序相反。
在本实施例中，是公开了一种新型的驱动电路，通过该驱动电路可以降低驱动电路的结构复杂度和设计成本。请参见图2，该驱动电路包括第一反相器N1、第二反相器N2、第一NMOS管M1、第一PMOS管P1、第一开关S1、第二开关S2和延时电路。
需要说明的是，因为第一开关S1和第二开关S2的导通时序相反，所以，在本实施例中，假设第一开关S1在接收到低电平导通，在接收到高电平时关断，而第二开关S2在接收到低电平时关断，在接收到高电平时导通。
具体的，在该驱动电路中，当输入信号Vin从低电平跳变为高电平时，第一反相器N1和第二反相器N2的输出信号由高电平跳变为低电平，此时，第一开关S1导通、第二开关S2关断，由于此时延时电路作用于第一反相器N1，所以，第一反相器N1的输出信号Vout1从高电平变为低电平会比较缓慢，与此同时，第二反相器N2的输出信号Vout2不会受到延时电路的影响，下降会比较迅速，因此，第一NMOS管M1会先导通，第一PMOS管P1会滞后于第一NMOS管M1缓慢导通，最后，驱动电路的输出Vout会由低电平变成高电平。显然，通过此种设置方式，就可以避免第一NMOS管M1和第一PMOS管P1同时导通的现象。
而当输入信号Vin从高电平跳变为低电平时，第一反相器N1和第二反相器N2的输出信号由低电平跳变为高电平，此时第一开关S1关断、第二开关S2导通，由于此时延时电路作用于第二反相器N2，所以，第二反相器N2的输出信号Vout2从低电平变为高电平会比较缓慢，与此同时，第一反相器N1的输出信号Vout1不会受到延时电路的影响，由低电平变成高电平会比较迅速，因此，第一PMOS管P1会先导通，第一NMOS管M1会滞后于第一PMOS管P1缓慢导通，最后，驱动电路的输出Vout会由高电平变成低电平，由此就避免了第一NMOS管M1和第一PMOS管P1同时导通的现象。具体请参见图3，图3为图2所示驱动电路的时序示意图。
可以理解的是，在本实施例中，通过对延时电路的延时时间进行控制就可以达到对转换速率进行控制与调整的目的。需要说明的是，在本实施例中，是假设输入信号从低电平跳变为高电平时，第一开关S1导通、第二开关S2关断，输入信号从高电平跳变为低电平时，第一开关S1关断、第二开关S2导通；当然，在实际应用中，还可以假设输入信号从低电平跳变为高电平时，第一开关S1关断、第二开关S2导通，输入信号从高电平跳变为低电平时，第一开关S1导通、第二开关S2关断，只要是能够使得第一开关S1和第二开关S2的导通时序相反即可，此处不作具体限定。
显然，在该驱动电路中，通过简单的控制逻辑对延时电路进行复用，就可以避免第一NMOS管和第一PMOS管同时导通所产生电源到地的贯通电流，这样相较于现有技术中采用设计结构较为复杂的非交叠时钟产生电路而言，该驱动电路结构简单、可靠，实现容易、占地面积小、设计成本低廉，能够广泛应用于各种转换速率可调的接口电路中。
可见，在本实施例所提供的驱动电路中，当输入信号从低电平跳变为高电平时，第一反相器和第二反相器的输出信号由高电平跳变为低电平，此时，假设第一开关导通、第二开关关断，由于此时延时电路作用于第一反相器，在此情况下，第一NMOS管就会比第一PMOS管先导通，由此就避免了第一NMOS管和第一PMOS管同时导通所产生电源到地的贯通电流；而当输入信号从高电平跳变为低电平时，第一反相器和第二反相器的输出信号由低电平跳变为高电平，此时第一开关关断、第二开关导通，由于此时延时电路作用于第二反相器，在此情况下，第一PMOS管就会比第一NMOS管先导通，这样就避免了第一NMOS管和第一PMOS管同时导通所产生电源到地的贯通电流。显然，在该驱动电路中，通过简单的控制逻辑对延时电路进行复用，就可以避免第一NMOS管和第一PMOS管同时导通所产生电源到地的贯通电流，这样相较于现有技术中采用设计结构较为复杂的非交叠时钟产生电路而言，就可以显著降低驱动电路的结构复杂度与设计成本。
基于上述实施例，本实施例对技术方案作进一步的说明与优化，作为一种优选的实施方式，第一反相器N1和第二反相器N2的结构相同。
在本实施例中，是将第一反相器N1和第二反相器N2设置为结构相同的反相器。因为，当将第一反相器N1和第二反相器N2设置为结构相同的反相器时，不仅能够使得驱动电路的结构更加整齐，而且，也可以避免不同类型反相器之间所存在的差异性，由此就能够相对提高驱动电路在使用过程中的稳定性与可靠性。
作为一种优选的实施方式，第一反相器N1包括：第二NMOS管M2和第二PMOS管P2；
其中，第二NMOS管M2的栅极与第二PMOS管P2的栅极相连，第二NMOS管M2的漏极与第二PMOS管P2的漏极相连，第二PMOS管P2的源极连接电源，第二NMOS管M2的源极接地；
相应的，第二NMOS管M2的栅极为第一反相器N1的输入端，第二NMOS管M2的漏极为第一反相器N1的输出端。
在本实施例中，是提供了一种反相器的具体实施方式，具体请参见图4，图4为本发明实施例所提供的第一反相器的结构图。可以理解的是，因为此种结构形式的反相器结构简单、工作性能稳定可靠，所以，当将第一反相器设置为此种结构形式时，就可以相对提高该驱动电路在使用中的普适性。
基于上述实施例，本实施例对技术方案作进一步的说明与优化，请参见图5，图5为本发明实施例所提供的另一种驱动电路的结构图，作为一种优选的实施方式，延时电路具体为RC延时电路。
可以理解的是，因为RC延时电路相比于其它类型的延时电路而言，具有结构简单、造价成本低廉的优点，所以，当将延时电路设置为RC延时电路时，就可以相对降低驱动电路的结构复杂度和设计成本。
作为一种优选的实施方式，RC延时电路包括：电阻R和电容C；
其中，电阻R的第二端与电容C的第一端相连；
相应的，电阻R的第一端为RC延时电路的输入端，电容C的第二端为RC延时电路的输出端。
具体的，在本实施例中，是利用一个电阻和一个电容来搭建RC延时电路，能够想到的是，当将RC延时电路设置为此种结构形式时，就可以进一步降低RC延时电路的结构复杂度。
相应的，本发明还公开了一种接口电路，包括如前述所公开的一种驱动电路。
本发明实施例所提供的一种接口电路，具有前述所公开的一种驱动电路所具有的有益效果。
相应的，本发明还公开了一种终端，包括如前述所公开的一种接口电路。
本发明实施例所提供的一种终端，具有前述所公开的一种接口电路所具有的有益效果。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本发明所提供的一种驱动电路、接口电路和终端进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (7)
1.一种驱动电路，其特征在于，包括：第一反相器、第二反相器、第一NMOS管、第一PMOS管、第一开关、第二开关和延时电路；
其中，所述第一反相器的输入端和所述第二反相器的输入端共同用于接收输入信号，所述第一反相器的输出端分别与所述第一开关的第一端和所述第一PMOS管的栅极相连，所述第二反相器的输出端分别与所述第二开关的第一端和所述第一NMOS管的栅极相连，所述第一开关的第二端和所述第二开关的第二端分别与所述延时电路的输入端相连，所述延时电路的输出端分别与所述第一PMOS管的漏极和所述第一NMOS管的漏极相连，所述第一PMOS管的源极连接电源，所述第一NMOS管的源极接地；并且，所述第一开关和所述第二开关的导通时序相反。
2.根据权利要求1所述的驱动电路，其特征在于，所述第一反相器和所述第二反相器的结构相同。
3.根据权利要求2所述的驱动电路，其特征在于，所述第一反相器包括：第二NMOS管和第二PMOS管；
其中，所述第二NMOS管的栅极与所述第二PMOS管的栅极相连，所述第二NMOS管的漏极与所述第二PMOS管的漏极相连，所述第二PMOS管的源极连接电源，所述第二NMOS管的源极接地；
相应的，所述第二NMOS管的栅极为所述第一反相器的输入端，所述第二NMOS管的漏极为所述第一反相器的输出端。
4.根据权利要求1至3任一项所述的驱动电路，其特征在于，所述延时电路具体为RC延时电路。
5.根据权利要求4所述的驱动电路，其特征在于，所述RC延时电路包括：电阻和电容；
其中，所述电阻的第二端与所述电容的第一端相连；
相应的，所述电阻的第一端为所述RC延时电路的输入端，所述电容的第二端为所述RC延时电路的输出端。
6.一种接口电路，其特征在于，包括如权利要求1至5任一项所述的一种驱动电路。
7.一种终端，其特征在于，包括如权利要求6所述的一种接口电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110270321.3A CN113054990A (zh) | 2021-03-12 | 2021-03-12 | 一种驱动电路、接口电路和终端 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110270321.3A CN113054990A (zh) | 2021-03-12 | 2021-03-12 | 一种驱动电路、接口电路和终端 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113054990A true CN113054990A (zh) | 2021-06-29 |
Family
ID=76511987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110270321.3A Pending CN113054990A (zh) | 2021-03-12 | 2021-03-12 | 一种驱动电路、接口电路和终端 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113054990A (zh) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4518873A (en) * | 1981-08-13 | 1985-05-21 | Fujitsu Limited | Buffer circuit for driving a C-MOS inverter |
| JPH02307369A (ja) * | 1989-05-20 | 1990-12-20 | Meidensha Corp | トランジスタインバータにおけるデットタイム補償装置 |
| JPH0795029A (ja) * | 1993-09-27 | 1995-04-07 | Fujitsu Ltd | 半導体集積回路 |
| US5469096A (en) * | 1993-05-31 | 1995-11-21 | Sgs-Thomson Microelectronics, S.R.L. | Power-transistor slew-rate controller employing only a single capacitor per half-bridge |
| US5949259A (en) * | 1997-11-19 | 1999-09-07 | Atmel Corporation | Zero-delay slew-rate controlled output buffer |
| US6094086A (en) * | 1997-05-12 | 2000-07-25 | Industrial Technology Research Institute | High drive CMOS output buffer with fast and slow speed controls |
| US20100002472A1 (en) * | 2008-07-02 | 2010-01-07 | Texas Instruments Incorporated | System and method for switch mode power supply delay compensation |
| CN106788493A (zh) * | 2016-12-21 | 2017-05-31 | 湖南国科微电子股份有限公司 | 一种低速发射器电路 |
| CN111082785A (zh) * | 2018-10-19 | 2020-04-28 | 无锡华润矽科微电子有限公司 | 控制电路 |
-
2021
- 2021-03-12 CN CN202110270321.3A patent/CN113054990A/zh active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4518873A (en) * | 1981-08-13 | 1985-05-21 | Fujitsu Limited | Buffer circuit for driving a C-MOS inverter |
| JPH02307369A (ja) * | 1989-05-20 | 1990-12-20 | Meidensha Corp | トランジスタインバータにおけるデットタイム補償装置 |
| US5469096A (en) * | 1993-05-31 | 1995-11-21 | Sgs-Thomson Microelectronics, S.R.L. | Power-transistor slew-rate controller employing only a single capacitor per half-bridge |
| JPH0795029A (ja) * | 1993-09-27 | 1995-04-07 | Fujitsu Ltd | 半導体集積回路 |
| US6094086A (en) * | 1997-05-12 | 2000-07-25 | Industrial Technology Research Institute | High drive CMOS output buffer with fast and slow speed controls |
| US5949259A (en) * | 1997-11-19 | 1999-09-07 | Atmel Corporation | Zero-delay slew-rate controlled output buffer |
| US20100002472A1 (en) * | 2008-07-02 | 2010-01-07 | Texas Instruments Incorporated | System and method for switch mode power supply delay compensation |
| CN106788493A (zh) * | 2016-12-21 | 2017-05-31 | 湖南国科微电子股份有限公司 | 一种低速发射器电路 |
| CN111082785A (zh) * | 2018-10-19 | 2020-04-28 | 无锡华润矽科微电子有限公司 | 控制电路 |
Non-Patent Citations (1)
| Title |
|---|
| 黄思俞著: "《大学物理实验 第2版》", 31 December 2017 * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9483992B2 (en) | Gate drive circuit | |
| JP2006158067A (ja) | 電源ドライバ回路 | |
| US8692577B2 (en) | Driver circuit | |
| CN106712495B (zh) | 一种电荷泵电路 | |
| JPH08223014A (ja) | 電力スイッチの貫通電流を減少させる比較器回路 | |
| CN109379071B (zh) | 一种模拟开关电路 | |
| US10476383B2 (en) | Negative charge pump circuit | |
| JP2007159288A (ja) | ソフトスタート回路および電源装置 | |
| US9843321B2 (en) | System and method for a pre-driver circuit | |
| JP2014160981A (ja) | レベルシフト回路 | |
| CN101079617B (zh) | 精确的定时信号发生器及其方法 | |
| CN115987083B (zh) | 降低电磁辐射的控制电路及其控制方法、及隔离电源系统 | |
| CN113054990A (zh) | 一种驱动电路、接口电路和终端 | |
| KR102047181B1 (ko) | 저전력 전압 레귤레이터 | |
| CN108566077B (zh) | 一种具有自学习功能的电源系统 | |
| US6975100B2 (en) | Circuit arrangement for regulating the duty cycle of electrical signal | |
| US20190020276A1 (en) | Switching regulator | |
| US10644694B2 (en) | Power-on reset circuit with hysteresis | |
| JP2004153577A (ja) | インバータ回路 | |
| US6121803A (en) | Pulse generator | |
| CN107633803B (zh) | 信号遮罩单元、信号遮罩方法及显示面板 | |
| JP2020145610A (ja) | 半導体デバイス | |
| CN113014240B (zh) | 一种信号开关管的控制电路以及模拟开关电路 | |
| US9154120B2 (en) | Electronic circuit | |
| US11736094B2 (en) | Filter circuit and semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20210629 |