以下、図面を参照して、本発明の実施形態について説明する。本実施形態は、本発明を限定するものではない。
(第1実施形態)
第1実施形態に係る半導体集積回路である出力バッファ回路は、駆動回路と出力回路のゲート幅の比を所定の値より小さい値にすることにより、双方向データ端子の負荷容量が0から数百pFの広い範囲において、立ち上がり時間及び立ち下がり時間を一定時間に収めることを図ろうとするものである。より詳しくを、以下に説明する。
図1は、本実施形態に係る半導体集積回路を使用した高周波スイッチの例を示す図である。図1に示すように、高周波スイッチ1は、高周波スイッチ制御回路2と高周波スイッチコア回路3とを備えて構成される。この図1においては、高周波スイッチ制御回路2は、シリアルデータ信号DATAが双方向通信される構成を取っている。この高周波スイッチ制御回路2は、外部から与えられたシリアルデータ信号DATAをパラレル信号へ変換して、高周波スイッチコア回路3へとスイッチング制御信号Conを供給するための回路であり、入出力回路10と、内部論理回路12と、パワーオンリセット回路14と、電源回路16と、デコーダ回路18と、ドライブ回路20とを備えて構成される。
高周波スイッチコア回路3は、高周波スイッチ制御回路2から供給されたスイッチング制御信号Conに基づいてスイッチングを行い、アンテナ端子ANTから入力された信号を高周波端子RF1、RF2、・・・へ出力する、あるいは、RF1、RF2、・・・から入力された信号をアンテナ端子ANTへ出力する回路である。この高周波スイッチコア回路3は、例えば、所謂SPDT(Single Pole, Dual Throw)や、SPnT(Single Pole, n Throw、nは、3以上の整数)をはじめとするスイッチ回路から構成される。本実施形態は、高周波スイッチ制御回路2の構成要素に係る実施形態であるので、高周波スイッチコア回路3の内部についての詳しい説明は省略する。
次に、高周波スイッチ制御回路2の各構成要素について詳しく説明する。高周波スイッチ制御回路2は、外部から与えられたクロック信号CLK、シリアルデータ信号DATA及び電源Vdd1、Vdd2に基づいて、スイッチング制御信号Conを高周波スイッチコア回路3へと提供する。
入出力回路10は、これら外部から与えられるクロック信号CLK、シリアルデータ信号DATAを内部論理回路12へと出力する回路である。また、外部からの要求に応じて内部論理回路12内部に保存されているデータを外部へと出力する回路でもある。この入出力回路10は、クロック入力バッファ回路22と、データ入力バッファ回路24と、データ出力バッファ回路26とを備えて構成される。クロック入力バッファ回路22は、クロック信号CLKを内部論理回路12へと提供するバッファ回路であり、同様に、データ入力バッファ回路24は、外部から入力されたシリアルデータ信号DATAを内部論理回路12へと提供する回路である。このクロック入力バッファ回路22及びデータ入力バッファ回路24は、例えばシュミットトリガにより構成される。データ出力バッファ回路26は、内部論理回路12から出力された送信シリアルデータ信号TX_DATAを双方向通信により外部へと出力するバッファ回路であり、例えば、トライステートバッファにより構成される。
内部論理回路12は、入力されたシリアルデータ信号DATAをクロック信号CLKに同期してパラレルデータ信号に変換するとともに、そのシリアルデータ信号DATAを内部論理回路12に内蔵されているレジスタに収める回路である。また、外部からの要求に応じて、イネーブル信号ENと、このレジスタに収めたシリアルデータ信号DATAを外部へと出力する。パワーオンリセット回路14は、この内部論理回路12に内蔵されているレジスタの初期値を設定するための回路である。
電源回路16は、デコーダ回路18及びドライブ回路20に必要な内部電源電位Vd_int1、Vp、及び、Vnを供給する回路である。このVd_int1は、高圧型レギュレータの出力電位であり、例えば、1.8Vの電位である。Vpは、正電位生成用チャージポンプで生成された電圧であり、Vnは、負電位生成用チャージポンプで生成された電位である。例えば、Vp=3V、Vn=−3Vである。
デコーダ回路18は、内部論理回路12から出力されたパラレルデータ信号をドライブ回路20へと出力する回路である。ドライブ回路20は、デコーダ回路18の出力を、単相信号から差動信号へと変換し、さらに変換された差動信号のレベルを変換して、高周波スイッチコア回路3にスイッチング制御信号Con1、Con1/、Con2、Con2/、・・・、として供給をする回路である。
次に、この高周波スイッチ1の動作を、高周波スイッチ制御回路2の動作を中心に説明する。まず、外部の電源がオンにされ、高周波スイッチ制御回路2に電源電位Vdd1及びVdd2が与えられる。パワーオンリセット回路14は、電源電位Vdd1により内部論理回路12が立ち上がった後、所定の時間が経過してから、パワーオンリセット電位V_PORを内部論理回路12に与えることにより、内部論理回路12の状態を初期化する。
内部論理回路12が初期化された後、シリアルデータ信号DATAが高周波スイッチ制御回路2のデータ入力バッファ回路24へと入力される。データ入力バッファ回路24は、入力されたシリアルデータ信号DATAを内部論理回路12へと出力する。同様に、クロック入力バッファ回路22は、入力されたクロック信号CLKを内部論理回路12へと出力する。内部論理回路12は、データ入力バッファ回路24が出力したデータ信号をクロック信号入力バッファ回路22から出力されたクロック信号と同期させてパラレルデータ信号に変換し、デコーダ回路18へこのパラレルデータ信号を出力する。この際、内部論理回路12は、入力されたシリアルデータ信号DATAを内部論理回路12内に設置されているレジスタに収める。
デコーダ回路18は、電源回路16から入力された電源電位Vd_int1に基づいてパラレルデータ信号を処理した後、その出力をドライブ回路20へと出力する。ドライブ回路20は、デコーダ回路18から出力された単相であるパラレルデータ信号を差動信号と変換するとともに、電源回路16から出力されたVp、Vnに基づきその差動信号の電位レベルの変換を行う。例えば、この差動パラレルデータ信号のハイレベルがVp、ローレベルがVnとなるように変換される。この変換された差動パラレルデータ信号が、高周波スイッチコア回路3へと出力される。
一方で、外部から出力の指示があった場合に、内部論理回路12は、イネーブル信号ENと、レジスタに収められているシリアルデータ信号DATAを送信シリアルデータ信号TX_DATAとしてデータ出力バッファ回路26へと出力する。この場合、データ出力回路26は、内部論理回路12から出力された送信シリアルデータ信号TX_DATAをイネーブル信号ENに基づいて高周波スイッチ制御回路2の外部へと出力する。
このデータ出力バッファ回路26から信号が出力される際に問題となるのが、入力された信号の立ち上がりの時間Trと、立ち上がり時における遅延時間TPD_upと、立ち下がりの時間Tfと、立ち下がり時における遅延時間TPD_dnである。本実施形態に係るデータ出力バッファ回路26は、これらの時間を制御するための回路である。
以下では、このデータ出力バッファ回路26の内部について図2を参照することにより詳しく説明する。図2は、本実施形態に係るデータ出力バッファ回路26の回路図である。この図2に示すように、データ出力バッファ回路26は、出力制御回路30と、駆動回路32と、出力回路34とを備えて構成される。
出力制御回路30は、入力された送信シリアルデータ信号TX_DATAを、イネーブル信号ENに基づいて出力するか否かを制御する回路である。この出力制御回路30は、インバータ回路300、302、306と、否定論理和回路(以下NOR回路と呼ぶ)304と、否定論理積回路(以下NAND回路と呼ぶ)308とを備えて構成される。
インバータ回路300及び302は、それぞれの出力がNOR回路304の入力と接続されている。さらに、インバータ回路302の出力は、インバータ回路306へと入力され、このインバータ回路306の出力と、インバータ回路300の出力は、NAND回路308の入力と接続される。NOR回路304及びNAND回路308の出力はそれぞれ駆動回路32の入力と接続される。
駆動回路32は、出力回路34から送信データを出力する駆動信号を出力する回路である。この駆動回路32は、インバータ回路320と、322とを備えて構成される。インバータ回路320は、P型MOSFET324と、N型MOSFET326とを備えて構成される。同様に、インバータ回路322は、P型MOSFET328と、N型MOSFET330とを備えて構成される。
図2に示した例においては、P型MOSFET324は、ソースが電源と接続され、ゲートがNOR回路304の出力と接続される。N型MOSFET326は、ソースが接地され、P型MOSFET324とゲート及びドレインを共通して接続され、ゲートに印加された入力信号を論理反転した信号をドレインから出力する。
P型MOSFET328は、ソースが電源と接続され、ゲートがNAND回路308の出力と接続される。N型MOSFET330は、ソースが接地され、P型MOSFET328とゲート及びドレインを共通して接続され、ゲートに印加された入力信号を論理反転した信号をドレインから出力する。
出力回路34は、駆動回路32から出力された駆動信号に基づいて、送信データを出力する回路である。この出力回路34は、P型MOSFET340と、N型MOSFET342と、キャパシタ344とを備えて構成される。
P型MOSFET340は、ソースが電源に接続され、ゲートがインバータ回路320の出力に接続される。N型MOSFET342は、ソースが接地され、ゲートがインバータ回路322の出力に接続され、ドレインがP型MOSFET340のドレインと相互に接続され、ドレインから送信信号を出力する。キャパシタ344は、所謂帰還容量と呼ばれるものであり、N型MOSFET342のゲート及びドレイン間に接続される。
以上のように、本実施形態に係る半導体集積回路であるデータ出力バッファ回路26は、ドレインが共通接続された第1導電型であるP型の第1のMOSFET328と第2導電型であるN型の第2のMOSFET330を有する第1のインバータ回路322を備える駆動回路32と、駆動回路32から出力された信号に基づいて送信信号を出力する出力回路34を備える。この出力回路34は、ゲートが第1のインバータ回路322の出力に接続されたN型の第3のMOSFET342と、第3のMOSFET342のゲート及び第3のMOSFET342のドレインとの間に接続されるキャパシタ344を備え、第3のMOSFET342のドレインから送信信号を出力する。
また、駆動回路32は、第2のインバータ回路320を備え、出力回路34は、ゲートが第2のインバータ回路320の出力に接続され、ドレインが第3のMOSFET342のドレインに接続される、P型の第4のMOSFET340を備える。この駆動回路32に、出力制御回路30が接続されることにより、以下に説明するように、出力回路34をトライステートバッファとして動作させることとなる。
次に、本実施形態に係るデータ出力バッファ回路26の作用について図2を参照して説明する。図1に示す内部論理回路12から出力された送信シリアルデータ信号TX_DATA及びイネーブル信号ENは、出力制御回路30へと入力される。出力制御回路30は、入力された2つの信号に基づいて所定の演算を行い、その2つの演算結果を駆動回路32へと出力する。駆動回路32は、2つのインバータ回路320、322を備えて構成され、出力制御回路30から入力された2つの演算結果を論理反転した信号を出力する。駆動回路32が出力した2つの信号は、出力回路34のP型MOSFET340のゲート及びN型MOSFET342のゲートへとそれぞれ入力される。
まず、イネーブル信号ENがローレベルの場合について説明する。イネーブル信号ENがローレベルであるとき、インバータ回路302の出力は、ハイレベルとなる。2入力のうちいずれかがハイレベルとなるNOR回路の出力は常にローレベルとなるため、この場合、NOR回路304の出力は、ローレベルの信号となる。一方で、インバータ回路302から出力されたハイレベルの信号は、インバータ回路306を介してローレベルの信号となりNAND回路308へと入力される。2入力のうちいずれかがローレベルであるNAND回路の出力は常にハイレベルとなるため、この場合、NAND回路308の出力は、ハイレベルの信号となる。すなわち、イネーブル信号ENがローレベルの場合には、出力制御回路30は、NOR回路304からはローレベルの信号を出力し、NAND回路308からはハイレベルの信号を出力する。
続いて、これらの信号はそれぞれインバータ回路320、322により論理反転され、P型MOSFET340のゲートへはハイレベルの信号が入力され、N型MOSFET342のゲートへはローレベルの信号が入力される。ハイレベルの信号がゲートに入力されたP型MOSFET340は、ドレイン電流を流さない状態となる。同様に、ローレベルの信号がゲートに入力されたN型MOSFET342も、ドレイン電流を流さない状態となる。すなわち、この場合、所謂ハイインピーダンス状態となり、出力端子が入力端子から切り離された状態となるため、送信シリアルデータ信号TX_DATAの信号は、出力端子へは出力されないこととなる。
次に、イネーブル信号ENがハイレベルの場合について説明する。この場合、出力制御回路30のNOR回路304からは、送信シリアルデータ信号TX_DATAがハイレベルであればハイレベルの信号が出力され、送信シリアルデータ信号TX_DATAがローレベルであればローレベルの信号が出力される。もう一方の出力制御回路30のNAND回路308からも、送信シリアルデータ信号TX_DATAがハイレベルであればハイレベルの信号が出力され、送信シリアルデータ信号TX_DATAがローレベルであればローレベルの信号が出力される。すなわち、送信シリアルデータ信号TX_DATAがハイレベルであるときには、NOR回路304及びNAND回路308からはハイレベルの信号が出力され、送信シリアルデータ信号TX_DATAがローレベルであるときには、NOR回路304及びNAND回路308からはローレベルの信号が出力される。
続いて、これらの信号はそれぞれインバータ回路320、322により論理反転され、P型MOSFET340のゲート及びN型MOSFET342のゲートへと入力される。送信シリアルデータ信号TX_DATAがハイレベルであるときは、P型MOSFET340のゲート及びN型MOSFET342のゲートの双方にローレベルの信号が入力される。この場合、P型MOSFET340がオン、N型MOSFET342がオフの状態となるため、出力回路34からはハイレベルの信号が出力される。一方で送信シリアルデータ信号TX_DATAがローレベルであるときは、P型MOSFET340のゲート及びN型MOSFET342のゲートの双方にハイレベルの信号が入力される。この場合、P型MOSFET340がオフ、N型MOSFET342がオンとなるため、出力回路34からはローレベルの信号が出力される。
以上をまとめると、データ出力バッファ回路26は、N型MOSFET342のドレイン及びP型MOSFET340のドレインから出力された信号を合成して出力する回路である。より具体的には、イネーブル信号ENがローレベルの場合には、所謂ハイインピーダンス状態となり、イネーブル信号ENがハイレベルの場合には、送信シリアルデータ信号TX_DATAの信号レベルをそのまま出力する、トライステートバッファとして動作する。しかしながら、上述したものは遅延時間等が存在しない理想的な場合についての説明であり、実際には回路の素子やゲートその他による遅延等が生じ、入力された送信シリアルデータ信号TX_DATAの信号レベルがそのまま出力されない場合がある。また、出力した先の回路における負荷容量CLの影響を受けやすく、出力信号の立ち上がりや、立ち下がりに及ぼす影響も大きい。
出力信号の立ち上がり時間及び立ち下がり時間を短くするためには、上述したように、出力抵抗を小さくすればよい。すなわち、P型MOSFET340及びN型MOSFET342のゲート幅を、P型MOSFET324、N型MOSFET326、P型MOSFET328及びN型MOSFET330のゲート幅と比較して大きくするとよい。この場合、負荷容量CLによっては立ち上がり時間及び立ち下がり時間が短くなりすぎるという問題が発生してくる。そこで、本実施形態においては、キャパシタ344を備え、かつ、P型MOSFET328のゲート幅とN型MOSFET342のゲート幅との比に制限を加えることにより、遅延やノイズが起こらないようにする。以下、キャパシタ344の静電容量である帰還容量をCfb1と表す。
図3(a)及び図3(b)は、キャパシタ344が無い場合の、データ出力バッファ回路26の出力信号の立ち上がり時間Trと立ち下がり時間Tfを示す図である。なお、以下、図において、例えばTr(350pF)とあるのは、負荷容量CL=350pFである場合の立ち上がり時間Trを表したグラフであることを示している。また、ここでいう立ち上がり時間Trは、例えば電源電圧をVddとしたときに、出力波形が0.2Vddから0.8Vddに遷移する時間を表し、立ち下がり時間Tfは、出力波形が0.8Vddから0.2Vddに遷移する時間を表す。
図3(a)は、N型MOSFET342のゲート幅とP型MOSFET328のゲート幅との比と、データ出力バッファ回路26の出力信号の立ち上がり時間Trとの関係を示すグラフである。横軸は、Wg比(ゲート幅比)=(P型MOSFET328のゲート幅)/(N型MOSFET342のゲート幅)を表し、縦軸は、時間[ns]を表す。同様に、図3(b)は、Wg比と、データ出力バッファ回路26の出力信号の立ち下がり時間Tfとの関係を示すグラフである。
例えば、立ち上がり時間Trをある程度の長さで確保したい場合、図3(a)におけるTr(0pF)のグラフを参照すると、Wg比が1/100よりも小さいことが好ましいことが分かる。より好ましくはWg比が0.8/100よりも小さい、さらに好ましい範囲については、グラフから適宜必要となる立ち上がり時間Trを確保できる範囲で選択することができる。なお、Wg比は、ゲート幅の比であるので、常に0より大きい値となる。これは、Tr(350pF)についても同様であり、Wg比が1/100以上となったときには、立ち上がり時間Trが短くなりすぎる可能性がある。図3(b)に示すように、立ち下がり時間Tfについても同様であり、Wg比が1/100以上となると、十分な立ち下がり時間Tfを確保することが困難となる。
さらに、キャパシタ344を設置し、帰還容量Cfb1を設けることにより、立ち上がり時間Tr及び立ち下がり時間Tfを制御する。すなわち、P型MOSFET340がオン、N型MOSFET342がオフとなったときは、P型MOSFET340のドレイン電流が、キャパシタ344の電極へと流れ込むことにより、立ち上がり時間Trが短くなりすぎるのを抑制することができる。逆に、N型MOSFET342がオン、P型MOSFET340がオフとなったときは、キャパシタ344の電極からN型MOSFET342のドレインへと電流が流れることにより立ち下がり時間Tfを抑制することができる。
以下、図4(a)、図5(a)及び図5(b)においては、一例として、P型MOSFETのゲート幅を4um、N型MOSFETのゲート幅を2um、P型MOSFETのゲート幅を4um、N型MOSFETのゲート幅を4umとして説明する。それとともに、P型MOSFETのゲート幅を1000um、N型MOSFETのゲート幅を700umとして、出力抵抗を小さくする。
図4(a)及び図4(b)は、Wg比を一定にした場合の、帰還容量Cfb1と立ち上がり時間Tr及び立ち下がり時間Tfの関係を示したグラフである。図4(a)は、Wg比=0.571/100(<1/100)とした場合のグラフである。図4(a)に示すように、帰還容量Cfb1が大きくなるにつれ、立ち上がり時間Tr及び立ち下がり時間Tfが長くなっている。特に、帰還容量Cfb1の静電容量が0.5pFより大きい、より好ましくは、帰還容量Cfb1の静電容量が1.0pF以上である状態においては、十分な立ち上がり時間Tr及び立ち下がり時間Tfを確保することできる。逆に、図4(a)に示すグラフの立ち上がり時間Tr等が線形に増加していくとすると、帰還容量Cfb1の静電容量が5.0pFよりも大きくなる場合は、負荷容量CLが大きくなった場合に、10nsといった立ち上がり時間Tr等を確保することが困難となる。そのため、帰還容量Cfb1は、0.5pFより大きく5.0pF、より好ましくは、3.0pF以下の間で設定される。なお、静電容量の測定は、RC直列回路の過渡現象を利用した積分法や、LCRメーターを使用した自動平衡ブリッジ法などがある。
一方で、図4(b)は、Wg比=11.429/100(>1/100)とした場合のグラフである。この図4(b)に示すように、この場合、帰還容量Cfb1を大きくしても、その立ち上がり時間Tr及び立ち下がり時間Tfには大きな差は見られず、十分な立ち上がり時間Tr及び立ち下がり時間Tfを確保することが困難となる。
次に、負荷容量CLと、立ち上がり時間Tr及び立ち下がり時間Tfの関係について説明する。図5(a)は、Wg比=0.571/100(<1/100)、帰還容量Cfb1=3pF(>0.5pF)とした場合の、負荷容量CLと、立ち上がり時間Tr及び立ち下がり時間Tfとの関係を示すグラフである。この図5(a)に示すように、負荷容量CLの値が、0pFから350pFと広い範囲にわたり変化する場合においても、立ち上がり時間Tr及び立ち下がり時間Tfは、十分な時間を確保できるとともに、十分短い時間となっている。
図5(b)は、同じWg比及び帰還容量Cfb1における、負荷容量CLと、立ち上がりの遅延時間TPD_up及び立ち下がりの遅延時間TPD_dnの関係を示すグラフである。なお、ここで立ち上がりの遅延時間TPD_upとは、例えば電源電圧をVddとしたときに、立ち上がりの入力信号のエッジ(立ち上がりの入力信号が0.5Vddとなった時)から出力波形が0.8Vddに達するまでの時間のことであり、立ち下がりの遅延時間TPD_dnとは、立ち下がりの入力信号のエッジ(立ち下がりの入力信号が0.5Vddとなった時)から出力波形が0.2Vddに達するまでの時間のことである。
この図5(b)に示すように、負荷容量CLが0pFから350pFという広い範囲にわたり変化する場合においても、十分短い遅延時間を確保できる。例えば、遅延時間が20ns以下であることが要求されるときでも、十分に短い遅延時間とすることできる。すなわち、本実施形態に係るデータ出力バッファ回路26において、N型MOSFET342のゲート幅とP型MOSFET328のゲート幅との比を1/100未満とし、キャパシタ344の静電容量を0.5pFよりも大きく3.0pF以下とすることにより、上述した作用が得られる。
以上のように本実施形態によれば、P型MOSFETのゲート幅とN型MOSFET342のゲート幅の比を1/100より小さくし、キャパシタ330の帰還容量Cfb1を0.5pF以上とすることにより、十分短く、そして短すぎることの無い立ち上がり時間Tr及び立ち下がり時間Tfを確保することが可能となる。それとともに、十分短い立ち上がり遅延時間TPD_up及び立ち下がり遅延時間TPD_dnを確保することも可能となる。
例えば、携帯電話のアンテナのスイッチとして用いる場合、携帯電話のアンテナで受け取る電波自体が高周波数であるため、その近傍にあるアンテナスイッチ(高周波アンテナスイッチ回路)において高周波ノイズを出すことは回避したいところである。立ち上がり時間Tr、立ち下がり時間Tfは、短い方がよい状況ではあるが、高周波数のクロック信号に対応して出力信号の立ち上がりと立ち下がりが発生すると、矩形波に近い立ち上がりと立ち下がりとなる。矩形波の信号は、フーリエ変換を行うと分かるように非常に多くの高周波成分の信号を含むこととなり、この高周波成分によるノイズが発生する可能性がある。この高周波ノイズを回避するために、出力信号の立ち上がり時間Tr及び立ち下がり時間Tfは、ある程度高周波成分が除去された信号であることが好ましい。本実施形態によれば、出力信号の立ち上がり時間Tr及び立ち下がり時間Tfを短くすることはもちろんのこと、これらの時間Tr、Tfが短くなりすぎないように制御することも可能となり、アンテナ周りにおける高周波ノイズの発生を抑制することが可能となる。
なお、本実施形態においては、N型MOSFET342のドレインとゲートを繋ぐように帰還容量Cfb1を設けたが、図6に示すように、P型MOSFET340のドレインとゲートとの間に帰還容量Cfb1であるキャパシタ346を設けてもよい。また、このとき、P型MOSFET340のゲート幅と、P型MOSFET324のゲート幅の比に基づいて他のMOSFETのゲート幅を決定してもよい。さらに、N型MOSFET342と、P型MOSFET340の双方について帰還容量を設けるようにしてもよい。
(第1実施形態の変形例)
上述した第1実施形態では、駆動回路32と出力回路34のMOSFETのゲート幅及び出力回路34の帰還容量を最適化することにより、出力信号の立ち上がり時間Tr等を制御する例について説明したが、本変形例においては、安定した立ち上がり時間Tr等を提供する付加回路をさらに設けることについて説明する。以下、上述した実施形態と異なる部分について詳しく説明する。
図7は、本変形例に係る半導体集積回路であるデータ出力バッファ回路26を示す回路図である。上述した実施形態と同じ符号は同じ構成及び要素を示すものとする。この図7では、上述した実施形態におけるデータ出力バッファ回路26の構成に加え、インバータ回路322の入力側のノードであるノードN1と、インバータ回路322の出力側のノードであるノードN2との間にインバータ回路322と並列に付加回路36をさらに備える。すなわち、付加回路36は、端子36aにおいてインバータ回路の入力と接続され、端子36bにおいてインバータ回路の出力と接続され、インバータ回路322に入力される信号に基づいて所定の処理をした信号を出力する回路である。
図8は、この付加回路36の構成を示す概略図である。付加回路36は、第1の論理反転遅延回路360と、NOR回路362と、第2の論理反転遅延回路364と、P型MOSFET366とを備えて構成される。この付加回路は、インバータ回路322の入力信号がハイレベルからローレベルに遷移した場合に、その遷移したタイミングから所定の時間遅延させたタイミングでN型MOSFET344のゲートに電圧を印加する回路である。
第1の論理反転遅延回路360は、入力された信号を所定時間遅延させ、さらに論理反転させて出力する回路である。この第1の論理反転遅延回路360は、端子36aと入力側で接続されている。NOR回路362は、2つの入力が、端子36aと論理反転遅延回路360の出力と接続され、反転論理和を出力する回路である。第2の論理反転遅延回路364は、NOR回路362の出力と入力側で接続されている。この第2の論理反転遅延回路364も、第1の論理反転遅延回路360と同様に、入力された信号を所定時間遅延させ、さらに論理反転して出力する回路である。
P型MOSFET366は、ソースが電源Vddと接続され、ゲートが第2の論理反転遅延回路364と接続され、ドレインが端子36bと接続され、ドレインから信号を出力する回路である。すなわち、P型MOSFET366のドレインは、N型MOSFET342のゲートと接続される。
図9は、第1の論理反転回路360及び第2の論理反転回路364の例を示した図である。この図9の例によれば、第1の論理反転回路360は、インバータ回路と、抵抗と、2つのインバータ回路を直列に繋ぎ、抵抗と2つめのインバータ回路との間に接地されたキャパシタを接続する構成を取る。
このように接続することにより信号がローレベルからハイレベル、又は、ハイレベルからローレベルに遷移した際に、抵抗と2つめのインバータ回路との間の電位は、キャパシタに電流が流れることにより入力信号から高周波成分が取り除かれ、ゆっくりと遷移することとなる。2つめのインバータ回路の信号を論理反転させるしきい値を調整することにより、このゆっくりとした遷移状態の信号を、立ち上がり又は立ち下がりの時間が入力信号から所定の時間遅延した信号へと変換することが可能となる。各インバータ回路は、このように遅延した信号を出力し、出力のレベルを安定させるために挿入されており、これらのインバータ回路を奇数個並べることにより、遅延させ、論理反転させた信号を出力することが可能となる。第2の論理反転回路364についても、同様であり、ローパスフィルタとして作動する抵抗とキャパシタの組の間にインバータ回路を組み込むことにより、遅延させたい時間の分だけ遅延させ、インバータ回路を奇数個とすることにより、さらに論理反転させた信号を出力することが可能となる。
図10は、入力信号がローレベルからハイレベルへ、そしてハイレベルからローレベルへ遷移する際の図8に示す端子36aにおける入力信号、第1の論理反転遅延回路360の出力、NOR回路362の出力、第2の論理反転遅延回路364の出力、端子36bにおける出力信号の遷移をそれぞれ示すタイミングチャートである。この図10の最上段(入力信号)と、最下段(出力信号)が示すように、付加回路36は、インバータ回路322の入力信号がハイレベルからローレベルに遷移してから第1の所定の時間Td1の経過後、第2の所定の時間Td2の間、ハイレベルの信号を出力する。以下、この付加回路36の動作について詳しく説明する。
まず、入力信号がローレベルである場合、第1の論理反転遅延回路360の出力はハイレベルとなる。入力信号であるローレベルの信号と、第1の論理反転遅延回路360の出力するハイレベルの信号とを入力されたNOR回路362は、ローレベルの信号を出力する。ローレベルの信号が入力された第2の論理反転遅延回路364は、その信号を論理反転し、ハイレベルの信号を出力する。ハイレベルの信号がゲートに印加されたP型MOSFET366は、オフとなり、出力信号はローレベルとなる。
次に、入力信号がローレベルからハイレベルへと遷移した場合、第1の論理反転遅延回路360は、第2の所定の時間Td2が経過するまでは、ハイレベルの信号を出力し続ける。入力信号がローレベルからハイレベルへと遷移してから、第2の所定の時間Td2が経過すると、第1の論理反転遅延回路360は、その出力をハイレベルからローレベルへと遷移させる。この場合、端子36aから入力される信号がハイレベルであるので、NOR回路362は、ローレベルの信号を出力する。NOR回路362の出力がローレベルの信号であるので、第2の論理反転遅延回路364及びP型MOSFET366の出力は、前述した状態と変化せず、それぞれハイレベル、ローレベルの信号を出力する。
次に、入力信号がハイレベルからローレベルへと遷移した場合、第1の論理反転遅延回路360は、第2の所定の時間Td2が経過するまでは、ローレベルの信号を出力し続ける。入力信号がハイレベルからローレベルへと遷移してから、第2の所定の時間Td2が経過すると、第1の論理反転遅延回路360は、その出力をローレベルからハイレベルへと遷移させる。この場合、端子36aから入力される信号がローレベルであるので、入力信号がハイレベルからローレベルへと遷移してから、第2の所定の時間Td2が経過するまでは、NOR回路362にはローレベルとローレベルの信号が入力されることとなり、NOR回路362は、ハイレベルの信号を出力する。第2の所定の時間Td2の経過後は、第1の論理反転遅延回路360の出力がハイレベルの信号となるため、NOR回路362は、ローレベルの信号を出力する。
この場合、第2の論理反転遅延回路364は、NOR回路362から出力された信号を第1の所定の時間Td1遅延させ、さらに論理反転させた信号を出力する。すなわち、端子36aからの入力信号がハイレベルからローレベルに遷移した後、第1の所定の時間Td1が経過してから、第2の所定の時間Td2の間だけローレベルの信号を出力し、その後は再びハイレベルの信号を出力する。この信号をゲートに印加されたP型MOSFET366は、図10の最下段に示すように、入力信号がハイレベルからローレベルに遷移してから第1の所定の時間Td1が経過するまではローレベルの信号を出力し、その後第2の所定の時間Td2が経過するまでの間は、ハイレベルの信号を出力し、第2の所定の時間Td2が経過後にローレベルの信号を出力する。
すなわち、この付加回路36は、第2の所定の時間Td2の間だけハイレベルの信号を出力する回路であり、インバータ回路322の入力信号がハイレベルからローレベルに遷移してから第1の時間Td1の経過後、第2の所定の時間Td2だけハイレベルの信号を出力する。この付加回路36から出力された遅延信号は、N型MOSFET342へと印加される。インバータ回路322の出力に対して遅延された信号をN型MOSFET342のゲートへ出力することにより、N型MOSFET342の出力信号の立ち下がりを補助することが可能となる。
さらに、データ出力バッファ回路26の他の構成要素に左右され、出力回路32の出力に遅延が生じる。例えば、イネーブル信号がハイレベルの状態においても、P型MOSFET340とN型MOSFET342が同時にオフになったり、同時にオンになったりするタイミングも出てくる。このような場合において、N型MOSFET342の立ち下がりを制御することにより、P型MOSFET340の立ち上がり及び立ち下がりの制御を間接的にすることとなる。結果的に、データ出力バッファ回路26の出力信号の立ち上がりを補助することも同時に可能となる。
図11(a)及び(b)は、付加回路36を設置した場合の立ち上がり時間Tr等を示すグラフである。この図11(a)と図5(a)を比較することにより、データ出力バッファ回路26の出力の立ち上がり時間Tr及び立ち下がり時間Tfがより安定性を増していることが分かる。また、図11(b)と図5(b)を比較することにより、立ち上がり遅延時間TPD_up及び立ち下がり遅延時間TPD_dnに関しても、付加回路を設置しないときよりも安定していることが分かる。
以上のように、本変形例によっても、P型MOSFET328のゲート幅とN型MOSFET348のゲート幅の比を1/100より小さくし、キャパシタ344の帰還容量Cfb1を0.5pF以上とすることにより、十分短く、そして短すぎることの無い立ち上がり時間Tr及び立ち下がり時間Tfを確保することが可能となる。また、付加回路36を備えることにより、前述した第1実施形態よりも負荷容量CLに依存されない安定した立ち上がり時間Tr、立ち下がり時間Tfを確保するとともに、十分短い立ち上がり遅延時間TPD_up及び立ち下がり遅延時間TPD_dnを確保することも可能となる。
さらに別の変形例としては、図12に示すように、インバータ回路320に対してその出力を遅延させるような付加回路36’を設け、帰還容量となるキャパシタ346をP型MOSFET340のゲートとドレインとに接続するように設けることにより、上述した変形例と同様に、立ち上がり時間Tr及び立ち下がり時間Tfを広い負荷容量の範囲で安定させることもできる。
図13は、この付加回路36’の回路を示す図である。この図13に示すように、この場合、付加回路36’は、入力が入力端子36’aと接続される第1の遅延回路である反転遅延回路368と、2つの入力が入力端子36’a及び反転遅延回路368の出力と接続されるAND回路370と、入力がAND回路370の出力と接続される第2の遅延回路である遅延回路372と、ゲートが遅延回路372の出力と接続され、ソースが接地され、ドレインが出力端子36’bと接続されるN型MOSFET374とを備えて構成される。
反転遅延回路368は、第2の所定の時間Td2だけ入力信号を遅延させ、反転させて出力する。AND回路370は、付加回路36’の入力信号と反転遅延回路368の出力信号の論理積を出力する。この出力された論理積は、N型MOSFET374のゲートに入力され、N型MOFET374のドレイン電流を制御する。
図14は、図13の付加回路36’の入出力端子36’a、36’bと、各構成要素の出力信号の様子を示すタイミングチャートである。詳しい説明は上述した図10に係るものとほぼ同じであるので、省略する。入力信号を示す最上段と、出力信号を示す最下段とを比較すると、図8に示す場合とは異なり、インバータ回路320の入力信号が立ち上がった場合に、その立ち上がりのタイミングから、第1の所定の時間Td1遅延させた、第2の所定の時間Td2の幅を持った、パルス状の立ち下がり信号を出力する。
このように、付加回路36’は、P型MOSFET340のゲートに印加される信号が立ち下がった場合に、このゲートに印加される信号の立ち下がりを補助することが可能となる。すなわち、付加回路36’は、P型MOSFET340の出力信号の立ち上がりを補助することが可能となる。
(第2実施形態)
上述した第1実施形態においては、駆動回路32と出力回路34のゲート幅の比を所定の範囲の値にすることにより、立ち上がり時間等を制御することを可能とする半導体集積回路の例について説明したが、本実施形態においては、トライステートバッファと、データ出力端子との間に付加回路を設けることにより立ち上がり時間等を制御しようとするものである。上述した実施形態と異なる部分について、以下詳しく説明する。
図15は、本実施形態に係るデータ出力バッファ回路26の構成を示す回路図である。この図15に示すように、本実施形態に係るデータ出力バッファ回路26は、トライステートバッファ回路38と、第1の付加回路40とを備えて構成される。
トライステートバッファ回路38は、一例として、図15に示すように、インバータ回路380、382、386と、NOR回路384と、NAND回路388と、インバータ回路390、392と、P型MOSFET394と、N型MOSFET396とを備えて構成される。各構成要素とそれぞれの動作については、前述した第1実施形態において、キャパシタ344が無い場合と同様であるので、詳細は省略する。
このトライステートバッファ回路38は、イネーブル信号ENがローレベルの場合には、ハイインピーダンス状態となり、入力と出力が切り離された状態となる。一方でイネーブル信号ENがハイレベルの場合には、入力信号である送信シリアルデータ信号TX_DATAの電位レベルを、電源Vddにより制御した信号を出力する回路である。
第1の付加回路40は、トライステートバッファ回路38内部のNOR回路384の出力信号と、NAND回路388の出力信号と、トライステートバッファ回路38の出力信号が入力され、トライステートバッファ回路38の出力信号の立ち上がり及び立ち下がりを制御した信号を出力する回路である。この第1の付加回路40は、インバータ回路400、406、410、416と、第1の遅延回路402と、NOR回路404と、P型MOSFET408と、第2の遅延回路412と、NAND回路414と、N型MOSFET418を備えて構成される。
インバータ回路400は、入力された信号を論理反転して出力する回路であり、その入力がトライステートバッファ回路38のNOR回路384の出力と接続される。すなわち、インバータ回路400には、イネーブル信号ENと入力データ信号である送信シリアルデータ信号TX_DATAとの論理積である論理積入力信号が入力される。
第1の遅延回路402は、入力された信号を所定時間遅延させて出力する回路であり、その入力がインバータ回路400の出力と接続される。この第1の遅延回路402は、第1の抵抗R1と、第1のキャパシタC1とを備えて構成される。第1の抵抗R1は、インバータ回路400の出力と接続される。第1のキャパシタC1は、一方の電極が第1の抵抗R1と接続され、もう一方の電極が接地される。
NOR回路404は、2つの入力信号の論理和を演算する回路であり、その入力が抵抗R1の出力とトライステートバッファ回路38の出力とに接続される。インバータ回路406は、入力がNOR回路404の出力と接続される。P型MOSFET408は、ドレインから信号を出力する回路素子であり、ソースが第1の電源Vddに接続され、ゲートがNOR回路404とインバータ回路406の合成回路である論理和回路の出力と接続され、ドレインがトライステートバッファ回路38の出力と接続される。
インバータ回路410は、入力がトライステートバッファ回路38のNAND回路388の出力と接続される。すなわち、インバータ回路410には、イネーブル信号の否定と入力データ信号である送信シリアルデータ信号TX_DATAとの論理和である論理和入力信号が入力される。
第2の遅延回路412は、第2の抵抗R2と、第2のキャパシタC2とを備えて構成され、その構成、動作については第1の遅延回路402と同様であるので詳しい説明は省略する。NAND回路414は、2つの入力信号の論理積を演算する回路であり、その入力が第2の抵抗R2の出力とトライステートバッファ回路38の出力とに接続される。インバータ回路416は、入力がNAND回路414の出力と接続される。
N型MOSFET418は、ソースが第1の電源より電源電圧の低い第2の電源、この場合グラウンドに接続され、ゲートがNAND回路414とインバータ回路416の合成回路である論理積回路の出力と接続され、ドレインがトライステートバッファ回路38の出力及びP型MOSFET408のドレインと接続される。このN型MOSFET418は、ドレインから信号を出力する。
なお、トライステートバッファ回路38の立ち上がりの遅延時間及び立ち下がりの遅延時間と、第1の遅延回路402及び第2の遅延回路412の遅延時間等を調整するために、以下のパラメータの設定が重要となる。遅延回路については、第1の遅延回路402と第2の遅延回路412の遅延時間、インバータ回路406、416がN型MOSFETとP型MOSFETからなる一般的なCMOSからなるインバータ回路であるとして、各MOSFETのゲート幅、そして、P型MOSFET394、408及びN型MOSFET396、418のゲート幅が重要なパラメータとなる。特に、P型MOSFET394のゲート幅<P型MOSFET408のゲート幅、N型MOSFET396のゲート幅<N型MOSFET418のゲート幅とすることが重要となる。より具体的には、以下のシミュレーション結果においては、P型MOSFET394、408、N型MOSFET396、418を除く、トライステートバッファ回路38及び第1の付加回路40の各ゲートを構成するMOSFETのゲート幅はおおよそ1〜10umであるのに対し、P型MOSFET394及びN型MOSFET396のゲート幅は、30〜40um、P型MOSFET408及びN型MOSFET418のゲート幅は、200〜450umとしている。
次に、図15を参照してデータ出力バッファ回路26の動作について説明する。なお、トライステートバッファ回路38については上述したとおり詳細な説明は省略する。すなわち、イネーブル信号ENがローレベルの信号である場合には、ハイインピーダンス状態となり、イネーブル信号ENがハイレベルの信号である場合には、入力された送信シリアルデータ信号TX_DATAの電圧レベルをそのままのレベルで出力する回路である。
図16(a)乃至(d)は、送信シリアルデータ信号TX_DATAがパルス幅40nsである矩形状の信号である場合のデータ出力バッファ回路26の出力信号の一周期分、及び、インバータ回路406、416の出力信号の一周期分を示す図である。図16(a)及び図16(b)は、負荷容量CL=10pFである場合を示す図であり、図16(c)及び図16(d)は、負荷容量CL=50pFである場合を示す図であり、実線が本実施形態に係るデータ出力バッファ回路26の出力を示し、破線が従来のトライステートバッファ回路の出力を示している。また、図16(a)及び図16(c)は、データ出力バッファ回路26の出力信号を示す図であり、図16(b)及び図16(d)は、インバータ回路406(V1)、416(V2)の出力信号を示す図である。
まず、イネーブル信号ENがローレベルの信号である場合について説明する。この場合、インバータ回路400にはローレベルの信号が入力され、インバータ回路410にはハイレベルの信号が入力される。
ローレベルの信号が入力されたインバータ回路400は、ハイレベルの信号を出力する。2つの入力信号のうちどちらか一方がハイレベルであるNOR回路の出力は、ローレベルとなるので、NOR回路404は、ローレベルの信号を出力する。この出力されたローレベルの信号は、インバータ回路406を介してハイレベルの信号となり、P型MOSFET408のゲートへと入力される。ハイレベルの信号がゲートに入力されたP型MOSFET408は、オフの状態となり、ドレイン電流を流さない状態となる。
一方、ハイレベルの信号が入力されたインバータ回路410は、ローレベルの信号を出力する。2つの入力信号のうちどちらか一方がローレベルであるNAND回路の出力は、ハイレベルとなるので、NAND回路414は、ハイレベルの信号を出力する。この出力されたハイレベルの信号は、インバータ回路416を介してローレベルの信号となり、N型MOSFET418のゲートへと入力される。ローレベルの信号がゲートに入力されたN型MOSFET418は、オフの状態となり、ドレイン電流を流さない状態となる。
上記より、この場合、P型MOSFET408及びN型MOSFET418の双方がオフとなるため、第1の付加回路40の入力と出力は切り離された状態となる。すなわち、イネーブル信号ENがローレベルの信号である場合には、データ出力バッファ回路26は、全体として所謂ハイインピーダンス状態となり、入力信号である送信シリアルデータ信号TX_DATAの状態を出力しない状態となる。
次に、イネーブル信号ENがハイレベルの信号である場合について説明する。イネーブル信号ENがハイレベルであり、さらに、送信シリアルデータ信号TX_DATAがローレベルである場合、インバータ回路400及びインバータ回路410の双方にローレベルの信号が出力される。インバータ回路400にローレベルの信号が入力されている場合は、上記に説明したのと同様に、P型MOSFET408は、オフの状態となる。図16(b)及び図16(d)において、例えば80ns〜90nsの間のV1がこの状態を示している。
一方、ローレベルの信号が入力されているインバータ回路410は、ハイレベルの信号を出力する。NAND回路414は、このハイレベルの信号とトライステートバッファ回路38から出力されたローレベルの信号が入力され、ハイレベルの信号を出力する。このハイレベルの信号は、インバータ回路416を介してローレベルの信号へと変換され、N型MOSFET418のゲートへと入力される。ゲートにローレベルの信号が入力されたN型MOSFETはオフの状態となる。図16(b)及び図16(d)において、例えば80ns〜90nsの間のV2がこの状態を示している。
すなわち、P型MOSFET408のドレイン及びN型MOSFET418のドレインがともに電流を流さない状態となるため、この場合、出力される信号は、トライステートバッファ回路38自身の出力信号であるローレベルの信号となる。これは、図16(a)及び図16(c)において、例えば80ns〜90nsの間の実線に示されている。
次に、イネーブル信号ENがハイレベルの信号の状態において、送信シリアルデータ信号TX_DATAがローレベルからハイレベルへと遷移する場合について説明する。送信シリアルデータ信号TX_DATAがローレベルからハイレベルへと遷移すると、インバータ回路400及びインバータ回路410の双方には、ハイレベルの信号が入力される。また、トライステートバッファ回路38は、ハイレベルの信号を出力する。
この場合、トライステートバッファ回路38のP型MOSFET394及びN型MOSFET396からの信号の出力は、負荷容量CLの大きさにより立ち上がり時間に遅延が生じる。このトライステートバッファのMOSFETによる遅延時間と、第1の遅延回路402及び第2の遅延回路412それぞれの回路の遅延時間との関係により、データ出力バッファ回路26の作用が変化する。
負荷容量CLが小さい場合である、トライステートバッファ回路38の出力の立ち上がりの遅延時間が第1の遅延回路402の遅延時間に比べて短い場合について説明する。この場合、まず送信シリアルデータ信号TX_DATAが立ち上がる前の状態においては、上述した場合と同様に、第1の遅延回路402の出力信号はハイレベルとなっており、NOR回路404の一方の入力にはハイレベルの信号が入力されている。すなわち、NOR回路404の出力信号は、ローレベルの信号となり、この出力信号は、インバータ回路406を介してハイレベルの信号となりP型MOSFET408のゲートへと出力される。送信シリアルデータ信号TX_DATAが立ち上がり、入力信号がハイレベルとなったインバータ回路400は、ローレベルの信号を第1の遅延回路402へと出力する。この状態において、トライステートバッファ回路38の出力信号がハイレベルへと遷移し、NOR回路404のもう一方の入力にハイレベルの信号が入力される。その後、第1の遅延回路402から出力される信号がローレベルへと遷移する。
上記が示すように、この場合、送信シリアルデータ信号TX_DATAがローレベルの信号からハイレベルの信号へと遷移するまでの間、NOR回路404の2つの入力のうち、少なくとも一方の信号はハイレベルの信号である。すなわち、P型MOSFET408のゲートへは、ハイレベルの信号が入力され続けることとなる。
これは、第1の遅延回路402の遅延時間とトライステートバッファ回路38の出力信号の立ち上がり遅延時間がほぼ同じ場合においても同様の作用となる。すなわち、図16(b)のV1に示すように、例えば、負荷容量CL=10pFであるような、トライステートバッファ回路38の出力信号の立ち上がりの遅延時間が、第1の遅延回路402の遅延時間より多少長い場合においても、インバータ回路406の出力する信号は、ローレベルに遷移しようとするが、NOR回路404の入力の双方がローレベルの信号となる時間が短いため、電圧は下がりきらずに元の状態へと戻る。
さらに、この遷移状態は、第2の遅延回路412の遅延時間とトライステートバッファ回路38の出力信号の立ち上がり遅延時間についても同様のことがいえる。NAND回路414の2つの入力の双方がハイレベルの信号となることはあっても、N型MOSFET418のしきい値電圧を超えるような信号となるまで立ち上がる時間を確保できない。すなわち、図16(b)のV2に示すように、これらの場合、N型MOSFET418のゲートにはゲートしきい値電圧を超える信号が入力されることはない。
これらの結果から、図16(a)の90nsから100nsあたりのグラフに示すように、従来例における立ち上がり時間と本実施形態に係るデータ出力バッファ回路26の出力信号の立ち上がり時間は、ほとんど変わらないもとなる。
次に、負荷容量CLが大きく、トライステートバッファ回路38の出力の立ち上がりの遅延時間が第1の遅延回路402の遅延時間に比べて十分長い遅延時間である場合について説明する。ここでいう十分長い遅延時間であるとは、図16(d)に示すように、V1がP型MOSFET408のゲートしきい値電圧を下回る電圧まで下がるような状態になる遅延時間であることをいう。
この場合、まず、送信シリアルデータ信号TX_DATAがハイレベルに遷移する前においては、トライステートバッファ回路38は、ローレベルの信号を出力するので、NOR回路404の2つの入力のうち一方にはローレベルの信号が入力されている。もう一方の入力は、ローレベルの信号がインバータ回路400を介して論理反転し、ハイレベルとなった信号が入力される。NOR回路404の2つの入力のうち一方がハイレベルの信号であるので、P型MOSFET408のゲートにはハイレベルの信号が入力されている。
この状態において、送信シリアルデータ信号TX_DATAがハイレベルに遷移し、インバータ回路400を介してローレベルの信号が、第1の遅延回路402により所定時間遅延されて出力されると、NOR回路404の2つの入力の双方がローレベルの信号となる。さらに、この場合、トライステートバッファ回路38の出力信号は、ローレベルである時間が十分に長いので、NOR回路404の出力する信号はハイレベルの信号となり、このハイレベルの出力信号は、インバータ回路406により論理反転されローレベルの信号となり、P型MOSFET408のゲートへと出力される。
ローレベルの信号がゲートに入力されると、P型MOSFET408は、オン状態となるので、ソースからドレインへと電流を流す。電流が流されると、トライステートバッファ回路38の出力する信号は、負荷容量CLにより電位が上がっていく。このように、トライステートバッファ回路38の信号の立ち上がりを補助する役目をP型MOSFET408のドレイン電流が果たすこととなる。図16(c)及び図16(d)に示すように、P型MOSFET408のゲートにローレベルの信号が入力されることにより、従来例に比べて本実施形態の出力信号の立ち上がり時間は、短くなっている。なお、この場合、NAND回路414の2つの入力のうち一方の入力はローレベルとなっているので、N型MOSFET418のゲートへはローレベルの信号が出力されている。
次に、送信シリアルデータ信号TX_DATAがハイレベルの信号を出力している場合について説明する。この場合、NOR回路404には、トライステートバッファ回路38の出力信号であるハイレベルの信号が入力されるので、NOR回路404の出力信号は、ローレベルの信号となる。このローレベルの出力信号は、インバータ回路406を介して論理反転され、P型MOSFET408のゲートにはハイレベルの信号が出力されることとなる。同様に、NAND回路414にはローレベルの信号が入力されるので、NAND回路414の出力信号は、ハイレベルの信号となり、インバータ回路416を介して、N型MOSFET418のゲートにはローレベルの信号が入力されることとなる。これは、図16(a)乃至(d)において、120nsから130nsあたりに示されるとおりである。
次に、送信シリアルデータ信号TX_DATAがハイレベルの信号からローレベルの信号へと遷移する場合について説明する。この場合、上述した送信シリアルデータ信号TX_DATAがローレベルの信号からハイレベルの信号へと遷移する場合と逆の作用が生じる。すなわち、NOR回路404の2つの入力のうち一方は、トライステートバッファ回路38の出力の立ち下がり遅延時間が第1の遅延回路の遅延時間よりも短い場合以外においては、ハイレベルの信号が入力されるので、P型MOSFET408のゲートには、ハイレベルの信号が入力される。トライステートバッファ回路38の出力の立ち下がり遅延時間が第1の遅延回路の遅延時間よりも短い場合も、NOR回路404の出力がローレベルに落ちるまでの時間は無いため、図16(b)及び図16(d)のV1が示すように、P型MOSFET408のゲートにはハイレベルの信号が入力され続ける。
一方で、N型MOSFET418には、図16(b)のV2が示すように、トライステートバッファ回路38の出力の立ち下がり遅延時間が、第2の遅延回路412の遅延時間より短いか、ほぼ同じであるときには、N型MOSFET418のゲートにはハイレベルの信号が入力されることはない。
しかしながら、図16(d)のV2が示すように、トライステートバッファ回路38の出力の立ち下がり遅延時間が、第2の遅延回路412の遅延時間より十分長い場合においては、N型MOSFET418のゲートにはハイレベルの信号が入力される。ゲートしきい値電圧よりハイレベルの信号が入力されたN型MOSFET418は、オン状態となり、トライステートバッファ回路38の出力からドレイン電流が接地されたソースへと流れることとなる。これにより、トライステートバッファ回路38の出力信号の立ち下がりを補助する役目を果たすこととなり、図16(c)に示すように、データ出力バッファ回路26の出力信号の立ち下がりは、従来例と比べて短くなる。
図17(a)及び図17(b)は、これらの立ち上がり時間Tr及び立ち下がり時間Tfと、負荷容量CLとの間の関係を示した図である。これらの図において実線は本実施形態に係るデータ出力バッファ回路26の出力信号の立ち上がり時間Tr及び立ち下がり時間Tfを表したものであり、破線は従来のトライステートバッファの出力信号の立ち上がり時間Tr及び立ち下がり時間Tfを表したものである。この図17(a)及び図17(b)が示すように、本実施形態に係るデータ出力バッファ回路26の出力信号の立ち上がり時間Tr及び立ち下がり時間Tfは、従来例と比べて安定している。
従来例における立ち上がり時間Tr及び立ち下がり時間Tfは、負荷容量CLが増大するにつれ、線形的にその時間が長くなっている。その一方で、本実施形態に係るデータ出力バッファ回路26の出力信号の立ち上がり時間Tr及び立ち下がり時間Tfは、図17(a)及び図17(b)においては大体3nsから10nsで安定している。
以上のように、本実施形態によっても、従来のトライステートバッファに第1の付加回路40を付加することにより、データ出力バッファ回路26の出力信号の立ち上がり時間Tr及び立ち下がり時間Tfが安定性を増すことができる。例えば、図16(c)に示すように、従来例においては、立ち上がり時間Tr及び立ち下がり時間Tfは、おおよそ25nsであるのに対し、本実施形態によれば、立ち上がり時間Tr及び立ち下がり時間Tfは、おおよそ5nsとなっている。
また、図16(a)に示すように、負荷容量CLが小さく立ち上がり時間Tr及び立ち下がり時間Tfが短くなる場合においては、従来例に比較して本実施形態に係るデータ出力バッファ回路26の出力の立ち上がり時間Tr及び立ち下がり時間Tfが押さえられている。
さらに、図17(a)及び図17(b)に示すように、例えば、立ち上がり時間Tr及び立ち下がり時間Tfの許容時間を3.5nsから10nsとするような場合、従来例においては、負荷容量CLの許容範囲が7.5pFから20pF程である。これに対して、本実施形態によれば同じ許容時間を確保したいような場合においても、その負荷容量CLの許容範囲は、7.5pFから88pF程となり、大きくその範囲を拡大することができている。すなわち、負荷容量CLによらず安定した立ち上がり時間Tr及び立ち下がり時間Tfを確保することが可能となる。
(第2実施形態の変形例1)
上述した第2実施形態においては、広い負荷容量CLの範囲において出力信号の安定した立ち上がり時間Tr及び立ち下がり時間Tfを確保することが可能となる例を説明したが、温度変化によっても立ち上がり時間Tr及び立ち下がり時間Tfにばらつきが発生する。このため、本変形例に係るデータ出力バッファ回路26は、これらの抵抗の温度特性を制御することにより、さらに安定した立ち上がり時間Tr及び立ち下がり時間Tfを確保しようとするものである。以下、上述した第2実施形態と異なる部分について詳しく説明する。
本変形例に係るデータ出力バッファ回路26は、図15に示す第2実施形態と同じ構成の回路である。ただし、本変形例においては、第1の付加回路40における第1の遅延回路内の第1の抵抗R1、及び、第2の遅延回路内の第2の抵抗R2の温度特性を制御する。以下、本変形例におけるシミュレーションにおいては、第1の抵抗R1、第2の抵抗R2、P型MOSFET394、N型MOSFET396以外のパラメータが第2実施形態と同じパラメータであるとする。より具体的には、P型MOSFET394及びN型MOSFET396のゲート幅は、180〜380umとしている。
図18(a)及び図18(b)は、第1の抵抗R1及び第2の抵抗R2の抵抗の温度係数を負の値とした場合における出力信号の立ち上がり及び立ち下がりと、P型MOSFET408のゲートに入力される信号(V1)及びN型MOSFET418のゲートに入力される信号(V2)を示す図である。なお、温度係数が負である抵抗とは、温度が上昇するほど、その抵抗値が低くなるような抵抗であることをいう。
図18(a)において、実線は、負荷容量CL=50pFであるときの本変形例におけるデータ出力バッファ回路26の出力信号を、破線は、負荷容量CL=50pFであるときの従来のトライステートバッファの出力信号を示すものである。なお、図18(a)における従来例と図16(c)における従来例は回路定数が異なる。図16(c)の従来例は負荷容量CLが小さい場合を想定した設計であるのに対し、図18(a)の従来例は負荷容量CLが大きい場合を想定した設計になっている。そのため、図18(b)と図16(d)を比較すると、本変形例における信号の方がよりピークがはっきりとしたものとなっている。
この図18(a)が示すように、本変形例と従来例の出力する信号の差は小さい。すなわち、本変形例において、負荷容量CL=50pFにおける立ち上がり時間Tr及び立ち下がり時間Tfは、従来例との差は小さい。しかしながら、上述した第2実施形態と同様に、本変形例に係る出力バッファ回路26は、従来例と比較すると負荷容量依存性が小さい。
さて、電圧V1、V2の示す信号のパルス幅は、第1の遅延回路402及び第2の遅延回路412によって制御される。第1の抵抗R1及び第2の抵抗R2の抵抗値が小さくなるとパルス幅は大きくなり、P型MOSFET408及びN型MOSFET418のオン状態となる時間が長くなる。本変形例においては、第1の抵抗R1及び第2の抵抗R2の温度係数が負であるので、温度が高くなると第1の遅延回路402及び第2の遅延回路412の遅延時間が短くなり、パルス幅が広くなっていく。
一般に、温度が高くなるとMOSFETのキャリア移動度が低下し、出力信号の立ち上がり時間Tr及び立ち下がり時間Tfは増加していく。しかしながら、本変形例によれば、温度が高くなると、第1の抵抗R1及び第2の抵抗R2の抵抗値が下がり、その結果として第1の遅延回路402及び第2の遅延回路412の遅延時間が短くなって行く。すなわち、温度が高くなるとP型MOSFET408及びN型MOSFET418がオン状態となる時間が長くなるので、立ち上がり時間Tr及び立ち下がり時間Tfが長くなることを抑制することができる。
図19(a)及び図19(b)は、負荷容量CL=50pFであるときの立ち上がり時間Tr及び立ち下がり時間Tfと、抵抗の温度との関係を示す図である。破線は、従来のトライステートバッファによる出力を示す、実線は本変形例による出力を示す。この図19(a)及び図19(b)に示すように、従来例では温度が上がるにつれてかなり急な傾きで立ち上がり時間Tr及び立ち下がり時間Tfが変化していることが分かる。これと比較すると、本変形例に係るデータ出力バッファ回路26の出力信号の立ち上がり時間Tr及び立ち下がり時間Tfは、その温度と時間との関係が緩やかになっている。すなわち、温度に拘わらず、出力信号の立ち上がり時間Tr及び立ち下がり時間Tfは、安定した時間となっている。
以上のように、本変形例によっても、従来のトライステートバッファに第1の付加回路40を付加することにより、データ出力バッファ回路26の出力信号の立ち上がり時間Tr及び立ち下がり時間Tfの安定性を増すことができる。さらに、本変形例によれば、第1の抵抗R1と第2の抵抗R2を温度特性が負の値である抵抗とすることにより、温度による出力信号の立ち上がり時間Tr及び立ち下がり時間Tfのばらつきを押さえ、より安定した信号を出力することが可能となる。
(第2実施形態の変形例2)
上述した変形例においては、遅延回路を構成する抵抗の温度特性を制御することにより、安定した立ち上がり時間Tr及び立ち下がり時間Tfを確保することが可能となる例を説明したが、本変形例においては、第2の付加回路と、負の温度特性を有する出力抵抗を備えることにより、さらに安定した立ち上がり時間Tr及び立ち下がり時間Tfを確保しようというものである。以下、上述した実施形態と異なる部分について詳しく説明する。
図20は、本変形例に係る半導体集積回路の入出力回路10を示す回路図である。前述した実施形態とは、スイッチSWと、キャパシタC0を備える点において異なる。
スイッチSWは、データ出力バッファ回路26の出力と、キャパシタC0との間に備えられる。このスイッチSWは、イネーブル信号ENによりオンとオフを切り替えるスイッチである。より具体的には、スイッチSWは、イネーブル信号ENがハイレベルの場合にオンとなり、イネーブル信号ENがローレベルの場合にオフとなるスイッチである。
キャパシタC0は、スイッチSWが一方の電極と接続され、もう一方の電極が接地されるキャパシタである。このキャパシタC0は、イネーブル信号ENがハイレベルである場合にデータ出力バッファ回路26の負荷容量として機能するキャパシタであり、この場合、全体としての負荷容量は、CL+C0の静電容量となる。
図21は、本変形例に係る半導体集積回路のデータ出力バッファ回路26の構成を示す回路図である。上述した実施形態に係る半導体集積回路のデータ出力バッファ回路26に、出力抵抗Routと、第2の付加回路42がさらに備えられて構成される。出力抵抗Routは、トライステートバッファ回路38と出力との間に備えられる負の温度特性を有する抵抗である。
第2の付加回路42は、出力抵抗Rout及び第1の付加回路40から構成される回路と並列に設けられる回路であり、立ち上がり時間Tr及び立ち下がり時間Tfの安定性を高めるための回路である。この第2の付加回路42は、インバータ回路420、422と、P型MOSFET424と、N型MOSFET426と、第3の抵抗R3と、を備えて構成される。
インバータ回路420は、その入力が、P型MOSFET394のドレインと、N型MOSFET396のドレインと接続され、トライステートバッファ回路38の出力する信号を論理反転する回路である。第3の抵抗R3は、インバータ回路420の出力信号の強度を制御するための抵抗であり、インバータ回路420と、インバータ回路422と接続される。インバータ回路422は、トライステートバッファにより構成され、入力される制御信号に基づいて、第3の抵抗R3の出力した信号を論理反転して出力する回路である。このインバータ回路422は、入力が第3の抵抗R3と接続され、制御信号の入力としてP型MOSFET424と、N型MOSFET426と接続され、出力がP型MOSFET408のドレインと、N型MOSFET418のドレインと接続される。
上記のインバータ回路422の制御をするのが、P型MOSFET424とN型MOSFET426である。P型MOSFET424は、ゲートがインバータ回路382と接続され、ソースが電源Vddと接続され、ドレインがインバータ回路422と接続される。一方のN型MOSFET426は、ゲートがインバータ回路386と接続され、ソースが接地され、ドレインがインバータ回路422と接続される。
次に、本変形例に係るデータ出力バッファ回路26の作用を説明する。トライステートバッファ回路38及び第1の付加回路40の作用は、前述した実施形態と同様である。トライステートバッファ回路38の出力信号は、出力抵抗Routを介して第1の付加回路40へと入力される。一般的に、MOSFETの抵抗値は、正の温度特性を有する。負の温度特性を有する抵抗である出力抵抗Routは、データ出力バッファ回路26に備えられているMOSFETのうち、特に、P型MOSFET408及びN型MOSFET418の抵抗値が回路の温度が上昇したときに、その温度特性を緩和させる。
イネーブル信号ENがローレベルである場合には、第2の付加回路42のP型MOSFET424のゲートにはハイレベルの信号が入力され、N型MOSFET426のゲートにはローレベルの信号が入力される。すなわち、この場合、トライステートバッファからなるインバータ回路422は、ハイインピーダンス状態となり、その入力と出力を切断する。イネーブル信号ENがハイレベルである場合には、逆に、P型MOSFET424とN型MOSFET426の双方がオン状態となる。
この状態において、インバータ回路420は、トライステートバッファ回路38の出力信号を論理反転して出力する。インバータ回路420の出力信号は、第3の抵抗R3において電圧降下された上でインバータ回路422へと入力される。イネーブル信号ENがオンであるので、インバータ回路422は、入力された信号、すなわち、トライステートバッファ回路38の出力信号から第3の抵抗R3を介した信号を出力する。
インバータ回路422の出力は、出力抵抗Routを介したトライステートバッファ回路38の出力、及び、P型MOSFET408のドレインとN型MOSFET418のドレインとに接続される。その結果、データ出力バッファ回路26の出力信号としてはこれらの信号、インバータ回路422の出力信号、出力抵抗Routの出力信号、P型MOSFET408のドレイン及びN型MOSFET418のドレインからの出力信号を合成した信号が出力される。
次に、データ出力バッファ回路26の出力信号の立ち上がり時間Tr及び立ち下がり時間Tfについて説明する。以下、上述した実施形態と同様に、シミュレーションにおいて、P型MOSFET394、408、N型MOSFET396、418を除くトライステートバッファ回路38内のゲート素子を構成するMOSFET及び第1の付加回路40内のゲート素子を構成するMOSFET、及びインバータ回路420を構成するMOSFETのゲート幅は、1um〜10umとしている。同様に、P型MOSFET394、408、N型MOSFET396、418のゲート幅は、200um〜550umとし、インバータ回路422を構成するMOSFETのゲート幅は、30um〜40umとしている。また、出力抵抗Routの抵抗値は80Ω、その他の抵抗R1、R2、R3の抵抗値は10〜15kΩとしている。
図22(a)及び図22(b)は、イネーブル信号ENがハイレベルである場合の出力信号の従来例と本変形例における立ち上がりと立ち下がりを示す図である。また、破線は、従来例であるトライステートバッファの出力信号、実線は、本変形例に係るデータ出力バッファ回路26の出力波形を示す。
図22(a)は、負荷容量CL=5pFである時の出力波形である。この図22(a)が示すように、本変形例に係るデータ出力バッファ回路26の出力する信号は、従来例の出力信号より、その立ち上がり時間Tr及び立ち下がり時間Tfが長くなっている。これは、第2の付加回路42が出力データを保持しようとする一種のフリップフロップのような作用を有するためである。また、この作用は、立ち上がり時間Tr及び立ち下がり時間Tfが短い程相対的に大きな影響をもたらす。そのため、立ち上がり時間Tr及び立ち下がり時間Tfが短くなりすぎることを抑制する。
一方の図22(b)は、負荷容量CL=55pFと比較的大きい負荷容量である時の出力波形である。この図22(b)が示すように、本変形例に係るデータ出力バッファ回路26の出力する信号は、従来例の出力信号より、その立ち上がり時間Tr及び立ち下がり時間Tfが短くなっている。これは、第1の付加回路40の作用によるものである。すなわち、信号の立ち上がるタイミングにおいてP型MOSFET408は、急峻にオン状態となり、信号の立ち下がるタイミングにおいてN型MOSFET418は、急峻にオン状態となる。このP型MOSFET408及びN型MOSFET418のオン状態となる時間は、立ち上がり時間Tr及び立ち下がり時間Tfが長いほど、長くなる。そのため、立ち上がり時間Tr及び立ち下がり時間Tfが長くなるのを抑制する作用を有する。
図23(a)及び図23(b)は、データ出力バッファ回路26の出力の温度依存性、電源電圧依存性、素子特性のばらつきの影響を考慮した場合における、立ち上がり時間Trと立ち下がり時間Tfが短い場合及び長い場合の出力波形を示す図である。これらの図は、負荷容量CLの範囲が0pF〜55pF、回路の温度が−10℃〜85℃、電源電圧が1.65V〜1.95V、MOSFETの抵抗率の変動幅が−15%〜+15%、N型MOSFETのしきい値の変動幅が−100mV〜+100mV、P型MOSFETのしきい値の変動幅が−150mV〜150mV、であると想定した上で、立ち上がり時間Tr及び立ち下がり時間Tfが最短及び最長となる場合のそれぞれについて出力波形を図示したものである。
図23(a)は、立ち上がり時間Tr及び立ち下がり時間Tfが、上述した範囲内において最短となる、負荷容量CL+C0=5pF、Vdd=1.95V、温度=−10℃、N型MOSFETのしきい値の変動=−100mV、P型MOSFETのしきい値の変動=−150mV、MOSFETの抵抗率=−15%としたときの出力波形を図示したものである。この図23(a)に示すように、従来例においては、立ち上がり時間Tr及び立ち下がり時間Tfは、3.5nsを下回っているが、本変形例においては、立ち上がり時間Trが3.65nsであり、立ち下がり時間が3.52nsである。
図23(b)は、立ち上がり時間Tr及び立ち下がり時間Tfが、上述した範囲内において最長となる、負荷容量CL+C0=55pF、Vdd=1.65V、温度=+85℃、N型MOSFETのしきい値の変動=+100mV、P型MOSFETのしきい値の変動=+150mV、MOSFETの抵抗率=+15%としたときの出力波形を図示したものである。この図23(b)に示すように、従来例においては、立ち上がり時間Tr及び立ち下がり時間Tfは、10nsを上回っているが、本変形例においては、立ち上がり時間Trが8.99nsであり、立ち下がり時間が9.51nsである。
以上のように、本変形例によっても、従来のトライステートバッファに第1の付加回路40を付加することにより、データ出力バッファ回路26の出力信号の立ち上がり時間Tr及び立ち下がり時間Tfの安定性を増すことができる。さらに、本変形例によれば、第2の付加回路42により、立ち上がり時間Tr及び立ち下がり時間Tfが短すぎるようになることを抑制し、より安定した時間を確保することが可能となる。例えば、立ち上がり時間Tr及び立ち下がり時間Tfの範囲を3.5ns〜10nsの範囲に収めたい場合においても、本変形例によれば、温度、電源電圧、各回路素子のばらつきによらず安定した出力信号を確保することが可能となる。
(第3実施形態)
上述した第2実施形態においては、広い負荷容量CLの範囲において出力信号の安定した立ち上がり時間Tr及び立ち下がり時間Tfを確保することが可能となる例を説明したが、本実施形態に係る半導体集積回路は、上述した第2実施形態よりも簡潔な回路で、より広い負荷容量CLの範囲において安定した立ち上がり時間Tr及び立ち下がり時間Tfを確保しようとするものである。以下、上述した実施形態と異なる部分について詳しく説明する。
図24は、本実施形態に係る半導体集積回路であるデータ出力バッファ回路26を示す回路図である。この図24に示すように、本実施形態に係るデータ出力バッファ回路26は、トライステートバッファ回路38と、付加回路44と、出力抵抗Routを備えている。トライステートバッファ回路38は、前述した第2実施形態に係るトライステートバッファ回路38と同じ構成をしている。
付加回路44は、送信シリアルデータTX_DATAの信号が立ち上がる場合と立ち下がる場合において、その立ち上がりと立ち下がりを補助する回路である。この付加回路44は、論理反転遅延回路440と、OR回路442と、第1の遅延回路444と、P型MOSFET446と、AND回路448と、第2の遅延回路450と、N型MOSFET452と、を備えて構成される。
論理反転遅延回路440は、入力がトライステートバッファ回路38のインバータ回路392の出力と接続され、入力された付加回路入力信号を所定の時間遅延させ、論理反転させた、論理反転遅延信号を出力する。この論理反転遅延回路440は、インバータ回路454と、抵抗R4と、キャパシタC4と、を備えて構成される。インバータ回路454は、入力信号を論理反転して出力する回路であり、入力がインバータ回路392と接続される。抵抗R4は、インバータ回路454と接続される。キャパシタC4は、一方の電極が抵抗R4と接続され、もう一方の電極が設置され、この抵抗R4とキャパシタC4により、ローパスフィルタを構成し、任意のしきい値でオンとオフを切り替えることにより、入力された信号を所定時間遅延させる。
OR回路442は、付加回路入力信号と論理反転遅延回路を入力され、論理和を算出する回路である。このOR回路は、入力がインバータ回路392と、論理反転遅延回路440とに接続される。第1の遅延回路444は、入力信号を所定時間遅延させる回路であり、入力がOR回路442の出力と接続される。P型MOSFET446は、ソースが電源Vddと接続され、ゲートが遅延回路444の出力と接続され、ドレインがN型MOSFET452と接続される。
一方、AND回路448は、付加回路入力信号と論理反転遅延回路を入力され、論理積を算出する回路である。このAND回路448は、入力がインバータ回路392と、論理反転遅延回路440とに接続されている。第2の遅延回路450は、入力信号を所定時間遅延させる回路であり、入力がOR回路442の出力と接続される。N型MOSFET452は、ソースが設置され、ゲートが遅延回路450の出力と接続され、ドレインがP型MOSFET446と接続される。この共通接続されたP型MOSFET446のドレインとN型MOSFET452のドレインとから、付加回路44は、出力信号の立ち上がり及び立ち下がりを補助する。
次に、本実施形態に係るデータ出力バッファ回路26の作用について説明する。付加回路44に入力される付加回路入力信号は、図24に示す回路図に従い論理演算をすると、送信シリアルデータ信号TX_DATAの論理否定とイネーブル信号ENの論理積となる。すなわち、イネーブル信号ENがローレベルである場合には、ローレベルの信号となり、イネーブル信号ENがハイレベルで、かつ送信シリアルデータ信号TX_DATAがローレベルの場合にハイレベルの信号を、イネーブル信号ENがハイレベルで、かつ送信シリアルデータ信号TX_DATAがハイレベルの場合にローレベルの信号を出力する。
まず、イネーブル信号ENがローレベルである場合について説明する。この場合、付加回路入力信号は、ローレベルの信号となり、論理反転遅延信号は、ハイレベルの信号となる。これらの信号は送信シリアルデータ信号TX_DATAがローレベルからハイレベルへ、又は、ハイレベルからローレベルへ遷移する状態においても変化はない。ローレベルである付加回路入力信号とハイレベルである論理反転遅延信号が入力されたOR回路442は、ハイレベルの信号を出力し、その出力信号は、遅延回路444を介してP型MOSFET446のゲートへと入力される。ハイレベルの信号がゲートに入力されているP型MOSFET446は、オフ状態となり、ドレインから電流を出力しない状態となる。
一方で、ローレベルである付加回路入力信号とハイレベルである論理反転遅延信号が入力されたAND回路448は、ローレベルの信号を出力し、その出力信号は、遅延回路450を介してN型MOSFET452のゲートへと入力される。ローレベルの信号がゲートに入力されているN型MOSFET452は、オフ状態となり、ドレインから電流を出力しない状態となる。すなわち、この場合、付加回路44は信号を出力しない状態となる。
次に、イネーブル信号ENがハイレベルの場合について説明する。この場合は、送信シリアルデータ信号TX_DATAの値により、付加回路入力信号の値が変化することとなる。まず、送信シリアルデータ信号TX_DATAがローレベルである場合、付加回路入力信号は、ハイレベルの信号となり、論理反転遅延信号は、ローレベルの信号となる。2つの入力がローレベルとハイレベルであるOR回路442及びAND回路448の作用は上述したものと同様となり、付加回路44は、信号を出力しない状態となる。
この状態において、送信シリアルデータ信号TX_DATAがローレベルからハイレベルへと遷移すると、付加回路入力信号は、ローレベルとなる一方で、論理反転遅延信号は、論理反転遅延回路440の遅延時間が経過するまでの間はローレベルを維持し続ける。この場合、AND回路448の出力は、ローレベルであり変化することはないが、OR回路442は、論理反転遅延回路440の遅延時間が経過するまでは、2つの入力信号の双方がローレベルとなるため、ローレベルの信号を出力することとなる。
その結果、遅延回路444の遅延時間が経過するまでは、P型MOSFET446のゲートにはハイレベルの信号が入力されているが、遅延回路444の遅延時間が経過すると、P型MOSFET446のゲートにはローレベルの信号が入力され、オン状態となる。P型MOSFET446がオンとなると、P型MOSFET446のソースからドレインへと電流が流れる。この場合、トライステートバッファ回路38の出力に付加回路44の出力する電流が流れる。すなわち、トライステートバッファ回路38の信号の立ち上がりが遅延回路444の遅延時間よりも遅ければ、トライステートバッファ回路38の信号の立ち上がりを補助するような電流が出力されることとなる。
この状態は、遅延回路444の遅延時間が経過してから、さらに、論理反転遅延回路440の遅延時間が経過するまで続く。論理反転遅延回路440の遅延時間が経過した後、論理反転遅延信号は、ローレベルからハイレベルの信号へと遷移する。この結果、OR回路442の出力する信号は、ハイレベルへと遷移し、遅延回路444の遅延時間を経て、P型MOSFET446のゲートにハイレベルの信号が入力され、P型MOSFET446はオフ状態となり、ドレイン電流を流さない状態となる。
すなわち、送信シリアルデータ信号TX_DATAがローレベルからハイレベルへと遷移してから、遅延回路444の遅延時間が経過した後に、付加回路44は、トライステートバッファ回路38の出力を補助する信号を出力する。そして、補助する信号を出力したタイミングから論理反転遅延回路440の遅延時間が経過した後に、付加回路44は、補助する信号の出力を停止する。
次に、送信シリアルデータ信号TX_DATAがハイレベルである場合について説明する。この場合、OR回路442及びAND回路448には、ローレベルの信号とハイレベルの信号が入力されるため、上述した送信シリアルデータ信号TX_DATAがローレベルである場合と同様の作用を及ぼす。すなわち、P型MOSFET446及びN型MOSFET452の双方がオフ状態となり、付加回路44は、信号を出力しない状態となる。
この状態において、送信シリアルデータ信号TX_DATAがハイレベルからローレベルへと遷移すると、付加回路入力信号は、ハイレベルとなる一方で、論理反転遅延信号は、論理反転遅延回路440の遅延時間が経過するまでの間はハイレベルを維持し続ける。この場合、OR回路444の出力は、ハイレベルであり変化することはないが、AND回路448は、論理反転遅延回路440の遅延時間が経過するまでは、2つの入力信号の双方がハイレベルとなるため、ハイレベルの信号を出力することとなる。
その結果、遅延回路450の遅延時間が経過するまでは、N型MOSFET452のゲートにはローレベルの信号が入力されているが、遅延回路450の遅延時間が経過すると、N型MOSFET452のゲートにはハイレベルの信号が入力され、オン状態となる。N型MOSFET452がオンとなると、N型MOSFET452のドレインからソースへと電流が流れる。この場合、トライステートバッファ回路38の信号の立ち下がりが遅延回路450の遅延時間よりも遅ければ、トライステートバッファ回路38の信号の立ち下がりを補助するような電流がN型MOSFET452を介してグラウンドへ流れる。
この状態は、遅延回路450の遅延時間が経過してから、さらに、論理反転遅延回路440の遅延時間が経過するまで続く。論理反転遅延回路440の遅延時間が経過した後、論理反転遅延信号は、ハイレベルからローレベルの信号へと遷移する。この結果、AND回路448の出力する信号は、ローレベルへと遷移し、遅延回路452の遅延時間を経てN型MOSFET452のゲートにローレベルの信号が入力され、N型MOSFET452はオフ状態となり、ドレイン電流を流さない状態となる。
すなわち、送信シリアルデータ信号TX_DATAがハイレベルからローレベルへと遷移してから、遅延回路452の遅延時間が経過した後に、付加回路44は、トライステートバッファ回路38の出力を補助するドレイン電流をグラウンドへ流す。そして、補助するドレイン電流をグラウンドへ流し始めたタイミングから論理反転遅延回路440の遅延時間が経過した後に、付加回路44は、補助するドレイン電流を流すことを停止する。
以下、本実施形態におけるデータ出力バッファ回路26の出力波形等の一例をこの図24と、次に示す図25の各図を参照して説明する。図25に示す各図は、出力信号等を示すグラフである。これらの図においては、電源電圧Vdd=1.8V、P型MOSFET394、446のしきい値電圧を−0.5V、N型MOSFET396、452のしきい値電圧を0.5Vとし、P型MOSFET394、446のゲート幅を200um〜400um、N型MOSFET396、452のゲート幅を100um〜200umとしたものである。また、これらの図は、送信シリアルデータ信号TX_DATAを、120nsのタイミングで立ち上がり、200nsのタイミングで立ち下がる、パルス幅80nsの矩形波としたときのグラフである。なお、破線は、従来例におけるトライステートバッファ回路38と出力抵抗Routから構成される回路における出力信号の波形を示し、実線は、上記の回路に付加回路44を付加した回路からの出力信号の波形を示す。
図25(a)乃至(c)は、それぞれ、負荷容量CLが小さい(CL=50pFである)場合の、データ出力バッファ回路26の出力信号の波形、遅延回路444の出力信号の波形V1、及び、遅延回路450の出力信号の波形V2を示すグラフである。図25(a)に示すように、負荷容量CLが小さい場合には、従来例においても出力信号の立ち上がり時間Tr及び立ち下がり時間Tfが十分小さいため、本実施形態と従来例のグラフにほとんど差は生じない。
図25(b)に示すように、遅延回路444は、送信シリアルデータ信号TX_DATAの立ち上がるタイミング(120ns)から、所定の時間(5〜6ns)遅延して、ある程度の幅を持った負方向のパルス信号を出力する。上述したように、この所定の時間は、論理反転遅延回路440の遅延時間であり、パルス幅は、遅延回路444の遅延時間である。図25(c)に示すように、遅延回路452は、送信シリアルデータ信号TX_DATAが立ち下がるタイミング(200ns)から所定の時間遅延して、ある程度の幅を持った正方向のパルス信号を出力する。図25(b)の場合と同様に、200nsからV2の立ち上がりまでの遅延時間は、論理反転遅延回路440の遅延時間であり、パルス幅は、遅延回路452の遅延時間である。
図25(d)乃至(f)は、それぞれ、負荷容量CLが大きい(CL=350pFである)場合の、データ出力バッファ回路26の出力信号の波形、遅延回路444の出力信号V1の波形、及び、遅延回路450の出力信号V2の波形を示すグラフである。図25(d)に示すように負荷容量CLが大きい場合には、データ出力バッファ回路26が出力する信号は、立ち上がり時間Tr及び立ち下がり時間Tfが長くなり、例えば、10nsといった十分に早い立ち上がり時間Tr及び立ち下がり時間Tfを確保することができない。そこで、付加回路44によって、出力信号の立ち上がり及び立ち下がりの補助をすることにより、実線のように、十分早い立ち上がり時間Tr及び立ち下がり時間Tfを確保することが可能となる。
信号の立ち上がりは、図25(e)が示すように、遅延回路444の出力信号V1により補助される。すなわち、送信シリアルデータ信号TX_DATAの立ち上がりのタイミングから所定の時間(論理反転遅延回路440の遅延時間)遅れたタイミングでP型MOSFET446がオンとなり、トライステートバッファ回路38の出力する信号にドレイン電流を流すことにより信号の立ち上がりを補助している。図25(d)の実線が、図25(e)の負方向のパルス信号の立ち上がりとともに急峻な遷移となり、パルス信号の立ち下がりとともに緩慢な遷移となっている。
一方で、信号の立ち下がりは、図25(f)が示すように、遅延回路450の出力信号V2により補助される。すなわち、送信シリアルデータ信号TX_DATAの立ち下がりのタイミングから所定の時間(論理反転遅延回路440の遅延時間)遅れたタイミングでN型MOSFET452がオンとなり、トライステートバッファ回路38の出力する信号からドレイン電流をグラウンドへ流すことにより信号の立ち下がりを補助している。図25(d)の実線が、図25(f)のパルス信号の立ち上がりとともに急峻な遷移となり、パルス信号の立ち下がりとともに緩慢な遷移となっている。
図26(a)は、立ち上がり時間Trと、負荷容量CLとの関係を示すグラフである。上記と同様に、破線が従来例における関係を示し、実線が本実施形態における関係を示している。この図26(a)に示すように、従来例においては、負荷容量CLが大きくなると、ほぼ線形に急な傾きで立ち上がり時間Trが長くなっていくことに対し、本実施形態においては、緩やかに長くなっている。図26(b)は、立ち下がり時間Tfと、負荷容量CLとの関係を示すグラフである。この図26(b)においても、同様に、従来例では急な傾きで立ち下がり時間Tfが長くなっていることに対し、本実施形態においては、緩やかに長くなっている。
以上のように、本実施形態によっても、従来のトライステートバッファに付加回路44を付加することにより、データ出力バッファ回路26の出力信号の立ち上がり時間Tr及び立ち下がり時間Tfが安定性を増すことができる。図26(a)及び図26(b)に示すように、従来の回路における出力信号の立ち上がり時間Tr及び立ち下がり時間Tfは、負荷容量CLが大きくなるに従い、急速に長くなっているが、本実施形態に係るデータ出力バッファ回路26によれば、緩やかに長くなっている。例えば、出力信号の立ち上がり時間Tr及び立ち下がり時間Tfの許容範囲が3.5ns〜10nsであるとすると、従来の回路においては、負荷容量CL=150pFとなるときにはこの許容範囲を超えてしまうこととなる。一方で、本実施形態に係るデータ出力バッファ回路26によれば、負荷容量CLが50pF〜350pFという大きい範囲において、立ち上がり時間Tr及び立ち下がり時間Tfをこの許容範囲に収めることが可能となる。
なお、本実施形態においては、付加回路入力信号は、インバータ回路392の出力、すなわち、N型MOSFET396のゲートに入力される信号であるとしているが、図27に示すように、インバータ回路390の出力、すなわち、P型MOSFET394のゲートに入力される信号であるとしてもよい。この場合は、イネーブル信号ENがローレベルであるときに付加回路入力信号がハイレベルとなるが、イネーブル信号ENがハイレベルであるときの付加回路入力信号の値は、図24に示す場合の付加回路入力信号の値と同等の値となるので、付加回路44の作用も上述した図24に示す場合の付加回路44の作用と同様のものとなる。
(第4実施形態)
上述した第3実施形態においては、出力回路であるMOSFETを駆動する駆動回路を有し、広い負荷容量CLの範囲において出力信号の安定した立ち上がり時間Tr及び立ち下がり時間Tfを確保することが可能とする例を説明したが、本実施形態においては、内部論理回路の出力する信号の強度が十分であり、駆動回路によらずに出力回路から信号を出力できる場合において、安定した立ち上がり時間Tr及び立ち下がり時間Tfを確保する例について説明する。以下、上述した実施形態と異なる部分について詳しく説明する。
図28は、本実施形態に係るデータ出力バッファ回路26が組み込まれる高周波スイッチ1を模式的に示す図である。入力データDATA及びクロック信号CLKは、入出力回路10のデータ入力バッファ回路24及びクロック入力バッファ回路22を介して内部論理回路12へと入力される。内部論理回路12は、送信シリアルデータ信号TX_DATAをデータ出力バッファ回路26へ出力する。図28においては、図1に示す他の要素、例えば、パワーオンリセット回路14等は示されていないが、説明のため簡素化したためであり、実際には、図1に示す回路と同等の回路が含まれる。差異点としては、上述した実施形態においては、双方向通信バッファを仮定しているが、本実施形態においては、双方向通信ではなく、単方向通信としている点である。なお、説明のために単方向としているが、図1に示すような双方向通信バッファに用いることも可能である。
図29は、本実施形態に係る半導体集積回路であるデータ出力バッファ回路26を示す図である。図29に示すように、本実施形態に係るデータ出力バッファ回路26は、出力回路46と、付加回路48を備えて構成される。出力回路46は、所謂CMOSで構成される第1のインバータ回路を備えて構成され、第1のP型MOSFET460と、第1のN型MOSFET462とを備えて構成される。本実施形態においては、内部論理回路12の出力が十分であるため、出力回路46を駆動するための回路を必要としない状態を仮定している。
第1のP型MOSFET460は、ソースが電源Vddと接続され、ゲートに送信シリアルデータ信号TX_DATAが入力される。第1のN型MOSFET462には、ソースが接地され、第1のP型MOSFET460とゲート及びドレインを共通して接続され、入力信号を論理反転した信号、すなわち、送信シリアルデータ信号TX_DATAを論理反転した信号をドレインから出力する。
付加回路48は、NOR回路480と、第2のインバータ回路482と、第2のP型MOSFET484と、NAND回路486と、第3のインバータ回路488と、第2のN型MOSFET490とを備えて構成される。この付加回路48は、出力回路46の出力する信号の立ち上がり及び立ち下がりを補助する回路である。
NOR回路480は、2つの入力のうち一方が、第1のインバータ回路46の入力と接続され、もう一方が出力回路46の出力と接続される。第2のインバータ回路482は、その入力がNOR回路480の出力と接続され、NOR回路480の出力した信号を論理反転する。第2のP型MOSFET484は、ソースが電源Vddと接続され、ゲートが第2のインバータ回路482の出力と接続され、ドレインが第2のN型MOSFET490と接続される。
NAND回路486は、2つの入力のうち一方が、第1のインバータ回路46の入力と接続され、もう一方が出力回路46の出力と接続される。第3のインバータ回路488は、その入力がNAND回路486の出力と接続され、NAND回路286の出力した信号を論理反転する。第2のN型MOSFET490は、ソースが接地され、ゲートが第3のインバータ回路488の出力と接続され、ドレインが第2のP型MOSFET484と接続され、ドレインから出力回路46が出力する信号を補助するための信号を出力する。
次に、本実施形態に係るデータ出力バッファ回路26の作用について説明する。まず、出力回路46の信号の立ち上がり時間Tr及び立ち下がり時間Tfが0である場合について説明する。この場合、NOR回路480は、常にハイレベルの信号とローレベルの信号が入力されるため、ローレベルの信号を出力する。NOR回路480から出力されたローレベルの信号は、第2のインバータ回路482を介してハイレベルの信号へと変換され、第2のP型MOSFET484のゲートへと入力される。ハイレベルの信号がゲートに入力された第2のP型MOSFET484は、オフ状態となり、ドレイン電流を流さない状態となる。
一方、NAND回路486にもローレベルの信号とハイレベルの信号が入力される。その結果、NAND回路486は、ハイレベルの信号を出力する。NAND回路486が出力したハイレベルの信号は、第3のインバータ回路488を介してローレベルの信号へと変換され、第2のN型MOSFET490のゲートへと入力される。ゲートにローレベルの信号が入力された第2のN型MOSFET490は、オフ状態となり、ドレイン電流を流さない状態となる。すなわち、この場合、第2のP型MOSFET484及び第2のN型MOSFET490の双方がオフ状態となるため、付加回路48は、信号を出力しない状態となる。
次に、出力回路46の出力信号の立ち上がり時間Tr及び立ち下がり時間Tfが0では無い場合について説明する。この場合、送信シリアルデータ信号TX_DATAがハイレベルからローレベルへと遷移したタイミングから、出力回路46の出力信号の立ち上がり時間Trが経過するまでの間、NOR回路480は、2つのローレベルの信号が入力されるため、ハイレベルの信号を出力する。NOR回路480が出力したハイレベルの信号は、第2のインバータ回路482を介してローレベルの信号へと変換され、第2のP型MOSFET484のゲートへと入力される。ローレベルの信号がゲートに入力された第2のP型MOSFET484は、オン状態となり、ソースからドレインへと電流を流す。
この状態においては、NAND回路486のいずれか一方の入力にはローレベルの信号が入力されているため、第2のN型MOSFET490のゲートにはローレベルの信号が入力され、第2のN型MOSFET490がオン状態となることはない。これらの結果、付加回路48は、第2のP型MOSFET484のドレイン電流を出力することとなり、この出力信号が出力回路46の出力信号の立ち上がりを補助することとなる。
一方で、出力回路46の立ち下がり時間Tfが0ではない場合、送信シリアルデータ信号TX_DATAがローレベルからハイレベルへと遷移したタイミングから、出力回路46の出力信号の立ち下がり時間Tfが経過するまでの間、NAND回路486は、2つのハイレベルの信号が入力されるため、ローレベルの信号を出力する。NAND回路486が出力したローレベルの信号は、第3のインバータ回路488を介してハイレベルの信号へと変換される、第2のN型MOSFET490のゲートへと入力される。ハイレベルの信号がゲートに入力された第2のN型MOSFET490は、オン状態となり、ドレインからソースへと電流を流す。
この状態においては、NOR回路480のいずれか一方の入力にはハイレベルの信号が入力されているため、第2のP型MOSFET484のゲートにはハイレベルの信号が入力され、第2のP型MOSFET484がオン状態となることはない。これらの結果、付加回路48は、第2のN型MOSFET490のドレイン電流を出力回路46の出力信号からグラウンドへ流すこととなり、出力信号の立ち下がりを補助することとなる。
さらに、この場合における上記の挙動は、NOR回路480、NAND回路486、第2のインバータ回路482、第3のインバータ回路488の立ち上がり時間にも影響される。この作用について、図30(a)乃至(d)を用いて説明する。
図30(a)乃至(d)は、出力回路46の出力信号等の波形を示すグラフであり、実線がデータ出力バッファ回路26の出力信号の波形を、破線が送信シリアルデータ信号TX_DATAの波形を示している。これらの図においては、第2のインバータ回路及び第3のインバータ回路を構成するそれぞれのMOSFETのゲート幅を1um〜10um、第1のP型MOSFET460、第1のN型MOSFET462、第2のP型MOSFET484及び第2のN型MOSFET490のゲート幅を200um〜300umとしている。このようにゲート幅を設定することにより、各回路における立ち上がり時間及び立ち下がり時間を制御する。
図30(a)及び図30(b)は、電源電圧Vdd=1.8V、負荷容量CL=10pFとした場合の出力波形と、第2のP型MOSFET484のゲートに入力される電圧V1と、第2のN型MOSFET490のゲートに入力される電圧V2とを示すグラフである。この場合、出力回路46の出力信号の立ち上がりが第2のインバータ回路482及び第3のインバータ回路488の出力信号の立ち上がりに比べて十分短い。
図30(a)に示すように、データ出力バッファ回路26の入力信号が0.9V(=Vdd/2=1.8V/2)を下回るタイミングで、出力信号は、ローレベルからハイレベルへと遷移し始め、そのままほぼ線形の状態を保ちつつハイレベルの信号へと遷移する。立ち下がりについても同様である。なお、出力回路46は、第1のインバータ回路から構成されているので、この図30(a)に示すように、入力波形と出力波形は、論理反転した信号となる。
図30(b)に示すように、この場合は、第2のP型MOSFET484のゲートに入力される電圧V1は、付加回路48に入力される信号に従い、ハイレベルから一時的にローレベルに下がろうとする。しかしながら、NOR回路480に入力される信号の双方がローレベルとなる時間が第2のインバータ回路482の信号の立ち下がり時間よりも短いため、第2のP型MOSFET484のしきい値電圧を下回るまで電圧が下がる前にハイレベルへと再び遷移し、第2のP型MOSFET484がオン状態となることはない。
第2のN型MOSFET490のゲートに入力される電圧V2についても同様であり、第2のN型MOSFET490がオン状態となるまでV2が上昇することはない。すなわち、この場合、付加回路48が出力回路46の出力信号に影響を及ぼさないこととなる。
一方、図30(c)及び図30(d)は、負荷容量CL=50pFであるときの波形を示すグラフである。この場合、負荷容量CLの影響により、出力回路46の出力信号の立ち上がり時間Tr及び立ち下がり時間Tfが第2のインバータ回路482及び第3のインバータ回路488の出力信号の立ち下がり及び立ち下がりの時間に比べて長くなる。
図30(c)に示すように、データ出力バッファ回路26の入力信号が0.9Vを下回るタイミングで、出力信号がローレベルからハイレベルへと遷移し始めるのは、上述した場合と同様である。しかし、この場合、入力信号の立ち下がりと比較して出力信号の立ち上がりがなめらかになっている。
この結果、入力信号がローレベルになってから、出力信号がハイレベルになるまでの間に、第2のインバータ回路482の立ち下がり時間を経過し、図30(c)に示すようにV1が第2のP型MOSFET484のしきい値電圧を下回ることとなる。すると、第2のP型MOSFET484がオン状態となり、第2のP型MOSFET484は、出力回路46の出力信号へドレイン電流を流し、出力回路46の出力を補助することとなる。そして、出力信号が0.9Vを超えると、第2のインバータ回路482は、再びハイレベルの信号へと遷移し始め、その結果、第2のP型MOSFET484は、再びオフ状態となる。
入力信号が立ち上がる場合も同様であり、第2のN型MOSFET490は、入力信号が0.9Vを上回り、出力信号が0.9Vを下回らない状態において、オン状態となり、出力回路46の出力信号からドレイン電流をグラウンドへ流す。ドレイン電流が出力信号から流れることにより、出力信号の立ち下がりが補助される。そして、出力信号が0.9Vを下回ると、第3のインバータ回路488の出力信号はローレベルへと遷移し、再び第2のN型MOSFET490をオフ状態へと遷移させる。
図31(a)及び図31(b)は、上記の場合におけるデータ出力バッファ回路26の出力信号の波形を本実施形態と従来例において比較したグラフである。図31(a)は、負荷容量CL=10pFとしたときのグラフである。この場合、上述したように出力回路46の立ち上がり時間Tr及び立ち下がり時間Tfは、第2のインバータ回路482及び第3のインバータ回路488の立ち上がり時間及び立ち下がり時間より短いため、付加回路48は出力回路46の出力を補助することはない。そのため、従来例と本実施形態において、同じ出力波形となっている。
一方で、図31(b)は、負荷容量CL=50pFとしたときのグラフである。この図31(b)に示すように、本実施形態における出力波形は、従来例における出力は波形に比べ、その信号の立ち上がり時間Tr及び立ち下がり時間Tfが短くなっている。すなわち、出力回路46の立ち上がり時間Tr及び立ち下がり時間Tfが第2のインバータ回路482及び第3のインバータ回路488の立ち上がり時間及び立ち下がり時間より長い場合、付加回路48は、出力回路46の出力を補助する作用を有する。
図32(a)及び図32(b)は、負荷容量CLとデータ出力バッファ回路26の出力信号の立ち上がり時間Tr及び立ち下がり時間Tfの関係を示すグラフである。本実施形態による立ち上がり時間Tr及び立ち下がり時間Tfは、実線で示され、従来例における立ち上がり時間Tr及び立ち下がり時間Tfは、破線で示されている。
これらの図32(a)及び図32(b)が示すように、本実施形態における立ち上がり時間Tr及び立ち下がり時間Tfは、従来例における立ち上がり時間及び立ち下がり時間よりも緩やかな傾きで変化している。これは、付加回路48が出力回路46の出力を補助しているからである。
以上のように、本実施形態によっても、データ出力バッファ回路26の付加回路48によって出力回路46の出力する信号の補助をすることにより、データ出力バッファ回路26の出力する信号の立ち上がり時間Tr及び立ち下がり時間Tfが長すぎる場合に、負荷容量CLのある程度の範囲において、許容範囲へと制御することが可能である。付加回路48内部の第2のインバータ回路482及び第3のインバータ回路488を構成するMOSFETのゲート幅を調整することにより、第2のインバータ回路482及び第3のインバータ回路488の信号の立ち上がり時間及び立ち下がり時間を調整することにより、より広い負荷容量CLの範囲においても、出力信号の立ち上がり時間Tr及び立ち下がり時間Tfを制御することが可能となる。さらに、第1のP型MOSFET460のゲート及び第1のN型MOSFET462のゲートにそれぞれ個別の信号を入力することで、上述した他の実施形態のように、トライステート出力バッファに変更することも可能である。
(第5実施形態)
上述した第4実施形態においては、付加回路48を付加することにより、駆動回路が無い場合において、出力回路46の出力信号の立ち上がり時間Tr及び立ち下がり時間Tfを短くすることを可能としたが、本実施形態においては、これらの立ち上がり時間Tr及び立ち下がり時間Tfが短くなりすぎるのを抑制する付加回路について説明する。以下、前述した実施形態と異なる部分について詳しく説明する。
図33は、本実施形態に係るデータ出力バッファ回路26を示す回路図である。この図33に示されるデータ出力バッファ回路26は、前述した第4実施形態と同様に、図28及び図1におけるデータ出力バッファ回路26の内部構成を示す図である。
この図33に示すように、本実施形態に係る半導体集積回路であるデータ出力バッファ回路26は、出力回路46と、付加回路50と、出力抵抗Routを備えて構成される。出力回路46は、前述した第4実施形態と同様の構成である。
付加回路50は、出力回路46の出力する信号を補助する信号を出力する回路である。この付加回路50は、第2のインバータ回路500と、排他的論理和(以下、EXOR)回路502と、遅延回路504と、第2のP型MOSFET506と、論理反転遅延回路508と、第2のN型MOSFET510と、第3のインバータ回路512と、第4のインバータ回路514とを備えて構成される。
第2のインバータ回路500は、その入力が出力回路46、すなわち第1のインバータ回路の入力と接続され、入力される送信シリアルデータ信号TX_DATAを論理反転して出力する回路である。EXOR回路502は、その2つの入力が第2のインバータ回路500の出力及び出力抵抗Routの出力と接続され、これらの信号の排他的論理和を出力する回路である。
遅延回路504は、その入力がEXOR回路502の出力と接続され、入力された信号を所定時間遅延させ出力する回路である。例えば、インバータ回路を2つ直列に接続した回路から構成される。第2のP型MOSFET506は、ソースが電源Vddに接続され、ゲートが遅延回路504の出力と接続され、ドレインが第4のインバータ回路514と接続される。すなわち、遅延回路504の出力する信号に応じてオン状態とオフ状態を切り替え、ソースからドレインへと電流を流す。
論理反転遅延回路508は、その入力がEXOR回路502の出力と接続され、入力された信号を所定時間遅延させ、さらに論理反転させて出力する回路である。例えば、インバータ回路を3つ直列に接続した回路から構成される。第2のN型MOSFET510は、ソースが接地され、ゲートが論理反転遅延回路508に接続され、ドレインが第4のインバータ回路514と接続される。すなわち、論理反転遅延回路508の出力する信号に応じてオン状態とオフ状態を切り替え、ドレインからソースへと電流を流す。
第3のインバータ回路512は、その入力が出力回路46、すなわち第1のインバータ回路の出力と接続され、入力された信号を論理反転した信号を出力する回路である。第4のインバータ回路514は、その入力が第3のインバータ回路512の出力と接続され、入力された信号を論理反転した信号を出力する回路である。また、この第4のインバータ回路514は、第2のP型MOSFET506のドレイン及び第2のN型MOSFET510のドレインと接続され、これらのドレイン電流が流れている場合には、論理反転回路を構成し、これらのドレイン電流が流れていない場合には、ハイインピーダンス状態となる、所謂トライステートバッファとなるインバータ回路で構成される。
また、これら第3のインバータ回路512及び第4のインバータ回路514は、入力された信号の立ち上がり及び立ち下がりに所定の時間が掛かるように設定する。さらに、データ出力バッファ回路26の出力する信号の立ち上がり及び立ち下がりが、第4のインバータ回路514の出力する信号に依存する程度に、出力抵抗Routの抵抗値、及び、第3のインバータ回路512、第4のインバータ回路514の合成抵抗値と立ち上がり及び立ち下がり時間を設定する。
出力抵抗Routは、負の温度特性を持つ抵抗素子から構成される。この出力抵抗Routは、正の温度特性を持つ第1のP型MOSFET460及び第1のN型MOSFET462の温度依存性を緩和するために備えられる。
次に、本実施形態に係るデータ出力バッファ回路26の作用について説明する。まず、出力回路46を構成する第1のインバータ回路、第3のインバータ回路512及び第4のインバータ回路514が直列に接続されている回路の信号の立ち上がり時間及び立ち下がり時間と、第2のインバータ回路500の出力する信号の立ち上がり時間及び立ち下がり時間が等しい場合について説明する。この場合、EXOR回路502に入力される2つの信号が同じレベルになるので、EXOR回路502の出力する信号は、ローレベルの信号となる。EXOR回路502がローレベルの信号を出力すると、第2のP型MOSFET506のゲートにはローレベルの信号が入力され、第2のN型MOSFET510のゲートにはハイレベルの信号が入力され、これら2つのMOSFETは、双方がオン状態となる。
すなわち、データ出力バッファ回路26の出力する信号は、出力回路46の出力信号が、第3のインバータ回路512及び第4のインバータ回路514が直列に接続された回路と、出力抵抗Routとが並列に接続された回路を介して出力されることとなる。データ出力バッファ回路26の出力信号の立ち上がり時間Tr及び立ち下がり時間Tfは、第4のインバータ回路514の信号の立ち上がり及び立ち下がりに依存するため、第3のインバータ回路512及び第4のインバータ回路514の立ち上がり時間及び立ち下がり時間に依存する分だけ長くなる。
次に、出力回路46を構成する第1のインバータ回路、第3のインバータ回路512及び第4のインバータ回路514が直列に接続されている回路の信号の立ち上がり時間及び立ち下がり時間が、第2のインバータ回路500の出力する信号の立ち上がり時間及び立ち下がり時間よりも長い場合について説明する。この場合、EXOR回路502に入力される2つの信号が互いに論理反転した信号となるため、EXOR回路502の出力する信号は、ハイレベルの信号となる。EXOR回路502がハイレベルの信号を出力すると、第2のP型MOSFET506のゲートにはハイレベルの信号が所定の時間遅延したタイミングで入力され、第2のP型MOSFETは、オフ状態となり、同様に、第2のN型MOSFETのゲートにはローレベルの信号が所定の時間遅延したタイミングで入力され、第2のN型MOSFET510は、オフ状態となる。
これら第2のP型MOSFET502及び第2のN型MOSFET510がオフ状態となると、第4のインバータ回路514は、ハイインピーダンス状態となり、信号を通さない状態となる。すると、データ出力バッファ回路26の出力信号は、出力回路46の出力と同位相の出力信号となる。すなわち、データ出力バッファ回路26の出力信号の立ち上がり時間Tr及び立ち下がり時間Tfは、第3のインバータ回路512及び第4のインバータ回路514の立ち上がり時間及び立ち下がり時間には依存せず、出力回路46の出力信号の立ち上がり時間及び立ち下がり時間と同じ時間となる。
さらに、遅延回路504を2つのインバータ回路から構成し、論理反転遅延回路508を3つのインバータ回路から構成した場合について説明する。この状況において、遅延回路504を構成する2つのインバータ回路及び論理反転遅延回路508を構成する3つのインバータ回路の出力する信号の立ち上がり時間と立ち下がり時間を調整する。例えば、第2のインバータ回路500の立ち上がり時間と出力回路46の立ち上がり時間の差が1nsであり、遅延回路504を構成する2つのインバータ回路の立ち下がり時間が2nsであったとすると、送信シリアルデータ信号TX_DATAが立ち下がった際に、EXOR回路502の出力する信号は1nsだけハイレベルの状態となるが、遅延回路504は、この信号の立ち上がりに追従することはできず、第2のP型MOSFET506のゲートにはローレベルの信号が入力され続ける。
このように各MOSFETの立ち上がり時間又は立ち下がり時間を適切に選択することにより、送信シリアルデータ信号TX_DATAが入力されてから出力回路46の出力信号の立ち上がり時間と立ち下がり時間と、第2のインバータ回路500の出力信号の立ち上がり時間と立ち下がり時間に差がある場合においても、第3のインバータ回路512及び第4のインバータ回路514による立ち上がり時間と立ち下がり時間への依存性を制御することができる。これらは、各回路を構成するMOSFETのゲート幅等のパラメータを適切に設定することにより、調整することが可能である。
図34(a)乃至(f)は、データ出力バッファ回路26の出力信号等の出力波形を示したグラフである。図34(a)乃至(c)は、電源電圧Vdd=1.8V、負荷容量CL=5pFとした場合の出力波形等を示す図であり、図34(d)乃至(f)は、電源電圧Vdd=1.8V、負荷容量CL=50pFとした場合の出力波形等を示す図である。
図34(a)は、データ出力バッファ回路26の出力信号の波形を示すグラフである。この図34(a)が示すように、データ出力バッファ回路26の出力信号は、急峻に立ち上がった後、所定の時間が経過すると、その立ち上がりが緩慢となり、立ち上がり時間Trが抑制されている。これは、グラフ上で出力信号の傾きが変化するタイミングにおいて、第3のインバータ回路512及び第4のインバータ回路514に電流が流れるため、これらの信号が合成され、立ち上がり時間Trが長く保たれるためである。
より詳細に記載すると、第3のインバータ回路512及び第4のインバータ回路514に電流が定常的に流れるようになるまでの間は、これらのインバータ回路の合成回路の抵抗値が高いため、出力抵抗Rout側から電流が流れるため、立ち上がりの初期においては急峻な立ち上がりとなる。しかし、第3のインバータ回路512及び第4のインバータ回路514に電流が定常的に流れ始めると、抵抗値が低くなるため、出力抵抗Routと並列に接続されている第3のインバータ回路512及び第4のインバータ回路514の合成回路に電流が流れるため、立ち上がりが緩慢となる。これは、出力信号の立ち下がりにおいても同様の挙動を示す。
図34(b)は、この状態における第2のP型MOSFET506のゲートに入力される信号の電圧V1を示すグラフである。この図に示すように、この場合、送信シリアルデータ信号TX_DATAが立ち下がることにより生じるEXOR回路502が出力するパルス信号のパルス幅が小さいため、EXOR回路502が出力したパルス信号は、遅延回路504を通過する際に消滅する。送信シリアルデータ信号TX_DATAが立ち上がる場合についても同様である。
図34(c)は、同じ場合における第2のN型MOSFETのゲートに入力される電圧V2を示すグラフである。この図34(c)が示すように、V2に関しても、V1と同様に、論理反転遅延回路508を通過する際にパルス信号が消滅する。V1がローレベルを維持し、V2がハイレベルを維持することにより、第2のP型MOSFET506及び第2のN型MOSFET510がオン状態を維持するため、この場合、第4のインバータ回路514は、ハイインピーダンス状態となることがなく、信号を出力し続ける。
図34(d)は、負荷容量CLが図34(a)の状態よりも高い場合のデータ出力バッファ回路26の出力波形を示すグラフである。図34(a)と比較すると分かるとおり、この場合、出力信号の波形は、急な変化点はなくなめらかな立ち上がりの曲線を描いている。これは、出力回路46の出力信号の立ち上がり時間が遅延回路504の遅延時間及び論理反転遅延回路508の遅延時間に比べて長いためである。
図34(e)は、この状態における第2のP型MOSFET506のゲートに入力される信号の電圧V1を示すグラフである。この図に示すように、この場合、送信シリアルデータ信号TX_DATAが立ち下がることにより生じるEXOR回路502が出力するパルス信号のパルス幅が、遅延回路504及び論理反転遅延回路508の信号の立ち上がり時間を超過する程度に大きいため、V1は、送信シリアルデータ信号TX_DATAの立ち下がるタイミングから所定の時間経過したタイミングでパルス状にハイレベルとなる。
図34(f)は、同じ場合における第2のN型MOSFETのゲートに入力される電圧V2を示すグラフである。この図34(f)が示すように、V2に関しても、V1と同様に論理反転遅延回路508が出力する信号の電圧V2は、パルス状にローレベルとなる。これらのV1、V2のパルス状の信号が発生すると、この信号が発生している間は、第2のP型MOSFET506及び第2のN型MOSFET510がオフ状態となり、第4のインバータ回路514は、ハイインピーダンス状態となる。
言い換えると、パルス信号が発生している間は、出力抵抗Routと並列に接続されている第3のインバータ回路512と第4のインバータ回路514の合成回路が存在しないこととなる。すると、出力回路46の出力する信号が出力抵抗Routを介して出力される信号が、データ出力バッファ回路26の出力信号となる。すなわち、この場合、第3のインバータ回路512及び第4のインバータ回路514による出力信号の立ち上がり時間を長くする作用が働かないこととなる。
図35(a)は、負荷容量CLとデータ出力バッファ回路26の出力信号の立ち上がり時間Trの関係を示すグラフであり、図35(b)は、負荷容量CLとデータ出力バッファ回路26の出力信号の立ち下がり時間Tfの関係を示すグラフである。これらの図においては、本実施形態における関係が実線で、従来例によるものが破線で示されている。
図35(a)に示すように、負荷容量CLが比較的小さい場合、すなわち、立ち上がり時間Trが小さい場合に、従来例に比べて本実施形態においては、立ち上がり時間Trが長くなっている。一方で負荷容量CLが大きくなるに従い、従来例との差は小さくなる。図35(b)に示すように、立ち下がり時間Tfについても同様である。この立ち上がり時間Tr及び立ち下がり時間Tfを長くする作用は、データ出力バッファ回路26を構成する各構成要素におけるMOSFETのゲート幅等を適切に選択することにより、調整することが可能である。
以上のように、本実施形態によれば、出力信号の立ち上がり時間Tr及び立ち下がり時間Tfが短すぎる場合において、第3のインバータ回路512及び第4のインバータ回路514の効果により、その立ち上がり時間Tr及び立ち下がり時間Tfを長くすることが可能となる。これにより、出力回路の立ち上がり時間Tr及び立ち下がり時間Tfの許容値に下限値が定められている場合においても、適切に遅延時間などを設定することにより、立ち上がり時間Tr及び立ち下がり時間Tfが短くなりすぎることを抑制し、ある程度の負荷容量CLの範囲において同じの回路を使用することが可能となる。
(第6実施形態)
上述した第5実施形態においては、遅延回路504や論理反転遅延回路508を用いてインバータ回路のハイインピーダンス状態を切り替えることにより出力信号の立ち上がり時間及び立ち下がり時間が短くなりすぎるのを抑制する回路を説明したが、本実施形態に係る半導体集積回路は、さらに単純な回路を用い、負荷容量CLが小さい場合に対応しようとするものである。以下、上述する実施形態と異なる部分について詳しく説明する。
図36は、本実施形態に係るデータ出力バッファ回路26を示す回路図である。この図36に示すように、本実施形態に係るデータ出力バッファ回路26は、出力回路46と、付加回路52とを備えて構成される。出力回路46は、前述する第4実施形態と同様の構成である。
付加回路52は、EXOR回路520と、ローパスフィルタ522と、リセット優先RSフリップフロップ回路524と、N型MOSFET534と、キャパシタC2とを備えて構成される。この付加回路52は、出力回路46の入力信号及び出力信号と、パワーオンリセット回路の出力電圧V_PORが入力され、出力回路46の出力信号を補助する信号を出力する回路である。なお、図28には、パワーオンリセット回路は、図示されていないが、このパワーオンリセット回路は、図1に示されているパワーオンリセット回路14と同等の回路である。すなわち、パワーオンリセット回路は、前述した第1実施形態において説明したように、電源電圧Vddが立ち上がってから所定の時間経過後にハイレベルとなる信号を出力する回路である。
EXOR回路520は、その2つの入力が出力回路46の入力及び出力と接続され、排他的論理和を算出して出力する回路である。すなわち、出力回路46の入力信号の立ち上がり(立ち下がり)から、出力信号の立ち上がり(立ち下がり)が経過するまでの間ハイレベルの信号を出力し、それ以外の場合にローレベルの信号を出力する回路である。
ローパスフィルタ522は、抵抗R1と、キャパシタC1とを備えて構成される。抵抗R1及びキャパシタC1は、前述した実施形態において説明したように、抵抗R1とキャパシタC1の組み合わせとしてローパスフィルタ522を構成する回路素子である。
リセット優先RSフリップフロップ回路524は、インバータ回路526と、NAND回路528と、530と、532と、を備えて構成される。このリセット優先RSフリップフロップ回路524は、ローパスフィルタ522の出力する信号をセット信号として、パワーオンリセット回路の出力する信号V_PORがリセット信号として2つの入力と接続される。リセット優先RSフリップフロップとは、RSフリップフロップの一種であり、セット信号とリセット信号の双方がハイレベルではないときには、通常のRSフリップフロップと同じ挙動をし、セット信号とリセット信号の双方がハイレベルである時には、リセット信号を出力するRSフリップフロップのことである。
インバータ回路526は、その入力がローパスフィルタ522の出力と接続され、入力された信号を反転して出力する回路である。NAND回路528は、その2つの入力が、インバータ回路526の出力とパワーオンリセット回路の出力信号V_PORと接続され、これらの信号の否定論理積を算出して出力する回路である。NAND回路530は、その2つの入力が、NAND回路528、532の出力と接続され、これらの信号の否定論理積を算出して出力する回路である。NAND回路532は、その2つの入力が、NAND回路530の出力及びパワーオンリセット回路の出力信号V_PORと接続され、これらの信号の否定論理積を算出して出力する回路である。このNAND回路532の出力する信号がリセット優先フリップフロップ524の出力する信号となる。
N型MOSFET534は、ソースがVddより低い電位である電源に接続、例えば接地され、ゲートがリセット優先フリップフロップ524の出力と接続される。ゲートに入力された信号の電圧がしきい値電圧を超える場合に、ドレインからソースへと電流を流す。キャパシタC2は、その2枚の電極のうち一方が出力回路46の出力と接続され、他方の電極がN型MOSFET534のドレインと接続される。
次に、本実施形態に係るデータ出力バッファ回路26の作用について説明する。まず、図36に示す回路において、EXOR回路520は、出力回路46の入力と出力とが入力される。出力回路46は、インバータ回路から構成される回路であるので、通常はEXOR回路520の出力はハイレベルの信号となる。しかし、出力回路46の入力信号がローレベルからハイレベルへと遷移するとき、又は逆の遷移をするときにおいて、出力が入力に追いついていない場合に、EXOR回路520には、ハイレベルの信号とハイレベルの信号、又は、ローレベルの信号とローレベルの信号が入力されることとなり、この場合にEXOR回路520は、ローレベルの信号を出力する。その後、出力回路46の出力する信号が、出力回路46に入力される信号と反転した信号となった時にEXOR回路520の出力はハイレベルの信号へと遷移する。
次に、EXOR回路520の出力した信号は、ローパスフィルタ522に入力される。上述したように、EXOR回路520の出力は、一時的にローレベルの信号となる、すなわち、ローレベルのパルス信号となる状態がある。このローレベルのパルス信号のパルス幅が狭い場合には、このパルス信号は高周波信号であるので、ローパスフィルタ522を通過することができない。一方で、EXOR回路520の出力するパルス信号のパルス幅が十分に広い場合には、このパルス信号は低周波成分を含む信号であるので、ローパスフィルタ522を通過し、インバータ回路526へと出力される。
図37(a)乃至(c)は、電源電圧Vdd=1.8V、負荷容量CL=0pFとした場合のデータ出力バッファ回路26の出力波形等を示す図であり、図37(d)乃至(f)は、電源電圧Vdd=1.8V、負荷容量CL=50pFとした場合のデータ出力バッファ回路26の出力は系統を示す図である。図37(b)は、このパルス信号のパルス幅が狭い場合の、ローパスフィルタ522の出力信号の電圧を示すグラフである。この図37(b)に示すように、この場合、ローパスフィルタ522によりV1は、ほとんど通過しない状態となっている。一方で図37(e)は、このパルス信号のパルス幅がローパスフィルタ522の通過帯域内の信号を含む場合のローパスフィルタ522の出力信号の電圧V1を示す図である。この図37(e)に示すように、この場合、ローパスフィルタ522は、入力されたパルス信号をある程度のレベルで通過させる状態となっている。
次に、リセット優先フリップフロップ524の作用について説明する。まず、高周波スイッチ1の電源Vddがオンとなった時点において、V_PORは、ローレベルの信号であるため、初期状態において、リセット優先フリップフロップ524は、ハイレベルの信号を出力する。V_PORがハイレベルの信号となると、このタイミングでは、出力回路46の入力信号と出力信号は、互いに論理反転した信号であるため、EXOR回路520にはハイレベルの信号とローレベルの信号が入力されることとなる。
ハイレベルの信号とローレベルの信号が入力されたEXOR回路520は、ローパスフィルタ522を介してインバータ回路526へハイレベルの信号を出力する。この出力信号は、インバータ回路526を介してローレベルの信号となり、NAND回路528へと出力される。NAND回路528は、この出力であるローレベルの信号と、V_PORのハイレベルの信号が入力されるため、ハイレベルの信号を出力する。このタイミングでNAND回路532の出力する信号は、ハイレベルの信号であるため、NAND回路530にはハイレベルの信号とハイレベルの信号が入力される。
ハイレベルの信号とハイレベルの信号が入力されたNAND回路530は、ローレベルの信号を出力する。その結果、NAND回路532には、このローレベルの信号とV_PORのハイレベルの信号が入力されるため、NAND回路532は、ハイレベルの信号を出力し、N型MOSFET534のゲートにハイレベルの信号を入力する。
ゲートにハイレベルの信号が入力されたN型MOSFET534は、オン状態となり、ドレインからソースへ電流を流す。この場合、図36が示すように、キャパシタC2は、負荷容量CLと並列に接続され、接地している回路を構成する。すなわち、この場合、キャパシタC2の静電容量分だけ負荷容量CLが増加しているのと同値の回路を構成することとなり、見かけ上の負荷容量CLがキャパシタC2の静電容量だけ増加しているデータ出力バッファ回路26を構成する。
この状態において、送信シリアルデータ信号TX_DATAが立ち下がる場合を説明する。なお、立ち上がる場合も同様の挙動であるので、立ち上がる場合の説明は省略する。負荷容量CLが小さく、EXOR回路520の出力信号がローパスフィルタ522により消滅する場合、インバータ回路526に入力される信号はハイレベルを維持したままであるので、上述した状況から変化は起こらない。図37(c)は、この場合のN型MOSFET534のゲートに入力される信号の電圧V2を示すグラフである。この図37(c)に示すように、この場合、V2に大きな変化は見られず、N型MOSFET534は、オン状態を維持し続ける。
見かけの負荷容量CLがキャパシタC2の静電容量分増加すると、出力回路46の出力する信号の立ち上がり時間は、長くなる。その結果、データ出力バッファ回路26の出力する信号の立ち上がり時間Trも長くなる。図37(a)は、この場合におけるデータ出力バッファ回路26の入力信号と出力信号の様子を示すグラフである。破線が入力信号を表し、実線が出力信号を表す。この図37(a)が示すように、入力信号の立ち下がり時間及び立ち上がり時間に比較して、出力信号の立ち上がり時間Tr及び立ち下がり時間Tfが長くなっている。
一方で負荷容量CLが大きく、EXOR回路520の出力信号がローパスフィルタ522により、消滅しない場合を説明する。消滅しないとは、インバータ回路526のローレベルとハイレベルの識別のしきい値をまたぐかどうかで判断する。この場合は、Vddの半分の値(=0.9V)を超えるかどうかでローレベルとハイレベルを識別するものとする。
この場合、ローパスフィルタ522の出力する信号は、図37(e)に示すグラフのようになり、一時的にローレベルの信号へと遷移する。ローレベルの信号が入力されたインバータ回路526は、この信号を論理反転し、出力する。NAND回路528は、この出力信号であるハイレベルの信号とV_PORであるハイレベルの信号が入力されるため、ローレベルの信号を出力する。NAND回路532の出力する信号はハイレベルの信号であるため、NAND回路530にはローレベルの信号とハイレベルの信号が入力されることとなり、NAND回路530は、ハイレベルの信号を出力する。すると、NAND回路532には、ハイレベルの信号とハイレベルの信号が入力されることとなり、ローレベルの信号を出力する。
NAND回路532の信号がハイレベルからローレベルへと遷移した後は、NAND回路530の入力の片方がローレベルとなるため、NAND回路530は、ハイレベルの信号を出力し続ける。そして、V_PORがハイレベルである限りは、NAND回路532には、ハイレベルの信号とハイレベルの信号が入力されるため、ローレベルの信号が出力される。すなわち、一度NAND回路532の出力がローレベルとなると、V_PORがハイレベルである間は、リセット優先フリップフロップ524は、ローレベルの信号を出力し続けることとなる。図37(f)は、この状態を示す図である。
この結果、リセット優先フリップフロップ524の出力がローレベルに遷移すると、N型MOSFET534のゲートにはローレベルの信号が入力されることとなり、N型MOSFET534は、オフ状態となる。すなわち、キャパシタC2は、開放された状態となり、負荷容量CLに寄与しない状態となる。図37(d)は、この状態における入力信号と出力信号の波形を示すグラフである。図37(a)と同様に、破線が入力信号を表し、実線が出力信号を表す。この図37(d)が示すように、この場合は、入力信号の立ち上がり時間及び立ち下がり時間と出力信号の立ち上がり時間及び立ち下がり時間に大きな差は見られない。
図38(a)及び図38(b)は、本実施形態における、負荷容量CLとデータ出力バッファ回路26の立ち上がり時間Tr及び立ち下がり時間Tfの関係を示す図である。図38(a)が示すように、従来例においては、負荷容量CLが小さい値から大きい値と変化するに従い、ほぼ線形的に立ち上がり時間Trは、長くなっている。一方で本実施形態に係るデータ出力バッファ回路26においては、負荷容量CLが0pFから25pFあたりまでは線形的に立ち上がり時間Trは、長くなるが、負荷容量CLが26pFあたりで従来例とほぼ同じ立ち上がり時間Trまで短くなり、それ以降は従来例とほぼ同様の関係を保つ。これは、図38(b)に示すように、立ち下がり時間Tfについても同様のことが示されている。
以上のように、本実施形態によっても、出力信号の立ち上がり時間Tr及び立ち下がり時間Tfが短すぎる場合において、付加回路52を出力回路46へ付加することにより、その立ち上がり時間Tr及び立ち下がり時間Tfを長くすることが可能となる。これにより、出力回路の立ち上がり時間Tr及び立ち下がり時間Tfの許容値に下限値が定められている場合においても、適切に遅延時間などを設定することにより、立ち上がり時間Tr及び立ち下がり時間Tfが短くなりすぎることを抑制し、ある程度の負荷容量CLの範囲において同じの回路を使用することが可能となる。
例えば、許容される立ち上がり時間Tr及び立ち下がり時間Tfの下限値が3.5nsである場合、従来例においては、負荷容量CLの許容範囲は26pF〜79pFであるのに対し、本実施形態に係るデータ出力バッファ回路26を利用すると、負荷容量CLの許容範囲が0pF〜79pFに広がっている。
なお、上述した全ての実施形態における半導体集積回路であるデータ出力バッファ回路26は、高周波半導体スイッチ、ひいては、携帯電話に代表されるデバイスに内蔵されている半導体集積回路のような高周波信号用スイッチ(高周波信号用アンテナスイッチ)に内蔵される出力バッファとして用いることが可能である。
また、様々な例を示したが、立ち上がり時間Tr等の許容範囲と想定される負荷容量CLの範囲とに応じて、上述した実施形態の中から適宜選択し、各々の半導体集積回路を構成する回路素子のパラメータも用途に応じて適宜設定することが可能である。さらに、回路を設置できる範囲の広さも考慮し、実装者が可能な範囲でどの実施形態を用いるかの選択をすることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として呈示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、当然のことながら、本発明の要旨の範囲内で、これらの実施の形態を部分的に適宜組み合わせることも可能である。