JP6397811B2 - 半導体集積回路及び高周波アンテナスイッチ - Google Patents

Description

本発明の実施形態は、半導体集積回路及び高周波アンテナスイッチに関する。

携帯電話機の高周波回路部において、送信回路及び受信回路は、高周波信号用スイッチ回路を介して共通のアンテナと選択的に接続されるようになっている。従来、このような高周波信号用スイッチ回路のスイッチ素子は、化合物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor）が用いられていた。近年においては、低コスト化や小型化の要求から、シリコン基板上に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に置き換わりつつある。しかし、通常のシリコン基板上に形成されたＭＯＳＦＥＴでは、ソース又はドレイン電極とＳｉ基板との間の寄生容量が大きいことなどから、高周波信号の電力損失が大きいといった問題がある。

また、携帯電話は、マルチモード化やマルチバンド化が進んでおり、それに伴い高周波スイッチに必要なポート数が増加している。ポート数が増加すると、必然的に、スイッチの接続状態を抑制するのに必要な信号のビット数は増加する。制御信号をパラレル信号で入力するパラレル入力方式の場合、ポート数の増加に伴って必要な入力端子数が増加する。これに対して、シリアル信号をクロック信号に同期させて入力させるシリアル入力方式によれば、ポート数が増えても、データ入力端子は１つだけでよいというメリットがある。そのため、従来の高周波スイッチはパラレル入力方式が主流であったが、近年はシリアル入力方式の要求が増えてきている。

このようなクロック信号に同期したシリアル入力方式によるデータ信号を出力する半導体集積回路には、その動作に対応した出力インターフェース回路が設けられる。一般に、データを入出力するためのデータ端子に接続されるデータバスには、他の半導体集積回路が多数接続される。このように、多数の半導体集積回路が接続されていることから、データの入出力の際には、上述したように、これらの回路による負荷容量を考慮する必要がある。

また、これらのデータは、クロック信号に同期して出力されるため、データ信号の立ち上がり時間、立ち下がり時間、及びこれらの遅延時間を考慮する必要がある。立ち上がり時間、立ち下がり時間は、負荷容量ＣＬと出力抵抗により大きく値が変動する。例えば、負荷容量ＣＬが大きくなると立ち上がり時間、立ち下がり時間は長くなる。この場合、出力抵抗を小さくすることにより、立ち上がり時間、立ち下がり時間の長さを短くすることができる。

しかしながら、出力抵抗を小さくした場合には、負荷容量が小さくなった場合に、立ち上がり時間、立ち下がり時間が短くなりすぎる可能性が生じる。立ち上がり時間、立ち下がり時間が短くなりすぎると、高周波成分のノイズが発生するという問題が出てくる。

よって、上述したような出力抵抗のみを小さくするという単純な手法では、負荷容量に応じて立ち上がり時間、立ち下がり時間が未だ大きく変動してしまうため、様々な負荷容量を持つ外部回路に対して、立ち上がり時間、立ち下がり時間の範囲を所定の範囲に収めることが困難となる。

特開平１０−３０３７０９号公報

そこで、本発明の実施形態は、立ち上がり時間及び立ち下がり時間の負荷容量依存性の小さい出力回路を提供することを目的とする。

本発明の実施形態に係る半導体集積回路は、
ドレインを共通接続された第１導電型の第１のＭＯＳＦＥＴと第２導電型の第２のＭＯＳＦＥＴを有する第１のインバータ回路を備える、駆動回路と、
ゲートが前記第１のインバータ回路の出力に接続された第２導電型の第３のＭＯＳＦＥＴであって、（前記第１のＭＯＳＦＥＴのゲート幅）／（当該第３のＭＯＳＦＥＴのゲート幅）が１／１００未満である第３のＭＯＳＦＥＴと、前記第３のＭＯＳＦＥＴのゲート及び前記第３のＭＯＳＦＥＴのドレインとの間に接続され、０．５ｐＦよりも大きく３．０ｐＦ以下の静電容量を有するキャパシタと、を備え、前記第３のＭＯＳＦＥＴのドレインから送信信号を出力する、出力回路と、
を備える。

図１は、本発明の実施形態に係る半導体集積回路を用いた高周波スイッチ回路の概略図である。 図２は、第１実施形態に係る半導体集積回路の回路図である。 図３は、第１実施形態において帰還容量が無いものとしたときの立ち上がり時間等を示すグラフである。 図４は、第１実施形態における出力信号の立ち上がり時間等と帰還容量との関係を示すグラフである。 図５は、第１実施形態における出力信号の立ち上がり時間等と負荷容量との関係を示すグラフである。 図６は、第１実施形態の別の例に係る半導体集積回路の回路図である。 図７は、第１実施形態の変形例に係る半導体集積回路の回路図である。 図８は、第１実施形態の変形例に係る半導体集積回路の付加回路の回路図である。 図９は、図８における論理反転遅延回路の一例を示す回路図である。 図１０は、第１実施形態の変形例に係る半導体集積回路の付加回路の各構成要素の出力状態を示すタイミングチャートである。 図１１は、第１実施形態の変形例における出力信号の立ち上がり時間等と負荷容量との関係を示すグラフである。 図１２は、第１実施形態の変形例の別の例に係る半導体集積回路の回路図である。 図１３は、第１実施形態の変形例の別の例に係る半導体集積回路の付加回路の回路図である。 図１４は、第１実施形態の変形例の別の例に係る半導体集積回路の付加回路の各構成要素の出力状態を示すタイミングチャートである。 図１５は、第２実施形態に係る半導体集積回路の回路図である。 図１６は、第２実施形態における出力信号等の波形を示すグラフである。 図１７は、第２実施形態における出力信号の立ち上がり時間等と負荷容量との関係を示すグラフである。 図１８は、第２実施形態の変形例１における出力信号等の波形を示すグラフである。 図１９は、第２実施形態の変形例１における出力信号の立ち上がり時間等と温度との関係を示すグラフである。 図２０は、第２実施形態の変形例２に係る半導体集積回路を用いた高周波スイッチ回路の一部の概略図である。 図２１は、第２実施形態の変形例２に係る半導体集積回路の回路図である。 図２２は、第２実施形態の変形例２における出力信号の波形を示すグラフである。 図２３は、第２実施形態の変形例２における出力信号の波形を示すグラフである。 図２４は、第３実施形態に係る半導体集積回路の回路図である。 図２５は、第３実施形態における出力信号等の波形を示すグラフである。 図２６は、第３実施形態における出力信号の立ち上がり時間等と負荷容量との関係を示すグラフである。 図２７は、第３実施形態の別の例に係る半導体集積回路の回路図である。 図２８は、第４実施形態に係る半導体集積回路を用いた高周波スイッチ回路の概略図である。 図２９は、第４実施形態に係る半導体集積回路の回路図である。 図３０は、第４実施形態における出力信号等の波形を示すグラフである。 図３１は、第４実施形態における出力信号の波形を示すグラフである。 図３２は、第４実施形態における出力信号の立ち上がり時間等と負荷容量との関係を示すグラフである。 図３３は、第５実施形態に係る半導体集積回路の回路図である。 図３４は、第５実施形態における出力信号等の波形を示すグラフである。 図３５は、第５実施形態における出力信号の立ち上がり時間等と負荷容量との関係を示すグラフである。 図３６は、第６実施形態に係る半導体集積回路の回路図である。 図３７は、第６実施形態における出力信号等の波形を示すグラフである。 図３８は、第６実施形態における出力信号の立ち上がり時間等と負荷容量との関係を示すグラフである。

以下、図面を参照して、本発明の実施形態について説明する。本実施形態は、本発明を限定するものではない。

（第１実施形態）
第１実施形態に係る半導体集積回路である出力バッファ回路は、駆動回路と出力回路のゲート幅の比を所定の値より小さい値にすることにより、双方向データ端子の負荷容量が０から数百ｐＦの広い範囲において、立ち上がり時間及び立ち下がり時間を一定時間に収めることを図ろうとするものである。より詳しくを、以下に説明する。

図１は、本実施形態に係る半導体集積回路を使用した高周波スイッチの例を示す図である。図１に示すように、高周波スイッチ１は、高周波スイッチ制御回路２と高周波スイッチコア回路３とを備えて構成される。この図１においては、高周波スイッチ制御回路２は、シリアルデータ信号ＤＡＴＡが双方向通信される構成を取っている。この高周波スイッチ制御回路２は、外部から与えられたシリアルデータ信号ＤＡＴＡをパラレル信号へ変換して、高周波スイッチコア回路３へとスイッチング制御信号Ｃｏｎを供給するための回路であり、入出力回路１０と、内部論理回路１２と、パワーオンリセット回路１４と、電源回路１６と、デコーダ回路１８と、ドライブ回路２０とを備えて構成される。

高周波スイッチコア回路３は、高周波スイッチ制御回路２から供給されたスイッチング制御信号Ｃｏｎに基づいてスイッチングを行い、アンテナ端子ＡＮＴから入力された信号を高周波端子ＲＦ１、ＲＦ２、・・・へ出力する、あるいは、ＲＦ１、ＲＦ２、・・・から入力された信号をアンテナ端子ＡＮＴへ出力する回路である。この高周波スイッチコア回路３は、例えば、所謂ＳＰＤＴ（Single Pole, Dual Throw）や、ＳＰｎＴ（Single Pole, n Throw、ｎは、３以上の整数）をはじめとするスイッチ回路から構成される。本実施形態は、高周波スイッチ制御回路２の構成要素に係る実施形態であるので、高周波スイッチコア回路３の内部についての詳しい説明は省略する。

次に、高周波スイッチ制御回路２の各構成要素について詳しく説明する。高周波スイッチ制御回路２は、外部から与えられたクロック信号ＣＬＫ、シリアルデータ信号ＤＡＴＡ及び電源Ｖｄｄ１、Ｖｄｄ２に基づいて、スイッチング制御信号Ｃｏｎを高周波スイッチコア回路３へと提供する。

入出力回路１０は、これら外部から与えられるクロック信号ＣＬＫ、シリアルデータ信号ＤＡＴＡを内部論理回路１２へと出力する回路である。また、外部からの要求に応じて内部論理回路１２内部に保存されているデータを外部へと出力する回路でもある。この入出力回路１０は、クロック入力バッファ回路２２と、データ入力バッファ回路２４と、データ出力バッファ回路２６とを備えて構成される。クロック入力バッファ回路２２は、クロック信号ＣＬＫを内部論理回路１２へと提供するバッファ回路であり、同様に、データ入力バッファ回路２４は、外部から入力されたシリアルデータ信号ＤＡＴＡを内部論理回路１２へと提供する回路である。このクロック入力バッファ回路２２及びデータ入力バッファ回路２４は、例えばシュミットトリガにより構成される。データ出力バッファ回路２６は、内部論理回路１２から出力された送信シリアルデータ信号ＴＸ＿ＤＡＴＡを双方向通信により外部へと出力するバッファ回路であり、例えば、トライステートバッファにより構成される。

内部論理回路１２は、入力されたシリアルデータ信号ＤＡＴＡをクロック信号ＣＬＫに同期してパラレルデータ信号に変換するとともに、そのシリアルデータ信号ＤＡＴＡを内部論理回路１２に内蔵されているレジスタに収める回路である。また、外部からの要求に応じて、イネーブル信号ＥＮと、このレジスタに収めたシリアルデータ信号ＤＡＴＡを外部へと出力する。パワーオンリセット回路１４は、この内部論理回路１２に内蔵されているレジスタの初期値を設定するための回路である。

電源回路１６は、デコーダ回路１８及びドライブ回路２０に必要な内部電源電位Ｖｄ＿ｉｎｔ１、Ｖｐ、及び、Ｖｎを供給する回路である。このＶｄ＿ｉｎｔ１は、高圧型レギュレータの出力電位であり、例えば、１．８Ｖの電位である。Ｖｐは、正電位生成用チャージポンプで生成された電圧であり、Ｖｎは、負電位生成用チャージポンプで生成された電位である。例えば、Ｖｐ＝３Ｖ、Ｖｎ＝−３Ｖである。

デコーダ回路１８は、内部論理回路１２から出力されたパラレルデータ信号をドライブ回路２０へと出力する回路である。ドライブ回路２０は、デコーダ回路１８の出力を、単相信号から差動信号へと変換し、さらに変換された差動信号のレベルを変換して、高周波スイッチコア回路３にスイッチング制御信号Ｃｏｎ１、Ｃｏｎ１／、Ｃｏｎ２、Ｃｏｎ２／、・・・、として供給をする回路である。

次に、この高周波スイッチ１の動作を、高周波スイッチ制御回路２の動作を中心に説明する。まず、外部の電源がオンにされ、高周波スイッチ制御回路２に電源電位Ｖｄｄ１及びＶｄｄ２が与えられる。パワーオンリセット回路１４は、電源電位Ｖｄｄ１により内部論理回路１２が立ち上がった後、所定の時間が経過してから、パワーオンリセット電位Ｖ＿ＰＯＲを内部論理回路１２に与えることにより、内部論理回路１２の状態を初期化する。

内部論理回路１２が初期化された後、シリアルデータ信号ＤＡＴＡが高周波スイッチ制御回路２のデータ入力バッファ回路２４へと入力される。データ入力バッファ回路２４は、入力されたシリアルデータ信号ＤＡＴＡを内部論理回路１２へと出力する。同様に、クロック入力バッファ回路２２は、入力されたクロック信号ＣＬＫを内部論理回路１２へと出力する。内部論理回路１２は、データ入力バッファ回路２４が出力したデータ信号をクロック信号入力バッファ回路２２から出力されたクロック信号と同期させてパラレルデータ信号に変換し、デコーダ回路１８へこのパラレルデータ信号を出力する。この際、内部論理回路１２は、入力されたシリアルデータ信号ＤＡＴＡを内部論理回路１２内に設置されているレジスタに収める。

デコーダ回路１８は、電源回路１６から入力された電源電位Ｖｄ＿ｉｎｔ１に基づいてパラレルデータ信号を処理した後、その出力をドライブ回路２０へと出力する。ドライブ回路２０は、デコーダ回路１８から出力された単相であるパラレルデータ信号を差動信号と変換するとともに、電源回路１６から出力されたＶｐ、Ｖｎに基づきその差動信号の電位レベルの変換を行う。例えば、この差動パラレルデータ信号のハイレベルがＶｐ、ローレベルがＶｎとなるように変換される。この変換された差動パラレルデータ信号が、高周波スイッチコア回路３へと出力される。

一方で、外部から出力の指示があった場合に、内部論理回路１２は、イネーブル信号ＥＮと、レジスタに収められているシリアルデータ信号ＤＡＴＡを送信シリアルデータ信号ＴＸ＿ＤＡＴＡとしてデータ出力バッファ回路２６へと出力する。この場合、データ出力回路２６は、内部論理回路１２から出力された送信シリアルデータ信号ＴＸ＿ＤＡＴＡをイネーブル信号ＥＮに基づいて高周波スイッチ制御回路２の外部へと出力する。

このデータ出力バッファ回路２６から信号が出力される際に問題となるのが、入力された信号の立ち上がりの時間Ｔｒと、立ち上がり時における遅延時間ＴＰＤ＿ｕｐと、立ち下がりの時間Ｔｆと、立ち下がり時における遅延時間ＴＰＤ＿ｄｎである。本実施形態に係るデータ出力バッファ回路２６は、これらの時間を制御するための回路である。

以下では、このデータ出力バッファ回路２６の内部について図２を参照することにより詳しく説明する。図２は、本実施形態に係るデータ出力バッファ回路２６の回路図である。この図２に示すように、データ出力バッファ回路２６は、出力制御回路３０と、駆動回路３２と、出力回路３４とを備えて構成される。

出力制御回路３０は、入力された送信シリアルデータ信号ＴＸ＿ＤＡＴＡを、イネーブル信号ＥＮに基づいて出力するか否かを制御する回路である。この出力制御回路３０は、インバータ回路３００、３０２、３０６と、否定論理和回路（以下ＮＯＲ回路と呼ぶ）３０４と、否定論理積回路（以下ＮＡＮＤ回路と呼ぶ）３０８とを備えて構成される。

インバータ回路３００及び３０２は、それぞれの出力がＮＯＲ回路３０４の入力と接続されている。さらに、インバータ回路３０２の出力は、インバータ回路３０６へと入力され、このインバータ回路３０６の出力と、インバータ回路３００の出力は、ＮＡＮＤ回路３０８の入力と接続される。ＮＯＲ回路３０４及びＮＡＮＤ回路３０８の出力はそれぞれ駆動回路３２の入力と接続される。

駆動回路３２は、出力回路３４から送信データを出力する駆動信号を出力する回路である。この駆動回路３２は、インバータ回路３２０と、３２２とを備えて構成される。インバータ回路３２０は、Ｐ型ＭＯＳＦＥＴ３２４と、Ｎ型ＭＯＳＦＥＴ３２６とを備えて構成される。同様に、インバータ回路３２２は、Ｐ型ＭＯＳＦＥＴ３２８と、Ｎ型ＭＯＳＦＥＴ３３０とを備えて構成される。

図２に示した例においては、Ｐ型ＭＯＳＦＥＴ３２４は、ソースが電源と接続され、ゲートがＮＯＲ回路３０４の出力と接続される。Ｎ型ＭＯＳＦＥＴ３２６は、ソースが接地され、Ｐ型ＭＯＳＦＥＴ３２４とゲート及びドレインを共通して接続され、ゲートに印加された入力信号を論理反転した信号をドレインから出力する。

Ｐ型ＭＯＳＦＥＴ３２８は、ソースが電源と接続され、ゲートがＮＡＮＤ回路３０８の出力と接続される。Ｎ型ＭＯＳＦＥＴ３３０は、ソースが接地され、Ｐ型ＭＯＳＦＥＴ３２８とゲート及びドレインを共通して接続され、ゲートに印加された入力信号を論理反転した信号をドレインから出力する。

出力回路３４は、駆動回路３２から出力された駆動信号に基づいて、送信データを出力する回路である。この出力回路３４は、Ｐ型ＭＯＳＦＥＴ３４０と、Ｎ型ＭＯＳＦＥＴ３４２と、キャパシタ３４４とを備えて構成される。

Ｐ型ＭＯＳＦＥＴ３４０は、ソースが電源に接続され、ゲートがインバータ回路３２０の出力に接続される。Ｎ型ＭＯＳＦＥＴ３４２は、ソースが接地され、ゲートがインバータ回路３２２の出力に接続され、ドレインがＰ型ＭＯＳＦＥＴ３４０のドレインと相互に接続され、ドレインから送信信号を出力する。キャパシタ３４４は、所謂帰還容量と呼ばれるものであり、Ｎ型ＭＯＳＦＥＴ３４２のゲート及びドレイン間に接続される。

以上のように、本実施形態に係る半導体集積回路であるデータ出力バッファ回路２６は、ドレインが共通接続された第１導電型であるＰ型の第１のＭＯＳＦＥＴ３２８と第２導電型であるＮ型の第２のＭＯＳＦＥＴ３３０を有する第１のインバータ回路３２２を備える駆動回路３２と、駆動回路３２から出力された信号に基づいて送信信号を出力する出力回路３４を備える。この出力回路３４は、ゲートが第１のインバータ回路３２２の出力に接続されたＮ型の第３のＭＯＳＦＥＴ３４２と、第３のＭＯＳＦＥＴ３４２のゲート及び第３のＭＯＳＦＥＴ３４２のドレインとの間に接続されるキャパシタ３４４を備え、第３のＭＯＳＦＥＴ３４２のドレインから送信信号を出力する。

また、駆動回路３２は、第２のインバータ回路３２０を備え、出力回路３４は、ゲートが第２のインバータ回路３２０の出力に接続され、ドレインが第３のＭＯＳＦＥＴ３４２のドレインに接続される、Ｐ型の第４のＭＯＳＦＥＴ３４０を備える。この駆動回路３２に、出力制御回路３０が接続されることにより、以下に説明するように、出力回路３４をトライステートバッファとして動作させることとなる。

次に、本実施形態に係るデータ出力バッファ回路２６の作用について図２を参照して説明する。図１に示す内部論理回路１２から出力された送信シリアルデータ信号ＴＸ＿ＤＡＴＡ及びイネーブル信号ＥＮは、出力制御回路３０へと入力される。出力制御回路３０は、入力された２つの信号に基づいて所定の演算を行い、その２つの演算結果を駆動回路３２へと出力する。駆動回路３２は、２つのインバータ回路３２０、３２２を備えて構成され、出力制御回路３０から入力された２つの演算結果を論理反転した信号を出力する。駆動回路３２が出力した２つの信号は、出力回路３４のＰ型ＭＯＳＦＥＴ３４０のゲート及びＮ型ＭＯＳＦＥＴ３４２のゲートへとそれぞれ入力される。

まず、イネーブル信号ＥＮがローレベルの場合について説明する。イネーブル信号ＥＮがローレベルであるとき、インバータ回路３０２の出力は、ハイレベルとなる。２入力のうちいずれかがハイレベルとなるＮＯＲ回路の出力は常にローレベルとなるため、この場合、ＮＯＲ回路３０４の出力は、ローレベルの信号となる。一方で、インバータ回路３０２から出力されたハイレベルの信号は、インバータ回路３０６を介してローレベルの信号となりＮＡＮＤ回路３０８へと入力される。２入力のうちいずれかがローレベルであるＮＡＮＤ回路の出力は常にハイレベルとなるため、この場合、ＮＡＮＤ回路３０８の出力は、ハイレベルの信号となる。すなわち、イネーブル信号ＥＮがローレベルの場合には、出力制御回路３０は、ＮＯＲ回路３０４からはローレベルの信号を出力し、ＮＡＮＤ回路３０８からはハイレベルの信号を出力する。

続いて、これらの信号はそれぞれインバータ回路３２０、３２２により論理反転され、Ｐ型ＭＯＳＦＥＴ３４０のゲートへはハイレベルの信号が入力され、Ｎ型ＭＯＳＦＥＴ３４２のゲートへはローレベルの信号が入力される。ハイレベルの信号がゲートに入力されたＰ型ＭＯＳＦＥＴ３４０は、ドレイン電流を流さない状態となる。同様に、ローレベルの信号がゲートに入力されたＮ型ＭＯＳＦＥＴ３４２も、ドレイン電流を流さない状態となる。すなわち、この場合、所謂ハイインピーダンス状態となり、出力端子が入力端子から切り離された状態となるため、送信シリアルデータ信号ＴＸ＿ＤＡＴＡの信号は、出力端子へは出力されないこととなる。

次に、イネーブル信号ＥＮがハイレベルの場合について説明する。この場合、出力制御回路３０のＮＯＲ回路３０４からは、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがハイレベルであればハイレベルの信号が出力され、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがローレベルであればローレベルの信号が出力される。もう一方の出力制御回路３０のＮＡＮＤ回路３０８からも、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがハイレベルであればハイレベルの信号が出力され、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがローレベルであればローレベルの信号が出力される。すなわち、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがハイレベルであるときには、ＮＯＲ回路３０４及びＮＡＮＤ回路３０８からはハイレベルの信号が出力され、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがローレベルであるときには、ＮＯＲ回路３０４及びＮＡＮＤ回路３０８からはローレベルの信号が出力される。

続いて、これらの信号はそれぞれインバータ回路３２０、３２２により論理反転され、Ｐ型ＭＯＳＦＥＴ３４０のゲート及びＮ型ＭＯＳＦＥＴ３４２のゲートへと入力される。送信シリアルデータ信号ＴＸ＿ＤＡＴＡがハイレベルであるときは、Ｐ型ＭＯＳＦＥＴ３４０のゲート及びＮ型ＭＯＳＦＥＴ３４２のゲートの双方にローレベルの信号が入力される。この場合、Ｐ型ＭＯＳＦＥＴ３４０がオン、Ｎ型ＭＯＳＦＥＴ３４２がオフの状態となるため、出力回路３４からはハイレベルの信号が出力される。一方で送信シリアルデータ信号ＴＸ＿ＤＡＴＡがローレベルであるときは、Ｐ型ＭＯＳＦＥＴ３４０のゲート及びＮ型ＭＯＳＦＥＴ３４２のゲートの双方にハイレベルの信号が入力される。この場合、Ｐ型ＭＯＳＦＥＴ３４０がオフ、Ｎ型ＭＯＳＦＥＴ３４２がオンとなるため、出力回路３４からはローレベルの信号が出力される。

以上をまとめると、データ出力バッファ回路２６は、Ｎ型ＭＯＳＦＥＴ３４２のドレイン及びＰ型ＭＯＳＦＥＴ３４０のドレインから出力された信号を合成して出力する回路である。より具体的には、イネーブル信号ＥＮがローレベルの場合には、所謂ハイインピーダンス状態となり、イネーブル信号ＥＮがハイレベルの場合には、送信シリアルデータ信号ＴＸ＿ＤＡＴＡの信号レベルをそのまま出力する、トライステートバッファとして動作する。しかしながら、上述したものは遅延時間等が存在しない理想的な場合についての説明であり、実際には回路の素子やゲートその他による遅延等が生じ、入力された送信シリアルデータ信号ＴＸ＿ＤＡＴＡの信号レベルがそのまま出力されない場合がある。また、出力した先の回路における負荷容量ＣＬの影響を受けやすく、出力信号の立ち上がりや、立ち下がりに及ぼす影響も大きい。

出力信号の立ち上がり時間及び立ち下がり時間を短くするためには、上述したように、出力抵抗を小さくすればよい。すなわち、Ｐ型ＭＯＳＦＥＴ３４０及びＮ型ＭＯＳＦＥＴ３４２のゲート幅を、Ｐ型ＭＯＳＦＥＴ３２４、Ｎ型ＭＯＳＦＥＴ３２６、Ｐ型ＭＯＳＦＥＴ３２８及びＮ型ＭＯＳＦＥＴ３３０のゲート幅と比較して大きくするとよい。この場合、負荷容量ＣＬによっては立ち上がり時間及び立ち下がり時間が短くなりすぎるという問題が発生してくる。そこで、本実施形態においては、キャパシタ３４４を備え、かつ、Ｐ型ＭＯＳＦＥＴ３２８のゲート幅とＮ型ＭＯＳＦＥＴ３４２のゲート幅との比に制限を加えることにより、遅延やノイズが起こらないようにする。以下、キャパシタ３４４の静電容量である帰還容量をＣｆｂ１と表す。

図３（ａ）及び図３（ｂ）は、キャパシタ３４４が無い場合の、データ出力バッファ回路２６の出力信号の立ち上がり時間Ｔｒと立ち下がり時間Ｔｆを示す図である。なお、以下、図において、例えばＴｒ（３５０ｐＦ）とあるのは、負荷容量ＣＬ＝３５０ｐＦである場合の立ち上がり時間Ｔｒを表したグラフであることを示している。また、ここでいう立ち上がり時間Ｔｒは、例えば電源電圧をＶｄｄとしたときに、出力波形が０．２Ｖｄｄから０．８Ｖｄｄに遷移する時間を表し、立ち下がり時間Ｔｆは、出力波形が０．８Ｖｄｄから０．２Ｖｄｄに遷移する時間を表す。

図３（ａ）は、Ｎ型ＭＯＳＦＥＴ３４２のゲート幅とＰ型ＭＯＳＦＥＴ３２８のゲート幅との比と、データ出力バッファ回路２６の出力信号の立ち上がり時間Ｔｒとの関係を示すグラフである。横軸は、Ｗｇ比（ゲート幅比）＝（Ｐ型ＭＯＳＦＥＴ３２８のゲート幅）／（Ｎ型ＭＯＳＦＥＴ３４２のゲート幅）を表し、縦軸は、時間［ｎｓ］を表す。同様に、図３（ｂ）は、Ｗｇ比と、データ出力バッファ回路２６の出力信号の立ち下がり時間Ｔｆとの関係を示すグラフである。

例えば、立ち上がり時間Ｔｒをある程度の長さで確保したい場合、図３（ａ）におけるＴｒ（０ｐＦ）のグラフを参照すると、Ｗｇ比が１／１００よりも小さいことが好ましいことが分かる。より好ましくはＷｇ比が０．８／１００よりも小さい、さらに好ましい範囲については、グラフから適宜必要となる立ち上がり時間Ｔｒを確保できる範囲で選択することができる。なお、Ｗｇ比は、ゲート幅の比であるので、常に０より大きい値となる。これは、Ｔｒ（３５０ｐＦ）についても同様であり、Ｗｇ比が１／１００以上となったときには、立ち上がり時間Ｔｒが短くなりすぎる可能性がある。図３（ｂ）に示すように、立ち下がり時間Ｔｆについても同様であり、Ｗｇ比が１／１００以上となると、十分な立ち下がり時間Ｔｆを確保することが困難となる。

さらに、キャパシタ３４４を設置し、帰還容量Ｃｆｂ１を設けることにより、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを制御する。すなわち、Ｐ型ＭＯＳＦＥＴ３４０がオン、Ｎ型ＭＯＳＦＥＴ３４２がオフとなったときは、Ｐ型ＭＯＳＦＥＴ３４０のドレイン電流が、キャパシタ３４４の電極へと流れ込むことにより、立ち上がり時間Ｔｒが短くなりすぎるのを抑制することができる。逆に、Ｎ型ＭＯＳＦＥＴ３４２がオン、Ｐ型ＭＯＳＦＥＴ３４０がオフとなったときは、キャパシタ３４４の電極からＮ型ＭＯＳＦＥＴ３４２のドレインへと電流が流れることにより立ち下がり時間Ｔｆを抑制することができる。

以下、図４（ａ）、図５（ａ）及び図５（ｂ）においては、一例として、Ｐ型ＭＯＳＦＥＴのゲート幅を４ｕｍ、Ｎ型ＭＯＳＦＥＴのゲート幅を２ｕｍ、Ｐ型ＭＯＳＦＥＴのゲート幅を４ｕｍ、Ｎ型ＭＯＳＦＥＴのゲート幅を４ｕｍとして説明する。それとともに、Ｐ型ＭＯＳＦＥＴのゲート幅を１０００ｕｍ、Ｎ型ＭＯＳＦＥＴのゲート幅を７００ｕｍとして、出力抵抗を小さくする。

図４（ａ）及び図４（ｂ）は、Ｗｇ比を一定にした場合の、帰還容量Ｃｆｂ１と立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆの関係を示したグラフである。図４（ａ）は、Ｗｇ比＝０．５７１／１００（＜１／１００）とした場合のグラフである。図４（ａ）に示すように、帰還容量Ｃｆｂ１が大きくなるにつれ、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが長くなっている。特に、帰還容量Ｃｆｂ１の静電容量が０．５ｐＦより大きい、より好ましくは、帰還容量Ｃｆｂ１の静電容量が１．０ｐＦ以上である状態においては、十分な立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを確保することできる。逆に、図４（ａ）に示すグラフの立ち上がり時間Ｔｒ等が線形に増加していくとすると、帰還容量Ｃｆｂ１の静電容量が５．０ｐＦよりも大きくなる場合は、負荷容量ＣＬが大きくなった場合に、１０ｎｓといった立ち上がり時間Ｔｒ等を確保することが困難となる。そのため、帰還容量Ｃｆｂ１は、０．５ｐＦより大きく５．０ｐＦ、より好ましくは、３．０ｐＦ以下の間で設定される。なお、静電容量の測定は、ＲＣ直列回路の過渡現象を利用した積分法や、ＬＣＲメーターを使用した自動平衡ブリッジ法などがある。

一方で、図４（ｂ）は、Ｗｇ比＝１１．４２９／１００（＞１／１００）とした場合のグラフである。この図４（ｂ）に示すように、この場合、帰還容量Ｃｆｂ１を大きくしても、その立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆには大きな差は見られず、十分な立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを確保することが困難となる。

次に、負荷容量ＣＬと、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆの関係について説明する。図５（ａ）は、Ｗｇ比＝０．５７１／１００（＜１／１００）、帰還容量Ｃｆｂ１＝３ｐＦ（＞０．５ｐＦ）とした場合の、負荷容量ＣＬと、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆとの関係を示すグラフである。この図５（ａ）に示すように、負荷容量ＣＬの値が、０ｐＦから３５０ｐＦと広い範囲にわたり変化する場合においても、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆは、十分な時間を確保できるとともに、十分短い時間となっている。

図５（ｂ）は、同じＷｇ比及び帰還容量Ｃｆｂ１における、負荷容量ＣＬと、立ち上がりの遅延時間ＴＰＤ＿ｕｐ及び立ち下がりの遅延時間ＴＰＤ＿ｄｎの関係を示すグラフである。なお、ここで立ち上がりの遅延時間ＴＰＤ＿ｕｐとは、例えば電源電圧をＶｄｄとしたときに、立ち上がりの入力信号のエッジ（立ち上がりの入力信号が０．５Ｖｄｄとなった時）から出力波形が０．８Ｖｄｄに達するまでの時間のことであり、立ち下がりの遅延時間ＴＰＤ＿ｄｎとは、立ち下がりの入力信号のエッジ（立ち下がりの入力信号が０．５Ｖｄｄとなった時）から出力波形が０．２Ｖｄｄに達するまでの時間のことである。

この図５（ｂ）に示すように、負荷容量ＣＬが０ｐＦから３５０ｐＦという広い範囲にわたり変化する場合においても、十分短い遅延時間を確保できる。例えば、遅延時間が２０ｎｓ以下であることが要求されるときでも、十分に短い遅延時間とすることできる。すなわち、本実施形態に係るデータ出力バッファ回路２６において、Ｎ型ＭＯＳＦＥＴ３４２のゲート幅とＰ型ＭＯＳＦＥＴ３２８のゲート幅との比を１／１００未満とし、キャパシタ３４４の静電容量を０．５ｐＦよりも大きく３．０ｐＦ以下とすることにより、上述した作用が得られる。

以上のように本実施形態によれば、Ｐ型ＭＯＳＦＥＴのゲート幅とＮ型ＭＯＳＦＥＴ３４２のゲート幅の比を１／１００より小さくし、キャパシタ３３０の帰還容量Ｃｆｂ１を０．５ｐＦ以上とすることにより、十分短く、そして短すぎることの無い立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを確保することが可能となる。それとともに、十分短い立ち上がり遅延時間ＴＰＤ＿ｕｐ及び立ち下がり遅延時間ＴＰＤ＿ｄｎを確保することも可能となる。

例えば、携帯電話のアンテナのスイッチとして用いる場合、携帯電話のアンテナで受け取る電波自体が高周波数であるため、その近傍にあるアンテナスイッチ（高周波アンテナスイッチ回路）において高周波ノイズを出すことは回避したいところである。立ち上がり時間Ｔｒ、立ち下がり時間Ｔｆは、短い方がよい状況ではあるが、高周波数のクロック信号に対応して出力信号の立ち上がりと立ち下がりが発生すると、矩形波に近い立ち上がりと立ち下がりとなる。矩形波の信号は、フーリエ変換を行うと分かるように非常に多くの高周波成分の信号を含むこととなり、この高周波成分によるノイズが発生する可能性がある。この高周波ノイズを回避するために、出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆは、ある程度高周波成分が除去された信号であることが好ましい。本実施形態によれば、出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを短くすることはもちろんのこと、これらの時間Ｔｒ、Ｔｆが短くなりすぎないように制御することも可能となり、アンテナ周りにおける高周波ノイズの発生を抑制することが可能となる。

なお、本実施形態においては、Ｎ型ＭＯＳＦＥＴ３４２のドレインとゲートを繋ぐように帰還容量Ｃｆｂ１を設けたが、図６に示すように、Ｐ型ＭＯＳＦＥＴ３４０のドレインとゲートとの間に帰還容量Ｃｆｂ１であるキャパシタ３４６を設けてもよい。また、このとき、Ｐ型ＭＯＳＦＥＴ３４０のゲート幅と、Ｐ型ＭＯＳＦＥＴ３２４のゲート幅の比に基づいて他のＭＯＳＦＥＴのゲート幅を決定してもよい。さらに、Ｎ型ＭＯＳＦＥＴ３４２と、Ｐ型ＭＯＳＦＥＴ３４０の双方について帰還容量を設けるようにしてもよい。

（第１実施形態の変形例）
上述した第１実施形態では、駆動回路３２と出力回路３４のＭＯＳＦＥＴのゲート幅及び出力回路３４の帰還容量を最適化することにより、出力信号の立ち上がり時間Ｔｒ等を制御する例について説明したが、本変形例においては、安定した立ち上がり時間Ｔｒ等を提供する付加回路をさらに設けることについて説明する。以下、上述した実施形態と異なる部分について詳しく説明する。

図７は、本変形例に係る半導体集積回路であるデータ出力バッファ回路２６を示す回路図である。上述した実施形態と同じ符号は同じ構成及び要素を示すものとする。この図７では、上述した実施形態におけるデータ出力バッファ回路２６の構成に加え、インバータ回路３２２の入力側のノードであるノードＮ１と、インバータ回路３２２の出力側のノードであるノードＮ２との間にインバータ回路３２２と並列に付加回路３６をさらに備える。すなわち、付加回路３６は、端子３６ａにおいてインバータ回路の入力と接続され、端子３６ｂにおいてインバータ回路の出力と接続され、インバータ回路３２２に入力される信号に基づいて所定の処理をした信号を出力する回路である。

図８は、この付加回路３６の構成を示す概略図である。付加回路３６は、第１の論理反転遅延回路３６０と、ＮＯＲ回路３６２と、第２の論理反転遅延回路３６４と、Ｐ型ＭＯＳＦＥＴ３６６とを備えて構成される。この付加回路は、インバータ回路３２２の入力信号がハイレベルからローレベルに遷移した場合に、その遷移したタイミングから所定の時間遅延させたタイミングでＮ型ＭＯＳＦＥＴ３４４のゲートに電圧を印加する回路である。

第１の論理反転遅延回路３６０は、入力された信号を所定時間遅延させ、さらに論理反転させて出力する回路である。この第１の論理反転遅延回路３６０は、端子３６ａと入力側で接続されている。ＮＯＲ回路３６２は、２つの入力が、端子３６ａと論理反転遅延回路３６０の出力と接続され、反転論理和を出力する回路である。第２の論理反転遅延回路３６４は、ＮＯＲ回路３６２の出力と入力側で接続されている。この第２の論理反転遅延回路３６４も、第１の論理反転遅延回路３６０と同様に、入力された信号を所定時間遅延させ、さらに論理反転して出力する回路である。

Ｐ型ＭＯＳＦＥＴ３６６は、ソースが電源Ｖｄｄと接続され、ゲートが第２の論理反転遅延回路３６４と接続され、ドレインが端子３６ｂと接続され、ドレインから信号を出力する回路である。すなわち、Ｐ型ＭＯＳＦＥＴ３６６のドレインは、Ｎ型ＭＯＳＦＥＴ３４２のゲートと接続される。

図９は、第１の論理反転回路３６０及び第２の論理反転回路３６４の例を示した図である。この図９の例によれば、第１の論理反転回路３６０は、インバータ回路と、抵抗と、２つのインバータ回路を直列に繋ぎ、抵抗と２つめのインバータ回路との間に接地されたキャパシタを接続する構成を取る。

このように接続することにより信号がローレベルからハイレベル、又は、ハイレベルからローレベルに遷移した際に、抵抗と２つめのインバータ回路との間の電位は、キャパシタに電流が流れることにより入力信号から高周波成分が取り除かれ、ゆっくりと遷移することとなる。２つめのインバータ回路の信号を論理反転させるしきい値を調整することにより、このゆっくりとした遷移状態の信号を、立ち上がり又は立ち下がりの時間が入力信号から所定の時間遅延した信号へと変換することが可能となる。各インバータ回路は、このように遅延した信号を出力し、出力のレベルを安定させるために挿入されており、これらのインバータ回路を奇数個並べることにより、遅延させ、論理反転させた信号を出力することが可能となる。第２の論理反転回路３６４についても、同様であり、ローパスフィルタとして作動する抵抗とキャパシタの組の間にインバータ回路を組み込むことにより、遅延させたい時間の分だけ遅延させ、インバータ回路を奇数個とすることにより、さらに論理反転させた信号を出力することが可能となる。

図１０は、入力信号がローレベルからハイレベルへ、そしてハイレベルからローレベルへ遷移する際の図８に示す端子３６ａにおける入力信号、第１の論理反転遅延回路３６０の出力、ＮＯＲ回路３６２の出力、第２の論理反転遅延回路３６４の出力、端子３６ｂにおける出力信号の遷移をそれぞれ示すタイミングチャートである。この図１０の最上段（入力信号）と、最下段（出力信号）が示すように、付加回路３６は、インバータ回路３２２の入力信号がハイレベルからローレベルに遷移してから第１の所定の時間Ｔｄ１の経過後、第２の所定の時間Ｔｄ２の間、ハイレベルの信号を出力する。以下、この付加回路３６の動作について詳しく説明する。

まず、入力信号がローレベルである場合、第１の論理反転遅延回路３６０の出力はハイレベルとなる。入力信号であるローレベルの信号と、第１の論理反転遅延回路３６０の出力するハイレベルの信号とを入力されたＮＯＲ回路３６２は、ローレベルの信号を出力する。ローレベルの信号が入力された第２の論理反転遅延回路３６４は、その信号を論理反転し、ハイレベルの信号を出力する。ハイレベルの信号がゲートに印加されたＰ型ＭＯＳＦＥＴ３６６は、オフとなり、出力信号はローレベルとなる。

次に、入力信号がローレベルからハイレベルへと遷移した場合、第１の論理反転遅延回路３６０は、第２の所定の時間Ｔｄ２が経過するまでは、ハイレベルの信号を出力し続ける。入力信号がローレベルからハイレベルへと遷移してから、第２の所定の時間Ｔｄ２が経過すると、第１の論理反転遅延回路３６０は、その出力をハイレベルからローレベルへと遷移させる。この場合、端子３６ａから入力される信号がハイレベルであるので、ＮＯＲ回路３６２は、ローレベルの信号を出力する。ＮＯＲ回路３６２の出力がローレベルの信号であるので、第２の論理反転遅延回路３６４及びＰ型ＭＯＳＦＥＴ３６６の出力は、前述した状態と変化せず、それぞれハイレベル、ローレベルの信号を出力する。

次に、入力信号がハイレベルからローレベルへと遷移した場合、第１の論理反転遅延回路３６０は、第２の所定の時間Ｔｄ２が経過するまでは、ローレベルの信号を出力し続ける。入力信号がハイレベルからローレベルへと遷移してから、第２の所定の時間Ｔｄ２が経過すると、第１の論理反転遅延回路３６０は、その出力をローレベルからハイレベルへと遷移させる。この場合、端子３６ａから入力される信号がローレベルであるので、入力信号がハイレベルからローレベルへと遷移してから、第２の所定の時間Ｔｄ２が経過するまでは、ＮＯＲ回路３６２にはローレベルとローレベルの信号が入力されることとなり、ＮＯＲ回路３６２は、ハイレベルの信号を出力する。第２の所定の時間Ｔｄ２の経過後は、第１の論理反転遅延回路３６０の出力がハイレベルの信号となるため、ＮＯＲ回路３６２は、ローレベルの信号を出力する。

この場合、第２の論理反転遅延回路３６４は、ＮＯＲ回路３６２から出力された信号を第１の所定の時間Ｔｄ１遅延させ、さらに論理反転させた信号を出力する。すなわち、端子３６ａからの入力信号がハイレベルからローレベルに遷移した後、第１の所定の時間Ｔｄ１が経過してから、第２の所定の時間Ｔｄ２の間だけローレベルの信号を出力し、その後は再びハイレベルの信号を出力する。この信号をゲートに印加されたＰ型ＭＯＳＦＥＴ３６６は、図１０の最下段に示すように、入力信号がハイレベルからローレベルに遷移してから第１の所定の時間Ｔｄ１が経過するまではローレベルの信号を出力し、その後第２の所定の時間Ｔｄ２が経過するまでの間は、ハイレベルの信号を出力し、第２の所定の時間Ｔｄ２が経過後にローレベルの信号を出力する。

すなわち、この付加回路３６は、第２の所定の時間Ｔｄ２の間だけハイレベルの信号を出力する回路であり、インバータ回路３２２の入力信号がハイレベルからローレベルに遷移してから第１の時間Ｔｄ１の経過後、第２の所定の時間Ｔｄ２だけハイレベルの信号を出力する。この付加回路３６から出力された遅延信号は、Ｎ型ＭＯＳＦＥＴ３４２へと印加される。インバータ回路３２２の出力に対して遅延された信号をＮ型ＭＯＳＦＥＴ３４２のゲートへ出力することにより、Ｎ型ＭＯＳＦＥＴ３４２の出力信号の立ち下がりを補助することが可能となる。

さらに、データ出力バッファ回路２６の他の構成要素に左右され、出力回路３２の出力に遅延が生じる。例えば、イネーブル信号がハイレベルの状態においても、Ｐ型ＭＯＳＦＥＴ３４０とＮ型ＭＯＳＦＥＴ３４２が同時にオフになったり、同時にオンになったりするタイミングも出てくる。このような場合において、Ｎ型ＭＯＳＦＥＴ３４２の立ち下がりを制御することにより、Ｐ型ＭＯＳＦＥＴ３４０の立ち上がり及び立ち下がりの制御を間接的にすることとなる。結果的に、データ出力バッファ回路２６の出力信号の立ち上がりを補助することも同時に可能となる。

図１１（ａ）及び（ｂ）は、付加回路３６を設置した場合の立ち上がり時間Ｔｒ等を示すグラフである。この図１１（ａ）と図５（ａ）を比較することにより、データ出力バッファ回路２６の出力の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆがより安定性を増していることが分かる。また、図１１（ｂ）と図５（ｂ）を比較することにより、立ち上がり遅延時間ＴＰＤ＿ｕｐ及び立ち下がり遅延時間ＴＰＤ＿ｄｎに関しても、付加回路を設置しないときよりも安定していることが分かる。

以上のように、本変形例によっても、Ｐ型ＭＯＳＦＥＴ３２８のゲート幅とＮ型ＭＯＳＦＥＴ３４８のゲート幅の比を１／１００より小さくし、キャパシタ３４４の帰還容量Ｃｆｂ１を０．５ｐＦ以上とすることにより、十分短く、そして短すぎることの無い立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを確保することが可能となる。また、付加回路３６を備えることにより、前述した第１実施形態よりも負荷容量ＣＬに依存されない安定した立ち上がり時間Ｔｒ、立ち下がり時間Ｔｆを確保するとともに、十分短い立ち上がり遅延時間ＴＰＤ＿ｕｐ及び立ち下がり遅延時間ＴＰＤ＿ｄｎを確保することも可能となる。

さらに別の変形例としては、図１２に示すように、インバータ回路３２０に対してその出力を遅延させるような付加回路３６’を設け、帰還容量となるキャパシタ３４６をＰ型ＭＯＳＦＥＴ３４０のゲートとドレインとに接続するように設けることにより、上述した変形例と同様に、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを広い負荷容量の範囲で安定させることもできる。

図１３は、この付加回路３６’の回路を示す図である。この図１３に示すように、この場合、付加回路３６’は、入力が入力端子３６’ａと接続される第１の遅延回路である反転遅延回路３６８と、２つの入力が入力端子３６’ａ及び反転遅延回路３６８の出力と接続されるＡＮＤ回路３７０と、入力がＡＮＤ回路３７０の出力と接続される第２の遅延回路である遅延回路３７２と、ゲートが遅延回路３７２の出力と接続され、ソースが接地され、ドレインが出力端子３６’ｂと接続されるＮ型ＭＯＳＦＥＴ３７４とを備えて構成される。

反転遅延回路３６８は、第２の所定の時間Ｔｄ２だけ入力信号を遅延させ、反転させて出力する。ＡＮＤ回路３７０は、付加回路３６’の入力信号と反転遅延回路３６８の出力信号の論理積を出力する。この出力された論理積は、Ｎ型ＭＯＳＦＥＴ３７４のゲートに入力され、Ｎ型ＭＯＦＥＴ３７４のドレイン電流を制御する。

図１４は、図１３の付加回路３６’の入出力端子３６’ａ、３６’ｂと、各構成要素の出力信号の様子を示すタイミングチャートである。詳しい説明は上述した図１０に係るものとほぼ同じであるので、省略する。入力信号を示す最上段と、出力信号を示す最下段とを比較すると、図８に示す場合とは異なり、インバータ回路３２０の入力信号が立ち上がった場合に、その立ち上がりのタイミングから、第１の所定の時間Ｔｄ１遅延させた、第２の所定の時間Ｔｄ２の幅を持った、パルス状の立ち下がり信号を出力する。

このように、付加回路３６’は、Ｐ型ＭＯＳＦＥＴ３４０のゲートに印加される信号が立ち下がった場合に、このゲートに印加される信号の立ち下がりを補助することが可能となる。すなわち、付加回路３６’は、Ｐ型ＭＯＳＦＥＴ３４０の出力信号の立ち上がりを補助することが可能となる。

（第２実施形態）
上述した第１実施形態においては、駆動回路３２と出力回路３４のゲート幅の比を所定の範囲の値にすることにより、立ち上がり時間等を制御することを可能とする半導体集積回路の例について説明したが、本実施形態においては、トライステートバッファと、データ出力端子との間に付加回路を設けることにより立ち上がり時間等を制御しようとするものである。上述した実施形態と異なる部分について、以下詳しく説明する。

図１５は、本実施形態に係るデータ出力バッファ回路２６の構成を示す回路図である。この図１５に示すように、本実施形態に係るデータ出力バッファ回路２６は、トライステートバッファ回路３８と、第１の付加回路４０とを備えて構成される。

トライステートバッファ回路３８は、一例として、図１５に示すように、インバータ回路３８０、３８２、３８６と、ＮＯＲ回路３８４と、ＮＡＮＤ回路３８８と、インバータ回路３９０、３９２と、Ｐ型ＭＯＳＦＥＴ３９４と、Ｎ型ＭＯＳＦＥＴ３９６とを備えて構成される。各構成要素とそれぞれの動作については、前述した第１実施形態において、キャパシタ３４４が無い場合と同様であるので、詳細は省略する。

このトライステートバッファ回路３８は、イネーブル信号ＥＮがローレベルの場合には、ハイインピーダンス状態となり、入力と出力が切り離された状態となる。一方でイネーブル信号ＥＮがハイレベルの場合には、入力信号である送信シリアルデータ信号ＴＸ＿ＤＡＴＡの電位レベルを、電源Ｖｄｄにより制御した信号を出力する回路である。

第１の付加回路４０は、トライステートバッファ回路３８内部のＮＯＲ回路３８４の出力信号と、ＮＡＮＤ回路３８８の出力信号と、トライステートバッファ回路３８の出力信号が入力され、トライステートバッファ回路３８の出力信号の立ち上がり及び立ち下がりを制御した信号を出力する回路である。この第１の付加回路４０は、インバータ回路４００、４０６、４１０、４１６と、第１の遅延回路４０２と、ＮＯＲ回路４０４と、Ｐ型ＭＯＳＦＥＴ４０８と、第２の遅延回路４１２と、ＮＡＮＤ回路４１４と、Ｎ型ＭＯＳＦＥＴ４１８を備えて構成される。

インバータ回路４００は、入力された信号を論理反転して出力する回路であり、その入力がトライステートバッファ回路３８のＮＯＲ回路３８４の出力と接続される。すなわち、インバータ回路４００には、イネーブル信号ＥＮと入力データ信号である送信シリアルデータ信号ＴＸ＿ＤＡＴＡとの論理積である論理積入力信号が入力される。

第１の遅延回路４０２は、入力された信号を所定時間遅延させて出力する回路であり、その入力がインバータ回路４００の出力と接続される。この第１の遅延回路４０２は、第１の抵抗Ｒ１と、第１のキャパシタＣ１とを備えて構成される。第１の抵抗Ｒ１は、インバータ回路４００の出力と接続される。第１のキャパシタＣ１は、一方の電極が第１の抵抗Ｒ１と接続され、もう一方の電極が接地される。

ＮＯＲ回路４０４は、２つの入力信号の論理和を演算する回路であり、その入力が抵抗Ｒ１の出力とトライステートバッファ回路３８の出力とに接続される。インバータ回路４０６は、入力がＮＯＲ回路４０４の出力と接続される。Ｐ型ＭＯＳＦＥＴ４０８は、ドレインから信号を出力する回路素子であり、ソースが第１の電源Ｖｄｄに接続され、ゲートがＮＯＲ回路４０４とインバータ回路４０６の合成回路である論理和回路の出力と接続され、ドレインがトライステートバッファ回路３８の出力と接続される。

インバータ回路４１０は、入力がトライステートバッファ回路３８のＮＡＮＤ回路３８８の出力と接続される。すなわち、インバータ回路４１０には、イネーブル信号の否定と入力データ信号である送信シリアルデータ信号ＴＸ＿ＤＡＴＡとの論理和である論理和入力信号が入力される。

第２の遅延回路４１２は、第２の抵抗Ｒ２と、第２のキャパシタＣ２とを備えて構成され、その構成、動作については第１の遅延回路４０２と同様であるので詳しい説明は省略する。ＮＡＮＤ回路４１４は、２つの入力信号の論理積を演算する回路であり、その入力が第２の抵抗Ｒ２の出力とトライステートバッファ回路３８の出力とに接続される。インバータ回路４１６は、入力がＮＡＮＤ回路４１４の出力と接続される。

Ｎ型ＭＯＳＦＥＴ４１８は、ソースが第１の電源より電源電圧の低い第２の電源、この場合グラウンドに接続され、ゲートがＮＡＮＤ回路４１４とインバータ回路４１６の合成回路である論理積回路の出力と接続され、ドレインがトライステートバッファ回路３８の出力及びＰ型ＭＯＳＦＥＴ４０８のドレインと接続される。このＮ型ＭＯＳＦＥＴ４１８は、ドレインから信号を出力する。

なお、トライステートバッファ回路３８の立ち上がりの遅延時間及び立ち下がりの遅延時間と、第１の遅延回路４０２及び第２の遅延回路４１２の遅延時間等を調整するために、以下のパラメータの設定が重要となる。遅延回路については、第１の遅延回路４０２と第２の遅延回路４１２の遅延時間、インバータ回路４０６、４１６がＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴからなる一般的なＣＭＯＳからなるインバータ回路であるとして、各ＭＯＳＦＥＴのゲート幅、そして、Ｐ型ＭＯＳＦＥＴ３９４、４０８及びＮ型ＭＯＳＦＥＴ３９６、４１８のゲート幅が重要なパラメータとなる。特に、Ｐ型ＭＯＳＦＥＴ３９４のゲート幅＜Ｐ型ＭＯＳＦＥＴ４０８のゲート幅、Ｎ型ＭＯＳＦＥＴ３９６のゲート幅＜Ｎ型ＭＯＳＦＥＴ４１８のゲート幅とすることが重要となる。より具体的には、以下のシミュレーション結果においては、Ｐ型ＭＯＳＦＥＴ３９４、４０８、Ｎ型ＭＯＳＦＥＴ３９６、４１８を除く、トライステートバッファ回路３８及び第１の付加回路４０の各ゲートを構成するＭＯＳＦＥＴのゲート幅はおおよそ１〜１０ｕｍであるのに対し、Ｐ型ＭＯＳＦＥＴ３９４及びＮ型ＭＯＳＦＥＴ３９６のゲート幅は、３０〜４０ｕｍ、Ｐ型ＭＯＳＦＥＴ４０８及びＮ型ＭＯＳＦＥＴ４１８のゲート幅は、２００〜４５０ｕｍとしている。

次に、図１５を参照してデータ出力バッファ回路２６の動作について説明する。なお、トライステートバッファ回路３８については上述したとおり詳細な説明は省略する。すなわち、イネーブル信号ＥＮがローレベルの信号である場合には、ハイインピーダンス状態となり、イネーブル信号ＥＮがハイレベルの信号である場合には、入力された送信シリアルデータ信号ＴＸ＿ＤＡＴＡの電圧レベルをそのままのレベルで出力する回路である。

図１６（ａ）乃至（ｄ）は、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがパルス幅４０ｎｓである矩形状の信号である場合のデータ出力バッファ回路２６の出力信号の一周期分、及び、インバータ回路４０６、４１６の出力信号の一周期分を示す図である。図１６（ａ）及び図１６（ｂ）は、負荷容量ＣＬ＝１０ｐＦである場合を示す図であり、図１６（ｃ）及び図１６（ｄ）は、負荷容量ＣＬ＝５０ｐＦである場合を示す図であり、実線が本実施形態に係るデータ出力バッファ回路２６の出力を示し、破線が従来のトライステートバッファ回路の出力を示している。また、図１６（ａ）及び図１６（ｃ）は、データ出力バッファ回路２６の出力信号を示す図であり、図１６（ｂ）及び図１６（ｄ）は、インバータ回路４０６（Ｖ１）、４１６（Ｖ２）の出力信号を示す図である。

まず、イネーブル信号ＥＮがローレベルの信号である場合について説明する。この場合、インバータ回路４００にはローレベルの信号が入力され、インバータ回路４１０にはハイレベルの信号が入力される。

ローレベルの信号が入力されたインバータ回路４００は、ハイレベルの信号を出力する。２つの入力信号のうちどちらか一方がハイレベルであるＮＯＲ回路の出力は、ローレベルとなるので、ＮＯＲ回路４０４は、ローレベルの信号を出力する。この出力されたローレベルの信号は、インバータ回路４０６を介してハイレベルの信号となり、Ｐ型ＭＯＳＦＥＴ４０８のゲートへと入力される。ハイレベルの信号がゲートに入力されたＰ型ＭＯＳＦＥＴ４０８は、オフの状態となり、ドレイン電流を流さない状態となる。

一方、ハイレベルの信号が入力されたインバータ回路４１０は、ローレベルの信号を出力する。２つの入力信号のうちどちらか一方がローレベルであるＮＡＮＤ回路の出力は、ハイレベルとなるので、ＮＡＮＤ回路４１４は、ハイレベルの信号を出力する。この出力されたハイレベルの信号は、インバータ回路４１６を介してローレベルの信号となり、Ｎ型ＭＯＳＦＥＴ４１８のゲートへと入力される。ローレベルの信号がゲートに入力されたＮ型ＭＯＳＦＥＴ４１８は、オフの状態となり、ドレイン電流を流さない状態となる。

上記より、この場合、Ｐ型ＭＯＳＦＥＴ４０８及びＮ型ＭＯＳＦＥＴ４１８の双方がオフとなるため、第１の付加回路４０の入力と出力は切り離された状態となる。すなわち、イネーブル信号ＥＮがローレベルの信号である場合には、データ出力バッファ回路２６は、全体として所謂ハイインピーダンス状態となり、入力信号である送信シリアルデータ信号ＴＸ＿ＤＡＴＡの状態を出力しない状態となる。

次に、イネーブル信号ＥＮがハイレベルの信号である場合について説明する。イネーブル信号ＥＮがハイレベルであり、さらに、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがローレベルである場合、インバータ回路４００及びインバータ回路４１０の双方にローレベルの信号が出力される。インバータ回路４００にローレベルの信号が入力されている場合は、上記に説明したのと同様に、Ｐ型ＭＯＳＦＥＴ４０８は、オフの状態となる。図１６（ｂ）及び図１６（ｄ）において、例えば８０ｎｓ〜９０ｎｓの間のＶ１がこの状態を示している。

一方、ローレベルの信号が入力されているインバータ回路４１０は、ハイレベルの信号を出力する。ＮＡＮＤ回路４１４は、このハイレベルの信号とトライステートバッファ回路３８から出力されたローレベルの信号が入力され、ハイレベルの信号を出力する。このハイレベルの信号は、インバータ回路４１６を介してローレベルの信号へと変換され、Ｎ型ＭＯＳＦＥＴ４１８のゲートへと入力される。ゲートにローレベルの信号が入力されたＮ型ＭＯＳＦＥＴはオフの状態となる。図１６（ｂ）及び図１６（ｄ）において、例えば８０ｎｓ〜９０ｎｓの間のＶ２がこの状態を示している。

すなわち、Ｐ型ＭＯＳＦＥＴ４０８のドレイン及びＮ型ＭＯＳＦＥＴ４１８のドレインがともに電流を流さない状態となるため、この場合、出力される信号は、トライステートバッファ回路３８自身の出力信号であるローレベルの信号となる。これは、図１６（ａ）及び図１６（ｃ）において、例えば８０ｎｓ〜９０ｎｓの間の実線に示されている。

次に、イネーブル信号ＥＮがハイレベルの信号の状態において、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがローレベルからハイレベルへと遷移する場合について説明する。送信シリアルデータ信号ＴＸ＿ＤＡＴＡがローレベルからハイレベルへと遷移すると、インバータ回路４００及びインバータ回路４１０の双方には、ハイレベルの信号が入力される。また、トライステートバッファ回路３８は、ハイレベルの信号を出力する。

この場合、トライステートバッファ回路３８のＰ型ＭＯＳＦＥＴ３９４及びＮ型ＭＯＳＦＥＴ３９６からの信号の出力は、負荷容量ＣＬの大きさにより立ち上がり時間に遅延が生じる。このトライステートバッファのＭＯＳＦＥＴによる遅延時間と、第１の遅延回路４０２及び第２の遅延回路４１２それぞれの回路の遅延時間との関係により、データ出力バッファ回路２６の作用が変化する。

負荷容量ＣＬが小さい場合である、トライステートバッファ回路３８の出力の立ち上がりの遅延時間が第１の遅延回路４０２の遅延時間に比べて短い場合について説明する。この場合、まず送信シリアルデータ信号ＴＸ＿ＤＡＴＡが立ち上がる前の状態においては、上述した場合と同様に、第１の遅延回路４０２の出力信号はハイレベルとなっており、ＮＯＲ回路４０４の一方の入力にはハイレベルの信号が入力されている。すなわち、ＮＯＲ回路４０４の出力信号は、ローレベルの信号となり、この出力信号は、インバータ回路４０６を介してハイレベルの信号となりＰ型ＭＯＳＦＥＴ４０８のゲートへと出力される。送信シリアルデータ信号ＴＸ＿ＤＡＴＡが立ち上がり、入力信号がハイレベルとなったインバータ回路４００は、ローレベルの信号を第１の遅延回路４０２へと出力する。この状態において、トライステートバッファ回路３８の出力信号がハイレベルへと遷移し、ＮＯＲ回路４０４のもう一方の入力にハイレベルの信号が入力される。その後、第１の遅延回路４０２から出力される信号がローレベルへと遷移する。

上記が示すように、この場合、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがローレベルの信号からハイレベルの信号へと遷移するまでの間、ＮＯＲ回路４０４の２つの入力のうち、少なくとも一方の信号はハイレベルの信号である。すなわち、Ｐ型ＭＯＳＦＥＴ４０８のゲートへは、ハイレベルの信号が入力され続けることとなる。

これは、第１の遅延回路４０２の遅延時間とトライステートバッファ回路３８の出力信号の立ち上がり遅延時間がほぼ同じ場合においても同様の作用となる。すなわち、図１６（ｂ）のＶ１に示すように、例えば、負荷容量ＣＬ＝１０ｐＦであるような、トライステートバッファ回路３８の出力信号の立ち上がりの遅延時間が、第１の遅延回路４０２の遅延時間より多少長い場合においても、インバータ回路４０６の出力する信号は、ローレベルに遷移しようとするが、ＮＯＲ回路４０４の入力の双方がローレベルの信号となる時間が短いため、電圧は下がりきらずに元の状態へと戻る。

さらに、この遷移状態は、第２の遅延回路４１２の遅延時間とトライステートバッファ回路３８の出力信号の立ち上がり遅延時間についても同様のことがいえる。ＮＡＮＤ回路４１４の２つの入力の双方がハイレベルの信号となることはあっても、Ｎ型ＭＯＳＦＥＴ４１８のしきい値電圧を超えるような信号となるまで立ち上がる時間を確保できない。すなわち、図１６（ｂ）のＶ２に示すように、これらの場合、Ｎ型ＭＯＳＦＥＴ４１８のゲートにはゲートしきい値電圧を超える信号が入力されることはない。

これらの結果から、図１６（ａ）の９０ｎｓから１００ｎｓあたりのグラフに示すように、従来例における立ち上がり時間と本実施形態に係るデータ出力バッファ回路２６の出力信号の立ち上がり時間は、ほとんど変わらないもとなる。

次に、負荷容量ＣＬが大きく、トライステートバッファ回路３８の出力の立ち上がりの遅延時間が第１の遅延回路４０２の遅延時間に比べて十分長い遅延時間である場合について説明する。ここでいう十分長い遅延時間であるとは、図１６（ｄ）に示すように、Ｖ１がＰ型ＭＯＳＦＥＴ４０８のゲートしきい値電圧を下回る電圧まで下がるような状態になる遅延時間であることをいう。

この場合、まず、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがハイレベルに遷移する前においては、トライステートバッファ回路３８は、ローレベルの信号を出力するので、ＮＯＲ回路４０４の２つの入力のうち一方にはローレベルの信号が入力されている。もう一方の入力は、ローレベルの信号がインバータ回路４００を介して論理反転し、ハイレベルとなった信号が入力される。ＮＯＲ回路４０４の２つの入力のうち一方がハイレベルの信号であるので、Ｐ型ＭＯＳＦＥＴ４０８のゲートにはハイレベルの信号が入力されている。

この状態において、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがハイレベルに遷移し、インバータ回路４００を介してローレベルの信号が、第１の遅延回路４０２により所定時間遅延されて出力されると、ＮＯＲ回路４０４の２つの入力の双方がローレベルの信号となる。さらに、この場合、トライステートバッファ回路３８の出力信号は、ローレベルである時間が十分に長いので、ＮＯＲ回路４０４の出力する信号はハイレベルの信号となり、このハイレベルの出力信号は、インバータ回路４０６により論理反転されローレベルの信号となり、Ｐ型ＭＯＳＦＥＴ４０８のゲートへと出力される。

ローレベルの信号がゲートに入力されると、Ｐ型ＭＯＳＦＥＴ４０８は、オン状態となるので、ソースからドレインへと電流を流す。電流が流されると、トライステートバッファ回路３８の出力する信号は、負荷容量ＣＬにより電位が上がっていく。このように、トライステートバッファ回路３８の信号の立ち上がりを補助する役目をＰ型ＭＯＳＦＥＴ４０８のドレイン電流が果たすこととなる。図１６（ｃ）及び図１６（ｄ）に示すように、Ｐ型ＭＯＳＦＥＴ４０８のゲートにローレベルの信号が入力されることにより、従来例に比べて本実施形態の出力信号の立ち上がり時間は、短くなっている。なお、この場合、ＮＡＮＤ回路４１４の２つの入力のうち一方の入力はローレベルとなっているので、Ｎ型ＭＯＳＦＥＴ４１８のゲートへはローレベルの信号が出力されている。

次に、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがハイレベルの信号を出力している場合について説明する。この場合、ＮＯＲ回路４０４には、トライステートバッファ回路３８の出力信号であるハイレベルの信号が入力されるので、ＮＯＲ回路４０４の出力信号は、ローレベルの信号となる。このローレベルの出力信号は、インバータ回路４０６を介して論理反転され、Ｐ型ＭＯＳＦＥＴ４０８のゲートにはハイレベルの信号が出力されることとなる。同様に、ＮＡＮＤ回路４１４にはローレベルの信号が入力されるので、ＮＡＮＤ回路４１４の出力信号は、ハイレベルの信号となり、インバータ回路４１６を介して、Ｎ型ＭＯＳＦＥＴ４１８のゲートにはローレベルの信号が入力されることとなる。これは、図１６（ａ）乃至（ｄ）において、１２０ｎｓから１３０ｎｓあたりに示されるとおりである。

次に、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがハイレベルの信号からローレベルの信号へと遷移する場合について説明する。この場合、上述した送信シリアルデータ信号ＴＸ＿ＤＡＴＡがローレベルの信号からハイレベルの信号へと遷移する場合と逆の作用が生じる。すなわち、ＮＯＲ回路４０４の２つの入力のうち一方は、トライステートバッファ回路３８の出力の立ち下がり遅延時間が第１の遅延回路の遅延時間よりも短い場合以外においては、ハイレベルの信号が入力されるので、Ｐ型ＭＯＳＦＥＴ４０８のゲートには、ハイレベルの信号が入力される。トライステートバッファ回路３８の出力の立ち下がり遅延時間が第１の遅延回路の遅延時間よりも短い場合も、ＮＯＲ回路４０４の出力がローレベルに落ちるまでの時間は無いため、図１６（ｂ）及び図１６（ｄ）のＶ１が示すように、Ｐ型ＭＯＳＦＥＴ４０８のゲートにはハイレベルの信号が入力され続ける。

一方で、Ｎ型ＭＯＳＦＥＴ４１８には、図１６（ｂ）のＶ２が示すように、トライステートバッファ回路３８の出力の立ち下がり遅延時間が、第２の遅延回路４１２の遅延時間より短いか、ほぼ同じであるときには、Ｎ型ＭＯＳＦＥＴ４１８のゲートにはハイレベルの信号が入力されることはない。

しかしながら、図１６（ｄ）のＶ２が示すように、トライステートバッファ回路３８の出力の立ち下がり遅延時間が、第２の遅延回路４１２の遅延時間より十分長い場合においては、Ｎ型ＭＯＳＦＥＴ４１８のゲートにはハイレベルの信号が入力される。ゲートしきい値電圧よりハイレベルの信号が入力されたＮ型ＭＯＳＦＥＴ４１８は、オン状態となり、トライステートバッファ回路３８の出力からドレイン電流が接地されたソースへと流れることとなる。これにより、トライステートバッファ回路３８の出力信号の立ち下がりを補助する役目を果たすこととなり、図１６（ｃ）に示すように、データ出力バッファ回路２６の出力信号の立ち下がりは、従来例と比べて短くなる。

図１７（ａ）及び図１７（ｂ）は、これらの立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆと、負荷容量ＣＬとの間の関係を示した図である。これらの図において実線は本実施形態に係るデータ出力バッファ回路２６の出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを表したものであり、破線は従来のトライステートバッファの出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを表したものである。この図１７（ａ）及び図１７（ｂ）が示すように、本実施形態に係るデータ出力バッファ回路２６の出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆは、従来例と比べて安定している。

従来例における立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆは、負荷容量ＣＬが増大するにつれ、線形的にその時間が長くなっている。その一方で、本実施形態に係るデータ出力バッファ回路２６の出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆは、図１７（ａ）及び図１７（ｂ）においては大体３ｎｓから１０ｎｓで安定している。

以上のように、本実施形態によっても、従来のトライステートバッファに第１の付加回路４０を付加することにより、データ出力バッファ回路２６の出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが安定性を増すことができる。例えば、図１６（ｃ）に示すように、従来例においては、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆは、おおよそ２５ｎｓであるのに対し、本実施形態によれば、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆは、おおよそ５ｎｓとなっている。

また、図１６（ａ）に示すように、負荷容量ＣＬが小さく立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが短くなる場合においては、従来例に比較して本実施形態に係るデータ出力バッファ回路２６の出力の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが押さえられている。

さらに、図１７（ａ）及び図１７（ｂ）に示すように、例えば、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆの許容時間を３．５ｎｓから１０ｎｓとするような場合、従来例においては、負荷容量ＣＬの許容範囲が７．５ｐＦから２０ｐＦ程である。これに対して、本実施形態によれば同じ許容時間を確保したいような場合においても、その負荷容量ＣＬの許容範囲は、７．５ｐＦから８８ｐＦ程となり、大きくその範囲を拡大することができている。すなわち、負荷容量ＣＬによらず安定した立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを確保することが可能となる。

（第２実施形態の変形例１）
上述した第２実施形態においては、広い負荷容量ＣＬの範囲において出力信号の安定した立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを確保することが可能となる例を説明したが、温度変化によっても立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆにばらつきが発生する。このため、本変形例に係るデータ出力バッファ回路２６は、これらの抵抗の温度特性を制御することにより、さらに安定した立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを確保しようとするものである。以下、上述した第２実施形態と異なる部分について詳しく説明する。

本変形例に係るデータ出力バッファ回路２６は、図１５に示す第２実施形態と同じ構成の回路である。ただし、本変形例においては、第１の付加回路４０における第１の遅延回路内の第１の抵抗Ｒ１、及び、第２の遅延回路内の第２の抵抗Ｒ２の温度特性を制御する。以下、本変形例におけるシミュレーションにおいては、第１の抵抗Ｒ１、第２の抵抗Ｒ２、Ｐ型ＭＯＳＦＥＴ３９４、Ｎ型ＭＯＳＦＥＴ３９６以外のパラメータが第２実施形態と同じパラメータであるとする。より具体的には、Ｐ型ＭＯＳＦＥＴ３９４及びＮ型ＭＯＳＦＥＴ３９６のゲート幅は、１８０〜３８０ｕｍとしている。

図１８（ａ）及び図１８（ｂ）は、第１の抵抗Ｒ１及び第２の抵抗Ｒ２の抵抗の温度係数を負の値とした場合における出力信号の立ち上がり及び立ち下がりと、Ｐ型ＭＯＳＦＥＴ４０８のゲートに入力される信号（Ｖ１）及びＮ型ＭＯＳＦＥＴ４１８のゲートに入力される信号（Ｖ２）を示す図である。なお、温度係数が負である抵抗とは、温度が上昇するほど、その抵抗値が低くなるような抵抗であることをいう。

図１８（ａ）において、実線は、負荷容量ＣＬ＝５０ｐＦであるときの本変形例におけるデータ出力バッファ回路２６の出力信号を、破線は、負荷容量ＣＬ＝５０ｐＦであるときの従来のトライステートバッファの出力信号を示すものである。なお、図１８（ａ）における従来例と図１６（ｃ）における従来例は回路定数が異なる。図１６（ｃ）の従来例は負荷容量ＣＬが小さい場合を想定した設計であるのに対し、図１８（ａ）の従来例は負荷容量ＣＬが大きい場合を想定した設計になっている。そのため、図１８（ｂ）と図１６（ｄ）を比較すると、本変形例における信号の方がよりピークがはっきりとしたものとなっている。

この図１８（ａ）が示すように、本変形例と従来例の出力する信号の差は小さい。すなわち、本変形例において、負荷容量ＣＬ＝５０ｐＦにおける立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆは、従来例との差は小さい。しかしながら、上述した第２実施形態と同様に、本変形例に係る出力バッファ回路２６は、従来例と比較すると負荷容量依存性が小さい。

さて、電圧Ｖ１、Ｖ２の示す信号のパルス幅は、第１の遅延回路４０２及び第２の遅延回路４１２によって制御される。第１の抵抗Ｒ１及び第２の抵抗Ｒ２の抵抗値が小さくなるとパルス幅は大きくなり、Ｐ型ＭＯＳＦＥＴ４０８及びＮ型ＭＯＳＦＥＴ４１８のオン状態となる時間が長くなる。本変形例においては、第１の抵抗Ｒ１及び第２の抵抗Ｒ２の温度係数が負であるので、温度が高くなると第１の遅延回路４０２及び第２の遅延回路４１２の遅延時間が短くなり、パルス幅が広くなっていく。

一般に、温度が高くなるとＭＯＳＦＥＴのキャリア移動度が低下し、出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆは増加していく。しかしながら、本変形例によれば、温度が高くなると、第１の抵抗Ｒ１及び第２の抵抗Ｒ２の抵抗値が下がり、その結果として第１の遅延回路４０２及び第２の遅延回路４１２の遅延時間が短くなって行く。すなわち、温度が高くなるとＰ型ＭＯＳＦＥＴ４０８及びＮ型ＭＯＳＦＥＴ４１８がオン状態となる時間が長くなるので、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが長くなることを抑制することができる。

図１９（ａ）及び図１９（ｂ）は、負荷容量ＣＬ＝５０ｐＦであるときの立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆと、抵抗の温度との関係を示す図である。破線は、従来のトライステートバッファによる出力を示す、実線は本変形例による出力を示す。この図１９（ａ）及び図１９（ｂ）に示すように、従来例では温度が上がるにつれてかなり急な傾きで立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが変化していることが分かる。これと比較すると、本変形例に係るデータ出力バッファ回路２６の出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆは、その温度と時間との関係が緩やかになっている。すなわち、温度に拘わらず、出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆは、安定した時間となっている。

以上のように、本変形例によっても、従来のトライステートバッファに第１の付加回路４０を付加することにより、データ出力バッファ回路２６の出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆの安定性を増すことができる。さらに、本変形例によれば、第１の抵抗Ｒ１と第２の抵抗Ｒ２を温度特性が負の値である抵抗とすることにより、温度による出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆのばらつきを押さえ、より安定した信号を出力することが可能となる。

（第２実施形態の変形例２）
上述した変形例においては、遅延回路を構成する抵抗の温度特性を制御することにより、安定した立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを確保することが可能となる例を説明したが、本変形例においては、第２の付加回路と、負の温度特性を有する出力抵抗を備えることにより、さらに安定した立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを確保しようというものである。以下、上述した実施形態と異なる部分について詳しく説明する。

図２０は、本変形例に係る半導体集積回路の入出力回路１０を示す回路図である。前述した実施形態とは、スイッチＳＷと、キャパシタＣ０を備える点において異なる。

スイッチＳＷは、データ出力バッファ回路２６の出力と、キャパシタＣ０との間に備えられる。このスイッチＳＷは、イネーブル信号ＥＮによりオンとオフを切り替えるスイッチである。より具体的には、スイッチＳＷは、イネーブル信号ＥＮがハイレベルの場合にオンとなり、イネーブル信号ＥＮがローレベルの場合にオフとなるスイッチである。

キャパシタＣ０は、スイッチＳＷが一方の電極と接続され、もう一方の電極が接地されるキャパシタである。このキャパシタＣ０は、イネーブル信号ＥＮがハイレベルである場合にデータ出力バッファ回路２６の負荷容量として機能するキャパシタであり、この場合、全体としての負荷容量は、ＣＬ＋Ｃ０の静電容量となる。

図２１は、本変形例に係る半導体集積回路のデータ出力バッファ回路２６の構成を示す回路図である。上述した実施形態に係る半導体集積回路のデータ出力バッファ回路２６に、出力抵抗Ｒｏｕｔと、第２の付加回路４２がさらに備えられて構成される。出力抵抗Ｒｏｕｔは、トライステートバッファ回路３８と出力との間に備えられる負の温度特性を有する抵抗である。

第２の付加回路４２は、出力抵抗Ｒｏｕｔ及び第１の付加回路４０から構成される回路と並列に設けられる回路であり、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆの安定性を高めるための回路である。この第２の付加回路４２は、インバータ回路４２０、４２２と、Ｐ型ＭＯＳＦＥＴ４２４と、Ｎ型ＭＯＳＦＥＴ４２６と、第３の抵抗Ｒ３と、を備えて構成される。

インバータ回路４２０は、その入力が、Ｐ型ＭＯＳＦＥＴ３９４のドレインと、Ｎ型ＭＯＳＦＥＴ３９６のドレインと接続され、トライステートバッファ回路３８の出力する信号を論理反転する回路である。第３の抵抗Ｒ３は、インバータ回路４２０の出力信号の強度を制御するための抵抗であり、インバータ回路４２０と、インバータ回路４２２と接続される。インバータ回路４２２は、トライステートバッファにより構成され、入力される制御信号に基づいて、第３の抵抗Ｒ３の出力した信号を論理反転して出力する回路である。このインバータ回路４２２は、入力が第３の抵抗Ｒ３と接続され、制御信号の入力としてＰ型ＭＯＳＦＥＴ４２４と、Ｎ型ＭＯＳＦＥＴ４２６と接続され、出力がＰ型ＭＯＳＦＥＴ４０８のドレインと、Ｎ型ＭＯＳＦＥＴ４１８のドレインと接続される。

上記のインバータ回路４２２の制御をするのが、Ｐ型ＭＯＳＦＥＴ４２４とＮ型ＭＯＳＦＥＴ４２６である。Ｐ型ＭＯＳＦＥＴ４２４は、ゲートがインバータ回路３８２と接続され、ソースが電源Ｖｄｄと接続され、ドレインがインバータ回路４２２と接続される。一方のＮ型ＭＯＳＦＥＴ４２６は、ゲートがインバータ回路３８６と接続され、ソースが接地され、ドレインがインバータ回路４２２と接続される。

次に、本変形例に係るデータ出力バッファ回路２６の作用を説明する。トライステートバッファ回路３８及び第１の付加回路４０の作用は、前述した実施形態と同様である。トライステートバッファ回路３８の出力信号は、出力抵抗Ｒｏｕｔを介して第１の付加回路４０へと入力される。一般的に、ＭＯＳＦＥＴの抵抗値は、正の温度特性を有する。負の温度特性を有する抵抗である出力抵抗Ｒｏｕｔは、データ出力バッファ回路２６に備えられているＭＯＳＦＥＴのうち、特に、Ｐ型ＭＯＳＦＥＴ４０８及びＮ型ＭＯＳＦＥＴ４１８の抵抗値が回路の温度が上昇したときに、その温度特性を緩和させる。

イネーブル信号ＥＮがローレベルである場合には、第２の付加回路４２のＰ型ＭＯＳＦＥＴ４２４のゲートにはハイレベルの信号が入力され、Ｎ型ＭＯＳＦＥＴ４２６のゲートにはローレベルの信号が入力される。すなわち、この場合、トライステートバッファからなるインバータ回路４２２は、ハイインピーダンス状態となり、その入力と出力を切断する。イネーブル信号ＥＮがハイレベルである場合には、逆に、Ｐ型ＭＯＳＦＥＴ４２４とＮ型ＭＯＳＦＥＴ４２６の双方がオン状態となる。

この状態において、インバータ回路４２０は、トライステートバッファ回路３８の出力信号を論理反転して出力する。インバータ回路４２０の出力信号は、第３の抵抗Ｒ３において電圧降下された上でインバータ回路４２２へと入力される。イネーブル信号ＥＮがオンであるので、インバータ回路４２２は、入力された信号、すなわち、トライステートバッファ回路３８の出力信号から第３の抵抗Ｒ３を介した信号を出力する。

インバータ回路４２２の出力は、出力抵抗Ｒｏｕｔを介したトライステートバッファ回路３８の出力、及び、Ｐ型ＭＯＳＦＥＴ４０８のドレインとＮ型ＭＯＳＦＥＴ４１８のドレインとに接続される。その結果、データ出力バッファ回路２６の出力信号としてはこれらの信号、インバータ回路４２２の出力信号、出力抵抗Ｒｏｕｔの出力信号、Ｐ型ＭＯＳＦＥＴ４０８のドレイン及びＮ型ＭＯＳＦＥＴ４１８のドレインからの出力信号を合成した信号が出力される。

次に、データ出力バッファ回路２６の出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆについて説明する。以下、上述した実施形態と同様に、シミュレーションにおいて、Ｐ型ＭＯＳＦＥＴ３９４、４０８、Ｎ型ＭＯＳＦＥＴ３９６、４１８を除くトライステートバッファ回路３８内のゲート素子を構成するＭＯＳＦＥＴ及び第１の付加回路４０内のゲート素子を構成するＭＯＳＦＥＴ、及びインバータ回路４２０を構成するＭＯＳＦＥＴのゲート幅は、１ｕｍ〜１０ｕｍとしている。同様に、Ｐ型ＭＯＳＦＥＴ３９４、４０８、Ｎ型ＭＯＳＦＥＴ３９６、４１８のゲート幅は、２００ｕｍ〜５５０ｕｍとし、インバータ回路４２２を構成するＭＯＳＦＥＴのゲート幅は、３０ｕｍ〜４０ｕｍとしている。また、出力抵抗Ｒｏｕｔの抵抗値は８０Ω、その他の抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値は１０〜１５ｋΩとしている。

図２２（ａ）及び図２２（ｂ）は、イネーブル信号ＥＮがハイレベルである場合の出力信号の従来例と本変形例における立ち上がりと立ち下がりを示す図である。また、破線は、従来例であるトライステートバッファの出力信号、実線は、本変形例に係るデータ出力バッファ回路２６の出力波形を示す。

図２２（ａ）は、負荷容量ＣＬ＝５ｐＦである時の出力波形である。この図２２（ａ）が示すように、本変形例に係るデータ出力バッファ回路２６の出力する信号は、従来例の出力信号より、その立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが長くなっている。これは、第２の付加回路４２が出力データを保持しようとする一種のフリップフロップのような作用を有するためである。また、この作用は、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが短い程相対的に大きな影響をもたらす。そのため、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが短くなりすぎることを抑制する。

一方の図２２（ｂ）は、負荷容量ＣＬ＝５５ｐＦと比較的大きい負荷容量である時の出力波形である。この図２２（ｂ）が示すように、本変形例に係るデータ出力バッファ回路２６の出力する信号は、従来例の出力信号より、その立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが短くなっている。これは、第１の付加回路４０の作用によるものである。すなわち、信号の立ち上がるタイミングにおいてＰ型ＭＯＳＦＥＴ４０８は、急峻にオン状態となり、信号の立ち下がるタイミングにおいてＮ型ＭＯＳＦＥＴ４１８は、急峻にオン状態となる。このＰ型ＭＯＳＦＥＴ４０８及びＮ型ＭＯＳＦＥＴ４１８のオン状態となる時間は、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが長いほど、長くなる。そのため、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが長くなるのを抑制する作用を有する。

図２３（ａ）及び図２３（ｂ）は、データ出力バッファ回路２６の出力の温度依存性、電源電圧依存性、素子特性のばらつきの影響を考慮した場合における、立ち上がり時間Ｔｒと立ち下がり時間Ｔｆが短い場合及び長い場合の出力波形を示す図である。これらの図は、負荷容量ＣＬの範囲が０ｐＦ〜５５ｐＦ、回路の温度が−１０℃〜８５℃、電源電圧が１．６５Ｖ〜１．９５Ｖ、ＭＯＳＦＥＴの抵抗率の変動幅が−１５％〜＋１５％、Ｎ型ＭＯＳＦＥＴのしきい値の変動幅が−１００ｍＶ〜＋１００ｍＶ、Ｐ型ＭＯＳＦＥＴのしきい値の変動幅が−１５０ｍＶ〜１５０ｍＶ、であると想定した上で、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが最短及び最長となる場合のそれぞれについて出力波形を図示したものである。

図２３（ａ）は、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが、上述した範囲内において最短となる、負荷容量ＣＬ＋Ｃ０＝５ｐＦ、Ｖｄｄ＝１．９５Ｖ、温度＝−１０℃、Ｎ型ＭＯＳＦＥＴのしきい値の変動＝−１００ｍＶ、Ｐ型ＭＯＳＦＥＴのしきい値の変動＝−１５０ｍＶ、ＭＯＳＦＥＴの抵抗率＝−１５％としたときの出力波形を図示したものである。この図２３（ａ）に示すように、従来例においては、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆは、３．５ｎｓを下回っているが、本変形例においては、立ち上がり時間Ｔｒが３．６５ｎｓであり、立ち下がり時間が３．５２ｎｓである。

図２３（ｂ）は、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが、上述した範囲内において最長となる、負荷容量ＣＬ＋Ｃ０＝５５ｐＦ、Ｖｄｄ＝１．６５Ｖ、温度＝＋８５℃、Ｎ型ＭＯＳＦＥＴのしきい値の変動＝＋１００ｍＶ、Ｐ型ＭＯＳＦＥＴのしきい値の変動＝＋１５０ｍＶ、ＭＯＳＦＥＴの抵抗率＝＋１５％としたときの出力波形を図示したものである。この図２３（ｂ）に示すように、従来例においては、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆは、１０ｎｓを上回っているが、本変形例においては、立ち上がり時間Ｔｒが８．９９ｎｓであり、立ち下がり時間が９．５１ｎｓである。

以上のように、本変形例によっても、従来のトライステートバッファに第１の付加回路４０を付加することにより、データ出力バッファ回路２６の出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆの安定性を増すことができる。さらに、本変形例によれば、第２の付加回路４２により、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが短すぎるようになることを抑制し、より安定した時間を確保することが可能となる。例えば、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆの範囲を３．５ｎｓ〜１０ｎｓの範囲に収めたい場合においても、本変形例によれば、温度、電源電圧、各回路素子のばらつきによらず安定した出力信号を確保することが可能となる。

（第３実施形態）
上述した第２実施形態においては、広い負荷容量ＣＬの範囲において出力信号の安定した立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを確保することが可能となる例を説明したが、本実施形態に係る半導体集積回路は、上述した第２実施形態よりも簡潔な回路で、より広い負荷容量ＣＬの範囲において安定した立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを確保しようとするものである。以下、上述した実施形態と異なる部分について詳しく説明する。

図２４は、本実施形態に係る半導体集積回路であるデータ出力バッファ回路２６を示す回路図である。この図２４に示すように、本実施形態に係るデータ出力バッファ回路２６は、トライステートバッファ回路３８と、付加回路４４と、出力抵抗Ｒｏｕｔを備えている。トライステートバッファ回路３８は、前述した第２実施形態に係るトライステートバッファ回路３８と同じ構成をしている。

付加回路４４は、送信シリアルデータＴＸ＿ＤＡＴＡの信号が立ち上がる場合と立ち下がる場合において、その立ち上がりと立ち下がりを補助する回路である。この付加回路４４は、論理反転遅延回路４４０と、ＯＲ回路４４２と、第１の遅延回路４４４と、Ｐ型ＭＯＳＦＥＴ４４６と、ＡＮＤ回路４４８と、第２の遅延回路４５０と、Ｎ型ＭＯＳＦＥＴ４５２と、を備えて構成される。

論理反転遅延回路４４０は、入力がトライステートバッファ回路３８のインバータ回路３９２の出力と接続され、入力された付加回路入力信号を所定の時間遅延させ、論理反転させた、論理反転遅延信号を出力する。この論理反転遅延回路４４０は、インバータ回路４５４と、抵抗Ｒ４と、キャパシタＣ４と、を備えて構成される。インバータ回路４５４は、入力信号を論理反転して出力する回路であり、入力がインバータ回路３９２と接続される。抵抗Ｒ４は、インバータ回路４５４と接続される。キャパシタＣ４は、一方の電極が抵抗Ｒ４と接続され、もう一方の電極が設置され、この抵抗Ｒ４とキャパシタＣ４により、ローパスフィルタを構成し、任意のしきい値でオンとオフを切り替えることにより、入力された信号を所定時間遅延させる。

ＯＲ回路４４２は、付加回路入力信号と論理反転遅延回路を入力され、論理和を算出する回路である。このＯＲ回路は、入力がインバータ回路３９２と、論理反転遅延回路４４０とに接続される。第１の遅延回路４４４は、入力信号を所定時間遅延させる回路であり、入力がＯＲ回路４４２の出力と接続される。Ｐ型ＭＯＳＦＥＴ４４６は、ソースが電源Ｖｄｄと接続され、ゲートが遅延回路４４４の出力と接続され、ドレインがＮ型ＭＯＳＦＥＴ４５２と接続される。

一方、ＡＮＤ回路４４８は、付加回路入力信号と論理反転遅延回路を入力され、論理積を算出する回路である。このＡＮＤ回路４４８は、入力がインバータ回路３９２と、論理反転遅延回路４４０とに接続されている。第２の遅延回路４５０は、入力信号を所定時間遅延させる回路であり、入力がＯＲ回路４４２の出力と接続される。Ｎ型ＭＯＳＦＥＴ４５２は、ソースが設置され、ゲートが遅延回路４５０の出力と接続され、ドレインがＰ型ＭＯＳＦＥＴ４４６と接続される。この共通接続されたＰ型ＭＯＳＦＥＴ４４６のドレインとＮ型ＭＯＳＦＥＴ４５２のドレインとから、付加回路４４は、出力信号の立ち上がり及び立ち下がりを補助する。

次に、本実施形態に係るデータ出力バッファ回路２６の作用について説明する。付加回路４４に入力される付加回路入力信号は、図２４に示す回路図に従い論理演算をすると、送信シリアルデータ信号ＴＸ＿ＤＡＴＡの論理否定とイネーブル信号ＥＮの論理積となる。すなわち、イネーブル信号ＥＮがローレベルである場合には、ローレベルの信号となり、イネーブル信号ＥＮがハイレベルで、かつ送信シリアルデータ信号ＴＸ＿ＤＡＴＡがローレベルの場合にハイレベルの信号を、イネーブル信号ＥＮがハイレベルで、かつ送信シリアルデータ信号ＴＸ＿ＤＡＴＡがハイレベルの場合にローレベルの信号を出力する。

まず、イネーブル信号ＥＮがローレベルである場合について説明する。この場合、付加回路入力信号は、ローレベルの信号となり、論理反転遅延信号は、ハイレベルの信号となる。これらの信号は送信シリアルデータ信号ＴＸ＿ＤＡＴＡがローレベルからハイレベルへ、又は、ハイレベルからローレベルへ遷移する状態においても変化はない。ローレベルである付加回路入力信号とハイレベルである論理反転遅延信号が入力されたＯＲ回路４４２は、ハイレベルの信号を出力し、その出力信号は、遅延回路４４４を介してＰ型ＭＯＳＦＥＴ４４６のゲートへと入力される。ハイレベルの信号がゲートに入力されているＰ型ＭＯＳＦＥＴ４４６は、オフ状態となり、ドレインから電流を出力しない状態となる。

一方で、ローレベルである付加回路入力信号とハイレベルである論理反転遅延信号が入力されたＡＮＤ回路４４８は、ローレベルの信号を出力し、その出力信号は、遅延回路４５０を介してＮ型ＭＯＳＦＥＴ４５２のゲートへと入力される。ローレベルの信号がゲートに入力されているＮ型ＭＯＳＦＥＴ４５２は、オフ状態となり、ドレインから電流を出力しない状態となる。すなわち、この場合、付加回路４４は信号を出力しない状態となる。

次に、イネーブル信号ＥＮがハイレベルの場合について説明する。この場合は、送信シリアルデータ信号ＴＸ＿ＤＡＴＡの値により、付加回路入力信号の値が変化することとなる。まず、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがローレベルである場合、付加回路入力信号は、ハイレベルの信号となり、論理反転遅延信号は、ローレベルの信号となる。２つの入力がローレベルとハイレベルであるＯＲ回路４４２及びＡＮＤ回路４４８の作用は上述したものと同様となり、付加回路４４は、信号を出力しない状態となる。

この状態において、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがローレベルからハイレベルへと遷移すると、付加回路入力信号は、ローレベルとなる一方で、論理反転遅延信号は、論理反転遅延回路４４０の遅延時間が経過するまでの間はローレベルを維持し続ける。この場合、ＡＮＤ回路４４８の出力は、ローレベルであり変化することはないが、ＯＲ回路４４２は、論理反転遅延回路４４０の遅延時間が経過するまでは、２つの入力信号の双方がローレベルとなるため、ローレベルの信号を出力することとなる。

その結果、遅延回路４４４の遅延時間が経過するまでは、Ｐ型ＭＯＳＦＥＴ４４６のゲートにはハイレベルの信号が入力されているが、遅延回路４４４の遅延時間が経過すると、Ｐ型ＭＯＳＦＥＴ４４６のゲートにはローレベルの信号が入力され、オン状態となる。Ｐ型ＭＯＳＦＥＴ４４６がオンとなると、Ｐ型ＭＯＳＦＥＴ４４６のソースからドレインへと電流が流れる。この場合、トライステートバッファ回路３８の出力に付加回路４４の出力する電流が流れる。すなわち、トライステートバッファ回路３８の信号の立ち上がりが遅延回路４４４の遅延時間よりも遅ければ、トライステートバッファ回路３８の信号の立ち上がりを補助するような電流が出力されることとなる。

この状態は、遅延回路４４４の遅延時間が経過してから、さらに、論理反転遅延回路４４０の遅延時間が経過するまで続く。論理反転遅延回路４４０の遅延時間が経過した後、論理反転遅延信号は、ローレベルからハイレベルの信号へと遷移する。この結果、ＯＲ回路４４２の出力する信号は、ハイレベルへと遷移し、遅延回路４４４の遅延時間を経て、Ｐ型ＭＯＳＦＥＴ４４６のゲートにハイレベルの信号が入力され、Ｐ型ＭＯＳＦＥＴ４４６はオフ状態となり、ドレイン電流を流さない状態となる。

すなわち、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがローレベルからハイレベルへと遷移してから、遅延回路４４４の遅延時間が経過した後に、付加回路４４は、トライステートバッファ回路３８の出力を補助する信号を出力する。そして、補助する信号を出力したタイミングから論理反転遅延回路４４０の遅延時間が経過した後に、付加回路４４は、補助する信号の出力を停止する。

次に、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがハイレベルである場合について説明する。この場合、ＯＲ回路４４２及びＡＮＤ回路４４８には、ローレベルの信号とハイレベルの信号が入力されるため、上述した送信シリアルデータ信号ＴＸ＿ＤＡＴＡがローレベルである場合と同様の作用を及ぼす。すなわち、Ｐ型ＭＯＳＦＥＴ４４６及びＮ型ＭＯＳＦＥＴ４５２の双方がオフ状態となり、付加回路４４は、信号を出力しない状態となる。

この状態において、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがハイレベルからローレベルへと遷移すると、付加回路入力信号は、ハイレベルとなる一方で、論理反転遅延信号は、論理反転遅延回路４４０の遅延時間が経過するまでの間はハイレベルを維持し続ける。この場合、ＯＲ回路４４４の出力は、ハイレベルであり変化することはないが、ＡＮＤ回路４４８は、論理反転遅延回路４４０の遅延時間が経過するまでは、２つの入力信号の双方がハイレベルとなるため、ハイレベルの信号を出力することとなる。

その結果、遅延回路４５０の遅延時間が経過するまでは、Ｎ型ＭＯＳＦＥＴ４５２のゲートにはローレベルの信号が入力されているが、遅延回路４５０の遅延時間が経過すると、Ｎ型ＭＯＳＦＥＴ４５２のゲートにはハイレベルの信号が入力され、オン状態となる。Ｎ型ＭＯＳＦＥＴ４５２がオンとなると、Ｎ型ＭＯＳＦＥＴ４５２のドレインからソースへと電流が流れる。この場合、トライステートバッファ回路３８の信号の立ち下がりが遅延回路４５０の遅延時間よりも遅ければ、トライステートバッファ回路３８の信号の立ち下がりを補助するような電流がＮ型ＭＯＳＦＥＴ４５２を介してグラウンドへ流れる。

この状態は、遅延回路４５０の遅延時間が経過してから、さらに、論理反転遅延回路４４０の遅延時間が経過するまで続く。論理反転遅延回路４４０の遅延時間が経過した後、論理反転遅延信号は、ハイレベルからローレベルの信号へと遷移する。この結果、ＡＮＤ回路４４８の出力する信号は、ローレベルへと遷移し、遅延回路４５２の遅延時間を経てＮ型ＭＯＳＦＥＴ４５２のゲートにローレベルの信号が入力され、Ｎ型ＭＯＳＦＥＴ４５２はオフ状態となり、ドレイン電流を流さない状態となる。

すなわち、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがハイレベルからローレベルへと遷移してから、遅延回路４５２の遅延時間が経過した後に、付加回路４４は、トライステートバッファ回路３８の出力を補助するドレイン電流をグラウンドへ流す。そして、補助するドレイン電流をグラウンドへ流し始めたタイミングから論理反転遅延回路４４０の遅延時間が経過した後に、付加回路４４は、補助するドレイン電流を流すことを停止する。

以下、本実施形態におけるデータ出力バッファ回路２６の出力波形等の一例をこの図２４と、次に示す図２５の各図を参照して説明する。図２５に示す各図は、出力信号等を示すグラフである。これらの図においては、電源電圧Ｖｄｄ＝１．８Ｖ、Ｐ型ＭＯＳＦＥＴ３９４、４４６のしきい値電圧を−０．５Ｖ、Ｎ型ＭＯＳＦＥＴ３９６、４５２のしきい値電圧を０．５Ｖとし、Ｐ型ＭＯＳＦＥＴ３９４、４４６のゲート幅を２００ｕｍ〜４００ｕｍ、Ｎ型ＭＯＳＦＥＴ３９６、４５２のゲート幅を１００ｕｍ〜２００ｕｍとしたものである。また、これらの図は、送信シリアルデータ信号ＴＸ＿ＤＡＴＡを、１２０ｎｓのタイミングで立ち上がり、２００ｎｓのタイミングで立ち下がる、パルス幅８０ｎｓの矩形波としたときのグラフである。なお、破線は、従来例におけるトライステートバッファ回路３８と出力抵抗Ｒｏｕｔから構成される回路における出力信号の波形を示し、実線は、上記の回路に付加回路４４を付加した回路からの出力信号の波形を示す。

図２５（ａ）乃至（ｃ）は、それぞれ、負荷容量ＣＬが小さい（ＣＬ＝５０ｐＦである）場合の、データ出力バッファ回路２６の出力信号の波形、遅延回路４４４の出力信号の波形Ｖ１、及び、遅延回路４５０の出力信号の波形Ｖ２を示すグラフである。図２５（ａ）に示すように、負荷容量ＣＬが小さい場合には、従来例においても出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが十分小さいため、本実施形態と従来例のグラフにほとんど差は生じない。

図２５（ｂ）に示すように、遅延回路４４４は、送信シリアルデータ信号ＴＸ＿ＤＡＴＡの立ち上がるタイミング（１２０ｎｓ）から、所定の時間（５〜６ｎｓ）遅延して、ある程度の幅を持った負方向のパルス信号を出力する。上述したように、この所定の時間は、論理反転遅延回路４４０の遅延時間であり、パルス幅は、遅延回路４４４の遅延時間である。図２５（ｃ）に示すように、遅延回路４５２は、送信シリアルデータ信号ＴＸ＿ＤＡＴＡが立ち下がるタイミング（２００ｎｓ）から所定の時間遅延して、ある程度の幅を持った正方向のパルス信号を出力する。図２５（ｂ）の場合と同様に、２００ｎｓからＶ２の立ち上がりまでの遅延時間は、論理反転遅延回路４４０の遅延時間であり、パルス幅は、遅延回路４５２の遅延時間である。

図２５（ｄ）乃至（ｆ）は、それぞれ、負荷容量ＣＬが大きい（ＣＬ＝３５０ｐＦである）場合の、データ出力バッファ回路２６の出力信号の波形、遅延回路４４４の出力信号Ｖ１の波形、及び、遅延回路４５０の出力信号Ｖ２の波形を示すグラフである。図２５（ｄ）に示すように負荷容量ＣＬが大きい場合には、データ出力バッファ回路２６が出力する信号は、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが長くなり、例えば、１０ｎｓといった十分に早い立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを確保することができない。そこで、付加回路４４によって、出力信号の立ち上がり及び立ち下がりの補助をすることにより、実線のように、十分早い立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを確保することが可能となる。

信号の立ち上がりは、図２５（ｅ）が示すように、遅延回路４４４の出力信号Ｖ１により補助される。すなわち、送信シリアルデータ信号ＴＸ＿ＤＡＴＡの立ち上がりのタイミングから所定の時間（論理反転遅延回路４４０の遅延時間）遅れたタイミングでＰ型ＭＯＳＦＥＴ４４６がオンとなり、トライステートバッファ回路３８の出力する信号にドレイン電流を流すことにより信号の立ち上がりを補助している。図２５（ｄ）の実線が、図２５（ｅ）の負方向のパルス信号の立ち上がりとともに急峻な遷移となり、パルス信号の立ち下がりとともに緩慢な遷移となっている。

一方で、信号の立ち下がりは、図２５（ｆ）が示すように、遅延回路４５０の出力信号Ｖ２により補助される。すなわち、送信シリアルデータ信号ＴＸ＿ＤＡＴＡの立ち下がりのタイミングから所定の時間（論理反転遅延回路４４０の遅延時間）遅れたタイミングでＮ型ＭＯＳＦＥＴ４５２がオンとなり、トライステートバッファ回路３８の出力する信号からドレイン電流をグラウンドへ流すことにより信号の立ち下がりを補助している。図２５（ｄ）の実線が、図２５（ｆ）のパルス信号の立ち上がりとともに急峻な遷移となり、パルス信号の立ち下がりとともに緩慢な遷移となっている。

図２６（ａ）は、立ち上がり時間Ｔｒと、負荷容量ＣＬとの関係を示すグラフである。上記と同様に、破線が従来例における関係を示し、実線が本実施形態における関係を示している。この図２６（ａ）に示すように、従来例においては、負荷容量ＣＬが大きくなると、ほぼ線形に急な傾きで立ち上がり時間Ｔｒが長くなっていくことに対し、本実施形態においては、緩やかに長くなっている。図２６（ｂ）は、立ち下がり時間Ｔｆと、負荷容量ＣＬとの関係を示すグラフである。この図２６（ｂ）においても、同様に、従来例では急な傾きで立ち下がり時間Ｔｆが長くなっていることに対し、本実施形態においては、緩やかに長くなっている。

以上のように、本実施形態によっても、従来のトライステートバッファに付加回路４４を付加することにより、データ出力バッファ回路２６の出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが安定性を増すことができる。図２６（ａ）及び図２６（ｂ）に示すように、従来の回路における出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆは、負荷容量ＣＬが大きくなるに従い、急速に長くなっているが、本実施形態に係るデータ出力バッファ回路２６によれば、緩やかに長くなっている。例えば、出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆの許容範囲が３．５ｎｓ〜１０ｎｓであるとすると、従来の回路においては、負荷容量ＣＬ＝１５０ｐＦとなるときにはこの許容範囲を超えてしまうこととなる。一方で、本実施形態に係るデータ出力バッファ回路２６によれば、負荷容量ＣＬが５０ｐＦ〜３５０ｐＦという大きい範囲において、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆをこの許容範囲に収めることが可能となる。

なお、本実施形態においては、付加回路入力信号は、インバータ回路３９２の出力、すなわち、Ｎ型ＭＯＳＦＥＴ３９６のゲートに入力される信号であるとしているが、図２７に示すように、インバータ回路３９０の出力、すなわち、Ｐ型ＭＯＳＦＥＴ３９４のゲートに入力される信号であるとしてもよい。この場合は、イネーブル信号ＥＮがローレベルであるときに付加回路入力信号がハイレベルとなるが、イネーブル信号ＥＮがハイレベルであるときの付加回路入力信号の値は、図２４に示す場合の付加回路入力信号の値と同等の値となるので、付加回路４４の作用も上述した図２４に示す場合の付加回路４４の作用と同様のものとなる。

（第４実施形態）
上述した第３実施形態においては、出力回路であるＭＯＳＦＥＴを駆動する駆動回路を有し、広い負荷容量ＣＬの範囲において出力信号の安定した立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを確保することが可能とする例を説明したが、本実施形態においては、内部論理回路の出力する信号の強度が十分であり、駆動回路によらずに出力回路から信号を出力できる場合において、安定した立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを確保する例について説明する。以下、上述した実施形態と異なる部分について詳しく説明する。

図２８は、本実施形態に係るデータ出力バッファ回路２６が組み込まれる高周波スイッチ１を模式的に示す図である。入力データＤＡＴＡ及びクロック信号ＣＬＫは、入出力回路１０のデータ入力バッファ回路２４及びクロック入力バッファ回路２２を介して内部論理回路１２へと入力される。内部論理回路１２は、送信シリアルデータ信号ＴＸ＿ＤＡＴＡをデータ出力バッファ回路２６へ出力する。図２８においては、図１に示す他の要素、例えば、パワーオンリセット回路１４等は示されていないが、説明のため簡素化したためであり、実際には、図１に示す回路と同等の回路が含まれる。差異点としては、上述した実施形態においては、双方向通信バッファを仮定しているが、本実施形態においては、双方向通信ではなく、単方向通信としている点である。なお、説明のために単方向としているが、図１に示すような双方向通信バッファに用いることも可能である。

図２９は、本実施形態に係る半導体集積回路であるデータ出力バッファ回路２６を示す図である。図２９に示すように、本実施形態に係るデータ出力バッファ回路２６は、出力回路４６と、付加回路４８を備えて構成される。出力回路４６は、所謂ＣＭＯＳで構成される第１のインバータ回路を備えて構成され、第１のＰ型ＭＯＳＦＥＴ４６０と、第１のＮ型ＭＯＳＦＥＴ４６２とを備えて構成される。本実施形態においては、内部論理回路１２の出力が十分であるため、出力回路４６を駆動するための回路を必要としない状態を仮定している。

第１のＰ型ＭＯＳＦＥＴ４６０は、ソースが電源Ｖｄｄと接続され、ゲートに送信シリアルデータ信号ＴＸ＿ＤＡＴＡが入力される。第１のＮ型ＭＯＳＦＥＴ４６２には、ソースが接地され、第１のＰ型ＭＯＳＦＥＴ４６０とゲート及びドレインを共通して接続され、入力信号を論理反転した信号、すなわち、送信シリアルデータ信号ＴＸ＿ＤＡＴＡを論理反転した信号をドレインから出力する。

付加回路４８は、ＮＯＲ回路４８０と、第２のインバータ回路４８２と、第２のＰ型ＭＯＳＦＥＴ４８４と、ＮＡＮＤ回路４８６と、第３のインバータ回路４８８と、第２のＮ型ＭＯＳＦＥＴ４９０とを備えて構成される。この付加回路４８は、出力回路４６の出力する信号の立ち上がり及び立ち下がりを補助する回路である。

ＮＯＲ回路４８０は、２つの入力のうち一方が、第１のインバータ回路４６の入力と接続され、もう一方が出力回路４６の出力と接続される。第２のインバータ回路４８２は、その入力がＮＯＲ回路４８０の出力と接続され、ＮＯＲ回路４８０の出力した信号を論理反転する。第２のＰ型ＭＯＳＦＥＴ４８４は、ソースが電源Ｖｄｄと接続され、ゲートが第２のインバータ回路４８２の出力と接続され、ドレインが第２のＮ型ＭＯＳＦＥＴ４９０と接続される。

ＮＡＮＤ回路４８６は、２つの入力のうち一方が、第１のインバータ回路４６の入力と接続され、もう一方が出力回路４６の出力と接続される。第３のインバータ回路４８８は、その入力がＮＡＮＤ回路４８６の出力と接続され、ＮＡＮＤ回路２８６の出力した信号を論理反転する。第２のＮ型ＭＯＳＦＥＴ４９０は、ソースが接地され、ゲートが第３のインバータ回路４８８の出力と接続され、ドレインが第２のＰ型ＭＯＳＦＥＴ４８４と接続され、ドレインから出力回路４６が出力する信号を補助するための信号を出力する。

次に、本実施形態に係るデータ出力バッファ回路２６の作用について説明する。まず、出力回路４６の信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが０である場合について説明する。この場合、ＮＯＲ回路４８０は、常にハイレベルの信号とローレベルの信号が入力されるため、ローレベルの信号を出力する。ＮＯＲ回路４８０から出力されたローレベルの信号は、第２のインバータ回路４８２を介してハイレベルの信号へと変換され、第２のＰ型ＭＯＳＦＥＴ４８４のゲートへと入力される。ハイレベルの信号がゲートに入力された第２のＰ型ＭＯＳＦＥＴ４８４は、オフ状態となり、ドレイン電流を流さない状態となる。

一方、ＮＡＮＤ回路４８６にもローレベルの信号とハイレベルの信号が入力される。その結果、ＮＡＮＤ回路４８６は、ハイレベルの信号を出力する。ＮＡＮＤ回路４８６が出力したハイレベルの信号は、第３のインバータ回路４８８を介してローレベルの信号へと変換され、第２のＮ型ＭＯＳＦＥＴ４９０のゲートへと入力される。ゲートにローレベルの信号が入力された第２のＮ型ＭＯＳＦＥＴ４９０は、オフ状態となり、ドレイン電流を流さない状態となる。すなわち、この場合、第２のＰ型ＭＯＳＦＥＴ４８４及び第２のＮ型ＭＯＳＦＥＴ４９０の双方がオフ状態となるため、付加回路４８は、信号を出力しない状態となる。

次に、出力回路４６の出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが０では無い場合について説明する。この場合、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがハイレベルからローレベルへと遷移したタイミングから、出力回路４６の出力信号の立ち上がり時間Ｔｒが経過するまでの間、ＮＯＲ回路４８０は、２つのローレベルの信号が入力されるため、ハイレベルの信号を出力する。ＮＯＲ回路４８０が出力したハイレベルの信号は、第２のインバータ回路４８２を介してローレベルの信号へと変換され、第２のＰ型ＭＯＳＦＥＴ４８４のゲートへと入力される。ローレベルの信号がゲートに入力された第２のＰ型ＭＯＳＦＥＴ４８４は、オン状態となり、ソースからドレインへと電流を流す。

この状態においては、ＮＡＮＤ回路４８６のいずれか一方の入力にはローレベルの信号が入力されているため、第２のＮ型ＭＯＳＦＥＴ４９０のゲートにはローレベルの信号が入力され、第２のＮ型ＭＯＳＦＥＴ４９０がオン状態となることはない。これらの結果、付加回路４８は、第２のＰ型ＭＯＳＦＥＴ４８４のドレイン電流を出力することとなり、この出力信号が出力回路４６の出力信号の立ち上がりを補助することとなる。

一方で、出力回路４６の立ち下がり時間Ｔｆが０ではない場合、送信シリアルデータ信号ＴＸ＿ＤＡＴＡがローレベルからハイレベルへと遷移したタイミングから、出力回路４６の出力信号の立ち下がり時間Ｔｆが経過するまでの間、ＮＡＮＤ回路４８６は、２つのハイレベルの信号が入力されるため、ローレベルの信号を出力する。ＮＡＮＤ回路４８６が出力したローレベルの信号は、第３のインバータ回路４８８を介してハイレベルの信号へと変換される、第２のＮ型ＭＯＳＦＥＴ４９０のゲートへと入力される。ハイレベルの信号がゲートに入力された第２のＮ型ＭＯＳＦＥＴ４９０は、オン状態となり、ドレインからソースへと電流を流す。

この状態においては、ＮＯＲ回路４８０のいずれか一方の入力にはハイレベルの信号が入力されているため、第２のＰ型ＭＯＳＦＥＴ４８４のゲートにはハイレベルの信号が入力され、第２のＰ型ＭＯＳＦＥＴ４８４がオン状態となることはない。これらの結果、付加回路４８は、第２のＮ型ＭＯＳＦＥＴ４９０のドレイン電流を出力回路４６の出力信号からグラウンドへ流すこととなり、出力信号の立ち下がりを補助することとなる。

さらに、この場合における上記の挙動は、ＮＯＲ回路４８０、ＮＡＮＤ回路４８６、第２のインバータ回路４８２、第３のインバータ回路４８８の立ち上がり時間にも影響される。この作用について、図３０（ａ）乃至（ｄ）を用いて説明する。

図３０（ａ）乃至（ｄ）は、出力回路４６の出力信号等の波形を示すグラフであり、実線がデータ出力バッファ回路２６の出力信号の波形を、破線が送信シリアルデータ信号ＴＸ＿ＤＡＴＡの波形を示している。これらの図においては、第２のインバータ回路及び第３のインバータ回路を構成するそれぞれのＭＯＳＦＥＴのゲート幅を１ｕｍ〜１０ｕｍ、第１のＰ型ＭＯＳＦＥＴ４６０、第１のＮ型ＭＯＳＦＥＴ４６２、第２のＰ型ＭＯＳＦＥＴ４８４及び第２のＮ型ＭＯＳＦＥＴ４９０のゲート幅を２００ｕｍ〜３００ｕｍとしている。このようにゲート幅を設定することにより、各回路における立ち上がり時間及び立ち下がり時間を制御する。

図３０（ａ）及び図３０（ｂ）は、電源電圧Ｖｄｄ＝１．８Ｖ、負荷容量ＣＬ＝１０ｐＦとした場合の出力波形と、第２のＰ型ＭＯＳＦＥＴ４８４のゲートに入力される電圧Ｖ１と、第２のＮ型ＭＯＳＦＥＴ４９０のゲートに入力される電圧Ｖ２とを示すグラフである。この場合、出力回路４６の出力信号の立ち上がりが第２のインバータ回路４８２及び第３のインバータ回路４８８の出力信号の立ち上がりに比べて十分短い。

図３０（ａ）に示すように、データ出力バッファ回路２６の入力信号が０．９Ｖ（＝Ｖｄｄ／２＝１．８Ｖ／２）を下回るタイミングで、出力信号は、ローレベルからハイレベルへと遷移し始め、そのままほぼ線形の状態を保ちつつハイレベルの信号へと遷移する。立ち下がりについても同様である。なお、出力回路４６は、第１のインバータ回路から構成されているので、この図３０（ａ）に示すように、入力波形と出力波形は、論理反転した信号となる。

図３０（ｂ）に示すように、この場合は、第２のＰ型ＭＯＳＦＥＴ４８４のゲートに入力される電圧Ｖ１は、付加回路４８に入力される信号に従い、ハイレベルから一時的にローレベルに下がろうとする。しかしながら、ＮＯＲ回路４８０に入力される信号の双方がローレベルとなる時間が第２のインバータ回路４８２の信号の立ち下がり時間よりも短いため、第２のＰ型ＭＯＳＦＥＴ４８４のしきい値電圧を下回るまで電圧が下がる前にハイレベルへと再び遷移し、第２のＰ型ＭＯＳＦＥＴ４８４がオン状態となることはない。

第２のＮ型ＭＯＳＦＥＴ４９０のゲートに入力される電圧Ｖ２についても同様であり、第２のＮ型ＭＯＳＦＥＴ４９０がオン状態となるまでＶ２が上昇することはない。すなわち、この場合、付加回路４８が出力回路４６の出力信号に影響を及ぼさないこととなる。

一方、図３０（ｃ）及び図３０（ｄ）は、負荷容量ＣＬ＝５０ｐＦであるときの波形を示すグラフである。この場合、負荷容量ＣＬの影響により、出力回路４６の出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが第２のインバータ回路４８２及び第３のインバータ回路４８８の出力信号の立ち下がり及び立ち下がりの時間に比べて長くなる。

図３０（ｃ）に示すように、データ出力バッファ回路２６の入力信号が０．９Ｖを下回るタイミングで、出力信号がローレベルからハイレベルへと遷移し始めるのは、上述した場合と同様である。しかし、この場合、入力信号の立ち下がりと比較して出力信号の立ち上がりがなめらかになっている。

この結果、入力信号がローレベルになってから、出力信号がハイレベルになるまでの間に、第２のインバータ回路４８２の立ち下がり時間を経過し、図３０（ｃ）に示すようにＶ１が第２のＰ型ＭＯＳＦＥＴ４８４のしきい値電圧を下回ることとなる。すると、第２のＰ型ＭＯＳＦＥＴ４８４がオン状態となり、第２のＰ型ＭＯＳＦＥＴ４８４は、出力回路４６の出力信号へドレイン電流を流し、出力回路４６の出力を補助することとなる。そして、出力信号が０．９Ｖを超えると、第２のインバータ回路４８２は、再びハイレベルの信号へと遷移し始め、その結果、第２のＰ型ＭＯＳＦＥＴ４８４は、再びオフ状態となる。

入力信号が立ち上がる場合も同様であり、第２のＮ型ＭＯＳＦＥＴ４９０は、入力信号が０．９Ｖを上回り、出力信号が０．９Ｖを下回らない状態において、オン状態となり、出力回路４６の出力信号からドレイン電流をグラウンドへ流す。ドレイン電流が出力信号から流れることにより、出力信号の立ち下がりが補助される。そして、出力信号が０．９Ｖを下回ると、第３のインバータ回路４８８の出力信号はローレベルへと遷移し、再び第２のＮ型ＭＯＳＦＥＴ４９０をオフ状態へと遷移させる。

図３１（ａ）及び図３１（ｂ）は、上記の場合におけるデータ出力バッファ回路２６の出力信号の波形を本実施形態と従来例において比較したグラフである。図３１（ａ）は、負荷容量ＣＬ＝１０ｐＦとしたときのグラフである。この場合、上述したように出力回路４６の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆは、第２のインバータ回路４８２及び第３のインバータ回路４８８の立ち上がり時間及び立ち下がり時間より短いため、付加回路４８は出力回路４６の出力を補助することはない。そのため、従来例と本実施形態において、同じ出力波形となっている。

一方で、図３１（ｂ）は、負荷容量ＣＬ＝５０ｐＦとしたときのグラフである。この図３１（ｂ）に示すように、本実施形態における出力波形は、従来例における出力は波形に比べ、その信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが短くなっている。すなわち、出力回路４６の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが第２のインバータ回路４８２及び第３のインバータ回路４８８の立ち上がり時間及び立ち下がり時間より長い場合、付加回路４８は、出力回路４６の出力を補助する作用を有する。

図３２（ａ）及び図３２（ｂ）は、負荷容量ＣＬとデータ出力バッファ回路２６の出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆの関係を示すグラフである。本実施形態による立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆは、実線で示され、従来例における立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆは、破線で示されている。

これらの図３２（ａ）及び図３２（ｂ）が示すように、本実施形態における立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆは、従来例における立ち上がり時間及び立ち下がり時間よりも緩やかな傾きで変化している。これは、付加回路４８が出力回路４６の出力を補助しているからである。

以上のように、本実施形態によっても、データ出力バッファ回路２６の付加回路４８によって出力回路４６の出力する信号の補助をすることにより、データ出力バッファ回路２６の出力する信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが長すぎる場合に、負荷容量ＣＬのある程度の範囲において、許容範囲へと制御することが可能である。付加回路４８内部の第２のインバータ回路４８２及び第３のインバータ回路４８８を構成するＭＯＳＦＥＴのゲート幅を調整することにより、第２のインバータ回路４８２及び第３のインバータ回路４８８の信号の立ち上がり時間及び立ち下がり時間を調整することにより、より広い負荷容量ＣＬの範囲においても、出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを制御することが可能となる。さらに、第１のＰ型ＭＯＳＦＥＴ４６０のゲート及び第１のＮ型ＭＯＳＦＥＴ４６２のゲートにそれぞれ個別の信号を入力することで、上述した他の実施形態のように、トライステート出力バッファに変更することも可能である。

（第５実施形態）
上述した第４実施形態においては、付加回路４８を付加することにより、駆動回路が無い場合において、出力回路４６の出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを短くすることを可能としたが、本実施形態においては、これらの立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが短くなりすぎるのを抑制する付加回路について説明する。以下、前述した実施形態と異なる部分について詳しく説明する。

図３３は、本実施形態に係るデータ出力バッファ回路２６を示す回路図である。この図３３に示されるデータ出力バッファ回路２６は、前述した第４実施形態と同様に、図２８及び図１におけるデータ出力バッファ回路２６の内部構成を示す図である。

この図３３に示すように、本実施形態に係る半導体集積回路であるデータ出力バッファ回路２６は、出力回路４６と、付加回路５０と、出力抵抗Ｒｏｕｔを備えて構成される。出力回路４６は、前述した第４実施形態と同様の構成である。

付加回路５０は、出力回路４６の出力する信号を補助する信号を出力する回路である。この付加回路５０は、第２のインバータ回路５００と、排他的論理和（以下、ＥＸＯＲ）回路５０２と、遅延回路５０４と、第２のＰ型ＭＯＳＦＥＴ５０６と、論理反転遅延回路５０８と、第２のＮ型ＭＯＳＦＥＴ５１０と、第３のインバータ回路５１２と、第４のインバータ回路５１４とを備えて構成される。

第２のインバータ回路５００は、その入力が出力回路４６、すなわち第１のインバータ回路の入力と接続され、入力される送信シリアルデータ信号ＴＸ＿ＤＡＴＡを論理反転して出力する回路である。ＥＸＯＲ回路５０２は、その２つの入力が第２のインバータ回路５００の出力及び出力抵抗Ｒｏｕｔの出力と接続され、これらの信号の排他的論理和を出力する回路である。

遅延回路５０４は、その入力がＥＸＯＲ回路５０２の出力と接続され、入力された信号を所定時間遅延させ出力する回路である。例えば、インバータ回路を２つ直列に接続した回路から構成される。第２のＰ型ＭＯＳＦＥＴ５０６は、ソースが電源Ｖｄｄに接続され、ゲートが遅延回路５０４の出力と接続され、ドレインが第４のインバータ回路５１４と接続される。すなわち、遅延回路５０４の出力する信号に応じてオン状態とオフ状態を切り替え、ソースからドレインへと電流を流す。

論理反転遅延回路５０８は、その入力がＥＸＯＲ回路５０２の出力と接続され、入力された信号を所定時間遅延させ、さらに論理反転させて出力する回路である。例えば、インバータ回路を３つ直列に接続した回路から構成される。第２のＮ型ＭＯＳＦＥＴ５１０は、ソースが接地され、ゲートが論理反転遅延回路５０８に接続され、ドレインが第４のインバータ回路５１４と接続される。すなわち、論理反転遅延回路５０８の出力する信号に応じてオン状態とオフ状態を切り替え、ドレインからソースへと電流を流す。

第３のインバータ回路５１２は、その入力が出力回路４６、すなわち第１のインバータ回路の出力と接続され、入力された信号を論理反転した信号を出力する回路である。第４のインバータ回路５１４は、その入力が第３のインバータ回路５１２の出力と接続され、入力された信号を論理反転した信号を出力する回路である。また、この第４のインバータ回路５１４は、第２のＰ型ＭＯＳＦＥＴ５０６のドレイン及び第２のＮ型ＭＯＳＦＥＴ５１０のドレインと接続され、これらのドレイン電流が流れている場合には、論理反転回路を構成し、これらのドレイン電流が流れていない場合には、ハイインピーダンス状態となる、所謂トライステートバッファとなるインバータ回路で構成される。

また、これら第３のインバータ回路５１２及び第４のインバータ回路５１４は、入力された信号の立ち上がり及び立ち下がりに所定の時間が掛かるように設定する。さらに、データ出力バッファ回路２６の出力する信号の立ち上がり及び立ち下がりが、第４のインバータ回路５１４の出力する信号に依存する程度に、出力抵抗Ｒｏｕｔの抵抗値、及び、第３のインバータ回路５１２、第４のインバータ回路５１４の合成抵抗値と立ち上がり及び立ち下がり時間を設定する。

出力抵抗Ｒｏｕｔは、負の温度特性を持つ抵抗素子から構成される。この出力抵抗Ｒｏｕｔは、正の温度特性を持つ第１のＰ型ＭＯＳＦＥＴ４６０及び第１のＮ型ＭＯＳＦＥＴ４６２の温度依存性を緩和するために備えられる。

次に、本実施形態に係るデータ出力バッファ回路２６の作用について説明する。まず、出力回路４６を構成する第１のインバータ回路、第３のインバータ回路５１２及び第４のインバータ回路５１４が直列に接続されている回路の信号の立ち上がり時間及び立ち下がり時間と、第２のインバータ回路５００の出力する信号の立ち上がり時間及び立ち下がり時間が等しい場合について説明する。この場合、ＥＸＯＲ回路５０２に入力される２つの信号が同じレベルになるので、ＥＸＯＲ回路５０２の出力する信号は、ローレベルの信号となる。ＥＸＯＲ回路５０２がローレベルの信号を出力すると、第２のＰ型ＭＯＳＦＥＴ５０６のゲートにはローレベルの信号が入力され、第２のＮ型ＭＯＳＦＥＴ５１０のゲートにはハイレベルの信号が入力され、これら２つのＭＯＳＦＥＴは、双方がオン状態となる。

すなわち、データ出力バッファ回路２６の出力する信号は、出力回路４６の出力信号が、第３のインバータ回路５１２及び第４のインバータ回路５１４が直列に接続された回路と、出力抵抗Ｒｏｕｔとが並列に接続された回路を介して出力されることとなる。データ出力バッファ回路２６の出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆは、第４のインバータ回路５１４の信号の立ち上がり及び立ち下がりに依存するため、第３のインバータ回路５１２及び第４のインバータ回路５１４の立ち上がり時間及び立ち下がり時間に依存する分だけ長くなる。

次に、出力回路４６を構成する第１のインバータ回路、第３のインバータ回路５１２及び第４のインバータ回路５１４が直列に接続されている回路の信号の立ち上がり時間及び立ち下がり時間が、第２のインバータ回路５００の出力する信号の立ち上がり時間及び立ち下がり時間よりも長い場合について説明する。この場合、ＥＸＯＲ回路５０２に入力される２つの信号が互いに論理反転した信号となるため、ＥＸＯＲ回路５０２の出力する信号は、ハイレベルの信号となる。ＥＸＯＲ回路５０２がハイレベルの信号を出力すると、第２のＰ型ＭＯＳＦＥＴ５０６のゲートにはハイレベルの信号が所定の時間遅延したタイミングで入力され、第２のＰ型ＭＯＳＦＥＴは、オフ状態となり、同様に、第２のＮ型ＭＯＳＦＥＴのゲートにはローレベルの信号が所定の時間遅延したタイミングで入力され、第２のＮ型ＭＯＳＦＥＴ５１０は、オフ状態となる。

これら第２のＰ型ＭＯＳＦＥＴ５０２及び第２のＮ型ＭＯＳＦＥＴ５１０がオフ状態となると、第４のインバータ回路５１４は、ハイインピーダンス状態となり、信号を通さない状態となる。すると、データ出力バッファ回路２６の出力信号は、出力回路４６の出力と同位相の出力信号となる。すなわち、データ出力バッファ回路２６の出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆは、第３のインバータ回路５１２及び第４のインバータ回路５１４の立ち上がり時間及び立ち下がり時間には依存せず、出力回路４６の出力信号の立ち上がり時間及び立ち下がり時間と同じ時間となる。

さらに、遅延回路５０４を２つのインバータ回路から構成し、論理反転遅延回路５０８を３つのインバータ回路から構成した場合について説明する。この状況において、遅延回路５０４を構成する２つのインバータ回路及び論理反転遅延回路５０８を構成する３つのインバータ回路の出力する信号の立ち上がり時間と立ち下がり時間を調整する。例えば、第２のインバータ回路５００の立ち上がり時間と出力回路４６の立ち上がり時間の差が１ｎｓであり、遅延回路５０４を構成する２つのインバータ回路の立ち下がり時間が２ｎｓであったとすると、送信シリアルデータ信号ＴＸ＿ＤＡＴＡが立ち下がった際に、ＥＸＯＲ回路５０２の出力する信号は１ｎｓだけハイレベルの状態となるが、遅延回路５０４は、この信号の立ち上がりに追従することはできず、第２のＰ型ＭＯＳＦＥＴ５０６のゲートにはローレベルの信号が入力され続ける。

このように各ＭＯＳＦＥＴの立ち上がり時間又は立ち下がり時間を適切に選択することにより、送信シリアルデータ信号ＴＸ＿ＤＡＴＡが入力されてから出力回路４６の出力信号の立ち上がり時間と立ち下がり時間と、第２のインバータ回路５００の出力信号の立ち上がり時間と立ち下がり時間に差がある場合においても、第３のインバータ回路５１２及び第４のインバータ回路５１４による立ち上がり時間と立ち下がり時間への依存性を制御することができる。これらは、各回路を構成するＭＯＳＦＥＴのゲート幅等のパラメータを適切に設定することにより、調整することが可能である。

図３４（ａ）乃至（ｆ）は、データ出力バッファ回路２６の出力信号等の出力波形を示したグラフである。図３４（ａ）乃至（ｃ）は、電源電圧Ｖｄｄ＝１．８Ｖ、負荷容量ＣＬ＝５ｐＦとした場合の出力波形等を示す図であり、図３４（ｄ）乃至（ｆ）は、電源電圧Ｖｄｄ＝１．８Ｖ、負荷容量ＣＬ＝５０ｐＦとした場合の出力波形等を示す図である。

図３４（ａ）は、データ出力バッファ回路２６の出力信号の波形を示すグラフである。この図３４（ａ）が示すように、データ出力バッファ回路２６の出力信号は、急峻に立ち上がった後、所定の時間が経過すると、その立ち上がりが緩慢となり、立ち上がり時間Ｔｒが抑制されている。これは、グラフ上で出力信号の傾きが変化するタイミングにおいて、第３のインバータ回路５１２及び第４のインバータ回路５１４に電流が流れるため、これらの信号が合成され、立ち上がり時間Ｔｒが長く保たれるためである。

より詳細に記載すると、第３のインバータ回路５１２及び第４のインバータ回路５１４に電流が定常的に流れるようになるまでの間は、これらのインバータ回路の合成回路の抵抗値が高いため、出力抵抗Ｒｏｕｔ側から電流が流れるため、立ち上がりの初期においては急峻な立ち上がりとなる。しかし、第３のインバータ回路５１２及び第４のインバータ回路５１４に電流が定常的に流れ始めると、抵抗値が低くなるため、出力抵抗Ｒｏｕｔと並列に接続されている第３のインバータ回路５１２及び第４のインバータ回路５１４の合成回路に電流が流れるため、立ち上がりが緩慢となる。これは、出力信号の立ち下がりにおいても同様の挙動を示す。

図３４（ｂ）は、この状態における第２のＰ型ＭＯＳＦＥＴ５０６のゲートに入力される信号の電圧Ｖ１を示すグラフである。この図に示すように、この場合、送信シリアルデータ信号ＴＸ＿ＤＡＴＡが立ち下がることにより生じるＥＸＯＲ回路５０２が出力するパルス信号のパルス幅が小さいため、ＥＸＯＲ回路５０２が出力したパルス信号は、遅延回路５０４を通過する際に消滅する。送信シリアルデータ信号ＴＸ＿ＤＡＴＡが立ち上がる場合についても同様である。

図３４（ｃ）は、同じ場合における第２のＮ型ＭＯＳＦＥＴのゲートに入力される電圧Ｖ２を示すグラフである。この図３４（ｃ）が示すように、Ｖ２に関しても、Ｖ１と同様に、論理反転遅延回路５０８を通過する際にパルス信号が消滅する。Ｖ１がローレベルを維持し、Ｖ２がハイレベルを維持することにより、第２のＰ型ＭＯＳＦＥＴ５０６及び第２のＮ型ＭＯＳＦＥＴ５１０がオン状態を維持するため、この場合、第４のインバータ回路５１４は、ハイインピーダンス状態となることがなく、信号を出力し続ける。

図３４（ｄ）は、負荷容量ＣＬが図３４（ａ）の状態よりも高い場合のデータ出力バッファ回路２６の出力波形を示すグラフである。図３４（ａ）と比較すると分かるとおり、この場合、出力信号の波形は、急な変化点はなくなめらかな立ち上がりの曲線を描いている。これは、出力回路４６の出力信号の立ち上がり時間が遅延回路５０４の遅延時間及び論理反転遅延回路５０８の遅延時間に比べて長いためである。

図３４（ｅ）は、この状態における第２のＰ型ＭＯＳＦＥＴ５０６のゲートに入力される信号の電圧Ｖ１を示すグラフである。この図に示すように、この場合、送信シリアルデータ信号ＴＸ＿ＤＡＴＡが立ち下がることにより生じるＥＸＯＲ回路５０２が出力するパルス信号のパルス幅が、遅延回路５０４及び論理反転遅延回路５０８の信号の立ち上がり時間を超過する程度に大きいため、Ｖ１は、送信シリアルデータ信号ＴＸ＿ＤＡＴＡの立ち下がるタイミングから所定の時間経過したタイミングでパルス状にハイレベルとなる。

図３４（ｆ）は、同じ場合における第２のＮ型ＭＯＳＦＥＴのゲートに入力される電圧Ｖ２を示すグラフである。この図３４（ｆ）が示すように、Ｖ２に関しても、Ｖ１と同様に論理反転遅延回路５０８が出力する信号の電圧Ｖ２は、パルス状にローレベルとなる。これらのＶ１、Ｖ２のパルス状の信号が発生すると、この信号が発生している間は、第２のＰ型ＭＯＳＦＥＴ５０６及び第２のＮ型ＭＯＳＦＥＴ５１０がオフ状態となり、第４のインバータ回路５１４は、ハイインピーダンス状態となる。

言い換えると、パルス信号が発生している間は、出力抵抗Ｒｏｕｔと並列に接続されている第３のインバータ回路５１２と第４のインバータ回路５１４の合成回路が存在しないこととなる。すると、出力回路４６の出力する信号が出力抵抗Ｒｏｕｔを介して出力される信号が、データ出力バッファ回路２６の出力信号となる。すなわち、この場合、第３のインバータ回路５１２及び第４のインバータ回路５１４による出力信号の立ち上がり時間を長くする作用が働かないこととなる。

図３５（ａ）は、負荷容量ＣＬとデータ出力バッファ回路２６の出力信号の立ち上がり時間Ｔｒの関係を示すグラフであり、図３５（ｂ）は、負荷容量ＣＬとデータ出力バッファ回路２６の出力信号の立ち下がり時間Ｔｆの関係を示すグラフである。これらの図においては、本実施形態における関係が実線で、従来例によるものが破線で示されている。

図３５（ａ）に示すように、負荷容量ＣＬが比較的小さい場合、すなわち、立ち上がり時間Ｔｒが小さい場合に、従来例に比べて本実施形態においては、立ち上がり時間Ｔｒが長くなっている。一方で負荷容量ＣＬが大きくなるに従い、従来例との差は小さくなる。図３５（ｂ）に示すように、立ち下がり時間Ｔｆについても同様である。この立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを長くする作用は、データ出力バッファ回路２６を構成する各構成要素におけるＭＯＳＦＥＴのゲート幅等を適切に選択することにより、調整することが可能である。

以上のように、本実施形態によれば、出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが短すぎる場合において、第３のインバータ回路５１２及び第４のインバータ回路５１４の効果により、その立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを長くすることが可能となる。これにより、出力回路の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆの許容値に下限値が定められている場合においても、適切に遅延時間などを設定することにより、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが短くなりすぎることを抑制し、ある程度の負荷容量ＣＬの範囲において同じの回路を使用することが可能となる。

（第６実施形態）
上述した第５実施形態においては、遅延回路５０４や論理反転遅延回路５０８を用いてインバータ回路のハイインピーダンス状態を切り替えることにより出力信号の立ち上がり時間及び立ち下がり時間が短くなりすぎるのを抑制する回路を説明したが、本実施形態に係る半導体集積回路は、さらに単純な回路を用い、負荷容量ＣＬが小さい場合に対応しようとするものである。以下、上述する実施形態と異なる部分について詳しく説明する。

図３６は、本実施形態に係るデータ出力バッファ回路２６を示す回路図である。この図３６に示すように、本実施形態に係るデータ出力バッファ回路２６は、出力回路４６と、付加回路５２とを備えて構成される。出力回路４６は、前述する第４実施形態と同様の構成である。

付加回路５２は、ＥＸＯＲ回路５２０と、ローパスフィルタ５２２と、リセット優先ＲＳフリップフロップ回路５２４と、Ｎ型ＭＯＳＦＥＴ５３４と、キャパシタＣ２とを備えて構成される。この付加回路５２は、出力回路４６の入力信号及び出力信号と、パワーオンリセット回路の出力電圧Ｖ＿ＰＯＲが入力され、出力回路４６の出力信号を補助する信号を出力する回路である。なお、図２８には、パワーオンリセット回路は、図示されていないが、このパワーオンリセット回路は、図１に示されているパワーオンリセット回路１４と同等の回路である。すなわち、パワーオンリセット回路は、前述した第１実施形態において説明したように、電源電圧Ｖｄｄが立ち上がってから所定の時間経過後にハイレベルとなる信号を出力する回路である。

ＥＸＯＲ回路５２０は、その２つの入力が出力回路４６の入力及び出力と接続され、排他的論理和を算出して出力する回路である。すなわち、出力回路４６の入力信号の立ち上がり（立ち下がり）から、出力信号の立ち上がり（立ち下がり）が経過するまでの間ハイレベルの信号を出力し、それ以外の場合にローレベルの信号を出力する回路である。

ローパスフィルタ５２２は、抵抗Ｒ１と、キャパシタＣ１とを備えて構成される。抵抗Ｒ１及びキャパシタＣ１は、前述した実施形態において説明したように、抵抗Ｒ１とキャパシタＣ１の組み合わせとしてローパスフィルタ５２２を構成する回路素子である。

リセット優先ＲＳフリップフロップ回路５２４は、インバータ回路５２６と、ＮＡＮＤ回路５２８と、５３０と、５３２と、を備えて構成される。このリセット優先ＲＳフリップフロップ回路５２４は、ローパスフィルタ５２２の出力する信号をセット信号として、パワーオンリセット回路の出力する信号Ｖ＿ＰＯＲがリセット信号として２つの入力と接続される。リセット優先ＲＳフリップフロップとは、ＲＳフリップフロップの一種であり、セット信号とリセット信号の双方がハイレベルではないときには、通常のＲＳフリップフロップと同じ挙動をし、セット信号とリセット信号の双方がハイレベルである時には、リセット信号を出力するＲＳフリップフロップのことである。

インバータ回路５２６は、その入力がローパスフィルタ５２２の出力と接続され、入力された信号を反転して出力する回路である。ＮＡＮＤ回路５２８は、その２つの入力が、インバータ回路５２６の出力とパワーオンリセット回路の出力信号Ｖ＿ＰＯＲと接続され、これらの信号の否定論理積を算出して出力する回路である。ＮＡＮＤ回路５３０は、その２つの入力が、ＮＡＮＤ回路５２８、５３２の出力と接続され、これらの信号の否定論理積を算出して出力する回路である。ＮＡＮＤ回路５３２は、その２つの入力が、ＮＡＮＤ回路５３０の出力及びパワーオンリセット回路の出力信号Ｖ＿ＰＯＲと接続され、これらの信号の否定論理積を算出して出力する回路である。このＮＡＮＤ回路５３２の出力する信号がリセット優先フリップフロップ５２４の出力する信号となる。

Ｎ型ＭＯＳＦＥＴ５３４は、ソースがＶｄｄより低い電位である電源に接続、例えば接地され、ゲートがリセット優先フリップフロップ５２４の出力と接続される。ゲートに入力された信号の電圧がしきい値電圧を超える場合に、ドレインからソースへと電流を流す。キャパシタＣ２は、その２枚の電極のうち一方が出力回路４６の出力と接続され、他方の電極がＮ型ＭＯＳＦＥＴ５３４のドレインと接続される。

次に、本実施形態に係るデータ出力バッファ回路２６の作用について説明する。まず、図３６に示す回路において、ＥＸＯＲ回路５２０は、出力回路４６の入力と出力とが入力される。出力回路４６は、インバータ回路から構成される回路であるので、通常はＥＸＯＲ回路５２０の出力はハイレベルの信号となる。しかし、出力回路４６の入力信号がローレベルからハイレベルへと遷移するとき、又は逆の遷移をするときにおいて、出力が入力に追いついていない場合に、ＥＸＯＲ回路５２０には、ハイレベルの信号とハイレベルの信号、又は、ローレベルの信号とローレベルの信号が入力されることとなり、この場合にＥＸＯＲ回路５２０は、ローレベルの信号を出力する。その後、出力回路４６の出力する信号が、出力回路４６に入力される信号と反転した信号となった時にＥＸＯＲ回路５２０の出力はハイレベルの信号へと遷移する。

次に、ＥＸＯＲ回路５２０の出力した信号は、ローパスフィルタ５２２に入力される。上述したように、ＥＸＯＲ回路５２０の出力は、一時的にローレベルの信号となる、すなわち、ローレベルのパルス信号となる状態がある。このローレベルのパルス信号のパルス幅が狭い場合には、このパルス信号は高周波信号であるので、ローパスフィルタ５２２を通過することができない。一方で、ＥＸＯＲ回路５２０の出力するパルス信号のパルス幅が十分に広い場合には、このパルス信号は低周波成分を含む信号であるので、ローパスフィルタ５２２を通過し、インバータ回路５２６へと出力される。

図３７（ａ）乃至（ｃ）は、電源電圧Ｖｄｄ＝１．８Ｖ、負荷容量ＣＬ＝０ｐＦとした場合のデータ出力バッファ回路２６の出力波形等を示す図であり、図３７（ｄ）乃至（ｆ）は、電源電圧Ｖｄｄ＝１．８Ｖ、負荷容量ＣＬ＝５０ｐＦとした場合のデータ出力バッファ回路２６の出力は系統を示す図である。図３７（ｂ）は、このパルス信号のパルス幅が狭い場合の、ローパスフィルタ５２２の出力信号の電圧を示すグラフである。この図３７（ｂ）に示すように、この場合、ローパスフィルタ５２２によりＶ１は、ほとんど通過しない状態となっている。一方で図３７（ｅ）は、このパルス信号のパルス幅がローパスフィルタ５２２の通過帯域内の信号を含む場合のローパスフィルタ５２２の出力信号の電圧Ｖ１を示す図である。この図３７（ｅ）に示すように、この場合、ローパスフィルタ５２２は、入力されたパルス信号をある程度のレベルで通過させる状態となっている。

次に、リセット優先フリップフロップ５２４の作用について説明する。まず、高周波スイッチ１の電源Ｖｄｄがオンとなった時点において、Ｖ＿ＰＯＲは、ローレベルの信号であるため、初期状態において、リセット優先フリップフロップ５２４は、ハイレベルの信号を出力する。Ｖ＿ＰＯＲがハイレベルの信号となると、このタイミングでは、出力回路４６の入力信号と出力信号は、互いに論理反転した信号であるため、ＥＸＯＲ回路５２０にはハイレベルの信号とローレベルの信号が入力されることとなる。

ハイレベルの信号とローレベルの信号が入力されたＥＸＯＲ回路５２０は、ローパスフィルタ５２２を介してインバータ回路５２６へハイレベルの信号を出力する。この出力信号は、インバータ回路５２６を介してローレベルの信号となり、ＮＡＮＤ回路５２８へと出力される。ＮＡＮＤ回路５２８は、この出力であるローレベルの信号と、Ｖ＿ＰＯＲのハイレベルの信号が入力されるため、ハイレベルの信号を出力する。このタイミングでＮＡＮＤ回路５３２の出力する信号は、ハイレベルの信号であるため、ＮＡＮＤ回路５３０にはハイレベルの信号とハイレベルの信号が入力される。

ハイレベルの信号とハイレベルの信号が入力されたＮＡＮＤ回路５３０は、ローレベルの信号を出力する。その結果、ＮＡＮＤ回路５３２には、このローレベルの信号とＶ＿ＰＯＲのハイレベルの信号が入力されるため、ＮＡＮＤ回路５３２は、ハイレベルの信号を出力し、Ｎ型ＭＯＳＦＥＴ５３４のゲートにハイレベルの信号を入力する。

ゲートにハイレベルの信号が入力されたＮ型ＭＯＳＦＥＴ５３４は、オン状態となり、ドレインからソースへ電流を流す。この場合、図３６が示すように、キャパシタＣ２は、負荷容量ＣＬと並列に接続され、接地している回路を構成する。すなわち、この場合、キャパシタＣ２の静電容量分だけ負荷容量ＣＬが増加しているのと同値の回路を構成することとなり、見かけ上の負荷容量ＣＬがキャパシタＣ２の静電容量だけ増加しているデータ出力バッファ回路２６を構成する。

この状態において、送信シリアルデータ信号ＴＸ＿ＤＡＴＡが立ち下がる場合を説明する。なお、立ち上がる場合も同様の挙動であるので、立ち上がる場合の説明は省略する。負荷容量ＣＬが小さく、ＥＸＯＲ回路５２０の出力信号がローパスフィルタ５２２により消滅する場合、インバータ回路５２６に入力される信号はハイレベルを維持したままであるので、上述した状況から変化は起こらない。図３７（ｃ）は、この場合のＮ型ＭＯＳＦＥＴ５３４のゲートに入力される信号の電圧Ｖ２を示すグラフである。この図３７（ｃ）に示すように、この場合、Ｖ２に大きな変化は見られず、Ｎ型ＭＯＳＦＥＴ５３４は、オン状態を維持し続ける。

見かけの負荷容量ＣＬがキャパシタＣ２の静電容量分増加すると、出力回路４６の出力する信号の立ち上がり時間は、長くなる。その結果、データ出力バッファ回路２６の出力する信号の立ち上がり時間Ｔｒも長くなる。図３７（ａ）は、この場合におけるデータ出力バッファ回路２６の入力信号と出力信号の様子を示すグラフである。破線が入力信号を表し、実線が出力信号を表す。この図３７（ａ）が示すように、入力信号の立ち下がり時間及び立ち上がり時間に比較して、出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが長くなっている。

一方で負荷容量ＣＬが大きく、ＥＸＯＲ回路５２０の出力信号がローパスフィルタ５２２により、消滅しない場合を説明する。消滅しないとは、インバータ回路５２６のローレベルとハイレベルの識別のしきい値をまたぐかどうかで判断する。この場合は、Ｖｄｄの半分の値（＝０．９Ｖ）を超えるかどうかでローレベルとハイレベルを識別するものとする。

この場合、ローパスフィルタ５２２の出力する信号は、図３７（ｅ）に示すグラフのようになり、一時的にローレベルの信号へと遷移する。ローレベルの信号が入力されたインバータ回路５２６は、この信号を論理反転し、出力する。ＮＡＮＤ回路５２８は、この出力信号であるハイレベルの信号とＶ＿ＰＯＲであるハイレベルの信号が入力されるため、ローレベルの信号を出力する。ＮＡＮＤ回路５３２の出力する信号はハイレベルの信号であるため、ＮＡＮＤ回路５３０にはローレベルの信号とハイレベルの信号が入力されることとなり、ＮＡＮＤ回路５３０は、ハイレベルの信号を出力する。すると、ＮＡＮＤ回路５３２には、ハイレベルの信号とハイレベルの信号が入力されることとなり、ローレベルの信号を出力する。

ＮＡＮＤ回路５３２の信号がハイレベルからローレベルへと遷移した後は、ＮＡＮＤ回路５３０の入力の片方がローレベルとなるため、ＮＡＮＤ回路５３０は、ハイレベルの信号を出力し続ける。そして、Ｖ＿ＰＯＲがハイレベルである限りは、ＮＡＮＤ回路５３２には、ハイレベルの信号とハイレベルの信号が入力されるため、ローレベルの信号が出力される。すなわち、一度ＮＡＮＤ回路５３２の出力がローレベルとなると、Ｖ＿ＰＯＲがハイレベルである間は、リセット優先フリップフロップ５２４は、ローレベルの信号を出力し続けることとなる。図３７（ｆ）は、この状態を示す図である。

この結果、リセット優先フリップフロップ５２４の出力がローレベルに遷移すると、Ｎ型ＭＯＳＦＥＴ５３４のゲートにはローレベルの信号が入力されることとなり、Ｎ型ＭＯＳＦＥＴ５３４は、オフ状態となる。すなわち、キャパシタＣ２は、開放された状態となり、負荷容量ＣＬに寄与しない状態となる。図３７（ｄ）は、この状態における入力信号と出力信号の波形を示すグラフである。図３７（ａ）と同様に、破線が入力信号を表し、実線が出力信号を表す。この図３７（ｄ）が示すように、この場合は、入力信号の立ち上がり時間及び立ち下がり時間と出力信号の立ち上がり時間及び立ち下がり時間に大きな差は見られない。

図３８（ａ）及び図３８（ｂ）は、本実施形態における、負荷容量ＣＬとデータ出力バッファ回路２６の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆの関係を示す図である。図３８（ａ）が示すように、従来例においては、負荷容量ＣＬが小さい値から大きい値と変化するに従い、ほぼ線形的に立ち上がり時間Ｔｒは、長くなっている。一方で本実施形態に係るデータ出力バッファ回路２６においては、負荷容量ＣＬが０ｐＦから２５ｐＦあたりまでは線形的に立ち上がり時間Ｔｒは、長くなるが、負荷容量ＣＬが２６ｐＦあたりで従来例とほぼ同じ立ち上がり時間Ｔｒまで短くなり、それ以降は従来例とほぼ同様の関係を保つ。これは、図３８（ｂ）に示すように、立ち下がり時間Ｔｆについても同様のことが示されている。

以上のように、本実施形態によっても、出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが短すぎる場合において、付加回路５２を出力回路４６へ付加することにより、その立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆを長くすることが可能となる。これにより、出力回路の立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆの許容値に下限値が定められている場合においても、適切に遅延時間などを設定することにより、立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆが短くなりすぎることを抑制し、ある程度の負荷容量ＣＬの範囲において同じの回路を使用することが可能となる。

例えば、許容される立ち上がり時間Ｔｒ及び立ち下がり時間Ｔｆの下限値が３．５ｎｓである場合、従来例においては、負荷容量ＣＬの許容範囲は２６ｐＦ〜７９ｐＦであるのに対し、本実施形態に係るデータ出力バッファ回路２６を利用すると、負荷容量ＣＬの許容範囲が０ｐＦ〜７９ｐＦに広がっている。

なお、上述した全ての実施形態における半導体集積回路であるデータ出力バッファ回路２６は、高周波半導体スイッチ、ひいては、携帯電話に代表されるデバイスに内蔵されている半導体集積回路のような高周波信号用スイッチ（高周波信号用アンテナスイッチ）に内蔵される出力バッファとして用いることが可能である。

また、様々な例を示したが、立ち上がり時間Ｔｒ等の許容範囲と想定される負荷容量ＣＬの範囲とに応じて、上述した実施形態の中から適宜選択し、各々の半導体集積回路を構成する回路素子のパラメータも用途に応じて適宜設定することが可能である。さらに、回路を設置できる範囲の広さも考慮し、実装者が可能な範囲でどの実施形態を用いるかの選択をすることも可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として呈示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、当然のことながら、本発明の要旨の範囲内で、これらの実施の形態を部分的に適宜組み合わせることも可能である。

１：高周波スイッチ、２：高周波スイッチ制御回路、３：高周波スイッチコア回路、１０：入出力回路、１２：内部論理回路、１４：パワーオンリセット回路、１６：電源回路、１８：デコーダ回路、２０：ドライブ回路、２２：クロック入力バッファ回路、２４：データ入力バッファ回路、２６：データ出力バッファ回路、３０：出力制御回路、３２：駆動回路、３４：出力回路、３６：付加回路

Claims (4)

1. ドレインを共通接続された第１導電型の第１のＭＯＳＦＥＴと第２導電型の第２のＭＯＳＦＥＴを有する第１のインバータ回路を備える、駆動回路と、
   ゲートが前記第１のインバータ回路の出力に接続された第２導電型の第３のＭＯＳＦＥＴであって、（前記第１のＭＯＳＦＥＴのゲート幅）／（当該第３のＭＯＳＦＥＴのゲート幅）が１／１００未満である第３のＭＯＳＦＥＴと、前記第３のＭＯＳＦＥＴのゲート及び前記第３のＭＯＳＦＥＴのドレインとの間に接続され、０．５ｐＦよりも大きく３．０ｐＦ以下の静電容量を有するキャパシタと、を備え、前記第３のＭＯＳＦＥＴのドレインから送信信号を出力する、出力回路と、
   前記第１のインバータ回路の入力と出力の間に接続され、当該第１のインバータ回路に入力される信号に基づいて所定の処理をした信号を出力する付加回路であって、出力が前記第３のＭＯＳＦＥＴのゲートに接続される、第１導電型の第５のＭＯＳＦＥＴを備え、前記第１のインバータ回路の出力により前記第３のＭＯＳＦＥＴのゲートに電圧が印加されてから所定の時間の経過後、前記第５のＭＯＳＦＥＴが前記第３のＭＯＳＦＥＴのゲートに電圧を印加する、付加回路と、
   を備え、
   前記付加回路は、
   前記第１のインバータ回路に入力される信号を前記第２の所定の時間遅延させ論理反転させる、第１の遅延回路と、
   前記第１のインバータ回路に入力される信号及び前記第１の遅延回路から出力される信号の否定論理和を算出する、否定論理和回路と、
   前記否定論理和回路の出力を前記第１の所定の時間遅延させ論理反転させる、第２の遅延回路と、をさらに備え、
   前記第１のインバータ回路の入力信号がハイレベルからローレベルに遷移してから第１の所定の時間経過後、第２の所定の時間の間、ハイレベルの信号を出力する、
   ことを特徴とする半導体集積回路。
2. ドレインを共通接続された第１導電型の第１のＭＯＳＦＥＴと第２導電型の第２のＭＯＳＦＥＴを有する第１のインバータ回路を備える、駆動回路と、
   ゲートが前記第１のインバータ回路の出力に接続された第２導電型の第３のＭＯＳＦＥＴであって、（前記第１のＭＯＳＦＥＴのゲート幅）／（当該第３のＭＯＳＦＥＴのゲート幅）が１／１００未満である第３のＭＯＳＦＥＴと、前記第３のＭＯＳＦＥＴのゲート及び前記第３のＭＯＳＦＥＴのドレインとの間に接続され、０．５ｐＦよりも大きく３．０ｐＦ以下の静電容量を有するキャパシタと、を備え、前記第３のＭＯＳＦＥＴのドレインから送信信号を出力する、出力回路と、
   前記第１のインバータ回路の入力と出力の間に接続され、当該第１のインバータ回路に入力される信号に基づいて所定の処理をした信号を出力する付加回路であって、出力が前記第３のＭＯＳＦＥＴのゲートに接続される、第１導電型の第５のＭＯＳＦＥＴを備え、前記第１のインバータ回路の出力により前記第３のＭＯＳＦＥＴのゲートに電圧が印加されてから所定の時間の経過後、前記第５のＭＯＳＦＥＴが前記第３のＭＯＳＦＥＴのゲートに電圧を印加する、付加回路と、
   を備え、
   前記付加回路は、前記第１のインバータ回路の入力信号がローレベルからハイレベルに遷移してから第１の所定の時間経過後、第２の所定の時間の間、ローレベルの信号を出力する、
   ことを特徴とする半導体集積回路。
3. 前記付加回路は、
   前記第１のインバータ回路に入力される信号を前記第２の所定の時間遅延させ論理反転させる、第１の遅延回路と、
   前記第１のインバータ回路に入力される信号及び前記第１の遅延回路から出力される信号の論理積を算出する、論理積回路と、
   前記論理積回路の出力を前記第１の所定の時間遅延させる、第２の遅延回路と、
   をさらに備え、
   前記第２の遅延回路から出力された信号が前記第５のＭＯＳＦＥＴのゲートへ入力されることを特徴とする請求項２に記載の半導体集積回路。
4. スイッチコア回路と、
   請求項１乃至請求項３のいずれかに記載の半導体集積回路を有し、前記スイッチコア回路を制御する制御回路と、を備える高周波アンテナスイッチ。

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