JP6163978B2 - 半導体集積回路 - Google Patents
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Description
論理回路において、信号の値が“1”から“0”に変化する際、配線容量に充電された電荷は全て放電され、配線容量の値をC、電源電圧をVDDとすると、CVDD 2/2の電力が消費される。これに対して電荷再利用技術では、充電された電荷が放電される際に、その電荷の一部を別のキャパシタに保存しておき、次に信号の値が“0”から“1”に変化する際に再利用することで、消費電力を削減するという技術である。
(第1の実施の形態)
図1は、第1の実施の形態の半導体集積回路の一例を示す図である。
電荷再利用制御回路3は、配線L1に伝搬される信号VINの電位に基づいて、スイッチ2を制御して、配線L1の配線容量C1に充電(チャージ)された電荷の一部を、未使用の配線L2の配線容量C2に移動して保存する。また、電荷再利用制御回路3は、配線容量C1のチャージのときに、保存した電荷を配線容量C1に引き込んで、配線容量C1のチャージに再利用する。また、電荷再利用制御回路3は、バッファ回路の機能も有しており、信号VINを保持して出力する。なお、配線容量C1,C2は寄生容量であるため、図1では点線で図示されている。
図2、図3、図4は、本実施の形態の半導体集積回路による電荷再利用について説明する図である。
信号VINが、“1”から“0”に変化するとき、配線L1の電圧VOUTは、タイミングt1から下がり始めている。このとき、電荷再利用制御回路3の制御のもとスイッチ2がオンし、図3の状態となる。電圧VOUTが前述の電圧VINT_HIGHとなるタイミングt2で、電荷再利用制御回路3の制御のもとスイッチ2がオフし、放電が行われる図4の状態となる。
図6は、信号VINが、“0”から“1”に変化するときの配線L1の電圧波形の一例を示す図である。横軸が時間、縦軸が電圧を示している。
式(1),(2)から、電圧VINT_LOWと電圧VINT_HIGHは、以下の式(3),(4)で表せる。
図7は、第2の実施の形態の半導体集積回路(FPGA)の一例を示す図である。
FPGA10は、CLB11−1,11−2,11−3,11−4、SB12、CB13−1,13−2,13−3,13−4を有している。
図8は、CLBの基本論理エレメントの一例を示す図である。
基本論理エレメント20は、ルックアップテーブル(LUT)21、D型のフリップフロップ(DFF)22、マルチプレクサ(MUX)23を有している。
(SB12の一例)
図9は、SBの一例を示す図である。
(電荷再利用バッファ回路31−1〜31−4の一例)
図10は、電荷再利用バッファ回路の一例を示す図である。
電荷再利用バッファ回路31−1は、インバータ回路40、遅延回路41、トランジスタM1,M2,M3,M4,M5,M6を有している。
トランジスタM1,M2のゲートには、遅延回路41から出力される信号VIN_D1が入力され、トランジスタM3,M4のゲートには、信号VIN1が入力される。トランジスタM1,M2のソースとトランジスタM3,M4のドレインには、インバータ回路40から出力される信号/VIN1が入力される。また、トランジスタM1のドレインとトランジスタM3のソースは、トランジスタM5のゲートに接続されている。トランジスタM2のドレインとトランジスタM4のソースは、トランジスタM6のゲートに接続されている。
(遅延回路41の一例)
図11は、遅延回路の一例を示す図である。
図12は、電荷再利用回路の一例を示す図である。
以下では、図9に示した電荷再利用回路32−1の例を示すが、他の電荷再利用回路32−2〜32−4についても同様の回路で実現できる。
電荷再利用回路32−1は、トランジスタM7,M8,M9,M10,M11,M12を有している。トランジスタM7〜M12のうち、トランジスタM7,M9,M11がpチャネル型MOSFETであり、トランジスタM8,M10,M12がnチャネル型MOSFETである。
(半導体集積回路10の動作の一例)
図13は、半導体集積回路の動作の一例を示すタイミングチャートである。
一方、電荷再利用回路32−1では、タイミングt11では、信号VIN_D1はHレベルのままであるため、トランジスタM7〜M10はタイミングt10と同じ状態を維持する。しかし、信号VIN1がLレベルになるため、ゲート電圧Gate_M11がLレベルとなり、トランジスタM11がオンする。これにより、配線L10,L11が電気的に接続し、配線L10の配線容量にチャージされていた電荷の一部が、トランジスタM11を介して配線L11の配線容量(容量CR1)に保存される。この電荷の移動により、信号VOUT1の電位は下がり始める。
一方、電荷再利用回路32−1では、タイミングt14のとき、信号VIN_D1はLレベルのままであるため、トランジスタM7〜M10はタイミングt12と同じ状態を維持する。しかし、信号VIN1がHレベルになるため、ゲート電圧Gate_M12がHレベルとなり、トランジスタM12がオンする。これにより、配線L10,L11が電気的に接続し、配線L11の配線容量(容量CR1)に保存されていた電荷の一部が、トランジスタM12を介して配線L10の配線容量にチャージされ始め、電荷再利用動作が開始する。また、この電荷の移動により、信号VOUT1の電位は上がり始める。
そのため、式(3),(4)は、以下の式(8),(9)のように表せる。
図14は、SBの他の例を示す図である。
図9に示したSB12と同じ要素については同一符号が付されている。
スイッチ50〜61は、信号VIN1〜VIN4,VIN_D1〜VIN_D4,VOUT1〜VOUT4のうちで、電荷再利用回路32aに入力するものを選択する。スイッチ62〜65は、配線L10〜L13のうちで、電荷保存用の空き配線として使用するものを選択するスイッチである。
スイッチ70〜81は、信号VIN1〜VIN4,VIN_D1〜VIN_D4,VOUT1〜VOUT4のうちで、電荷再利用回路32bに入力するものを選択する。スイッチ82〜85は、配線L10〜L13のうちで、電荷保存用の空き配線として使用するものを選択するスイッチである。
図15は、任意の1本の空き配線を使用した場合のスイッチの設定例を示す図である。
図16の例では、配線L11が、信号が伝搬される配線であり、その他の配線L10,L12,L13が空き配線である場合のスイッチ50〜65,70〜85の設定例が示されている。黒く塗りつぶして図示されているスイッチ53〜55,62,64,65が縦横の配線接続を行っているスイッチである。
一方、信号VIN2が“0”から“1”に変化する際には、配線L10,L12,L13の配線容量にチャージされた電荷の一部が、スイッチ62,64,65、電荷再利用回路32a、スイッチ54を介して配線L11の配線容量に保存される。
1本の配線の電荷の保存用に、複数の空き配線を用いる場合、電荷保存用の配線容量は、1本の空き配線を用いる場合よりも大きくなる。つまり、前述の式(3),(4)の容量値CRは、複数の空き配線を用いる場合、1本の空き配線を用いる場合よりも大きくなる。たとえば、信号が伝搬される配線に対して、空き配線の割合が非常に大きい場合を考え、CR=∞とすると、式(3),(4)から電圧VINT_LOW及び電圧VINT_HIGHは、以下の式(10),(11)で表せる。
また、図14〜図16のような選択部35−1,35−2を設けることで、たとえば、動作率が高い信号が伝搬する配線に対しては消費電力が大きくなるため、電荷再利用を行うようにして選択して、消費電力を削減させることができる。また、遅延が大きくなるとタイミング制約を満たさなくなるような信号が伝搬する配線に対しては電荷再利用を行わないように選択することができる。
(半導体集積回路10の設計方法)
図17は、半導体集積回路の設計方法の一例の流れを示す図である。
配置処理が終わると、電荷再利用を考慮した配線処理と、タイミング制約を考慮してどの配線に対して電荷再利用を有効にするか決定する電荷再利用モード選択処理が行われる(ステップS14,S15)。電荷再利用を有効にすると、無効の場合よりも遅延が発生するため、タイミング制約を満たす範囲で、できるだけ多くの配線で電荷再利用を有効にできるよう選択することで、消費電力をより多く削減できる。
(設計装置の一例)
図18は、設計装置のハードウェア例を示す図である。
なお、設計装置100は、たとえばコンピュータ読み取り可能な記録媒体に記録されたプログラムを実行することにより、上記の設計方法を実現する。設計装置100に実行させる処理内容を記述したプログラムは、様々な記録媒体に記録しておくことができる。たとえば、設計装置100に実行させるプログラムをHDD103に格納しておくことができる。プロセッサ101は、HDD103内のプログラムの少なくとも一部をRAM102にロードし、プログラムを実行する。また設計装置100に実行させるプログラムを、光ディスク106a、メモリ装置107a、メモリカード107cなどの可搬型記録媒体に記録しておくこともできる。可搬型記録媒体に格納されたプログラムは、たとえばプロセッサ101からの制御により、HDD103にインストールされた後、実行可能となる。またプロセッサ101が、可搬型記録媒体から直接プログラムを読み出して実行することもできる。
(配線処理の一例)
図19は、配線処理を行う機能ブロック図の一例である。
配線処理の際、配線処理部110では、FPGAの内部配線構造を有効グラフで表す。
また、図21は、図20の配線構造に対応する有効グラフの一例を示す図である。
図20の配線構造では、CLB121−1の出力端子out1は、CB123−1によって配線w1,w2,w3に接続されている。CLB121−1の出力端子out2は、CB123−1によって配線w2,w3,w4に接続されている。CLB121−2の入力端子in1は、CB123−2によって配線w5,w6,w7に接続されている。また、CLB121−3の入力端子in2は、CB123−3によって配線w9,w10,w11に接続され、入力端子in3は、CB123−3によって配線w10,w11,w12に接続されている。SB122−1は、配線w1〜w4と配線w5〜w8間の配線接続の切り替えを行う。SB122−2は、配線w5〜w8と配線w9〜w12間の配線接続の切り替えを行う。
図21に示されている有効グラフでは、信号の始点s1,s2から信号の終点t11,t12,t21までのパスが、出力端子out1,out2、入力端子in1〜in3、配線w1〜w12を頂点として表されている。
配線処理部110は、事前準備として、1本の配線への複数の信号の割り当てを許容し、遅延が最小となるような配線処理を行っておく。
配線処理部110は、優先度付キューPQを初期化し、配線ツリーRTiの葉ノード(端点)をコスト=0として優先度付キューPQに追加する(ステップS23)。次に、配線処理部110は、優先度付キューPQから、コストが最小となるノードmを取り出し(ステップS24)、ノードmが信号iの未到達の終点tijであるか否かを判定する(ステップS25)。
(電荷保存用として用いる配線を固定した場合)
図23は、電荷保存用として用いる配線を固定した場合の、ノードmに隣接するノードnに関するコスト計算及び、コストの優先度付キューPQへの追加処理の例を示すフローチャートである。
式(14)のように、信号iのタイミングがクリティカルのとき(Crit(i)が1に近いとき)、delay_cost(n)がコストにおいて支配的となる。そのため、ノードnの遅延が大きいほどコストが大きくなり、ステップS24の処理で信号iのパスの候補として選ばれにくくなる。電荷再利用を行う配線は、前述した理由により遅延が大きくなるので、ノードnの元々の遅延(配線遅延)が大きい場合、この処理によりノードnは、信号iのパスの候補としては選択されにくくなる。これにより、遅延が大きいノードnに対する電荷再利用の実行が抑制され、タイミングの余裕がより小さくなることを抑制できる。
配線処理部110は、ノードmの全隣接ノードnの処理が完了していないと判定したときには、ステップS40からの処理を繰り返す。配線処理部110は、ノードmの全隣接ノードnの処理が終了したと判定したときには、ノードmの隣接ノードnに関するコスト計算及び、コストの優先度付キューPQへの追加処理を終了する。
(電荷保存用として用いる配線を任意に変更できる場合)
図24は、電荷保存用として用いる配線を任意に変更できる場合の、ノードmに隣接するノードnに関するコスト計算及び、コストの優先度付キューPQへの追加処理の例を示すフローチャートである。
配線処理部110は、ノードnの電荷保存用の全配線に対してステップS51〜S54の処理が完了していないと判定したとき、ステップS51からの処理を繰り返す。
配線処理部110は、ノードmの全隣接ノードnに対して、ステップS50〜S56の処理が完了していないと判定したとき、ステップS50からの処理を繰り返す。
(電荷再利用モード選択処理の一例)
図25は、電荷再利用モード選択処理を行う機能ブロック図の一例である。
制約条件生成部132は、記憶部111に記憶されたタイミンググラフD9とタイミング制約D11に基づき、ノード単位で制約条件D12を生成し、記憶部111に記憶する。
図26は、タイミンググラフで表す論理回路の一例を示す図である。
端子PI1,PI2から入力される信号l1,l2のAND論理をとって信号Oとして端子POに出力するAND回路140が示されている。
図27は、生成されたタイミンググラフの一例を示す図である。
電荷再利用有効/無効決定部133は、式(16)〜(18)の条件と、式(19)を用いてΦを最大にするようなγを混合整数線形計画法で求めることにより最も多くの配線での電荷再利用を有効にすることができる。
以上、実施の形態に基づき、本発明の半導体集積回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
2 スイッチ
3 電荷再利用制御回路
C1,C2 配線容量
L1,L2 配線
VIN 信号
Claims (4)
- 信号が伝搬される第1の配線と、
前記信号の伝搬に使用されない第2の配線と、
前記第1の配線と前記第2の配線とを電気的に接続または切断するスイッチと、
前記第1の配線に伝搬される前記信号の電位に基づいて前記スイッチを制御して、前記第1の配線の第1配線容量に充電された電荷の一部を前記第2の配線の第2配線容量に移動して保存し、前記第1配線容量の充電のときに、保存した前記電荷を前記第1配線容量に引き込む電荷再利用制御回路と、
複数の配線の中から、前記第1の配線と前記第2の配線を選択し、選択した前記第1の配線を、前記スイッチを介して前記第2の配線に接続する選択部と、
を有することを特徴とする半導体集積回路。 - 前記選択部は、1つの前記第1の配線に対して複数の前記第2の配線を、前記スイッチを介して接続することを特徴とする請求項1に記載の半導体集積回路。
- 前記電荷再利用制御回路は、前記第1配線容量と前記第2配線容量との間での電荷の移動が完了するまでの時間に基づき、前記スイッチによる前記第1の配線と前記第2の配線との電気的接続が切断されることを遅延させる遅延回路、を有することを特徴とする請求項1または2に記載の半導体集積回路。
- 前記遅延回路は、設定信号によって遅延機能を有効または無効とし、電荷再利用を行うか否かを設定することを特徴とする請求項3に記載の半導体集積回路。
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