JP2002049447A - 信号伝送システム - Google Patents
信号伝送システムInfo
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- transmission system
- bus
- circuit
- signal
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dc Digital Transmission (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 信号伝送システムにおけるバス配線での消費
電力を低減する。 【解決手段】 送信側のドライバ回路１０と受信側のレ
シーバ回路２０との間に、バス３０を構成する配線Ｂ
［７］〜Ｂ［０］を配する。更に、隣接バス配線間に介
在するように接続されたＣＭＯＳスイッチ１４でイコラ
イズ回路１３を構成する。バス配線上のデータを変更す
るに際して、まず送信側のトライステートバッファ１２
の出力をハイインピーダンス状態にし、また受信側の入
力バッファ２２を非活性にしたうえ、イコライズ（Ｅ
Ｑ）信号を立ち上げることでイコライズ回路１３を動作
させる。このバスイコライズの際には、全てのバス配線
が電源から切り離されている。こうしてバス配線の電位
をイコライズした後、ＥＱ信号を立ち下げて通常の信号
伝送を実行する。
電力を低減する。 【解決手段】 送信側のドライバ回路１０と受信側のレ
シーバ回路２０との間に、バス３０を構成する配線Ｂ
［７］〜Ｂ［０］を配する。更に、隣接バス配線間に介
在するように接続されたＣＭＯＳスイッチ１４でイコラ
イズ回路１３を構成する。バス配線上のデータを変更す
るに際して、まず送信側のトライステートバッファ１２
の出力をハイインピーダンス状態にし、また受信側の入
力バッファ２２を非活性にしたうえ、イコライズ（Ｅ
Ｑ）信号を立ち上げることでイコライズ回路１３を動作
させる。このバスイコライズの際には、全てのバス配線
が電源から切り離されている。こうしてバス配線の電位
をイコライズした後、ＥＱ信号を立ち下げて通常の信号
伝送を実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、システムＬＳＩに
おいて好適に利用できる信号伝送システムに関するもの
である。
おいて好適に利用できる信号伝送システムに関するもの
である。
【０００２】
【従来の技術】近年、システムＬＳＩの性能を向上させ
るための手法として、クロック周波数を上げるのではな
く、並列度を上げる手法がよく採用されるようになって
きている。例えばマルチメディア関連の画像・音楽等の
データを扱う場合、バス幅を広げて回路を並列配置し、
データを並列処理することにより、実質的な演算スピー
ドを上げている。また、これらデータを記憶するメモリ
（例えば混載ＤＲＡＭ）の遅さをカバーするために、バ
ス幅を広げ、実効的なデータ転送スピードを上げたりす
る。このため、４０９６ビット幅にも及ぶデータバスが
採用されることがある。このように幅の広いバスを介し
てデータをあるブロックから他のブロックへ伝送する場
合、バス配線で消費される電力が非常に大きくなってく
る。
るための手法として、クロック周波数を上げるのではな
く、並列度を上げる手法がよく採用されるようになって
きている。例えばマルチメディア関連の画像・音楽等の
データを扱う場合、バス幅を広げて回路を並列配置し、
データを並列処理することにより、実質的な演算スピー
ドを上げている。また、これらデータを記憶するメモリ
（例えば混載ＤＲＡＭ）の遅さをカバーするために、バ
ス幅を広げ、実効的なデータ転送スピードを上げたりす
る。このため、４０９６ビット幅にも及ぶデータバスが
採用されることがある。このように幅の広いバスを介し
てデータをあるブロックから他のブロックへ伝送する場
合、バス配線で消費される電力が非常に大きくなってく
る。
【０００３】ここで、８ビット幅のバスを例にとって、
図１６〜図１８を参照しながらバス配線での消費電力を
見積もる。
図１６〜図１８を参照しながらバス配線での消費電力を
見積もる。
【０００４】図１６は、従来の信号伝送システム中のバ
ス配線に付く浮遊容量Ｃｈ及びＣｖを半導体基板表面の
断面形式で概念的に示している。ここでは、８ビットの
バス配線Ｂ［７］〜Ｂ［０］と、その両脇のＧＮＤ（グ
ラウンド）配線とが等間隔に配線されているものとす
る。図中、Ｔ１はバス配線の膜厚を、Ｔ２はバス配線と
配線下地（基板であったり下層の配線であったりする
が、ここではＧＮＤとしている。）との間の層間膜厚
を、Ｐはバス配線のピッチを、Ｌはバス配線の幅を、Ｓ
はバス配線の間隔をそれぞれ示している。例えば、Ｔ１
＝Ｔ２＝１０００ｎｍ、Ｐ＝１．０μｍ、Ｌ＝０．２６
μｍ、Ｓ＝０．７４μｍである。配線間隔Ｓは、０．１
８μｍプロセスルールでは０．２μｍ程度まで短縮可能
であるが、ここではバス配線間浮遊容量を低減するため
に、あえて３倍以上の０．７４μｍに広げている。Ｃｈ
は注目バス配線の隣接配線に対する浮遊容量（横方向容
量）を、Ｃｖは注目バス配線の配線下地に対する浮遊容
量（縦方向容量）をそれぞれ表している。
ス配線に付く浮遊容量Ｃｈ及びＣｖを半導体基板表面の
断面形式で概念的に示している。ここでは、８ビットの
バス配線Ｂ［７］〜Ｂ［０］と、その両脇のＧＮＤ（グ
ラウンド）配線とが等間隔に配線されているものとす
る。図中、Ｔ１はバス配線の膜厚を、Ｔ２はバス配線と
配線下地（基板であったり下層の配線であったりする
が、ここではＧＮＤとしている。）との間の層間膜厚
を、Ｐはバス配線のピッチを、Ｌはバス配線の幅を、Ｓ
はバス配線の間隔をそれぞれ示している。例えば、Ｔ１
＝Ｔ２＝１０００ｎｍ、Ｐ＝１．０μｍ、Ｌ＝０．２６
μｍ、Ｓ＝０．７４μｍである。配線間隔Ｓは、０．１
８μｍプロセスルールでは０．２μｍ程度まで短縮可能
であるが、ここではバス配線間浮遊容量を低減するため
に、あえて３倍以上の０．７４μｍに広げている。Ｃｈ
は注目バス配線の隣接配線に対する浮遊容量（横方向容
量）を、Ｃｖは注目バス配線の配線下地に対する浮遊容
量（縦方向容量）をそれぞれ表している。
【０００５】４ｍｍ長の配線について境界要素法で容量
を求め、これから単位長さ１ｍｍ当たりの容量を求める
と、Ｃｈ＝０．０９０ｐＦ／ｍｍ、Ｃｖ＝０．０２５ｐ
Ｆ／ｍｍとなる。このように、配線間隔Ｓをその最小寸
法の３倍以上に広げても、横方向成分（両側に存在する
ので２倍した値、２×Ｃｈ）が、全体（垂直成分を含め
た値、２×Ｃｈ＋Ｃｖ）の８８％と殆どの容量を占め
る。
を求め、これから単位長さ１ｍｍ当たりの容量を求める
と、Ｃｈ＝０．０９０ｐＦ／ｍｍ、Ｃｖ＝０．０２５ｐ
Ｆ／ｍｍとなる。このように、配線間隔Ｓをその最小寸
法の３倍以上に広げても、横方向成分（両側に存在する
ので２倍した値、２×Ｃｈ）が、全体（垂直成分を含め
た値、２×Ｃｈ＋Ｃｖ）の８８％と殆どの容量を占め
る。
【０００６】次に、８ビットデータ‘ＡＡ’と‘５５’
（いずれも１６進数表記）を交互にバス配線Ｂ［７］〜
Ｂ［０］へ送信する場合の各浮遊容量の電荷蓄積状態
を、図１７及び図１８を参照しながら説明する。これら
２つのパターンは各々隣り合うビットが反転しており、
かつ‘ＡＡ’と‘５５’とが各ビット反転したパターン
となっている。図１７はデータパターン‘ＡＡ’の場合
の電荷蓄積状態を、図１８はデータパターン‘５５’の
場合の電荷蓄積状態をそれぞれ示している。
（いずれも１６進数表記）を交互にバス配線Ｂ［７］〜
Ｂ［０］へ送信する場合の各浮遊容量の電荷蓄積状態
を、図１７及び図１８を参照しながら説明する。これら
２つのパターンは各々隣り合うビットが反転しており、
かつ‘ＡＡ’と‘５５’とが各ビット反転したパターン
となっている。図１７はデータパターン‘ＡＡ’の場合
の電荷蓄積状態を、図１８はデータパターン‘５５’の
場合の電荷蓄積状態をそれぞれ示している。
【０００７】データパターン‘ＡＡ’の場合を示す図１
７において、横方向容量Ｃｈには、隣同士電荷がそれぞ
れ逆向きに蓄積されている。ただし、最下位ビットＢ
［０］とその隣のＧＮＤ間では、同電位であるため電荷
は蓄積されていない。８本のバス配線の両隣と配線下地
の電位をＧＮＤとしている図１７の電圧の与え方では、
蓄積された電荷は、全てバスドライバから流れ込んだも
のである。各バス配線の上には、直前のデータパターン
‘５５’から変化した際の電源からの充電電荷量Ｑ１及
びＱ２を記してある。Ｑ１は隣接バス配線間の充電電荷
量であり、Ｑ２はその他の充電電荷量であるが、これら
については後述する。一方、縦方向容量Ｃｖには、最上
位ビットから１つ飛ばしの、パターン‘１’に対応した
ところだけに電荷が蓄積されている。
７において、横方向容量Ｃｈには、隣同士電荷がそれぞ
れ逆向きに蓄積されている。ただし、最下位ビットＢ
［０］とその隣のＧＮＤ間では、同電位であるため電荷
は蓄積されていない。８本のバス配線の両隣と配線下地
の電位をＧＮＤとしている図１７の電圧の与え方では、
蓄積された電荷は、全てバスドライバから流れ込んだも
のである。各バス配線の上には、直前のデータパターン
‘５５’から変化した際の電源からの充電電荷量Ｑ１及
びＱ２を記してある。Ｑ１は隣接バス配線間の充電電荷
量であり、Ｑ２はその他の充電電荷量であるが、これら
については後述する。一方、縦方向容量Ｃｖには、最上
位ビットから１つ飛ばしの、パターン‘１’に対応した
ところだけに電荷が蓄積されている。
【０００８】図１７のパターン‘ＡＡ’から図１８のパ
ターン‘５５’に変化したものとする。バス配線間の横
方向容量Ｃｈに蓄積される電荷は、先ほどと絶対値は同
じで逆向きとなる。また、端のバス配線とＧＮＤ間の横
方向容量Ｃｈ及び縦方向容量Ｃｖに関しては、電荷が蓄
積されていたところは放電により電荷を失い、先ほど電
荷が蓄積されていなかったところにはバスドライバから
の充電電流によって電荷が蓄積される。なお、放電は電
源からの電流の供給なしに行われる。
ターン‘５５’に変化したものとする。バス配線間の横
方向容量Ｃｈに蓄積される電荷は、先ほどと絶対値は同
じで逆向きとなる。また、端のバス配線とＧＮＤ間の横
方向容量Ｃｈ及び縦方向容量Ｃｖに関しては、電荷が蓄
積されていたところは放電により電荷を失い、先ほど電
荷が蓄積されていなかったところにはバスドライバから
の充電電流によって電荷が蓄積される。なお、放電は電
源からの電流の供給なしに行われる。
【０００９】以上で各データパターンにおける電荷蓄積
状態の説明を終わり、パターン変化により、電源からど
れだけの充電電流が流れるかを次に説明する。なお、説
明の簡略化のために電源電圧を１Ｖとする。
状態の説明を終わり、パターン変化により、電源からど
れだけの充電電流が流れるかを次に説明する。なお、説
明の簡略化のために電源電圧を１Ｖとする。
【００１０】まず、パターン‘ＡＡ’とパターン‘５
５’との間の交互変化の際の隣接バス配線間の充電電荷
量Ｑ１について説明する。隣接バス配線間においては、
例えばバス配線Ｂ［７］とその隣接バス配線Ｂ［６］と
の間の横方向容量Ｃｈでは、図１８のパターン‘５５’
時には右側が正で電荷量Ｃｈ×１Ｖが蓄積されており、
図１７のパターン‘ＡＡ’時には左側が正で電荷量Ｃｈ
×１Ｖが蓄積されている。この電荷量の変化のために
は、パターン一巡中にバスドライバが２×Ｃｈ×１Ｖの
充電電荷をバス配線Ｂ［７］へ供給する必要がある。端
から２番目のバス配線Ｂ［６］に関しては、両側を交互
に変わるバス配線Ｂ［７］及びＢ［５］に挟まれている
ため、その２倍になる。結局、隣接バス配線間の容量Ｃ
ｈに対する電源からの全充電電荷量は、パターン一巡
（データ転送２サイクル）中に｛（８−１）×（２×２
Ｃｈ）｝×１Ｖとなる。
５’との間の交互変化の際の隣接バス配線間の充電電荷
量Ｑ１について説明する。隣接バス配線間においては、
例えばバス配線Ｂ［７］とその隣接バス配線Ｂ［６］と
の間の横方向容量Ｃｈでは、図１８のパターン‘５５’
時には右側が正で電荷量Ｃｈ×１Ｖが蓄積されており、
図１７のパターン‘ＡＡ’時には左側が正で電荷量Ｃｈ
×１Ｖが蓄積されている。この電荷量の変化のために
は、パターン一巡中にバスドライバが２×Ｃｈ×１Ｖの
充電電荷をバス配線Ｂ［７］へ供給する必要がある。端
から２番目のバス配線Ｂ［６］に関しては、両側を交互
に変わるバス配線Ｂ［７］及びＢ［５］に挟まれている
ため、その２倍になる。結局、隣接バス配線間の容量Ｃ
ｈに対する電源からの全充電電荷量は、パターン一巡
（データ転送２サイクル）中に｛（８−１）×（２×２
Ｃｈ）｝×１Ｖとなる。
【００１１】次に、パターン‘ＡＡ’とパターン‘５
５’との間の交互変化の際の隣接バス配線間以外の充電
電荷量Ｑ２について説明する。例えばバス配線Ｂ［７］
に関して見れば、縦方向容量Ｃｖに対して、図１８のパ
ターン‘５５’時に０Ｖ、電荷０であったものが、図１
７のパターン‘ＡＡ’時に１Ｖ、電荷Ｃｖとなる。同じ
バス配線Ｂ［７］について、ＧＮＤとの間の横方向容量
Ｃｈに対して、図１８のパターン‘５５’時に０Ｖ、電
荷０であったものが、図１７のパターン‘ＡＡ’時に１
Ｖ、電荷Ｃｈとなる。つまり、バス配線Ｂ［７］につい
ては、データパターンが‘ＡＡ’→‘５５’→‘ＡＡ’
と一巡するうちに、バス配線間以外の容量成分で、（Ｃ
ｖ＋Ｃｈ）×１Ｖの電荷量が電源から充電され、次に放
電される。他のバス配線の縦方向容量Ｃｖや反対の端の
バス配線Ｂ［０］とＧＮＤ間の横方向容量Ｃｈに関して
も、対極が固定電位なので同様である。結局、パターン
が一巡する間（データ転送２サイクル）の電源からの全
充電電荷量は、（８×Ｃｖ＋２Ｃｈ）×１Ｖとなる。
５’との間の交互変化の際の隣接バス配線間以外の充電
電荷量Ｑ２について説明する。例えばバス配線Ｂ［７］
に関して見れば、縦方向容量Ｃｖに対して、図１８のパ
ターン‘５５’時に０Ｖ、電荷０であったものが、図１
７のパターン‘ＡＡ’時に１Ｖ、電荷Ｃｖとなる。同じ
バス配線Ｂ［７］について、ＧＮＤとの間の横方向容量
Ｃｈに対して、図１８のパターン‘５５’時に０Ｖ、電
荷０であったものが、図１７のパターン‘ＡＡ’時に１
Ｖ、電荷Ｃｈとなる。つまり、バス配線Ｂ［７］につい
ては、データパターンが‘ＡＡ’→‘５５’→‘ＡＡ’
と一巡するうちに、バス配線間以外の容量成分で、（Ｃ
ｖ＋Ｃｈ）×１Ｖの電荷量が電源から充電され、次に放
電される。他のバス配線の縦方向容量Ｃｖや反対の端の
バス配線Ｂ［０］とＧＮＤ間の横方向容量Ｃｈに関して
も、対極が固定電位なので同様である。結局、パターン
が一巡する間（データ転送２サイクル）の電源からの全
充電電荷量は、（８×Ｃｖ＋２Ｃｈ）×１Ｖとなる。
【００１２】以上８ビット幅の例について説明したが、
交番データパターンの場合のバス配線での消費電流（充
電電流）をビット幅Ｎ（Ｎは３以上の整数）に対して一
般化すると、 バス配線での消費電流 ＝｛Ｎ×Ｃｖ／２＋Ｃｈ＋（Ｎ−１）×２×Ｃｈ｝×ＶＤＤ×１／Ｔ ≒（Ｎ×Ｃｖ／２＋Ｎ×２Ｃｈ）×ＶＤＤ×１／Ｔ …（１） となる。ここで、Ｔは信号転送周期、ＶＤＤは正電源の
電圧である。なお、式（１）中のＮ×Ｃｖ／２＋Ｃｈは
対固定電位極の項であり、（Ｎ−１）×２×Ｃｈは隣接
バス配線間の項であり、Ｎ×Ｃｖ／２は縦方向容量成分
を、Ｎ×２Ｃｈは横方向容量成分をそれぞれ表してい
る。
交番データパターンの場合のバス配線での消費電流（充
電電流）をビット幅Ｎ（Ｎは３以上の整数）に対して一
般化すると、 バス配線での消費電流 ＝｛Ｎ×Ｃｖ／２＋Ｃｈ＋（Ｎ−１）×２×Ｃｈ｝×ＶＤＤ×１／Ｔ ≒（Ｎ×Ｃｖ／２＋Ｎ×２Ｃｈ）×ＶＤＤ×１／Ｔ …（１） となる。ここで、Ｔは信号転送周期、ＶＤＤは正電源の
電圧である。なお、式（１）中のＮ×Ｃｖ／２＋Ｃｈは
対固定電位極の項であり、（Ｎ−１）×２×Ｃｈは隣接
バス配線間の項であり、Ｎ×Ｃｖ／２は縦方向容量成分
を、Ｎ×２Ｃｈは横方向容量成分をそれぞれ表してい
る。
【００１３】ここで、一般のＮビット幅のバス配線での
容量見積もり・シミュレーションの場合を考えると、一
般には隣接配線がどのような配線になるか分からず、当
然どのようなタイミングで‘Ｈ’になるか‘Ｌ’になる
か分からないので、隣接配線に対する容量（上記の例で
あれば２×Ｃｈ）をＧＮＤに対する容量として見積も
る。この考え方をとると、 バス配線での消費電流 ＝｛Ｎ×（Ｃｖ＋２Ｃｈ）／２｝×ＶＤＤ×１／Ｔ ＝（Ｎ×Ｃｖ／２＋Ｎ×Ｃｈ）×ＶＤＤ×１／Ｔ …（２） となる。式（２）中のＮ×（Ｃｖ＋２Ｃｈ）／２は対固
定電位極の項であり、Ｎ×Ｃｖ／２は縦方向容量成分
を、Ｎ×Ｃｈは横方向容量成分をそれぞれ表している。
ここで、先の式（１）では横方向容量Ｃｈの寄与分が式
（２）の場合のほぼ２倍になっていることが分かる。
容量見積もり・シミュレーションの場合を考えると、一
般には隣接配線がどのような配線になるか分からず、当
然どのようなタイミングで‘Ｈ’になるか‘Ｌ’になる
か分からないので、隣接配線に対する容量（上記の例で
あれば２×Ｃｈ）をＧＮＤに対する容量として見積も
る。この考え方をとると、 バス配線での消費電流 ＝｛Ｎ×（Ｃｖ＋２Ｃｈ）／２｝×ＶＤＤ×１／Ｔ ＝（Ｎ×Ｃｖ／２＋Ｎ×Ｃｈ）×ＶＤＤ×１／Ｔ …（２） となる。式（２）中のＮ×（Ｃｖ＋２Ｃｈ）／２は対固
定電位極の項であり、Ｎ×Ｃｖ／２は縦方向容量成分
を、Ｎ×Ｃｈは横方向容量成分をそれぞれ表している。
ここで、先の式（１）では横方向容量Ｃｈの寄与分が式
（２）の場合のほぼ２倍になっていることが分かる。
【００１４】つまり、あるバス配線に注目した場合、そ
のバス配線に隣接するバス配線は固定電位極として扱え
ず、隣接バス配線が注目バス配線の動きとどのような関
係で動くかによって、負荷容量としていくらになるかが
決定される。上記のようにパターン‘ＡＡ’とパターン
‘５５’とが交互に現れる場合には注目バス配線に隣接
するバス配線が逆相に動くので、横方向容量Ｃｈはあた
かも２倍の負荷容量に見える。また、例えば最上位ビッ
トＢ［７］とＧＮＤとの間のように隣接配線が固定電位
極である場合には、横方向容量Ｃｈが１倍の負荷容量に
見える。更に、説明は省くが、注目バス配線と隣接配線
とが同相で動く場合には、横方向容量Ｃｈが０倍の負荷
容量に見える。
のバス配線に隣接するバス配線は固定電位極として扱え
ず、隣接バス配線が注目バス配線の動きとどのような関
係で動くかによって、負荷容量としていくらになるかが
決定される。上記のようにパターン‘ＡＡ’とパターン
‘５５’とが交互に現れる場合には注目バス配線に隣接
するバス配線が逆相に動くので、横方向容量Ｃｈはあた
かも２倍の負荷容量に見える。また、例えば最上位ビッ
トＢ［７］とＧＮＤとの間のように隣接配線が固定電位
極である場合には、横方向容量Ｃｈが１倍の負荷容量に
見える。更に、説明は省くが、注目バス配線と隣接配線
とが同相で動く場合には、横方向容量Ｃｈが０倍の負荷
容量に見える。
【００１５】以上のとおり、バス配線での消費電力は、
ビット幅Ｎに比例して増大し、かつ隣接ビットが互いに
逆の値に同時に変化する組み合わせの数が多いほど増大
することが分かる。
ビット幅Ｎに比例して増大し、かつ隣接ビットが互いに
逆の値に同時に変化する組み合わせの数が多いほど増大
することが分かる。
【００１６】
【発明が解決しようとする課題】さて、特開平９−２４
４７７６号公報には、バスを介した信号伝送システムに
おいて、隣接バス配線間のカップリング容量（浮遊容
量）による信号電位の浮き上がりを防止して低振幅によ
る高速信号伝送を可能にする信号伝送技術が開示されて
いる。この技術によれば、バス配線を予め所定のレベル
にプリチャージしてからドライバ回路でバス配線を駆動
することを前提として、更にバス配線間にイコライズ用
のＭＯＳトランジスタが設けられる。イコライズ用のＭ
ＯＳトランジスタは、プリチャージ期間にターンオンさ
せられてバス配線を短絡させる。つまり、電源電圧をＶ
ＤＤとするとき、浮遊容量による信号電位の浮き上がり
を防止することを目的として、バス配線を電位ＶＤＤ／
２にプリチャージし、そのイコライズを副次的に実行す
るのである。ただし、ＶＤＤが１．６Ｖ以下の低電圧に
なると、ＶＤＤ／２が０．８Ｖ以下となってトランジス
タしきい値電圧に近づくため、そのような低電圧（ＶＤ
Ｄ／２）の電源を充分な能力のある形でつくるのは困難
である。
４７７６号公報には、バスを介した信号伝送システムに
おいて、隣接バス配線間のカップリング容量（浮遊容
量）による信号電位の浮き上がりを防止して低振幅によ
る高速信号伝送を可能にする信号伝送技術が開示されて
いる。この技術によれば、バス配線を予め所定のレベル
にプリチャージしてからドライバ回路でバス配線を駆動
することを前提として、更にバス配線間にイコライズ用
のＭＯＳトランジスタが設けられる。イコライズ用のＭ
ＯＳトランジスタは、プリチャージ期間にターンオンさ
せられてバス配線を短絡させる。つまり、電源電圧をＶ
ＤＤとするとき、浮遊容量による信号電位の浮き上がり
を防止することを目的として、バス配線を電位ＶＤＤ／
２にプリチャージし、そのイコライズを副次的に実行す
るのである。ただし、ＶＤＤが１．６Ｖ以下の低電圧に
なると、ＶＤＤ／２が０．８Ｖ以下となってトランジス
タしきい値電圧に近づくため、そのような低電圧（ＶＤ
Ｄ／２）の電源を充分な能力のある形でつくるのは困難
である。
【００１７】本発明の目的は、信号伝送システムにおい
てバス配線での消費電力を低減することにある。
てバス配線での消費電力を低減することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る第１の信号伝送システムは、送信側の
ドライバ回路と、受信側のレシーバ回路と、両者間に介
在した３本以上のバス配線と、当該バス配線を介した信
号伝送の前に当該バス配線が電源から切り離された状態
で当該バス配線の電位をイコライズするためのイコライ
ズ回路とを備えた構成を採用したものである。
め、本発明に係る第１の信号伝送システムは、送信側の
ドライバ回路と、受信側のレシーバ回路と、両者間に介
在した３本以上のバス配線と、当該バス配線を介した信
号伝送の前に当該バス配線が電源から切り離された状態
で当該バス配線の電位をイコライズするためのイコライ
ズ回路とを備えた構成を採用したものである。
【００１９】また、本発明に係る第２の信号伝送システ
ムは、送信側のドライバ回路と、受信側のレシーバ回路
と、両者間に介在した３本以上のバス配線と、当該バス
配線を介した信号伝送の前に当該バス配線の電位をロー
レベルにリセットするためのリセット回路とを備えた構
成を採用したものである。
ムは、送信側のドライバ回路と、受信側のレシーバ回路
と、両者間に介在した３本以上のバス配線と、当該バス
配線を介した信号伝送の前に当該バス配線の電位をロー
レベルにリセットするためのリセット回路とを備えた構
成を採用したものである。
【００２０】更に、本発明に係る第３の信号伝送システ
ムは、送信側のドライバ回路と、受信側のレシーバ回路
と、両者間に介在した３本以上のバス配線とを備え、隣
接ビットが互いに逆の値に同時に変化する組み合わせの
数が少なくなるように当該バス配線の並びを決定したも
のである。
ムは、送信側のドライバ回路と、受信側のレシーバ回路
と、両者間に介在した３本以上のバス配線とを備え、隣
接ビットが互いに逆の値に同時に変化する組み合わせの
数が少なくなるように当該バス配線の並びを決定したも
のである。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２２】図１は、本発明に係る信号伝送システムの
構成例を示している。図１の信号伝送システムは、送信
側のドライバ回路１０と、受信側のレシーバ回路２０
と、両者間に介在した８本の配線Ｂ［７］〜Ｂ［０］か
らなるバス３０とを備えたものである。
構成例を示している。図１の信号伝送システムは、送信
側のドライバ回路１０と、受信側のレシーバ回路２０
と、両者間に介在した８本の配線Ｂ［７］〜Ｂ［０］か
らなるバス３０とを備えたものである。
【００２３】ドライバ回路１０は、バスドライバ１１
と、イコライズ回路１３と、ドライブコントローラ１５
と、インバータ１６とを備えている。バスドライバ１１
は、ドライブコントローラ１５から供給された出力イネ
ーブル（ＯＥ）信号を受け取り、送信すべきデータＢｔ
［７］〜Ｂｔ［０］に応じてバス配線Ｂ［７］〜Ｂ
［０］を駆動できるように８個のトライステートバッフ
ァ１２で構成されている。イコライズ回路１３は、ドラ
イバ回路１０からレシーバ回路２０へのバス３０を介し
た信号伝送の前に、バス配線Ｂ［７］〜Ｂ［０］の全て
が電源から切り離された状態で当該バス配線Ｂ［７］〜
Ｂ［０］の全電位をイコライズするための回路であっ
て、各々ＰＭＯＳ（Ｐチャンネル型ＭＯＳ）トランジス
タとＮＭＯＳ（Ｎチャンネル型ＭＯＳ）トランジスタと
で構成された７個のＣＭＯＳスイッチ１４を備えてい
る。これらのＣＭＯＳスイッチ１４の各々は、バス配線
Ｂ［７］〜Ｂ［０］の隣接バス配線間に介在しており、
ドライブコントローラ１５から供給されたイコライズ
（ＥＱ）信号と、インバータ１６による反転イコライズ
（/ＥＱ）信号とにより制御されて、バス配線Ｂ［７］
〜Ｂ［０］のイコライズ期間ではターンオンし、それ以
外のバスドライブ期間ではカットオフする。ドライブコ
ントローラ１５は、送信イネーブル（ＴＥ）信号の入力
を受けて、前記ＯＥ信号及びＥＱ信号を生成するととも
に、バス配線Ｂ［７］〜Ｂ［０］のイコライズ期間を示
す入力イネーブル（ＩＥ）信号を生成する機能を有す
る。図１の信号伝送システムは、この入力イネーブル
（ＩＥ）信号をドライバ回路１０からレシーバ回路２０
へ伝達するための制御線３１を更に備えている。
と、イコライズ回路１３と、ドライブコントローラ１５
と、インバータ１６とを備えている。バスドライバ１１
は、ドライブコントローラ１５から供給された出力イネ
ーブル（ＯＥ）信号を受け取り、送信すべきデータＢｔ
［７］〜Ｂｔ［０］に応じてバス配線Ｂ［７］〜Ｂ
［０］を駆動できるように８個のトライステートバッフ
ァ１２で構成されている。イコライズ回路１３は、ドラ
イバ回路１０からレシーバ回路２０へのバス３０を介し
た信号伝送の前に、バス配線Ｂ［７］〜Ｂ［０］の全て
が電源から切り離された状態で当該バス配線Ｂ［７］〜
Ｂ［０］の全電位をイコライズするための回路であっ
て、各々ＰＭＯＳ（Ｐチャンネル型ＭＯＳ）トランジス
タとＮＭＯＳ（Ｎチャンネル型ＭＯＳ）トランジスタと
で構成された７個のＣＭＯＳスイッチ１４を備えてい
る。これらのＣＭＯＳスイッチ１４の各々は、バス配線
Ｂ［７］〜Ｂ［０］の隣接バス配線間に介在しており、
ドライブコントローラ１５から供給されたイコライズ
（ＥＱ）信号と、インバータ１６による反転イコライズ
（/ＥＱ）信号とにより制御されて、バス配線Ｂ［７］
〜Ｂ［０］のイコライズ期間ではターンオンし、それ以
外のバスドライブ期間ではカットオフする。ドライブコ
ントローラ１５は、送信イネーブル（ＴＥ）信号の入力
を受けて、前記ＯＥ信号及びＥＱ信号を生成するととも
に、バス配線Ｂ［７］〜Ｂ［０］のイコライズ期間を示
す入力イネーブル（ＩＥ）信号を生成する機能を有す
る。図１の信号伝送システムは、この入力イネーブル
（ＩＥ）信号をドライバ回路１０からレシーバ回路２０
へ伝達するための制御線３１を更に備えている。
【００２４】レシーバ回路２０は、バス配線Ｂ［７］〜
Ｂ［０］上の信号から受信データＢｒ［７］〜Ｂｒ
［０］を得るように、８個の入力バッファ２２で構成さ
れたバスレシーバ２１を備えている。入力バッファ２２
の各々は、制御線３１を介して供給されたＩＥ信号を受
け取り、バス配線Ｂ［７］〜Ｂ［０］のイコライズ期間
においてそれぞれ非活性に制御される。
Ｂ［０］上の信号から受信データＢｒ［７］〜Ｂｒ
［０］を得るように、８個の入力バッファ２２で構成さ
れたバスレシーバ２１を備えている。入力バッファ２２
の各々は、制御線３１を介して供給されたＩＥ信号を受
け取り、バス配線Ｂ［７］〜Ｂ［０］のイコライズ期間
においてそれぞれ非活性に制御される。
【００２５】図２は、図１中のイコライズ回路１３とバ
ス３０の配線に付く浮遊容量Ｃｈ及びＣｖとを示す概念
図である。図１６の場合と同様に、８ビットのバス配線
Ｂ［７］〜Ｂ［０］と、その両脇のＧＮＤ配線とが等間
隔に配線されているものとする。
ス３０の配線に付く浮遊容量Ｃｈ及びＣｖとを示す概念
図である。図１６の場合と同様に、８ビットのバス配線
Ｂ［７］〜Ｂ［０］と、その両脇のＧＮＤ配線とが等間
隔に配線されているものとする。
【００２６】図３は、図１の信号伝送システムの動作タ
イミングを表している。図３によれば、バス配線Ｂ
［７］〜Ｂ［０］の上のデータをＤＡＴＡ０からＤＡＴ
Ａ１に変更するに際して、まずＯＥ信号を立ち下げるこ
とで送信側のトライステートバッファ１２の出力をハイ
インピーダンス状態にし、またＩＥ信号を立ち下げるこ
とで受信側の入力バッファ２２を非活性にしたうえ、Ｅ
Ｑ信号を立ち上げることでイコライズ回路１３を動作さ
せる。こうしてバス配線Ｂ［７］〜Ｂ［０］をイコライ
ズした後、ＥＱ信号を立ち下げ、ＯＥ信号及びＩＥ信号
を立ち上げる。これにより、ＤＡＴＡ１に基づくバスド
ライブ及びデータ受信が可能となる。
イミングを表している。図３によれば、バス配線Ｂ
［７］〜Ｂ［０］の上のデータをＤＡＴＡ０からＤＡＴ
Ａ１に変更するに際して、まずＯＥ信号を立ち下げるこ
とで送信側のトライステートバッファ１２の出力をハイ
インピーダンス状態にし、またＩＥ信号を立ち下げるこ
とで受信側の入力バッファ２２を非活性にしたうえ、Ｅ
Ｑ信号を立ち上げることでイコライズ回路１３を動作さ
せる。こうしてバス配線Ｂ［７］〜Ｂ［０］をイコライ
ズした後、ＥＱ信号を立ち下げ、ＯＥ信号及びＩＥ信号
を立ち上げる。これにより、ＤＡＴＡ１に基づくバスド
ライブ及びデータ受信が可能となる。
【００２７】図４は、図１の信号伝送システムの他の動
作タイミングを表している。図４によれば、通常はバス
配線Ｂ［７］〜Ｂ［０］がイコライズされ、信号伝送時
のみイコライズが解除される。
作タイミングを表している。図４によれば、通常はバス
配線Ｂ［７］〜Ｂ［０］がイコライズされ、信号伝送時
のみイコライズが解除される。
【００２８】次に、８ビットデータ‘ＡＡ’と‘５５’
（いずれも１６進数表記）を交互にバス配線Ｂ［７］〜
Ｂ［０］へ送信する場合の各浮遊容量の電荷蓄積状態
を、図５〜図８を参照しながら説明する。図５はデータ
パターン‘ＡＡ’のバスドライブ期間における状態を、
図６は図５のバスドライブ期間に続くイコライズ期間に
おける状態を、図７はデータパターン‘５５’のバスド
ライブ期間における状態を、図８は図７のバスドライブ
期間に続くイコライズ期間における状態をそれぞれ示し
ている。Ｑ１は電源からの隣接バス配線間の充電電荷
量、Ｑ２は電源からのその他の充電電荷量である。ここ
でも、説明の簡略化のために電源電圧を１Ｖとしてい
る。
（いずれも１６進数表記）を交互にバス配線Ｂ［７］〜
Ｂ［０］へ送信する場合の各浮遊容量の電荷蓄積状態
を、図５〜図８を参照しながら説明する。図５はデータ
パターン‘ＡＡ’のバスドライブ期間における状態を、
図６は図５のバスドライブ期間に続くイコライズ期間に
おける状態を、図７はデータパターン‘５５’のバスド
ライブ期間における状態を、図８は図７のバスドライブ
期間に続くイコライズ期間における状態をそれぞれ示し
ている。Ｑ１は電源からの隣接バス配線間の充電電荷
量、Ｑ２は電源からのその他の充電電荷量である。ここ
でも、説明の簡略化のために電源電圧を１Ｖとしてい
る。
【００２９】パターン‘ＡＡ’における図５の電荷蓄積
状態は図１７と同じであり、パターン‘５５’における
図７の電荷蓄積状態は図１８と同じであるので、これら
の状態の説明は省略する。
状態は図１７と同じであり、パターン‘５５’における
図７の電荷蓄積状態は図１８と同じであるので、これら
の状態の説明は省略する。
【００３０】図６のイコライズ期間では、電源から切り
離された状態でバス配線Ｂ［７］〜Ｂ［０］の隣接配線
同士がショートされる。その結果、隣接バス配線間の横
方向容量Ｃｈに蓄積されていた電荷が中和されて消滅
し、かつ最上位ビットＢ［７］とその隣のＧＮＤ間の横
方向容量Ｃｈ、最下位ビットＢ［０］とその隣のＧＮＤ
間の横方向容量Ｃｈ及び全ての縦方向容量Ｃｖの間で電
荷再配分が生じる。８本のバス配線Ｂ［７］〜Ｂ［０］
の各々の電位は０．５Ｖとなる。特筆すべきことは、
(1)この電位変化に際して電源から電荷の供給がなされ
ていないこと、(2)隣接バス配線間の横方向容量Ｃｈに
蓄積されていた電荷が中和されて消滅することである。
図６には、このイコライズ期間の主たる電流の流れを矢
印で示してある。破線の電流は、一番左の容量の電荷が
一番右の容量へ移動するという意味ではなく、全体とし
て右方向へ移動することを示す。
離された状態でバス配線Ｂ［７］〜Ｂ［０］の隣接配線
同士がショートされる。その結果、隣接バス配線間の横
方向容量Ｃｈに蓄積されていた電荷が中和されて消滅
し、かつ最上位ビットＢ［７］とその隣のＧＮＤ間の横
方向容量Ｃｈ、最下位ビットＢ［０］とその隣のＧＮＤ
間の横方向容量Ｃｈ及び全ての縦方向容量Ｃｖの間で電
荷再配分が生じる。８本のバス配線Ｂ［７］〜Ｂ［０］
の各々の電位は０．５Ｖとなる。特筆すべきことは、
(1)この電位変化に際して電源から電荷の供給がなされ
ていないこと、(2)隣接バス配線間の横方向容量Ｃｈに
蓄積されていた電荷が中和されて消滅することである。
図６には、このイコライズ期間の主たる電流の流れを矢
印で示してある。破線の電流は、一番左の容量の電荷が
一番右の容量へ移動するという意味ではなく、全体とし
て右方向へ移動することを示す。
【００３１】図８のイコライズ期間における電荷蓄積状
態は、図６と同じである。ただし、イコライズに至る過
程での電流の向きは異なる。
態は、図６と同じである。ただし、イコライズに至る過
程での電流の向きは異なる。
【００３２】次に、パターン‘ＡＡ’とパターン‘５
５’との間の交互変化の際の電源からの充電電荷量Ｑ１
及びＱ２について説明する。従来例における図１８から
図１７への状態変化は、本実施形態における図８から図
５への状態変化に置き換わる。また、従来例における図
１７から図１８への状態変化は、本実施形態における図
６から図７への状態変化に置き換わる。本実施形態にお
ける図５から図６への状態変化や、図７から図８への状
態変化では、Ｑ１＝Ｑ２＝０である。
５’との間の交互変化の際の電源からの充電電荷量Ｑ１
及びＱ２について説明する。従来例における図１８から
図１７への状態変化は、本実施形態における図８から図
５への状態変化に置き換わる。また、従来例における図
１７から図１８への状態変化は、本実施形態における図
６から図７への状態変化に置き換わる。本実施形態にお
ける図５から図６への状態変化や、図７から図８への状
態変化では、Ｑ１＝Ｑ２＝０である。
【００３３】まず、隣接バス配線間の充電電荷量Ｑ１に
ついて説明する。隣接バス配線間においては、例えばバ
ス配線Ｂ［７］とその隣接バス配線Ｂ［６］との間の横
方向容量Ｃｈでは、図８のイコライズ期間には電荷が蓄
積されておらず、図５のパターン‘ＡＡ’時には左側が
正で電荷量Ｃｈ×１Ｖが蓄積されている。この電荷量の
変化のためには、パターン一巡中にバスドライバ１１が
Ｃｈ×１Ｖの充電電荷をバス配線Ｂ［７］へ供給すれば
よい。端から２番目のバス配線Ｂ［６］に関しては、両
側を交互に変わるバス配線Ｂ［７］及びＢ［５］に挟ま
れているため、その２倍になる。結局、隣接バス配線間
の容量Ｃｈに対する電源からの全充電電荷量は、パター
ン一巡（データ転送２サイクル）中に｛（８−１）×２
Ｃｈ｝×１Ｖとなる。
ついて説明する。隣接バス配線間においては、例えばバ
ス配線Ｂ［７］とその隣接バス配線Ｂ［６］との間の横
方向容量Ｃｈでは、図８のイコライズ期間には電荷が蓄
積されておらず、図５のパターン‘ＡＡ’時には左側が
正で電荷量Ｃｈ×１Ｖが蓄積されている。この電荷量の
変化のためには、パターン一巡中にバスドライバ１１が
Ｃｈ×１Ｖの充電電荷をバス配線Ｂ［７］へ供給すれば
よい。端から２番目のバス配線Ｂ［６］に関しては、両
側を交互に変わるバス配線Ｂ［７］及びＢ［５］に挟ま
れているため、その２倍になる。結局、隣接バス配線間
の容量Ｃｈに対する電源からの全充電電荷量は、パター
ン一巡（データ転送２サイクル）中に｛（８−１）×２
Ｃｈ｝×１Ｖとなる。
【００３４】次に、隣接バス配線間以外の充電電荷量Ｑ
２について説明する。例えばバス配線Ｂ［７］に関して
見れば、縦方向容量Ｃｖに対して、図８のイコライズ期
間に０．５Ｖ、電荷Ｃｖ／２であったものが、図５のパ
ターン‘ＡＡ’時に１Ｖ、電荷Ｃｖとなる。同じバス配
線Ｂ［７］について、ＧＮＤとの間の横方向容量Ｃｈに
対して、図８のイコライズ期間に０．５Ｖ、電荷Ｃｖ／
２であったものが、図５のパターン‘ＡＡ’時に１Ｖ、
電荷Ｃｈとなる。つまり、バス配線Ｂ［７］について
は、データパターンが‘ＡＡ’→‘５５’→‘ＡＡ’と
一巡するうちに、バス配線間以外の容量成分で、（Ｃｖ
＋Ｃｈ）×０．５Ｖの電荷量が電源から充電され、次に
放電される。ここでは、従来とは違って蓄積電荷のリサ
イクリングが行われているといえる。他のバス配線の縦
方向容量Ｃｖや反対の端のバス配線Ｂ［０］とＧＮＤ間
の横方向容量Ｃｈに関しても、対極が固定電位なので同
様である。結局、パターンが一巡する間（データ転送２
サイクル）の電源からの全充電電荷量は、（８×Ｃｖ／
２＋２Ｃｈ／２）×１Ｖとなる。
２について説明する。例えばバス配線Ｂ［７］に関して
見れば、縦方向容量Ｃｖに対して、図８のイコライズ期
間に０．５Ｖ、電荷Ｃｖ／２であったものが、図５のパ
ターン‘ＡＡ’時に１Ｖ、電荷Ｃｖとなる。同じバス配
線Ｂ［７］について、ＧＮＤとの間の横方向容量Ｃｈに
対して、図８のイコライズ期間に０．５Ｖ、電荷Ｃｖ／
２であったものが、図５のパターン‘ＡＡ’時に１Ｖ、
電荷Ｃｈとなる。つまり、バス配線Ｂ［７］について
は、データパターンが‘ＡＡ’→‘５５’→‘ＡＡ’と
一巡するうちに、バス配線間以外の容量成分で、（Ｃｖ
＋Ｃｈ）×０．５Ｖの電荷量が電源から充電され、次に
放電される。ここでは、従来とは違って蓄積電荷のリサ
イクリングが行われているといえる。他のバス配線の縦
方向容量Ｃｖや反対の端のバス配線Ｂ［０］とＧＮＤ間
の横方向容量Ｃｈに関しても、対極が固定電位なので同
様である。結局、パターンが一巡する間（データ転送２
サイクル）の電源からの全充電電荷量は、（８×Ｃｖ／
２＋２Ｃｈ／２）×１Ｖとなる。
【００３５】以上８ビット幅の例を示したが、イコライ
ズを行った上での交番データパターンの場合のバス配線
での消費電流（充電電流）をビット幅Ｎ（Ｎは３以上の
整数）に対して一般化すると、 バス配線での消費電流 ＝｛Ｎ×Ｃｖ／４＋Ｃｈ／２＋（Ｎ−１）×Ｃｈ｝×ＶＤＤ×１／Ｔ ≒（Ｎ×Ｃｖ／４＋Ｎ×Ｃｈ）×ＶＤＤ×１／Ｔ …（３） となる。ここで、Ｔは信号転送周期、ＶＤＤは正電源の
電圧である。なお、式（３）中のＮ×Ｃｖ／４＋Ｃｈ／
２は対固定電位極の項であり、（Ｎ−１）×Ｃｈは隣接
バス配線間の項であり、Ｎ×Ｃｖ／４は縦方向容量成分
を、Ｎ×Ｃｈは横方向容量成分をそれぞれ表している。
ズを行った上での交番データパターンの場合のバス配線
での消費電流（充電電流）をビット幅Ｎ（Ｎは３以上の
整数）に対して一般化すると、 バス配線での消費電流 ＝｛Ｎ×Ｃｖ／４＋Ｃｈ／２＋（Ｎ−１）×Ｃｈ｝×ＶＤＤ×１／Ｔ ≒（Ｎ×Ｃｖ／４＋Ｎ×Ｃｈ）×ＶＤＤ×１／Ｔ …（３） となる。ここで、Ｔは信号転送周期、ＶＤＤは正電源の
電圧である。なお、式（３）中のＮ×Ｃｖ／４＋Ｃｈ／
２は対固定電位極の項であり、（Ｎ−１）×Ｃｈは隣接
バス配線間の項であり、Ｎ×Ｃｖ／４は縦方向容量成分
を、Ｎ×Ｃｈは横方向容量成分をそれぞれ表している。
【００３６】式（３）の消費電流は、縦方向容量成分及
び横方向容量成分のいずれも式（１）の従来値から半減
しており、式（２）に対しても縦方向容量成分が半減し
ている。つまり、図１の実施形態によれば、バス配線で
の消費電力を大幅に低減することができる。
び横方向容量成分のいずれも式（１）の従来値から半減
しており、式（２）に対しても縦方向容量成分が半減し
ている。つまり、図１の実施形態によれば、バス配線で
の消費電力を大幅に低減することができる。
【００３７】上記データパターン‘ＡＡ’及び‘５５’
の例ではビット値‘１’及び‘０’の出現確率がいずれ
も１／２であったので、イコライズ期間におけるバス配
線Ｂ［７］〜Ｂ［０］の各々の電位、すなわちイコライ
ズ電位は電源電圧ＶＤＤの半分であった。任意のデータ
パターンに対しては、イコライズ電位がＶＤＤ側又はＧ
ＮＤ側に偏倚した中間電位となる。図１の構成では、こ
のような中間電位に対しても、イコライズ回路１３を構
成するスイッチのターンオン及びカットオフが保証され
るように、ＣＭＯＳスイッチ１４をイコライズ回路１３
に採用している。また、例えばＣＭＯＳインバータをバ
スレシーバ２１に採用していたのでは当該ＣＭＯＳイン
バータでの貫通電流が問題となるので、図１の構成で
は、イコライズ期間において非活性に制御される入力バ
ッファ２２をバスレシーバ２１に採用している。
の例ではビット値‘１’及び‘０’の出現確率がいずれ
も１／２であったので、イコライズ期間におけるバス配
線Ｂ［７］〜Ｂ［０］の各々の電位、すなわちイコライ
ズ電位は電源電圧ＶＤＤの半分であった。任意のデータ
パターンに対しては、イコライズ電位がＶＤＤ側又はＧ
ＮＤ側に偏倚した中間電位となる。図１の構成では、こ
のような中間電位に対しても、イコライズ回路１３を構
成するスイッチのターンオン及びカットオフが保証され
るように、ＣＭＯＳスイッチ１４をイコライズ回路１３
に採用している。また、例えばＣＭＯＳインバータをバ
スレシーバ２１に採用していたのでは当該ＣＭＯＳイン
バータでの貫通電流が問題となるので、図１の構成で
は、イコライズ期間において非活性に制御される入力バ
ッファ２２をバスレシーバ２１に採用している。
【００３８】なお、バス配線Ｂ［７］〜Ｂ［０］へ送信
すべき信号のビットパターン変化がほんのわずかである
場合には、上記イコライズ動作がかえってバス配線での
消費電力を増大させてしまう。そのような場合には、送
信すべき信号のビットパターン変化に応じてイコライズ
回路１３の活性・非活性をドライブコントローラ１５で
制御するとよい。
すべき信号のビットパターン変化がほんのわずかである
場合には、上記イコライズ動作がかえってバス配線での
消費電力を増大させてしまう。そのような場合には、送
信すべき信号のビットパターン変化に応じてイコライズ
回路１３の活性・非活性をドライブコントローラ１５で
制御するとよい。
【００３９】例えばシステムＬＳＩ中の１つの機能モジ
ュールとしてメモリＩＰを作成し、これに上記イコライ
ズ回路１３を内蔵させる場合には、その用途でのデータ
パターン依存性を利用できる。すなわち、隣接ビットが
互いに逆の値に同時に変化する組み合わせの数が少ない
場合には、イコライズ回路１３を非活性にしておく。ま
た、隣接ビットが互いに逆の値に同時に変化する組み合
わせの数が少ないと限らない場合には、イコライズ回路
１３を活性にしておけばよい。
ュールとしてメモリＩＰを作成し、これに上記イコライ
ズ回路１３を内蔵させる場合には、その用途でのデータ
パターン依存性を利用できる。すなわち、隣接ビットが
互いに逆の値に同時に変化する組み合わせの数が少ない
場合には、イコライズ回路１３を非活性にしておく。ま
た、隣接ビットが互いに逆の値に同時に変化する組み合
わせの数が少ないと限らない場合には、イコライズ回路
１３を活性にしておけばよい。
【００４０】バス配線Ｂ［７］〜Ｂ［０］へ送信すべき
信号ビットに制御ビットを追加しておき、この制御ビッ
トの値に応じてイコライズ回路１３の活性・非活性をド
ライブコントローラ１５でリアルタイム制御するように
してもよい。
信号ビットに制御ビットを追加しておき、この制御ビッ
トの値に応じてイコライズ回路１３の活性・非活性をド
ライブコントローラ１５でリアルタイム制御するように
してもよい。
【００４１】バス配線の一部のみの電位をイコライズす
るように構成してもよい。例えばバス配線のうち下位に
位置する数ビットの値のみが頻繁に変化する場合には、
これらのビットに係る配線のみをイコライズするのであ
る。
るように構成してもよい。例えばバス配線のうち下位に
位置する数ビットの値のみが頻繁に変化する場合には、
これらのビットに係る配線のみをイコライズするのであ
る。
【００４２】次に、図１中のイコライズ回路１３の変形
例について説明する。図９は第１の変形例を、図１０は
第２の変形例をそれぞれ示している。
例について説明する。図９は第１の変形例を、図１０は
第２の変形例をそれぞれ示している。
【００４３】図９のイコライズ回路１３ａでは、バス配
線Ｂ［７］〜Ｂ［０］の隣接バス配線間に介在した７個
のスイッチが、それぞれエンハンスメント型のＮＭＯＳ
トランジスタ１４ａで構成されている。これらＮＭＯＳ
トランジスタ１４ａの各々のゲートに供給されるイコラ
イズ信号ＥＱ１のハイレベル電圧は、レベルシフタ４１
により、ＥＱ信号の電圧レベル（ＶＤＤ）から昇圧電源
ＶＰＰの電圧レベルまで上げられるようになっている。
これにより、低電圧ＶＤＤの場合でもイコライズ期間に
おける各ＮＭＯＳトランジスタ１４ａのターンオンが保
証される。
線Ｂ［７］〜Ｂ［０］の隣接バス配線間に介在した７個
のスイッチが、それぞれエンハンスメント型のＮＭＯＳ
トランジスタ１４ａで構成されている。これらＮＭＯＳ
トランジスタ１４ａの各々のゲートに供給されるイコラ
イズ信号ＥＱ１のハイレベル電圧は、レベルシフタ４１
により、ＥＱ信号の電圧レベル（ＶＤＤ）から昇圧電源
ＶＰＰの電圧レベルまで上げられるようになっている。
これにより、低電圧ＶＤＤの場合でもイコライズ期間に
おける各ＮＭＯＳトランジスタ１４ａのターンオンが保
証される。
【００４４】図１０のイコライズ回路１３ｂでは、バス
配線Ｂ［７］〜Ｂ［０］の隣接バス配線間に介在した７
個のスイッチが、それぞれディプレッション型のＮＭＯ
Ｓトランジスタ１４ｂで構成されている。これらＮＭＯ
Ｓトランジスタ１４ｂの各々のゲートに供給されるイコ
ライズ信号ＥＱ２のローレベル電圧は、レベルシフタ４
２により、ＥＱ信号の電圧レベル（ＧＮＤ）から負電源
ＶＢＢの電圧レベルまで下げられるようになっている。
これにより、バスドライブ期間における各ＮＭＯＳトラ
ンジスタ１４ｂのカットオフが保証される。なお、図４
に示したように通常はバス配線Ｂ［７］〜Ｂ［０］をイ
コライズしておき、信号伝送時のみイコライズを解除す
るような動作タイミングを採用する場合には、イコライ
ズ回路１３ｂにおけるリーク電流があまり問題にならな
い。したがって、この場合には図１０中のレベルシフタ
４２を省略できる。
配線Ｂ［７］〜Ｂ［０］の隣接バス配線間に介在した７
個のスイッチが、それぞれディプレッション型のＮＭＯ
Ｓトランジスタ１４ｂで構成されている。これらＮＭＯ
Ｓトランジスタ１４ｂの各々のゲートに供給されるイコ
ライズ信号ＥＱ２のローレベル電圧は、レベルシフタ４
２により、ＥＱ信号の電圧レベル（ＧＮＤ）から負電源
ＶＢＢの電圧レベルまで下げられるようになっている。
これにより、バスドライブ期間における各ＮＭＯＳトラ
ンジスタ１４ｂのカットオフが保証される。なお、図４
に示したように通常はバス配線Ｂ［７］〜Ｂ［０］をイ
コライズしておき、信号伝送時のみイコライズを解除す
るような動作タイミングを採用する場合には、イコライ
ズ回路１３ｂにおけるリーク電流があまり問題にならな
い。したがって、この場合には図１０中のレベルシフタ
４２を省略できる。
【００４５】図１１は、図９のイコライズ回路１３ａに
適用可能なレベルシフタの一例を示している。図１１の
レベルシフタ５０では、ＶＤＤ電源系バッファ５１の出
力にＮチャンネル型トランスファゲート５２が接続さ
れ、その先にブート用パルス発生回路５３とキャパシタ
５４とが接続されていて、ＮＭＯＳトランジスタ１４ａ
の各々のゲートに供給すべきイコライズ信号ＥＱ３を生
成するようになっている。ＥＱ３のノードをハイレベル
に上げ、このノードを十分に充電した後にブートパルス
を発生することで、昇圧電源ＶＰＰを用いることなくＥ
Ｑ３をＶＤＤより高電位にすることができるのである。
これにより、特にスタンバイ時の低消費電力を実現しや
すくなる。
適用可能なレベルシフタの一例を示している。図１１の
レベルシフタ５０では、ＶＤＤ電源系バッファ５１の出
力にＮチャンネル型トランスファゲート５２が接続さ
れ、その先にブート用パルス発生回路５３とキャパシタ
５４とが接続されていて、ＮＭＯＳトランジスタ１４ａ
の各々のゲートに供給すべきイコライズ信号ＥＱ３を生
成するようになっている。ＥＱ３のノードをハイレベル
に上げ、このノードを十分に充電した後にブートパルス
を発生することで、昇圧電源ＶＰＰを用いることなくＥ
Ｑ３をＶＤＤより高電位にすることができるのである。
これにより、特にスタンバイ時の低消費電力を実現しや
すくなる。
【００４６】図１２は、図１０のイコライズ回路１３ｂ
に適用可能なレベルシフタの一例を示している。図１２
のレベルシフタ６０では、ＶＤＤ電源系バッファ６１の
出力にＰチャンネル型トランスファゲート６２が接続さ
れ、その先にブート用パルス発生回路６３とキャパシタ
６４とが接続されていて、ＮＭＯＳトランジスタ１４ｂ
の各々のゲートに供給すべきイコライズ信号ＥＱ４を生
成するようになっている。これにより、負電源ＶＢＢを
用いることなくＥＱ４をＧＮＤより低電位にすることが
できるので、特にスタンバイ時の低消費電力を実現しや
すくなる。
に適用可能なレベルシフタの一例を示している。図１２
のレベルシフタ６０では、ＶＤＤ電源系バッファ６１の
出力にＰチャンネル型トランスファゲート６２が接続さ
れ、その先にブート用パルス発生回路６３とキャパシタ
６４とが接続されていて、ＮＭＯＳトランジスタ１４ｂ
の各々のゲートに供給すべきイコライズ信号ＥＱ４を生
成するようになっている。これにより、負電源ＶＢＢを
用いることなくＥＱ４をＧＮＤより低電位にすることが
できるので、特にスタンバイ時の低消費電力を実現しや
すくなる。
【００４７】なお、図９ではエンハンスメント型のＮＭ
ＯＳトランジスタ１４ａで構成されたイコライズ回路１
３ａを、図１０ではディプレッション型のＮＭＯＳトラ
ンジスタ１４ｂで構成されたイコライズ回路１３ｂをそ
れぞれ説明したが、イコライズ信号の極性を変更すれ
ば、これらのＮＭＯＳトランジスタ１４ａ，１４ｂをＰ
ＭＯＳトランジスタに置き換えることが可能である。
ＯＳトランジスタ１４ａで構成されたイコライズ回路１
３ａを、図１０ではディプレッション型のＮＭＯＳトラ
ンジスタ１４ｂで構成されたイコライズ回路１３ｂをそ
れぞれ説明したが、イコライズ信号の極性を変更すれ
ば、これらのＮＭＯＳトランジスタ１４ａ，１４ｂをＰ
ＭＯＳトランジスタに置き換えることが可能である。
【００４８】図１３は、本発明に係る信号伝送システム
の他の構成例を示している。図１３の信号伝送システム
は、送信側のドライバ回路１０ａと、受信側のレシーバ
回路２０ａと、両者間に介在した８本の配線Ｂ［７］〜
Ｂ［０］からなるバス３０とを備えたものである。
の他の構成例を示している。図１３の信号伝送システム
は、送信側のドライバ回路１０ａと、受信側のレシーバ
回路２０ａと、両者間に介在した８本の配線Ｂ［７］〜
Ｂ［０］からなるバス３０とを備えたものである。
【００４９】ドライバ回路１０ａは、バスドライバ１１
と、リセット回路１７と、ドライブコントローラ１５ａ
とを備えている。バスドライバ１１は、ドライブコント
ローラ１５ａから供給された出力イネーブル（ＯＥ）信
号を受け取り、送信すべきデータＢｔ［７］〜Ｂｔ
［０］に応じてバス配線Ｂ［７］〜Ｂ［０］を駆動でき
るように８個のトライステートバッファ１２で構成され
ている。リセット回路１７は、ドライバ回路１０ａから
レシーバ回路２０ａへのバス３０を介した信号伝送の前
に、バス配線Ｂ［７］〜Ｂ［０］の全電位をローレベル
（ＧＮＤレベル）にリセットするための回路であって、
各々ＮＭＯＳトランジスタ１８で構成された７個のスイ
ッチを備えている。これらのＮＭＯＳトランジスタ１８
の各々は、ドレインがバス配線Ｂ［７］〜Ｂ［０］の対
応配線に接続され、ソース電位がＧＮＤレベルに固定さ
れ、かつドライブコントローラ１５ａから供給されたリ
セット（ＲＳＴ）信号をゲートに受ける。ドライブコン
トローラ１５ａは、送信イネーブル（ＴＥ）信号の入力
を受けて、前記ＯＥ信号及びＲＳＴ信号を生成する。
と、リセット回路１７と、ドライブコントローラ１５ａ
とを備えている。バスドライバ１１は、ドライブコント
ローラ１５ａから供給された出力イネーブル（ＯＥ）信
号を受け取り、送信すべきデータＢｔ［７］〜Ｂｔ
［０］に応じてバス配線Ｂ［７］〜Ｂ［０］を駆動でき
るように８個のトライステートバッファ１２で構成され
ている。リセット回路１７は、ドライバ回路１０ａから
レシーバ回路２０ａへのバス３０を介した信号伝送の前
に、バス配線Ｂ［７］〜Ｂ［０］の全電位をローレベル
（ＧＮＤレベル）にリセットするための回路であって、
各々ＮＭＯＳトランジスタ１８で構成された７個のスイ
ッチを備えている。これらのＮＭＯＳトランジスタ１８
の各々は、ドレインがバス配線Ｂ［７］〜Ｂ［０］の対
応配線に接続され、ソース電位がＧＮＤレベルに固定さ
れ、かつドライブコントローラ１５ａから供給されたリ
セット（ＲＳＴ）信号をゲートに受ける。ドライブコン
トローラ１５ａは、送信イネーブル（ＴＥ）信号の入力
を受けて、前記ＯＥ信号及びＲＳＴ信号を生成する。
【００５０】レシーバ回路２０ａは、バス配線Ｂ［７］
〜Ｂ［０］上の信号から受信データＢｒ［７］〜Ｂｒ
［０］を得るように、８個の入力バッファ２３で構成さ
れたバスレシーバ２１ａを備えている。
〜Ｂ［０］上の信号から受信データＢｒ［７］〜Ｂｒ
［０］を得るように、８個の入力バッファ２３で構成さ
れたバスレシーバ２１ａを備えている。
【００５１】図１４は、図１３の信号伝送システムの動
作タイミングを表している。図１４によれば、バス配線
Ｂ［７］〜Ｂ［０］の上のデータをＤＡＴＡ０からＤＡ
ＴＡ１に変更するに際して、まずＯＥ信号を立ち下げる
ことで送信側のトライステートバッファ１２の出力をハ
イインピーダンス状態にしたうえ、ＲＳＴ信号を立ち上
げることでリセット回路１７を動作させる。こうしてバ
ス配線Ｂ［７］〜Ｂ［０］をＧＮＤレベルにリセットし
た後、ＲＳＴ信号を立ち下げ、ＯＥ信号を立ち上げる。
これにより、ＤＡＴＡ１に基づくバスドライブ及びデー
タ受信が可能となる。
作タイミングを表している。図１４によれば、バス配線
Ｂ［７］〜Ｂ［０］の上のデータをＤＡＴＡ０からＤＡ
ＴＡ１に変更するに際して、まずＯＥ信号を立ち下げる
ことで送信側のトライステートバッファ１２の出力をハ
イインピーダンス状態にしたうえ、ＲＳＴ信号を立ち上
げることでリセット回路１７を動作させる。こうしてバ
ス配線Ｂ［７］〜Ｂ［０］をＧＮＤレベルにリセットし
た後、ＲＳＴ信号を立ち下げ、ＯＥ信号を立ち上げる。
これにより、ＤＡＴＡ１に基づくバスドライブ及びデー
タ受信が可能となる。
【００５２】図１３の構成によれば、リセット期間にお
いて、バス配線Ｂ［７］〜Ｂ［０］の全ビットがＧＮＤ
レベルにリセットされることにより、これらバス配線に
付く横方向容量Ｃｈ及び縦方向容量Ｃｖの各々の蓄積電
荷が全て放電される。したがって、隣接バス配線間以外
の容量Ｃｈ及びＣｖについては蓄積電荷のリサイクリン
グがなくなる結果、電源からの充電電荷量が図１の場合
より増加するが、隣接バス配線間の容量Ｃｈに対する電
源からの充電電荷量は図１の場合と同様に低減される。
総合すれば、図１３の実施形態によっても、従来に比べ
てバス配線での消費電力を低減することができる。
いて、バス配線Ｂ［７］〜Ｂ［０］の全ビットがＧＮＤ
レベルにリセットされることにより、これらバス配線に
付く横方向容量Ｃｈ及び縦方向容量Ｃｖの各々の蓄積電
荷が全て放電される。したがって、隣接バス配線間以外
の容量Ｃｈ及びＣｖについては蓄積電荷のリサイクリン
グがなくなる結果、電源からの充電電荷量が図１の場合
より増加するが、隣接バス配線間の容量Ｃｈに対する電
源からの充電電荷量は図１の場合と同様に低減される。
総合すれば、図１３の実施形態によっても、従来に比べ
てバス配線での消費電力を低減することができる。
【００５３】さて、図１３の構成では、図９のイコライ
ズ回路１３ａの例とは違って、昇圧されたゲート電圧の
供給を受けないＮＭＯＳトランジスタ１８をリセット回
路１７に採用している。これは、図１３中の各ＮＭＯＳ
トランジスタ１８のソース電位がＧＮＤレベルに固定さ
れているために可能になったものである。また、図１３
の構成では、リセット期間を含む全ての期間においてバ
ス配線Ｂ［７］〜Ｂ［０］の電位がＶＤＤ／２のような
中間電位にならないので、受信側の入力バッファ２３に
ＣＭＯＳインバータ構成を採用しても、これをリセット
期間に非活性にする必要がない。
ズ回路１３ａの例とは違って、昇圧されたゲート電圧の
供給を受けないＮＭＯＳトランジスタ１８をリセット回
路１７に採用している。これは、図１３中の各ＮＭＯＳ
トランジスタ１８のソース電位がＧＮＤレベルに固定さ
れているために可能になったものである。また、図１３
の構成では、リセット期間を含む全ての期間においてバ
ス配線Ｂ［７］〜Ｂ［０］の電位がＶＤＤ／２のような
中間電位にならないので、受信側の入力バッファ２３に
ＣＭＯＳインバータ構成を採用しても、これをリセット
期間に非活性にする必要がない。
【００５４】なお、バス配線Ｂ［７］〜Ｂ［０］へ送信
すべき信号のビットパターン変化がほんのわずかである
場合には、上記リセット動作がかえってバス配線での消
費電力を増大させてしまう。そのような場合には、送信
すべき信号のビットパターン変化に応じてリセット回路
１７の活性・非活性をドライブコントローラ１５ａで制
御するとよい。
すべき信号のビットパターン変化がほんのわずかである
場合には、上記リセット動作がかえってバス配線での消
費電力を増大させてしまう。そのような場合には、送信
すべき信号のビットパターン変化に応じてリセット回路
１７の活性・非活性をドライブコントローラ１５ａで制
御するとよい。
【００５５】例えばシステムＬＳＩ中の１つの機能モジ
ュールとしてメモリＩＰを作成し、これに上記リセット
回路１７を内蔵させる場合には、その用途でのデータパ
ターン依存性を利用できる。すなわち、隣接ビットが互
いに逆の値に同時に変化する組み合わせの数が少ない場
合には、リセット回路１７を非活性にしておく。また、
隣接ビットが互いに逆の値に同時に変化する組み合わせ
の数が少ないと限らない場合には、リセット回路１７を
活性にしておけばよい。
ュールとしてメモリＩＰを作成し、これに上記リセット
回路１７を内蔵させる場合には、その用途でのデータパ
ターン依存性を利用できる。すなわち、隣接ビットが互
いに逆の値に同時に変化する組み合わせの数が少ない場
合には、リセット回路１７を非活性にしておく。また、
隣接ビットが互いに逆の値に同時に変化する組み合わせ
の数が少ないと限らない場合には、リセット回路１７を
活性にしておけばよい。
【００５６】バス配線Ｂ［７］〜Ｂ［０］へ送信すべき
信号ビットに制御ビットを追加しておき、この制御ビッ
トの値に応じてリセット回路１７の活性・非活性をドラ
イブコントローラ１５ａでリアルタイム制御するように
してもよい。
信号ビットに制御ビットを追加しておき、この制御ビッ
トの値に応じてリセット回路１７の活性・非活性をドラ
イブコントローラ１５ａでリアルタイム制御するように
してもよい。
【００５７】バス配線の一部のみの電位をローレベルに
リセットするように構成してもよい。例えばバス配線の
うち下位に位置する数ビットの値のみが頻繁に変化する
場合には、これらのビットに係る配線のみをリセットす
るのである。
リセットするように構成してもよい。例えばバス配線の
うち下位に位置する数ビットの値のみが頻繁に変化する
場合には、これらのビットに係る配線のみをリセットす
るのである。
【００５８】図１５は、本発明に係る信号伝送システム
の更に他の構成例を示している。図１５の例によれば、
送信側のドライバ回路と、受信側のレシーバ回路と、両
者間に介在した８本のバス配線Ｂ［７］〜Ｂ［０］とを
備えた信号伝送システムにおいて、隣接ビットが互いに
逆の値に同時に変化する組み合わせの数が少なくなるよ
うに、バス配線Ｂ［７］〜Ｂ［０］の並びが決定され
る。具体的には、まず、送信すべき信号のビット配列Ｄ
［７］〜Ｄ［０］が、上位配列Ｄ［７］〜Ｄ［４］と下
位配列Ｄ［３］〜Ｄ［０］とに二分される。図１５のバ
ス配線Ｂ［７］〜Ｂ［０］の並びは、上位配列Ｄ［７］
〜Ｄ［４］に係る配線と下位配列Ｄ［３］〜Ｄ［０］に
係る配線とが１本ずつ交互に並べられたものである。つ
まり、Ｂ［７］＝Ｄ［７］、Ｂ［６］＝Ｄ［３］、Ｂ
［５］＝Ｄ［６］、Ｂ［４］＝Ｄ［２］、Ｂ［３］＝Ｄ
［５］、Ｂ［２］＝Ｄ［１］、Ｂ［１］＝Ｄ［４］、Ｂ
［０］＝Ｄ［０］である。
の更に他の構成例を示している。図１５の例によれば、
送信側のドライバ回路と、受信側のレシーバ回路と、両
者間に介在した８本のバス配線Ｂ［７］〜Ｂ［０］とを
備えた信号伝送システムにおいて、隣接ビットが互いに
逆の値に同時に変化する組み合わせの数が少なくなるよ
うに、バス配線Ｂ［７］〜Ｂ［０］の並びが決定され
る。具体的には、まず、送信すべき信号のビット配列Ｄ
［７］〜Ｄ［０］が、上位配列Ｄ［７］〜Ｄ［４］と下
位配列Ｄ［３］〜Ｄ［０］とに二分される。図１５のバ
ス配線Ｂ［７］〜Ｂ［０］の並びは、上位配列Ｄ［７］
〜Ｄ［４］に係る配線と下位配列Ｄ［３］〜Ｄ［０］に
係る配線とが１本ずつ交互に並べられたものである。つ
まり、Ｂ［７］＝Ｄ［７］、Ｂ［６］＝Ｄ［３］、Ｂ
［５］＝Ｄ［６］、Ｂ［４］＝Ｄ［２］、Ｂ［３］＝Ｄ
［５］、Ｂ［２］＝Ｄ［１］、Ｂ［１］＝Ｄ［４］、Ｂ
［０］＝Ｄ［０］である。
【００５９】例えば、画像・音楽等のデータのうち下位
４ビットＤ［３］〜Ｄ［０］が頻繁に変化するのに対し
て、上位４ビットＤ［７］〜Ｄ［４］があまり変化しな
い場合には、図１５のようなバス配線Ｂ［７］〜Ｂ
［０］の並びを採用することにより、バス配線の並べ替
えをしない場合に比べて隣接バス配線が逆相に動く確率
が低くなる。その結果、バス配線での消費電力が低減さ
れる。
４ビットＤ［３］〜Ｄ［０］が頻繁に変化するのに対し
て、上位４ビットＤ［７］〜Ｄ［４］があまり変化しな
い場合には、図１５のようなバス配線Ｂ［７］〜Ｂ
［０］の並びを採用することにより、バス配線の並べ替
えをしない場合に比べて隣接バス配線が逆相に動く確率
が低くなる。その結果、バス配線での消費電力が低減さ
れる。
【００６０】なお、以上の説明ではバス配線の本数を８
としたが、本発明は、３本以上の任意の本数の配線から
なるバスを介した信号伝送システムに広く適用可能なも
のである。
としたが、本発明は、３本以上の任意の本数の配線から
なるバスを介した信号伝送システムに広く適用可能なも
のである。
【００６１】
【発明の効果】以上説明してきたとおり、本発明に係る
第１の信号伝送システムでは、送信側のドライバ回路
と、受信側のレシーバ回路と、両者間に介在した３本以
上のバス配線と、当該バス配線を介した信号伝送の前に
当該バス配線が電源から切り離された状態で当該バス配
線の電位をイコライズするためのイコライズ回路とを備
えた構成を採用したので、隣接バス配線間の浮遊容量に
蓄積された電荷を送信のつど電力消費なしに消滅させる
ことができ、かつ蓄積電荷のリサイクリングを達成でき
る結果、当該バス配線での消費電力が大幅に低減され
る。
第１の信号伝送システムでは、送信側のドライバ回路
と、受信側のレシーバ回路と、両者間に介在した３本以
上のバス配線と、当該バス配線を介した信号伝送の前に
当該バス配線が電源から切り離された状態で当該バス配
線の電位をイコライズするためのイコライズ回路とを備
えた構成を採用したので、隣接バス配線間の浮遊容量に
蓄積された電荷を送信のつど電力消費なしに消滅させる
ことができ、かつ蓄積電荷のリサイクリングを達成でき
る結果、当該バス配線での消費電力が大幅に低減され
る。
【００６２】また、本発明に係る第２の信号伝送システ
ムでは、送信側のドライバ回路と、受信側のレシーバ回
路と、両者間に介在した３本以上のバス配線と、当該バ
ス配線を介した信号伝送の前に当該バス配線の電位をロ
ーレベルにリセットするためのリセット回路とを備えた
構成を採用したので、隣接バス配線間の浮遊容量に蓄積
された電荷を送信のつど電力消費なしに消滅させること
ができる結果、当該バス配線での消費電力が低減され
る。
ムでは、送信側のドライバ回路と、受信側のレシーバ回
路と、両者間に介在した３本以上のバス配線と、当該バ
ス配線を介した信号伝送の前に当該バス配線の電位をロ
ーレベルにリセットするためのリセット回路とを備えた
構成を採用したので、隣接バス配線間の浮遊容量に蓄積
された電荷を送信のつど電力消費なしに消滅させること
ができる結果、当該バス配線での消費電力が低減され
る。
【００６３】更に、本発明に係る第３の信号伝送システ
ムでは、送信側のドライバ回路と、受信側のレシーバ回
路と、両者間に介在した３本以上のバス配線とを備え、
隣接ビットが互いに逆の値に同時に変化する組み合わせ
の数が少なくなるように当該バス配線の並びを決定した
ので、当該バス配線での消費電力が低減される。
ムでは、送信側のドライバ回路と、受信側のレシーバ回
路と、両者間に介在した３本以上のバス配線とを備え、
隣接ビットが互いに逆の値に同時に変化する組み合わせ
の数が少なくなるように当該バス配線の並びを決定した
ので、当該バス配線での消費電力が低減される。
【図１】本発明に係る信号伝送システムの構成例を示す
回路図である。
回路図である。
【図２】図１中のイコライズ回路とバス配線に付く浮遊
容量とを示す概念図である。
容量とを示す概念図である。
【図３】図１の信号伝送システムの動作タイミング図で
ある。
ある。
【図４】図１の信号伝送システムの他の動作タイミング
図である。
図である。
【図５】データパターン‘ＡＡ’のバスドライブ期間に
おける図２中の浮遊容量の電荷蓄積状態を示す概念図で
ある。
おける図２中の浮遊容量の電荷蓄積状態を示す概念図で
ある。
【図６】図５のバスドライブ期間に続くイコライズ期間
における図２中の浮遊容量の電荷蓄積状態を示す概念図
である。
における図２中の浮遊容量の電荷蓄積状態を示す概念図
である。
【図７】データパターン‘５５’のバスドライブ期間に
おける図２中の浮遊容量の電荷蓄積状態を示す概念図で
ある。
おける図２中の浮遊容量の電荷蓄積状態を示す概念図で
ある。
【図８】図７のバスドライブ期間に続くイコライズ期間
における図２中の浮遊容量の電荷蓄積状態を示す概念図
である。
における図２中の浮遊容量の電荷蓄積状態を示す概念図
である。
【図９】図１中のイコライズ回路の第１の変形例を示す
回路図である。
回路図である。
【図１０】図１中のイコライズ回路の第２の変形例を示
す回路図である。
す回路図である。
【図１１】図９のイコライズ回路に適用可能なレベルシ
フタの一例を示す回路図である。
フタの一例を示す回路図である。
【図１２】図１０のイコライズ回路に適用可能なレベル
シフタの一例を示す回路図である。
シフタの一例を示す回路図である。
【図１３】本発明に係る信号伝送システムの他の構成例
を示す回路図である。
を示す回路図である。
【図１４】図１３の信号伝送システムの動作タイミング
図である。
図である。
【図１５】本発明に係る信号伝送システムの更に他の構
成例を示す概念図である。
成例を示す概念図である。
【図１６】従来の信号伝送システム中のバス配線に付く
浮遊容量を示す概念図である。
浮遊容量を示す概念図である。
【図１７】データパターン‘ＡＡ’の場合の図１６中の
浮遊容量の電荷蓄積状態を示す概念図である。
浮遊容量の電荷蓄積状態を示す概念図である。
【図１８】データパターン‘５５’の場合の図１６中の
浮遊容量の電荷蓄積状態を示す概念図である。
浮遊容量の電荷蓄積状態を示す概念図である。
１０，１０ａ ドライバ回路 １１ バスドライバ １２ トライステートバッファ １３，１３ａ，１３ｂ イコライズ回路 １４ ＣＭＯＳスイッチ １４ａ エンハンスメント型ＮＭＯＳトランジスタ １４ｂ ディプレッション型ＮＭＯＳトランジスタ １５，１５ａ ドライブコントローラ １６ インバータ １７ リセット回路 １８ ＮＭＯＳトランジスタ ２０，２０ａ レシーバ回路 ２１，２１ａ バスレシーバ ２２，２３ 入力バッファ ３０ バス ３１ 制御線 ４１，４２ レベルシフタ ５０，６０ レベルシフタ Ｂ［７］〜Ｂ［０］ バス配線 Ｃｈ，Ｃｖ バス配線に付く浮遊容量 ＧＮＤ グラウンド Ｑ１ 電源からの隣接バス配線間充電電荷量 Ｑ２ 電源からのその他の充電電荷量 ＶＢＢ 負電源 ＶＤＤ 正電源 ＶＰＰ 昇圧電源
Claims (21)
- 【請求項１】 送信側のドライバ回路と、 受信側のレシーバ回路と、 前記ドライバ回路と前記レシーバ回路との間に介在した
３本以上のバス配線と、 前記ドライバ回路から前記レシーバ回路への前記バス配
線を介した信号伝送の前に、前記バス配線が電源から切
り離された状態で前記バス配線の電位をイコライズする
ためのイコライズ回路とを備えたことを特徴とする信号
伝送システム。 - 【請求項２】 請求項１記載の信号伝送システムにおい
て、 前記イコライズ回路は、前記バス配線の隣接バス配線間
に介在したスイッチを有し、 前記スイッチは、前記バス配線のイコライズ期間ではタ
ーンオンし、かつ前記イコライズ期間以外のバスドライ
ブ期間ではカットオフするように制御されることを特徴
とする信号伝送システム。 - 【請求項３】 請求項２記載の信号伝送システムにおい
て、 前記スイッチは、ＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタとで構成されたＣＭＯＳスイッチであることを
特徴とする信号伝送システム。 - 【請求項４】 請求項２記載の信号伝送システムにおい
て、 前記スイッチは、エンハンスメント型のＭＯＳトランジ
スタで構成されたスイッチであり、 前記イコライズ期間では、前記ＭＯＳトランジスタのタ
ーンオンを保証し得る昇圧された電圧が前記ＭＯＳトラ
ンジスタのゲートに供給されるように構成されたことを
特徴とする信号伝送システム。 - 【請求項５】 請求項２記載の信号伝送システムにおい
て、 前記スイッチは、ディプレッション型のＭＯＳトランジ
スタで構成されたスイッチであり、 前記バスドライブ期間では、前記ＭＯＳトランジスタの
カットオフを保証し得る電圧が前記ＭＯＳトランジスタ
のゲートに供給されるように構成されたことを特徴とす
る信号伝送システム。 - 【請求項６】 請求項１記載の信号伝送システムにおい
て、 通常は前記バス配線がイコライズされ、信号伝送時のみ
前記イコライズが解除されるように構成されたことを特
徴とする信号伝送システム。 - 【請求項７】 請求項１記載の信号伝送システムにおい
て、 前記ドライバ回路から前記レシーバ回路へ前記バス配線
のイコライズ期間を示す信号を伝達するための制御線を
更に備えたことを特徴とする信号伝送システム。 - 【請求項８】 請求項１記載の信号伝送システムにおい
て、 前記レシーバ回路は、前記バス配線のイコライズ期間に
おいて非活性に制御される入力バッファを有することを
特徴とする信号伝送システム。 - 【請求項９】 請求項１記載の信号伝送システムにおい
て、 前記バス配線へ送信すべき信号のビットパターン変化に
応じて前記イコライズ回路の活性・非活性を制御するた
めの手段を更に備えたことを特徴とする信号伝送システ
ム。 - 【請求項１０】 請求項９記載の信号伝送システムにお
いて、 隣接ビットが互いに逆の値に同時に変化する組み合わせ
の数が少ない場合には、前記イコライズ回路が非活性に
されることを特徴とする信号伝送システム。 - 【請求項１１】 請求項９記載の信号伝送システムにお
いて、 隣接ビットが互いに逆の値に同時に変化する組み合わせ
の数が少ないと限らない場合には、前記イコライズ回路
が活性にされることを特徴とする信号伝送システム。 - 【請求項１２】 請求項１記載の信号伝送システムにお
いて、 前記バス配線へ送信すべき信号ビットに制御ビットが追
加され、 前記制御ビットの値に応じて前記イコライズ回路の活性
・非活性がリアルタイム制御されることを特徴とする信
号伝送システム。 - 【請求項１３】 請求項１記載の信号伝送システムにお
いて、 前記イコライズ回路は、前記バス配線の一部のみの電位
をイコライズするように構成されたことを特徴とする信
号伝送システム。 - 【請求項１４】 送信側のドライバ回路と、 受信側のレシーバ回路と、 前記ドライバ回路と前記レシーバ回路との間に介在した
３本以上のバス配線と、 前記ドライバ回路から前記レシーバ回路への前記バス配
線を介した信号伝送の前に、前記バス配線の電位をロー
レベルにリセットするためのリセット回路とを備えたこ
とを特徴とする信号伝送システム。 - 【請求項１５】 請求項１４記載の信号伝送システムに
おいて、 前記バス配線へ送信すべき信号のビットパターン変化に
応じて前記リセット回路の活性・非活性を制御するため
の手段を更に備えたことを特徴とする信号伝送システ
ム。 - 【請求項１６】 請求項１５記載の信号伝送システムに
おいて、 隣接ビットが互いに逆の値に同時に変化する組み合わせ
の数が少ない場合には、前記リセット回路が非活性にさ
れることを特徴とする信号伝送システム。 - 【請求項１７】 請求項１５記載の信号伝送システムに
おいて、 隣接ビットが互いに逆の値に同時に変化する組み合わせ
の数が少ないと限らない場合には、前記リセット回路が
活性にされることを特徴とする信号伝送システム。 - 【請求項１８】 請求項１４記載の信号伝送システムに
おいて、 前記バス配線へ送信すべき信号ビットに制御ビットが追
加され、 前記制御ビットの値に応じて前記リセット回路の活性・
非活性がリアルタイム制御されることを特徴とする信号
伝送システム。 - 【請求項１９】 請求項１４記載の信号伝送システムに
おいて、 前記リセット回路は、前記バス配線の一部のみの電位を
リセットするように構成されたことを特徴とする信号伝
送システム。 - 【請求項２０】 送信側のドライバ回路と、 受信側のレシーバ回路と、 前記ドライバ回路と前記レシーバ回路との間に介在した
３本以上のバス配線とを備えた信号伝送システムであっ
て、 隣接ビットが互いに逆の値に同時に変化する組み合わせ
の数が少なくなるように前記バス配線の並びが決定され
たことを特徴とする信号伝送システム。 - 【請求項２１】 請求項２０記載の信号伝送システムに
おいて、 前記バス配線へ送信すべき信号のビット配列が上位配列
及び下位配列に二分され、 前記バス配線の並びは、前記上位配列に係る配線と前記
下位配列に係る配線とが１本ずつ交互に並べられたもの
であることを特徴とする信号伝送システム。
Priority Applications (2)
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|---|---|---|---|
| JP2000235465A JP2002049447A (ja) | 2000-08-03 | 2000-08-03 | 信号伝送システム |
| US09/918,797 US6600336B2 (en) | 2000-08-03 | 2001-08-01 | Signal transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000235465A JP2002049447A (ja) | 2000-08-03 | 2000-08-03 | 信号伝送システム |
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|---|---|
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ID=18727667
Family Applications (1)
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|---|---|---|---|
| JP2000235465A Pending JP2002049447A (ja) | 2000-08-03 | 2000-08-03 | 信号伝送システム |
Country Status (2)
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|---|---|
| US (1) | US6600336B2 (ja) |
| JP (1) | JP2002049447A (ja) |
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|---|---|---|---|---|
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|---|---|---|---|---|
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