JP2004220652A - 半導体記憶装置 - Google Patents
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Abstract
【課題】アクセストランジスタとドライブトランジスタとのゲート幅が等しいＳＲＡＭメモリセルの場合でも安定に動作する半導体記憶装置を提供する。
【解決手段】ビット線対３１，３２の間にダミービット線３３を設け、ビット線対３１，３２を電源電圧に、ダミービット線３３をグランド電圧にそれぞれ設定した後に、これらをイコライズする。その後の読み出しにおいてワード線３０を活性化する際、ビット線対３１，３２は電源電圧よりも低い中間電位となった状態のため、アクセストランジスタ１１，２１の電流駆動能力が見かけの上で下がり、メモリセル１０のスタティックノイズマージンが大きくなる。
【選択図】 図１
【解決手段】ビット線対３１，３２の間にダミービット線３３を設け、ビット線対３１，３２を電源電圧に、ダミービット線３３をグランド電圧にそれぞれ設定した後に、これらをイコライズする。その後の読み出しにおいてワード線３０を活性化する際、ビット線対３１，３２は電源電圧よりも低い中間電位となった状態のため、アクセストランジスタ１１，２１の電流駆動能力が見かけの上で下がり、メモリセル１０のスタティックノイズマージンが大きくなる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）に関するものである。
【０００２】
【従来の技術】
近年、半導体プロセスの微細化に伴い、トランジスタ特性ばらつきが増加している。このことは、回路の歩留まりに大きな影響を与えるため、トランジスタ特性のばらつきを抑える設計が今後ますます重要になる。
【０００３】
従来、６トランジスタ構成を有するＣＭＯＳ型のＳＲＡＭメモリセルが知られている。これは、１対のＮＭＯＳアクセストランジスタと、１対のＮＭＯＳドライブトランジスタと、１対のＰＭＯＳ負荷トランジスタとの、合計３種類（６個）のトランジスタによって構成されるものである。
【０００４】
ＳＲＡＭメモリセルの製造ばらつきを抑えるために、またメモリセル面積を小さくし、ビット線容量も小さくするために、横型セル構造が考案された。これは、１つのメモリセル領域の上半部にＮウェルを、下半部にＰウェルをそれぞれ有する縦型セル構造とは違って、メモリセル領域の中央に位置するＮウェルに１対のＰＭＯＳ負荷トランジスタを、左側のＰウェルに第１のＮＭＯＳアクセストランジスタ及び第１のＮＭＯＳドライブトランジスタを、右側のＰウェルに第２のＮＭＯＳアクセストランジスタ及び第２のＮＭＯＳドライブトランジスタをそれぞれ配置したものである。ここでは、ビット線の走行方向を縦方向、ワード線の走行方向を横方向とそれぞれ定義している（特許文献１，２参照）。
【０００５】
縦型セル構造によれば、アクセストランジスタのゲートとドライブトランジスタのゲートとが互いに垂直になるようにレイアウトされる。これに対して、横型セル構造によれば、アクセストランジスタのゲートとドライブトランジスタのゲートとが互いに平行にレイアウトされるため、製造ばらつきに強くなる。また、縦型セル構造で発生する無駄なスペースが少なくなるため、メモリセルの面積が小さくなるとともに、ビット線長も短くなり容量が小さくなる。
【０００６】
さて、メモリセルの安定性指標の１つに読み出し時のスタティックノイズマージンがある。これは、ワード線を活性化したときに、メモリセルの保持しているデータが破壊されないかどうかを表す指標であり、スタティックノイズマージンが大きいほど読み出し時のメモリセルは安定である（特許文献３参照）。
【０００７】
従来は、読み出し時のスタティックノイズマージンを大きくするため、メモリセル中のアクセストランジスタよりドライブトランジスタの電流駆動能力を大きくしていた。具体的には、アクセストランジスタとドライブトランジスタとのゲート幅の比を例えば１：１．５程度に設定していた。
【０００８】
【特許文献１】
特開平９−２７０４６８号公報
【特許文献２】
特開平１０−１７８１１０号公報
【特許文献３】
特開２００２−０４２４７６号公報
【０００９】
【発明が解決しようとする課題】
上記のようにＳＲＡＭに横型セル構造を採用し、かつアクセストランジスタのゲート幅をドライブトランジスタのゲート幅よりも小さくした場合、アクセストランジスタの拡散層がゲート部分で凹型形状になる。このようなＳＲＡＭメモリセルを製造する工程において、アクセストランジスタのゲートがトランジスタのチャネル方向にずれた場合、当該アクセストランジスタの実効ゲート幅が大きくなり、その電気特性が大きく変動してしまう。その結果、スタティックノイズマージンが小さくなり、読み出し時に誤動作を起こし、歩留まりを著しく低下させてしまうという問題が発生する。
【００１０】
本発明の目的は、アクセストランジスタとドライブトランジスタとのゲート幅が等しいＳＲＡＭメモリセルの場合でも安定に動作する半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る第１及び第２の半導体記憶装置は、６トランジスタ構成のメモリセルと、このメモリセルに接続されたワード線及びビット線対とを備え、メモリセルの読み出し前におけるビット線対の電圧を電源電圧よりも低い所定の電圧に設定することとしたものである。このようにしてビット線対の電圧を下げることにより、読み出しのためにワード線を活性化する際、ビット線対は電源電圧よりも低い中間電位となった状態のため、メモリセル中に形成されるハイ（Ｈｉｇｈ）側記憶ノードとロー（Ｌｏｗ）側記憶ノードとのうちロー側記憶ノードの電圧が低くなる結果、アクセストランジスタとドライブトランジスタとのゲート幅が等しい場合でも、アクセストランジスタの電流駆動能力が見かけの上で下がり、スタティックノイズマージンが大きくなるので、読み出し時の誤動作を防止できる。
【００１２】
具体的に説明すると、本発明に係る第１の半導体記憶装置は、ビット線対を電源電圧までプリチャージするための手段と、ビット線対とは別のダミービット線と、このダミービット線を電源電圧よりも低い第１の電圧までディスチャージするための手段と、電源電圧にプリチャージされたビット線対と第１の電圧にディスチャージされたダミービット線とをイコライズするための手段とを備えた構成を採用し、以てメモリセルの読み出し前におけるビット線対の電圧を電源電圧よりも低い第２の電圧に設定することとしたものである。
【００１３】
本発明に係る第２の半導体記憶装置は、ビット線対を電源電圧までプリチャージするための手段と、電源電圧にプリチャージされたビット線対を所定の時間だけディスチャージするための手段とを備えた構成を採用し、以てメモリセルの読み出し前におけるビット線対の電圧を電源電圧よりも低い所定の電圧に設定することとしたものである。
【００１４】
また、上記目的を達成するため、本発明に係る第３の半導体記憶装置は、６トランジスタ構成のメモリセルと、このメモリセルに接続されたワード線及びビット線対とを備え、メモリセルの読み出し時におけるワード線の活性化電圧を電源電圧よりも低い所定の電圧に設定することとしたものである。このようにしてワード線の電圧を下げることにより、読み出し時のアクセストランジスタのオン抵抗がドライブトランジスタのオン抵抗よりも大きくなるため、ロー側記憶ノードの電圧が低くなる。したがって、アクセストランジスタとドライブトランジスタとのゲート幅が等しい場合でもスタティックノイズマージンが大きくなり、読み出し時の誤動作を防止できる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体記憶装置であるＣＭＯＳ型のＳＲＡＭについて、図面を参照しながら詳細に説明する。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示している。図１において、メモリセル１０は、１対のＮＭＯＳアクセストランジスタ１１，２１と、１対のＮＭＯＳドライブトランジスタ１２，２２と、１対のＰＭＯＳ負荷トランジスタ１３，２３とで構成された、６トランジスタ構成のメモリセルである。３０はワード線（ＷＬ）、３１，３２はビット線対（ＢＬ，／ＢＬ）、３３はダミービット線（ＤＢＬ）、４０はディスチャージ回路、４１はイコライズ回路、４２はプリチャージ回路であり、メモリセル１０はワード線３０とビット線対３１，３２とに接続する。ディスチャージ回路４０はダミービット線３３に接続し、ディスチャージ制御信号ＤＣを入力とする。イコライズ回路４１はビット線対３１，３２、ダミービット線３３に接続し、イコライズ制御信号ＥＱを入力とする。プリチャージ回路４２はビット線対３１，３２に接続し、プリチャージ制御信号ＰＣを入力とする。
【００１７】
プリチャージ回路４２は、プリチャージ制御信号ＰＣがＬレベル（グランド電圧：０Ｖ）のときにビット線対３１，３２を電源電圧までプリチャージする。ディスチャージ回路４０は、ディスチャージ制御信号ＤＣがＬレベルのときにダミービット線３３をグランド電圧までディスチャージする。イコライズ回路４１は、イコライズ制御信号ＥＱがＨレベル（電源電圧）のときにビット線対３１，３２とダミービット線３３との電圧をイコライズする。
【００１８】
図２〜図４は、図１中のメモリセル１０のレイアウト図であって、図２は下地を、図３は下地から第１金属配線層までを、図４は第１金属配線層より上層をそれぞれ示している。図２には、メモリセル１０の拡散層１０１，１０２と、ポリシリコン層１０３とを示す。図３には、図２の上に形成される第１金属配線層２０１と、第１ヴィア２０２と、グランド２０３と、電源２０４とを示す。図４には、第２金属配線層３０１と、第２ヴィア３０２と、第３金属配線層３０３と、第３ヴィア３０４とを示す。第１ヴィア２０２は拡散層１０１，１０２及びポリシリコン層１０３と第１金属配線層２０１とを、第２ヴィア３０２は第１金属配線層２０１と第２金属配線層３０１とを、第３ヴィア３０４は第２金属配線層３０１と第３金属配線層３０３とをそれぞれ接続するものである。
【００１９】
更に詳細に説明すると、図２において、１０１，１０２は拡散層、１０３はポリシリコン層であり、１１０はＰウェル、１１１はＮウェルである。１０４，１０５はアクセストランジスタ（図１中のＮＭＯＳアクセストランジスタ１１，２１に相当する）、１０６，１０７はドライブトランジスタ（図１中のＮＭＯＳドライブトランジスタ１２，２２に相当する）、１０８，１０９は負荷トランジスタ（図１中のＰＭＯＳ負荷トランジスタ１３，２３に相当する）である。ドライブトランジスタ１０６と負荷トランジスタ１０８とは第１金属配線層２０１によりインバータ接続し、同様にドライブトランジスタ１０７と負荷トランジスタ１０９とは第１金属配線層２０１によりインバータ接続する。アクセストランジスタ１０４のドレインとドライブトランジスタ１０６のドレインとは拡散層で接続し、アクセストランジスタ１０５のドレインとドライブトランジスタ１０７のドレインとは拡散層で接続する。アクセストランジスタ１０４，１０５のゲートは、図３、図４に示すように、第１ヴィア２０２、第１金属配線層２０１、第２金属配線層３０１、第２ヴィア＋第３ヴィア３０４により、ワード線３０である第３金属配線層３０３に接続する。アクセストランジスタ１０４，１０５のソースは、第１ヴィア２０２、第１金属配線層２０１、第２ヴィア３０２によりビット線対３１，３２である第２金属配線層３０１に接続する。アクセストランジスタ１０４とドライブトランジスタ１０６のゲートは互いに平行に配置し、ゲート幅は等しくして、拡散層に凹凸がない形状に配置する。アクセストランジスタ１０５とドライブトランジスタ１０７も同様に、ゲートは互いに平行に配置し、ゲート幅は等しくして、拡散層に凹凸がない形状に配置する。
【００２０】
図４に示すように、第２金属配線層３０１により形成されるダミービット線３３は、ビット線対３１，３２の間に配置してある。そのため、ダミービット線３３がシールドの役割を果たし、ビット線対３１，３２間のクロストークをなくすことができる。また、このダミービット線３３の配線領域は本来配線が存在する領域ではないことから、面積ペナルティは発生しない。
【００２１】
図２〜図４のような構成をとることにより、製造工程においてアクセストランジスタ１０４，１０５のゲートがトランジスタのチャネル方向にずれた場合でも、これらのアクセストランジスタ１０４，１０５の実効ゲート幅が大きくならないので、読み出し時のスタティックノイズマージンが小さくなることはなく、その電気特性の変動を最小限に抑えることができる。したがって、読み出し時の誤動作による歩留まり低下を防止することができる。
【００２２】
図５は、図１の半導体記憶装置の読み出し時におけるプリチャージ制御信号ＰＣ、ディスチャージ制御信号ＤＣ、イコライズ制御信号ＥＱ、ワード線ＷＬ、ビット線対ＢＬ，／ＢＬ、ダミービット線ＤＢＬの各々の電圧波形を示している。Ｖｄｄは電源電圧である。
【００２３】
図５によれば、時刻ｔ１においてプリチャージ制御信号ＰＣ及びディスチャージ制御信号ＤＣをＬレベルにする。つまり、プリチャージ制御信号ＰＣによりビット線対ＢＬ，／ＢＬを電源電圧Ｖｄｄまでプリチャージし、かつディスチャージ制御信号ＤＣによりダミービット線ＤＢＬをグランド電圧（０Ｖ）までディスチャージする（Ｔ１期間）。ビット線対ＢＬ，／ＢＬのプリチャージとダミービット線ＤＢＬのディスチャージとの完了後に、イコライズ制御信号ＥＱによってビット線対ＢＬ，／ＢＬとダミービット線ＤＢＬとのイコライズを行う（Ｔ２期間）。この動作によってビット線対ＢＬ，／ＢＬに存在する電荷がダミービット線ＤＢＬに分配される結果、ビット線対ＢＬ，／ＢＬの電圧が電源電圧Ｖｄｄよりも低い電圧に引き下げられる。この際、ビット線対ＢＬ，／ＢＬ及びダミービット線ＤＢＬはトランジスタの製造ばらつきに影響されないので、電源電圧Ｖｄｄとグランド電圧（０Ｖ）との間の安定した中間電位を得ることができる。この動作の後に、時刻ｔ５でワード線ＷＬが選択されメモリセル１０の読み出しが開始される。
【００２４】
以上説明してきた第１の実施形態によれば、ダミービット線３３を利用してビット線対３１，３２のプリチャージ電圧を下げることにより、読み出しのためにワード線３０を活性化する際、ビット線対３１，３２は電源電圧Ｖｄｄよりも低い中間電位となった状態のため、メモリセル１０中のロー側記憶ノードの電圧が低くなる結果、ＮＭＯＳアクセストランジスタ１１，２１とＮＭＯＳドライブトランジスタ１２，２２とのゲート幅が等しい場合でも、ＮＭＯＳアクセストランジスタ１１，２１の電流駆動能力が見かけの上で下がり、スタティックノイズマージンが大きくなるので、読み出し時の誤動作を防止できる。
【００２５】
しかも、レイアウト面積の増加なしにダミービット線３３を配置することができ、複数電源を用いる必要がない点でもレイアウト面積の増加を抑えることができる。また、ダミービット線３３がシールドの役割を果たすため、ビット線対３１，３２間のカップリング容量を削減でき、メモリセル１０の読み出しの高速化が図れる。
【００２６】
（第２の実施形態）
図６は、本発明の第２の実施形態に係る半導体記憶装置の構成を示している。図６の構成は、ダミービット線調整信号ＤＡがＨレベルのときにダミービット線（ＤＢＬ）３３を電気的に２分割するためのトランジスタ４３として例えばＰＭＯＳトランジスタを備えている点で、第１の実施形態と異なる。その他の点は第１の実施形態と同じである。
【００２７】
図７は、図６の半導体記憶装置の読み出し動作を示している。図７によれば、ダミービット線調整信号ＤＡがＬレベルであってＰＭＯＳトランジスタ４３が活性状態のときは、第１の実施形態と同様である。これに対し、ダミービット線調整信号ＤＡがＨレベルであってＰＭＯＳトランジスタ４３が不活性状態のときは、Ｔ２期間にイコライズを行う際に電荷の移動が少ないためビット線対ＢＬ，／ＢＬの電圧低下を少なくすることができる。
【００２８】
以上説明してきた第２の実施形態によれば、ダミービット線調整信号ＤＡによりダミービット線容量を変化させ、以てイコライズ後のビット線対３１，３２の電圧を可変に制御できる。
【００２９】
なお、ダミービット線調整信号ＤＡ、ＰＭＯＳトランジスタ４３を増やすことにより、ダミービット線３３を３つ以上に電気的に分割することとしてもよい。ダミービット線容量を細かく設定することで、イコライズ後のビット線対３１，３２の電圧の調整単位を小さくすることができる。また、ダミービット線３３の分割数を可変に制御することで、ダミービット線容量を変化させることも可能である。ダミービット線容量を大きくすると、イコライズ後のビット線対３１，３２の電圧をより低く設定できる。
【００３０】
また、スタティックノイズマージンが製造ばらつきにより所望の値より小さくなり読み出しの誤動作を起こすような場合には、スタティックノイズマージンが大きくなるようにダミービット線容量を変化させることで、読み出しの誤動作が起こらないように調整することもできる。ビット線対３１，３２のプリチャージ電圧を大きく変化させることで、製造ばらつきが大きい場合でも対応できる。
【００３１】
（第３の実施形態）
図８は、本発明の第３の実施形態に係る半導体記憶装置の構成を示している。図８の構成は、第１の実施形態中のディスチャージ回路４０を、ダミービット線（ＤＢＬ）３３の電荷を引き抜くためのＰＭＯＳトランジスタ４４で構成したものである。本実施形態のディスチャージ回路４０は、ディスチャージ制御信号ＤＣがＬレベルのときにダミービット線３３をＰＭＯＳトランジスタ４４のしきい値電圧Ｖｔまでディスチャージする。ＳＣは、ＰＭＯＳトランジスタ４４の基板電位を可変に制御するための基板電位制御信号である。その他の点は第１の実施形態と同じである。
【００３２】
図９は、図８の半導体記憶装置の読み出し動作を示している。図８の構成によれば、基板電位制御信号ＳＣによりＰＭＯＳトランジスタ４４のしきい値電圧Ｖｔを変化させることができる。例えばＶｔ＝０であれば、Ｔ１期間においてダミービット線ＤＢＬがグランド電圧（０Ｖ）までディスチャージされる。一方、Ｖｔ＞０であれば、Ｔ１期間におけるダミービット線ＤＢＬのディスチャージ後の電圧が所定の正の電圧となる。したがって、基板電位制御信号ＳＣにより、Ｔ２期間におけるイコライズ後のビット線対ＢＬ，／ＢＬの電圧を可変にかつ連続的に制御することができる。
【００３３】
以上説明してきた第３の実施形態によれば、基板電位制御信号ＳＣによりダミービット線３３のディスチャージ後の電荷量を変化させ、以てイコライズ後のビット線対３１，３２の電圧を可変に制御できる。
【００３４】
また、スタティックノイズマージンが製造ばらつきにより所望の値より小さくなり読み出しの誤動作を起こすような場合には、ビット線対３１，３２のディスチャージ量を多くするように基板電位制御信号ＳＣを入力することで、読み出しの誤動作が起こらないように調整することもできる。
【００３５】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係る半導体記憶装置の構成を示している。図１０において、メモリセル１０は図２〜図４に示された横型セル構造を持つ６トランジスタ構成のメモリセルである。ただし、ダミービット線３３は不要である。３０はワード線（ＷＬ）、３１，３２はビット線対（ＢＬ，／ＢＬ）、４５はワード線ドライバ、５０はプリチャージ回路、６０はビット線ディスチャージ回路、７０はイコライズ回路、８０はビット線ディスチャージ電圧制御回路であり、メモリセル１０はワード線３０とビット線対３１，３２とに接続する。
【００３６】
プリチャージ回路５０は、１対のＰＭＯＳトランジスタ５１，５２のドレインをビット線対３１，３２に接続し、ソースを電源に接続し、ゲートにプリチャージ制御信号ＰＣを入力して構成する。ビット線ディスチャージ回路６０は、１対のＮＭＯＳトランジスタ６１，６２のドレインをビット線対３１，３２に接続し、ソースをグランドに接続し、ゲートにディスチャージ制御信号ＤＣを入力して構成する。イコライズ回路７０は、ＰＭＯＳトランジスタ７２のドレイン及びソースをそれぞれビット線対３１，３２に接続し、ゲートに論理回路７１の出力を入力して構成する。論理回路７１は、プリチャージ制御信号ＰＣとディスチャージ制御信号ＤＣの反転との論理積をＰＭＯＳトランジスタ７２のゲートに与えるものである。したがって、ビット線対３１，３２のプリチャージ時間とディスチャージ時間とにそれぞれ当該ビット線対３１，３２のイコライズが実行される。ビット線ディスチャージ電圧制御回路８０は、ビット線対３１，３２のディスチャージ時間を可変に制御するように、プリチャージ制御信号ＰＣ及びパルス制御信号ＰＬＳ１〜３を入力とし、ディスチャージ制御信号ＤＣを出力とする回路であって、バッファ８１，８２，８３と、インバータ８４，８５，８６と、ＭＯＳスイッチ９１，９２，９３と、ＡＮＤ回路９４とで構成される。このビット線ディスチャージ電圧制御回路８０は、プリチャージ制御信号ＰＣに基づく異なった３つの遅延信号のうちのいずれかをパルス制御信号ＰＬＳ１〜３で選択し、選択した結果とプリチャージ制御信号ＰＣとの論理積をディスチャージ制御信号ＤＣとする構成である。パルス制御信号ＰＬＳ１〜３は１つのみＨレベルを入力し、その他はＬレベルを入力する。
【００３７】
図１１は、図１０の半導体記憶装置の読み出し時におけるパルス制御信号ＰＬＳ１、プリチャージ制御信号ＰＣ、ディスチャージ制御信号ＤＣ、ワード線ＷＬ、ビット線対ＢＬ，／ＢＬの各々の電圧波形を示している。Ｖｄｄは電源電圧である。
【００３８】
図１１によれば、まず時刻ｔ１でパルス制御信号ＰＬＳ１〜３のいずれか１本（例えばＰＬＳ１）をＨレベルにすることで、ビット線対ＢＬ，／ＢＬのディスチャージ時間を決定する。この際、３段階のディスチャージ時間のうちのいずれかを選択することができる。次に、時刻ｔ２にプリチャージ制御信号ＰＣをＬレベルにすることで、ビット線対ＢＬ，／ＢＬを電源電圧Ｖｄｄまでプリチャージかつイコライズする。Ｔ１期間のプリチャージの後、プリチャージ制御信号ＰＣをＨレベルに戻してビット線対ＢＬ，／ＢＬのプリチャージを終了すると、時刻ｔ４からビット線対ＢＬ，／ＢＬのディスチャージかつイコライズが開始される。ビット線ディスチャージ時間Ｔ２は、ビット線ディスチャージ電圧制御回路８０内のパルス制御信号ＰＬＳ１〜３によって選択された遅延に対応する長さである。これにより、ビット線対ＢＬ，／ＢＬの電圧は電源電圧Ｖｄｄよりも低い電圧に引き下げられる。このディスチャージが終了した後、時刻ｔ６でワード線ＷＬが選択されメモリセル１０の読み出しが開始される。
【００３９】
以上説明してきた第４の実施形態によれば、メモリセル１０の読み出し前にビット線対３１，３２のプリチャージ電圧を下げることにより、読み出しのためにワード線３０を活性化する際、ビット線対３１，３２は電源電圧Ｖｄｄよりも低い中間電位となった状態のため、メモリセル１０中のロー側記憶ノードの電圧が低くなる結果、図１に示したＮＭＯＳアクセストランジスタ１１，２１とＮＭＯＳドライブトランジスタ１２，２２とのゲート幅が等しい場合でも、ＮＭＯＳアクセストランジスタ１１，２１の電流駆動能力が見かけの上で下がり、スタティックノイズマージンが大きくなるので、読み出し時の誤動作を防止できる。
【００４０】
しかも、本実施形態によれば、複数電源を用いる必要がなく、レイアウト面積の増加を抑えることができる。また、第１〜第３の実施形態と違ってダミービット線３３が必要ないので、ビット線対３１，３２とダミービット線３３との間の隣接負荷容量増加による速度低下の悪影響が回避できる。
【００４１】
また、スタティックノイズマージンが製造ばらつきにより所望の値より小さくなり読み出しの誤動作を起こすような場合には、ビット線ディスチャージ電圧制御回路８０によりビット線対３１，３２のディスチャージ時間を長くすることで、読み出しの誤動作が起こらないように調整することもできる。
【００４２】
複数のビット線対をディスチャージする場合、全てのビット線対のディスチャージ時間を単一の制御回路８０で制御できるため、これらのビット線対のディスチャージ量を揃えやすいという利点もある。
【００４３】
（第５の実施形態）
図１２は、本発明の第５の実施形態に係る半導体記憶装置の構成を示している。図１２において、メモリセル１０は図２〜図４に示された横型セル構造を持つ６トランジスタ構成のメモリセルである。ただし、ダミービット線３３は省略可能である。３０はワード線（ＷＬ）、３１，３２はビット線対（ＢＬ，／ＢＬ）、４５はワード線ドライバ、９５はワード線電圧設定回路であり、メモリセル１０はワード線３０とビット線対３１，３２とに接続する。ワード線電圧設定回路９５は例えばＮＭＯＳトランジスタ９６で構成され、このＮＭＯＳトランジスタ９６のゲートは電源に、ソースはワード線ドライバ４５の出力に、ドレインはワード線３０にそれぞれ接続する。
【００４４】
本実施形態によれば、電源電圧をＶｄｄ、ＮＭＯＳトランジスタ９６のしきい値電圧をＶｔｎとすると、ワード線３０が選択状態になったときの当該ワード線３０の活性化電圧、すなわち図１に示した両ＮＭＯＳアクセストランジスタ１１，２１のゲート電圧は、電源電圧Ｖｄｄよりも低い所定の電圧（Ｖｄｄ−Ｖｔｎ）となる。その結果、読み出し時のＮＭＯＳアクセストランジスタ１１，２１のオン抵抗がＮＭＯＳドライブトランジスタ１２，２２のオン抵抗よりも大きくなるため、ロー側記憶ノードの電圧が低くなる。したがって、ＮＭＯＳアクセストランジスタ１１，２１とＮＭＯＳドライブトランジスタ１２，２２とのゲート幅が等しい場合でもスタティックノイズマージンが大きくなり、読み出し時の誤動作を防止できる。なお、ワード線３０の活性化電圧を可変に制御することとしてもよい。
【００４５】
【発明の効果】
以上説明してきたとおり、本発明によれば、メモリセルの読み出し前におけるビット線対の電圧を電源電圧よりも低い所定の電圧に設定し、あるいはメモリセルの読み出し時におけるワード線の活性化電圧を電源電圧よりも低い所定の電圧に設定することとしたので、アクセストランジスタとドライブトランジスタとのゲート幅が等しいＳＲＡＭメモリセルの場合でも安定に動作する半導体記憶装置を提供することができる。
【００４６】
ビット線対の電圧設定は、電源電圧にプリチャージされたビット線対と当該電源電圧より低い電圧にディスチャージされたダミービット線とをイコライズすることにより、あるいは電源電圧にプリチャージされたビット線対を所定の時間だけディスチャージすることにより達成される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置の回路図である。
【図２】図１中のメモリセルの下地レイアウト図である。
【図３】図１中のメモリセルの下地から第１金属配線層までのレイアウト図である。
【図４】図１中のメモリセルの第１金属配線層より上層のレイアウト図である。
【図５】図１の半導体記憶装置の読み出し動作を示すタイミングチャートである。
【図６】本発明の第２の実施形態に係る半導体記憶装置の回路図である。
【図７】図６の半導体記憶装置の読み出し動作を示すタイミングチャートである。
【図８】本発明の第３の実施形態に係る半導体記憶装置の回路図である。
【図９】図８の半導体記憶装置の読み出し動作を示すタイミングチャートである。
【図１０】本発明の第４の実施形態に係る半導体記憶装置の回路図である。
【図１１】図１０の半導体記憶装置の読み出し動作を示すタイミングチャートである。
【図１２】本発明の第５の実施形態に係る半導体記憶装置の回路図である。
【符号の説明】
１０ メモリセル
１１，２１ ＮＭＯＳアクセストランジスタ
１２，２２ ＮＭＯＳドライブトランジスタ
１３，２３ ＰＭＯＳ負荷トランジスタ
３０ ワード線（ＷＬ）
３１，３２ ビット線対（ＢＬ，／ＢＬ）
３３ ダミービット線（ＤＢＬ）
４０ ディスチャージ回路
４１ イコライズ回路
４２ プリチャージ回路
４３，４４ ＰＭＯＳトランジスタ
４５ ワード線ドライバ
５０ プリチャージ回路
５１，５２ ＰＭＯＳトランジスタ
６０ ビット線ディスチャージ回路
６１，６２ ＮＭＯＳトランジスタ
７０ イコライズ回路
７１ 論理回路
７２ ＰＭＯＳトランジスタ
８０ ビット線ディスチャージ電圧制御回路
８１，８２，８３ バッファ
８４，８５，８６ インバータ
９１，９２，９３ ＭＯＳスイッチ
９４ ＡＮＤ回路
９５ ワード線電圧設定回路
９６ ＮＭＯＳトランジスタ
１０１，１０２ 拡散層
１０３ ポリシリコン層
１０４，１０５ アクセストランジスタ
１０６，１０７ ドライブトランジスタ
１０８，１０９ 負荷トランジスタ
１１０ Ｐウェル
１１１ Ｎウェル
１１２ セル境界線
２０１ 第１金属配線層
２０２ 第１ヴィア
２０３ グランド
２０４ 電源
３０１ 第２金属配線層
３０２ 第２ヴィア
３０３ 第３金属配線層
３０４ 第２ヴィア＋第３ヴィア
ＤＡ ダミービット線調整信号
ＤＣ ディスチャージ制御信号
ＥＱ イコライズ制御信号
ＰＣ プリチャージ制御信号
ＰＬＳ１〜３ パルス制御信号
ＳＣ 基板電位制御信号
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）に関するものである。
【０００２】
【従来の技術】
近年、半導体プロセスの微細化に伴い、トランジスタ特性ばらつきが増加している。このことは、回路の歩留まりに大きな影響を与えるため、トランジスタ特性のばらつきを抑える設計が今後ますます重要になる。
【０００３】
従来、６トランジスタ構成を有するＣＭＯＳ型のＳＲＡＭメモリセルが知られている。これは、１対のＮＭＯＳアクセストランジスタと、１対のＮＭＯＳドライブトランジスタと、１対のＰＭＯＳ負荷トランジスタとの、合計３種類（６個）のトランジスタによって構成されるものである。
【０００４】
ＳＲＡＭメモリセルの製造ばらつきを抑えるために、またメモリセル面積を小さくし、ビット線容量も小さくするために、横型セル構造が考案された。これは、１つのメモリセル領域の上半部にＮウェルを、下半部にＰウェルをそれぞれ有する縦型セル構造とは違って、メモリセル領域の中央に位置するＮウェルに１対のＰＭＯＳ負荷トランジスタを、左側のＰウェルに第１のＮＭＯＳアクセストランジスタ及び第１のＮＭＯＳドライブトランジスタを、右側のＰウェルに第２のＮＭＯＳアクセストランジスタ及び第２のＮＭＯＳドライブトランジスタをそれぞれ配置したものである。ここでは、ビット線の走行方向を縦方向、ワード線の走行方向を横方向とそれぞれ定義している（特許文献１，２参照）。
【０００５】
縦型セル構造によれば、アクセストランジスタのゲートとドライブトランジスタのゲートとが互いに垂直になるようにレイアウトされる。これに対して、横型セル構造によれば、アクセストランジスタのゲートとドライブトランジスタのゲートとが互いに平行にレイアウトされるため、製造ばらつきに強くなる。また、縦型セル構造で発生する無駄なスペースが少なくなるため、メモリセルの面積が小さくなるとともに、ビット線長も短くなり容量が小さくなる。
【０００６】
さて、メモリセルの安定性指標の１つに読み出し時のスタティックノイズマージンがある。これは、ワード線を活性化したときに、メモリセルの保持しているデータが破壊されないかどうかを表す指標であり、スタティックノイズマージンが大きいほど読み出し時のメモリセルは安定である（特許文献３参照）。
【０００７】
従来は、読み出し時のスタティックノイズマージンを大きくするため、メモリセル中のアクセストランジスタよりドライブトランジスタの電流駆動能力を大きくしていた。具体的には、アクセストランジスタとドライブトランジスタとのゲート幅の比を例えば１：１．５程度に設定していた。
【０００８】
【特許文献１】
特開平９−２７０４６８号公報
【特許文献２】
特開平１０−１７８１１０号公報
【特許文献３】
特開２００２−０４２４７６号公報
【０００９】
【発明が解決しようとする課題】
上記のようにＳＲＡＭに横型セル構造を採用し、かつアクセストランジスタのゲート幅をドライブトランジスタのゲート幅よりも小さくした場合、アクセストランジスタの拡散層がゲート部分で凹型形状になる。このようなＳＲＡＭメモリセルを製造する工程において、アクセストランジスタのゲートがトランジスタのチャネル方向にずれた場合、当該アクセストランジスタの実効ゲート幅が大きくなり、その電気特性が大きく変動してしまう。その結果、スタティックノイズマージンが小さくなり、読み出し時に誤動作を起こし、歩留まりを著しく低下させてしまうという問題が発生する。
【００１０】
本発明の目的は、アクセストランジスタとドライブトランジスタとのゲート幅が等しいＳＲＡＭメモリセルの場合でも安定に動作する半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る第１及び第２の半導体記憶装置は、６トランジスタ構成のメモリセルと、このメモリセルに接続されたワード線及びビット線対とを備え、メモリセルの読み出し前におけるビット線対の電圧を電源電圧よりも低い所定の電圧に設定することとしたものである。このようにしてビット線対の電圧を下げることにより、読み出しのためにワード線を活性化する際、ビット線対は電源電圧よりも低い中間電位となった状態のため、メモリセル中に形成されるハイ（Ｈｉｇｈ）側記憶ノードとロー（Ｌｏｗ）側記憶ノードとのうちロー側記憶ノードの電圧が低くなる結果、アクセストランジスタとドライブトランジスタとのゲート幅が等しい場合でも、アクセストランジスタの電流駆動能力が見かけの上で下がり、スタティックノイズマージンが大きくなるので、読み出し時の誤動作を防止できる。
【００１２】
具体的に説明すると、本発明に係る第１の半導体記憶装置は、ビット線対を電源電圧までプリチャージするための手段と、ビット線対とは別のダミービット線と、このダミービット線を電源電圧よりも低い第１の電圧までディスチャージするための手段と、電源電圧にプリチャージされたビット線対と第１の電圧にディスチャージされたダミービット線とをイコライズするための手段とを備えた構成を採用し、以てメモリセルの読み出し前におけるビット線対の電圧を電源電圧よりも低い第２の電圧に設定することとしたものである。
【００１３】
本発明に係る第２の半導体記憶装置は、ビット線対を電源電圧までプリチャージするための手段と、電源電圧にプリチャージされたビット線対を所定の時間だけディスチャージするための手段とを備えた構成を採用し、以てメモリセルの読み出し前におけるビット線対の電圧を電源電圧よりも低い所定の電圧に設定することとしたものである。
【００１４】
また、上記目的を達成するため、本発明に係る第３の半導体記憶装置は、６トランジスタ構成のメモリセルと、このメモリセルに接続されたワード線及びビット線対とを備え、メモリセルの読み出し時におけるワード線の活性化電圧を電源電圧よりも低い所定の電圧に設定することとしたものである。このようにしてワード線の電圧を下げることにより、読み出し時のアクセストランジスタのオン抵抗がドライブトランジスタのオン抵抗よりも大きくなるため、ロー側記憶ノードの電圧が低くなる。したがって、アクセストランジスタとドライブトランジスタとのゲート幅が等しい場合でもスタティックノイズマージンが大きくなり、読み出し時の誤動作を防止できる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体記憶装置であるＣＭＯＳ型のＳＲＡＭについて、図面を参照しながら詳細に説明する。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示している。図１において、メモリセル１０は、１対のＮＭＯＳアクセストランジスタ１１，２１と、１対のＮＭＯＳドライブトランジスタ１２，２２と、１対のＰＭＯＳ負荷トランジスタ１３，２３とで構成された、６トランジスタ構成のメモリセルである。３０はワード線（ＷＬ）、３１，３２はビット線対（ＢＬ，／ＢＬ）、３３はダミービット線（ＤＢＬ）、４０はディスチャージ回路、４１はイコライズ回路、４２はプリチャージ回路であり、メモリセル１０はワード線３０とビット線対３１，３２とに接続する。ディスチャージ回路４０はダミービット線３３に接続し、ディスチャージ制御信号ＤＣを入力とする。イコライズ回路４１はビット線対３１，３２、ダミービット線３３に接続し、イコライズ制御信号ＥＱを入力とする。プリチャージ回路４２はビット線対３１，３２に接続し、プリチャージ制御信号ＰＣを入力とする。
【００１７】
プリチャージ回路４２は、プリチャージ制御信号ＰＣがＬレベル（グランド電圧：０Ｖ）のときにビット線対３１，３２を電源電圧までプリチャージする。ディスチャージ回路４０は、ディスチャージ制御信号ＤＣがＬレベルのときにダミービット線３３をグランド電圧までディスチャージする。イコライズ回路４１は、イコライズ制御信号ＥＱがＨレベル（電源電圧）のときにビット線対３１，３２とダミービット線３３との電圧をイコライズする。
【００１８】
図２〜図４は、図１中のメモリセル１０のレイアウト図であって、図２は下地を、図３は下地から第１金属配線層までを、図４は第１金属配線層より上層をそれぞれ示している。図２には、メモリセル１０の拡散層１０１，１０２と、ポリシリコン層１０３とを示す。図３には、図２の上に形成される第１金属配線層２０１と、第１ヴィア２０２と、グランド２０３と、電源２０４とを示す。図４には、第２金属配線層３０１と、第２ヴィア３０２と、第３金属配線層３０３と、第３ヴィア３０４とを示す。第１ヴィア２０２は拡散層１０１，１０２及びポリシリコン層１０３と第１金属配線層２０１とを、第２ヴィア３０２は第１金属配線層２０１と第２金属配線層３０１とを、第３ヴィア３０４は第２金属配線層３０１と第３金属配線層３０３とをそれぞれ接続するものである。
【００１９】
更に詳細に説明すると、図２において、１０１，１０２は拡散層、１０３はポリシリコン層であり、１１０はＰウェル、１１１はＮウェルである。１０４，１０５はアクセストランジスタ（図１中のＮＭＯＳアクセストランジスタ１１，２１に相当する）、１０６，１０７はドライブトランジスタ（図１中のＮＭＯＳドライブトランジスタ１２，２２に相当する）、１０８，１０９は負荷トランジスタ（図１中のＰＭＯＳ負荷トランジスタ１３，２３に相当する）である。ドライブトランジスタ１０６と負荷トランジスタ１０８とは第１金属配線層２０１によりインバータ接続し、同様にドライブトランジスタ１０７と負荷トランジスタ１０９とは第１金属配線層２０１によりインバータ接続する。アクセストランジスタ１０４のドレインとドライブトランジスタ１０６のドレインとは拡散層で接続し、アクセストランジスタ１０５のドレインとドライブトランジスタ１０７のドレインとは拡散層で接続する。アクセストランジスタ１０４，１０５のゲートは、図３、図４に示すように、第１ヴィア２０２、第１金属配線層２０１、第２金属配線層３０１、第２ヴィア＋第３ヴィア３０４により、ワード線３０である第３金属配線層３０３に接続する。アクセストランジスタ１０４，１０５のソースは、第１ヴィア２０２、第１金属配線層２０１、第２ヴィア３０２によりビット線対３１，３２である第２金属配線層３０１に接続する。アクセストランジスタ１０４とドライブトランジスタ１０６のゲートは互いに平行に配置し、ゲート幅は等しくして、拡散層に凹凸がない形状に配置する。アクセストランジスタ１０５とドライブトランジスタ１０７も同様に、ゲートは互いに平行に配置し、ゲート幅は等しくして、拡散層に凹凸がない形状に配置する。
【００２０】
図４に示すように、第２金属配線層３０１により形成されるダミービット線３３は、ビット線対３１，３２の間に配置してある。そのため、ダミービット線３３がシールドの役割を果たし、ビット線対３１，３２間のクロストークをなくすことができる。また、このダミービット線３３の配線領域は本来配線が存在する領域ではないことから、面積ペナルティは発生しない。
【００２１】
図２〜図４のような構成をとることにより、製造工程においてアクセストランジスタ１０４，１０５のゲートがトランジスタのチャネル方向にずれた場合でも、これらのアクセストランジスタ１０４，１０５の実効ゲート幅が大きくならないので、読み出し時のスタティックノイズマージンが小さくなることはなく、その電気特性の変動を最小限に抑えることができる。したがって、読み出し時の誤動作による歩留まり低下を防止することができる。
【００２２】
図５は、図１の半導体記憶装置の読み出し時におけるプリチャージ制御信号ＰＣ、ディスチャージ制御信号ＤＣ、イコライズ制御信号ＥＱ、ワード線ＷＬ、ビット線対ＢＬ，／ＢＬ、ダミービット線ＤＢＬの各々の電圧波形を示している。Ｖｄｄは電源電圧である。
【００２３】
図５によれば、時刻ｔ１においてプリチャージ制御信号ＰＣ及びディスチャージ制御信号ＤＣをＬレベルにする。つまり、プリチャージ制御信号ＰＣによりビット線対ＢＬ，／ＢＬを電源電圧Ｖｄｄまでプリチャージし、かつディスチャージ制御信号ＤＣによりダミービット線ＤＢＬをグランド電圧（０Ｖ）までディスチャージする（Ｔ１期間）。ビット線対ＢＬ，／ＢＬのプリチャージとダミービット線ＤＢＬのディスチャージとの完了後に、イコライズ制御信号ＥＱによってビット線対ＢＬ，／ＢＬとダミービット線ＤＢＬとのイコライズを行う（Ｔ２期間）。この動作によってビット線対ＢＬ，／ＢＬに存在する電荷がダミービット線ＤＢＬに分配される結果、ビット線対ＢＬ，／ＢＬの電圧が電源電圧Ｖｄｄよりも低い電圧に引き下げられる。この際、ビット線対ＢＬ，／ＢＬ及びダミービット線ＤＢＬはトランジスタの製造ばらつきに影響されないので、電源電圧Ｖｄｄとグランド電圧（０Ｖ）との間の安定した中間電位を得ることができる。この動作の後に、時刻ｔ５でワード線ＷＬが選択されメモリセル１０の読み出しが開始される。
【００２４】
以上説明してきた第１の実施形態によれば、ダミービット線３３を利用してビット線対３１，３２のプリチャージ電圧を下げることにより、読み出しのためにワード線３０を活性化する際、ビット線対３１，３２は電源電圧Ｖｄｄよりも低い中間電位となった状態のため、メモリセル１０中のロー側記憶ノードの電圧が低くなる結果、ＮＭＯＳアクセストランジスタ１１，２１とＮＭＯＳドライブトランジスタ１２，２２とのゲート幅が等しい場合でも、ＮＭＯＳアクセストランジスタ１１，２１の電流駆動能力が見かけの上で下がり、スタティックノイズマージンが大きくなるので、読み出し時の誤動作を防止できる。
【００２５】
しかも、レイアウト面積の増加なしにダミービット線３３を配置することができ、複数電源を用いる必要がない点でもレイアウト面積の増加を抑えることができる。また、ダミービット線３３がシールドの役割を果たすため、ビット線対３１，３２間のカップリング容量を削減でき、メモリセル１０の読み出しの高速化が図れる。
【００２６】
（第２の実施形態）
図６は、本発明の第２の実施形態に係る半導体記憶装置の構成を示している。図６の構成は、ダミービット線調整信号ＤＡがＨレベルのときにダミービット線（ＤＢＬ）３３を電気的に２分割するためのトランジスタ４３として例えばＰＭＯＳトランジスタを備えている点で、第１の実施形態と異なる。その他の点は第１の実施形態と同じである。
【００２７】
図７は、図６の半導体記憶装置の読み出し動作を示している。図７によれば、ダミービット線調整信号ＤＡがＬレベルであってＰＭＯＳトランジスタ４３が活性状態のときは、第１の実施形態と同様である。これに対し、ダミービット線調整信号ＤＡがＨレベルであってＰＭＯＳトランジスタ４３が不活性状態のときは、Ｔ２期間にイコライズを行う際に電荷の移動が少ないためビット線対ＢＬ，／ＢＬの電圧低下を少なくすることができる。
【００２８】
以上説明してきた第２の実施形態によれば、ダミービット線調整信号ＤＡによりダミービット線容量を変化させ、以てイコライズ後のビット線対３１，３２の電圧を可変に制御できる。
【００２９】
なお、ダミービット線調整信号ＤＡ、ＰＭＯＳトランジスタ４３を増やすことにより、ダミービット線３３を３つ以上に電気的に分割することとしてもよい。ダミービット線容量を細かく設定することで、イコライズ後のビット線対３１，３２の電圧の調整単位を小さくすることができる。また、ダミービット線３３の分割数を可変に制御することで、ダミービット線容量を変化させることも可能である。ダミービット線容量を大きくすると、イコライズ後のビット線対３１，３２の電圧をより低く設定できる。
【００３０】
また、スタティックノイズマージンが製造ばらつきにより所望の値より小さくなり読み出しの誤動作を起こすような場合には、スタティックノイズマージンが大きくなるようにダミービット線容量を変化させることで、読み出しの誤動作が起こらないように調整することもできる。ビット線対３１，３２のプリチャージ電圧を大きく変化させることで、製造ばらつきが大きい場合でも対応できる。
【００３１】
（第３の実施形態）
図８は、本発明の第３の実施形態に係る半導体記憶装置の構成を示している。図８の構成は、第１の実施形態中のディスチャージ回路４０を、ダミービット線（ＤＢＬ）３３の電荷を引き抜くためのＰＭＯＳトランジスタ４４で構成したものである。本実施形態のディスチャージ回路４０は、ディスチャージ制御信号ＤＣがＬレベルのときにダミービット線３３をＰＭＯＳトランジスタ４４のしきい値電圧Ｖｔまでディスチャージする。ＳＣは、ＰＭＯＳトランジスタ４４の基板電位を可変に制御するための基板電位制御信号である。その他の点は第１の実施形態と同じである。
【００３２】
図９は、図８の半導体記憶装置の読み出し動作を示している。図８の構成によれば、基板電位制御信号ＳＣによりＰＭＯＳトランジスタ４４のしきい値電圧Ｖｔを変化させることができる。例えばＶｔ＝０であれば、Ｔ１期間においてダミービット線ＤＢＬがグランド電圧（０Ｖ）までディスチャージされる。一方、Ｖｔ＞０であれば、Ｔ１期間におけるダミービット線ＤＢＬのディスチャージ後の電圧が所定の正の電圧となる。したがって、基板電位制御信号ＳＣにより、Ｔ２期間におけるイコライズ後のビット線対ＢＬ，／ＢＬの電圧を可変にかつ連続的に制御することができる。
【００３３】
以上説明してきた第３の実施形態によれば、基板電位制御信号ＳＣによりダミービット線３３のディスチャージ後の電荷量を変化させ、以てイコライズ後のビット線対３１，３２の電圧を可変に制御できる。
【００３４】
また、スタティックノイズマージンが製造ばらつきにより所望の値より小さくなり読み出しの誤動作を起こすような場合には、ビット線対３１，３２のディスチャージ量を多くするように基板電位制御信号ＳＣを入力することで、読み出しの誤動作が起こらないように調整することもできる。
【００３５】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係る半導体記憶装置の構成を示している。図１０において、メモリセル１０は図２〜図４に示された横型セル構造を持つ６トランジスタ構成のメモリセルである。ただし、ダミービット線３３は不要である。３０はワード線（ＷＬ）、３１，３２はビット線対（ＢＬ，／ＢＬ）、４５はワード線ドライバ、５０はプリチャージ回路、６０はビット線ディスチャージ回路、７０はイコライズ回路、８０はビット線ディスチャージ電圧制御回路であり、メモリセル１０はワード線３０とビット線対３１，３２とに接続する。
【００３６】
プリチャージ回路５０は、１対のＰＭＯＳトランジスタ５１，５２のドレインをビット線対３１，３２に接続し、ソースを電源に接続し、ゲートにプリチャージ制御信号ＰＣを入力して構成する。ビット線ディスチャージ回路６０は、１対のＮＭＯＳトランジスタ６１，６２のドレインをビット線対３１，３２に接続し、ソースをグランドに接続し、ゲートにディスチャージ制御信号ＤＣを入力して構成する。イコライズ回路７０は、ＰＭＯＳトランジスタ７２のドレイン及びソースをそれぞれビット線対３１，３２に接続し、ゲートに論理回路７１の出力を入力して構成する。論理回路７１は、プリチャージ制御信号ＰＣとディスチャージ制御信号ＤＣの反転との論理積をＰＭＯＳトランジスタ７２のゲートに与えるものである。したがって、ビット線対３１，３２のプリチャージ時間とディスチャージ時間とにそれぞれ当該ビット線対３１，３２のイコライズが実行される。ビット線ディスチャージ電圧制御回路８０は、ビット線対３１，３２のディスチャージ時間を可変に制御するように、プリチャージ制御信号ＰＣ及びパルス制御信号ＰＬＳ１〜３を入力とし、ディスチャージ制御信号ＤＣを出力とする回路であって、バッファ８１，８２，８３と、インバータ８４，８５，８６と、ＭＯＳスイッチ９１，９２，９３と、ＡＮＤ回路９４とで構成される。このビット線ディスチャージ電圧制御回路８０は、プリチャージ制御信号ＰＣに基づく異なった３つの遅延信号のうちのいずれかをパルス制御信号ＰＬＳ１〜３で選択し、選択した結果とプリチャージ制御信号ＰＣとの論理積をディスチャージ制御信号ＤＣとする構成である。パルス制御信号ＰＬＳ１〜３は１つのみＨレベルを入力し、その他はＬレベルを入力する。
【００３７】
図１１は、図１０の半導体記憶装置の読み出し時におけるパルス制御信号ＰＬＳ１、プリチャージ制御信号ＰＣ、ディスチャージ制御信号ＤＣ、ワード線ＷＬ、ビット線対ＢＬ，／ＢＬの各々の電圧波形を示している。Ｖｄｄは電源電圧である。
【００３８】
図１１によれば、まず時刻ｔ１でパルス制御信号ＰＬＳ１〜３のいずれか１本（例えばＰＬＳ１）をＨレベルにすることで、ビット線対ＢＬ，／ＢＬのディスチャージ時間を決定する。この際、３段階のディスチャージ時間のうちのいずれかを選択することができる。次に、時刻ｔ２にプリチャージ制御信号ＰＣをＬレベルにすることで、ビット線対ＢＬ，／ＢＬを電源電圧Ｖｄｄまでプリチャージかつイコライズする。Ｔ１期間のプリチャージの後、プリチャージ制御信号ＰＣをＨレベルに戻してビット線対ＢＬ，／ＢＬのプリチャージを終了すると、時刻ｔ４からビット線対ＢＬ，／ＢＬのディスチャージかつイコライズが開始される。ビット線ディスチャージ時間Ｔ２は、ビット線ディスチャージ電圧制御回路８０内のパルス制御信号ＰＬＳ１〜３によって選択された遅延に対応する長さである。これにより、ビット線対ＢＬ，／ＢＬの電圧は電源電圧Ｖｄｄよりも低い電圧に引き下げられる。このディスチャージが終了した後、時刻ｔ６でワード線ＷＬが選択されメモリセル１０の読み出しが開始される。
【００３９】
以上説明してきた第４の実施形態によれば、メモリセル１０の読み出し前にビット線対３１，３２のプリチャージ電圧を下げることにより、読み出しのためにワード線３０を活性化する際、ビット線対３１，３２は電源電圧Ｖｄｄよりも低い中間電位となった状態のため、メモリセル１０中のロー側記憶ノードの電圧が低くなる結果、図１に示したＮＭＯＳアクセストランジスタ１１，２１とＮＭＯＳドライブトランジスタ１２，２２とのゲート幅が等しい場合でも、ＮＭＯＳアクセストランジスタ１１，２１の電流駆動能力が見かけの上で下がり、スタティックノイズマージンが大きくなるので、読み出し時の誤動作を防止できる。
【００４０】
しかも、本実施形態によれば、複数電源を用いる必要がなく、レイアウト面積の増加を抑えることができる。また、第１〜第３の実施形態と違ってダミービット線３３が必要ないので、ビット線対３１，３２とダミービット線３３との間の隣接負荷容量増加による速度低下の悪影響が回避できる。
【００４１】
また、スタティックノイズマージンが製造ばらつきにより所望の値より小さくなり読み出しの誤動作を起こすような場合には、ビット線ディスチャージ電圧制御回路８０によりビット線対３１，３２のディスチャージ時間を長くすることで、読み出しの誤動作が起こらないように調整することもできる。
【００４２】
複数のビット線対をディスチャージする場合、全てのビット線対のディスチャージ時間を単一の制御回路８０で制御できるため、これらのビット線対のディスチャージ量を揃えやすいという利点もある。
【００４３】
（第５の実施形態）
図１２は、本発明の第５の実施形態に係る半導体記憶装置の構成を示している。図１２において、メモリセル１０は図２〜図４に示された横型セル構造を持つ６トランジスタ構成のメモリセルである。ただし、ダミービット線３３は省略可能である。３０はワード線（ＷＬ）、３１，３２はビット線対（ＢＬ，／ＢＬ）、４５はワード線ドライバ、９５はワード線電圧設定回路であり、メモリセル１０はワード線３０とビット線対３１，３２とに接続する。ワード線電圧設定回路９５は例えばＮＭＯＳトランジスタ９６で構成され、このＮＭＯＳトランジスタ９６のゲートは電源に、ソースはワード線ドライバ４５の出力に、ドレインはワード線３０にそれぞれ接続する。
【００４４】
本実施形態によれば、電源電圧をＶｄｄ、ＮＭＯＳトランジスタ９６のしきい値電圧をＶｔｎとすると、ワード線３０が選択状態になったときの当該ワード線３０の活性化電圧、すなわち図１に示した両ＮＭＯＳアクセストランジスタ１１，２１のゲート電圧は、電源電圧Ｖｄｄよりも低い所定の電圧（Ｖｄｄ−Ｖｔｎ）となる。その結果、読み出し時のＮＭＯＳアクセストランジスタ１１，２１のオン抵抗がＮＭＯＳドライブトランジスタ１２，２２のオン抵抗よりも大きくなるため、ロー側記憶ノードの電圧が低くなる。したがって、ＮＭＯＳアクセストランジスタ１１，２１とＮＭＯＳドライブトランジスタ１２，２２とのゲート幅が等しい場合でもスタティックノイズマージンが大きくなり、読み出し時の誤動作を防止できる。なお、ワード線３０の活性化電圧を可変に制御することとしてもよい。
【００４５】
【発明の効果】
以上説明してきたとおり、本発明によれば、メモリセルの読み出し前におけるビット線対の電圧を電源電圧よりも低い所定の電圧に設定し、あるいはメモリセルの読み出し時におけるワード線の活性化電圧を電源電圧よりも低い所定の電圧に設定することとしたので、アクセストランジスタとドライブトランジスタとのゲート幅が等しいＳＲＡＭメモリセルの場合でも安定に動作する半導体記憶装置を提供することができる。
【００４６】
ビット線対の電圧設定は、電源電圧にプリチャージされたビット線対と当該電源電圧より低い電圧にディスチャージされたダミービット線とをイコライズすることにより、あるいは電源電圧にプリチャージされたビット線対を所定の時間だけディスチャージすることにより達成される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置の回路図である。
【図２】図１中のメモリセルの下地レイアウト図である。
【図３】図１中のメモリセルの下地から第１金属配線層までのレイアウト図である。
【図４】図１中のメモリセルの第１金属配線層より上層のレイアウト図である。
【図５】図１の半導体記憶装置の読み出し動作を示すタイミングチャートである。
【図６】本発明の第２の実施形態に係る半導体記憶装置の回路図である。
【図７】図６の半導体記憶装置の読み出し動作を示すタイミングチャートである。
【図８】本発明の第３の実施形態に係る半導体記憶装置の回路図である。
【図９】図８の半導体記憶装置の読み出し動作を示すタイミングチャートである。
【図１０】本発明の第４の実施形態に係る半導体記憶装置の回路図である。
【図１１】図１０の半導体記憶装置の読み出し動作を示すタイミングチャートである。
【図１２】本発明の第５の実施形態に係る半導体記憶装置の回路図である。
【符号の説明】
１０ メモリセル
１１，２１ ＮＭＯＳアクセストランジスタ
１２，２２ ＮＭＯＳドライブトランジスタ
１３，２３ ＰＭＯＳ負荷トランジスタ
３０ ワード線（ＷＬ）
３１，３２ ビット線対（ＢＬ，／ＢＬ）
３３ ダミービット線（ＤＢＬ）
４０ ディスチャージ回路
４１ イコライズ回路
４２ プリチャージ回路
４３，４４ ＰＭＯＳトランジスタ
４５ ワード線ドライバ
５０ プリチャージ回路
５１，５２ ＰＭＯＳトランジスタ
６０ ビット線ディスチャージ回路
６１，６２ ＮＭＯＳトランジスタ
７０ イコライズ回路
７１ 論理回路
７２ ＰＭＯＳトランジスタ
８０ ビット線ディスチャージ電圧制御回路
８１，８２，８３ バッファ
８４，８５，８６ インバータ
９１，９２，９３ ＭＯＳスイッチ
９４ ＡＮＤ回路
９５ ワード線電圧設定回路
９６ ＮＭＯＳトランジスタ
１０１，１０２ 拡散層
１０３ ポリシリコン層
１０４，１０５ アクセストランジスタ
１０６，１０７ ドライブトランジスタ
１０８，１０９ 負荷トランジスタ
１１０ Ｐウェル
１１１ Ｎウェル
１１２ セル境界線
２０１ 第１金属配線層
２０２ 第１ヴィア
２０３ グランド
２０４ 電源
３０１ 第２金属配線層
３０２ 第２ヴィア
３０３ 第３金属配線層
３０４ 第２ヴィア＋第３ヴィア
ＤＡ ダミービット線調整信号
ＤＣ ディスチャージ制御信号
ＥＱ イコライズ制御信号
ＰＣ プリチャージ制御信号
ＰＬＳ１〜３ パルス制御信号
ＳＣ 基板電位制御信号
Claims (12)
- ６トランジスタ構成のメモリセルと、当該メモリセルに接続されたワード線及びビット線対とを備えた半導体記憶装置であって、
前記ビット線対を電源電圧までプリチャージするための手段と、
前記ビット線対とは別のダミービット線と、
前記ダミービット線を前記電源電圧よりも低い第１の電圧までディスチャージするための手段と、
前記メモリセルの読み出し前における前記ビット線対の電圧を前記電源電圧よりも低い第２の電圧に設定するように、前記電源電圧にプリチャージされたビット線対と、前記第１の電圧にディスチャージされたダミービット線とをイコライズするための手段とを更に備えたことを特徴とする半導体記憶装置。 - 請求項１記載の半導体記憶装置において、
前記ダミービット線は前記ビット線対の間に配置されたことを特徴とする半導体記憶装置。 - 請求項１記載の半導体記憶装置において、
前記ダミービット線を２つ以上に電気的に分割するための手段を更に備えたことを特徴とする半導体記憶装置。 - 請求項３記載の半導体記憶装置において、
前記ダミービット線の分割数を可変に制御するための手段を更に備えたことを特徴とする半導体記憶装置。 - 請求項１記載の半導体記憶装置において、
前記ビット線対の第２の電圧を可変に制御するように前記ダミービット線の第１の電圧を制御するための手段を更に備えたことを特徴とする半導体記憶装置。 - 請求項５記載の半導体記憶装置において、
前記ダミービット線のディスチャージの際に当該ダミービット線の電荷を引き抜くためのＭＯＳトランジスタの基板電位を可変に制御するための手段を更に備えたことを特徴とする半導体記憶装置。 - ６トランジスタ構成のメモリセルと、当該メモリセルに接続されたワード線及びビット線対とを備えた半導体記憶装置であって、
前記ビット線対を電源電圧までプリチャージするための手段と、
前記メモリセルの読み出し前における前記ビット線対の電圧を前記電源電圧よりも低い所定の電圧に設定するように、前記電源電圧にプリチャージされたビット線対を所定の時間だけディスチャージするための手段とを更に備えたことを特徴とする半導体記憶装置。 - 請求項７記載の半導体記憶装置において、
前記ビット線対のプリチャージ時間とディスチャージ時間とにそれぞれ当該ビット線対の電圧をイコライズするための手段を更に備えたことを特徴とする半導体記憶装置。 - 請求項７記載の半導体記憶装置において、
前記ビット線対のディスチャージ時間を可変に制御するための手段を更に備えたことを特徴とする半導体記憶装置。 - ６トランジスタ構成のメモリセルと、当該メモリセルに接続されたワード線及びビット線対とを備えた半導体記憶装置であって、
前記メモリセルの読み出し時における前記ワード線の活性化電圧を電源電圧よりも低い所定の電圧に設定するための手段を更に備えたことを特徴とする半導体記憶装置。 - 請求項１０記載の半導体記憶装置において、
前記ワード線の活性化電圧を可変に制御するための手段を更に備えたことを特徴とする半導体記憶装置。 - 請求項１〜１１のいずれか１項に記載の半導体記憶装置において、
前記メモリセルは、第１及び第２のＮＭＯＳアクセストランジスタと、第１のＮＭＯＳドライブトランジスタと第１のＰＭＯＳ負荷トランジスタとをインバータ接続した第１のインバータと、第２のＮＭＯＳドライブトランジスタと第２のＰＭＯＳ負荷トランジスタとをインバータ接続した第２のインバータとを備えた６トランジスタ構成のメモリセルであり、
前記第１のインバータの入力と前記第２のインバータの出力とを接続し、前記第１のインバータの出力と前記第２のインバータの入力とを接続し、
前記第１のインバータの出力と前記第１のＮＭＯＳアクセストランジスタのドレインとを接続し、前記第２のインバータの出力と前記第２のＮＭＯＳアクセストランジスタのドレインとを接続し、
前記第１のＮＭＯＳアクセストランジスタのゲートと前記第２のＮＭＯＳアクセストランジスタのゲートとを前記ワード線に共通接続し、
前記第１のＮＭＯＳアクセストランジスタのソースを前記ビット線対のうちの一方に接続し、前記第２のＮＭＯＳアクセストランジスタのソースを前記ビット線対のうちの他方に接続し、
前記第１のＮＭＯＳアクセストランジスタと前記第１のＮＭＯＳドライブトランジスタとのドレインを共通にかつゲートを互いに平行に配置し、かつ前記第１のＮＭＯＳアクセストランジスタのゲート幅と前記第１のＮＭＯＳドライブトランジスタのゲート幅とを等しくし、
前記第２のＮＭＯＳアクセストランジスタと前記第２のＮＭＯＳドライブトランジスタとのドレインを共通にかつゲートを互いに平行に配置し、かつ前記第２のＮＭＯＳアクセストランジスタのゲート幅と前記第２のＮＭＯＳドライブトランジスタのゲート幅とを等しくしたことを特徴とする半導体記憶装置。
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|---|---|---|---|---|
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|---|---|---|---|---|
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| JP5114894B2 (ja) * | 2006-08-31 | 2013-01-09 | 富士通セミコンダクター株式会社 | 半導体記憶装置の試験方法及びその半導体記憶装置 |
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| JP5144219B2 (ja) * | 2007-11-07 | 2013-02-13 | パナソニック株式会社 | 半導体記憶装置 |
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| US8072792B2 (en) * | 2008-02-15 | 2011-12-06 | Qimonda Ag | Integrated circuit with resistive memory cells and method for manufacturing same |
| CN101640070A (zh) * | 2008-07-31 | 2010-02-03 | 松下电器产业株式会社 | 半导体存储装置 |
| US9449666B2 (en) * | 2009-12-17 | 2016-09-20 | Macronix International Co., Ltd. | Local word line driver |
| US9570133B2 (en) * | 2009-12-17 | 2017-02-14 | Macronix International Co., Ltd. | Local word line driver |
| US8325510B2 (en) * | 2010-02-12 | 2012-12-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Weak bit compensation for static random access memory |
| US8773924B2 (en) * | 2012-12-05 | 2014-07-08 | Lsi Corporation | Read assist scheme for reducing read access time in a memory |
| CN103187093B (zh) * | 2013-03-18 | 2016-03-23 | 西安华芯半导体有限公司 | 静态随机存储器及其存取控制方法及其位线预充电电路 |
| US9508405B2 (en) * | 2013-10-03 | 2016-11-29 | Stmicroelectronics International N.V. | Method and circuit to enable wide supply voltage difference in multi-supply memory |
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Family Cites Families (9)
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|---|---|---|---|---|
| US5453949A (en) * | 1994-08-31 | 1995-09-26 | Exponential Technology, Inc. | BiCMOS Static RAM with active-low word line |
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| US6301176B1 (en) * | 2000-12-27 | 2001-10-09 | Lsi Logic Corporation | Asynchronous memory self time scheme |
| JP2003059273A (ja) | 2001-08-09 | 2003-02-28 | Hitachi Ltd | 半導体記憶装置 |
| US6831871B2 (en) * | 2002-12-30 | 2004-12-14 | Intel Corporation | Stable memory cell read |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009070418A (ja) * | 2007-09-10 | 2009-04-02 | Panasonic Corp | 半導体記憶装置 |
| US7885124B2 (en) | 2007-09-10 | 2011-02-08 | Panasonic Corporation | Semiconductor storage device |
| JP2015207336A (ja) * | 2007-12-15 | 2015-11-19 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 選択的プリチャージを使用したメモリ読取り安定性の改善 |
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