CN1519861A - 半导体存储装置 - Google Patents

Abstract

本发明涉及半导体存储器，提供了即使是存取晶体管和激励晶体管的栅极幅度相等的场合也稳定地动作的半导体存储装置。当在位线对31、32之间设置空位线33，将位线对31、32设定为电源电压，将空位线33设定为接地电压之后，对它们进行均衡。在以后的读出中，当激活字线30时，由于位线对31、32是已变成比电源电压低的中间电位的状态，因此存储晶体管11、21的电流驱动能力在外观上下降，存储单元10的静态噪声容限变大。

Description

半导体存储装置

技术领域

本发明涉及半导体存储装置，尤其涉及SRAM(static random accessmemeory)。

背景技术

近几年来，随着半导体工艺方法的微细化，晶体管特性偏差正在增加。由于该特性偏差使电路的合格率受到很大的影响，因此抑制晶体管特性偏差的设计今后将变得越来越重要。

现有，具有6个晶体管构成的CMOS型的SRAM存储单元已为人们所熟知。它是由1对NMOS存取晶体管、1对NMOS激励晶体管、1对PMOS负载晶体管合计3种(6个)晶体管所构成。

为了抑制SRAM存储单元的制造偏差，而且为了缩小存储单元面积，也为了缩小位线电容，人们考虑了横式单元构造。它与在1个存储单元区域的上半部分具有N陷阱，在下半部分具有P陷阱的立式单元构造不同，在位置在存储单元区域的中央的N陷阱中配置了1对PMOS负载晶体管，在左侧的P陷阱中配置了第1NMOS存取晶体管和第1NMOS激励晶体管，在右侧的P陷阱中配置了第2NMOS存取晶体管和第2NMOS激励晶体管。此处，将位线的移动方向定义为纵向，将字线的移动方向定义为横向(参照专利文献1、2)。

若依据立式单元构造，存取晶体管的栅极和激励晶体管的栅极被配置成相互垂直，与此相对，若依据横式单元构造，由于存取晶体管的栅极和激励晶体管的栅极被配置成相互平行，因此制造偏差变得厉害。另外，由于用立式单元构造产生的无用的空间变小，因此在缩小存储单元的面积的同时，还缩短位线长度，减小电容。

且说，在存储单元的1个稳定性指标中存在读出时的静态噪声容限。它是在激活了字线时表示存储单元所保存的数据是否被破坏的指标，静态噪声容限越大，读出时的存储单元越稳定(参照专利文献3)。

现有，由于使读出时的静态噪声容限变大，因此使存储单元中的激励晶体管的电流驱动能力变得比存取晶体管大。具体地说，将存取晶体管和激励晶体管的栅极幅度比，设定为例如1∶1.5程度。在6个晶体管构成的存储单元中形成高(high)侧存储结点和低(low)侧存储结点，在用于读出而激活字线时，由于电流都从被预充电到电源电压的位线对中的一方向低侧存储结点流入，因此低侧存储结点的电压上浮到由存取晶体管的接通电阻和激励晶体管的接通电阻之比决定的电位。在该电位上浮太高的的场合，低侧存储结点的保持数据将产生变化到高(侧)的误动作。因此，为了抑制这样的读出时的低侧存储结点的电位上浮，以往做到通过使激励晶体管的电流驱动能力变大，将该激励晶体管的接通电阻变小。

【专利文献1】美国专利第5744844号说明书

【专利文献2】美国专利第5930163号说明书

【专利文献3】日本特开2002-042476号公报

发明内容

如上述那样，当在SRAM中采用横式单元构造，并且将存取晶体管的栅极幅度变成比激励晶体管的栅极幅度小的场合，存取晶体管的扩散层在栅极部分变成凹形形状。在制造这样的SRAM存储单元的工序中，在存取晶体管的栅极偏移到晶体管的沟道方向的场合，该存取晶体管的实效栅极幅度变大，其电特性将产生大的变动。其结果，将产生静态噪声容限变小，在读出时产生误动作，使合格率显著降低的问题。

本发明的目的在于即使在存取晶体管和激励晶体管的栅极幅度相等的SRAM存储单元的场合也提供稳定地动作的半导体存储装置。

为达到上述目的，涉及本发明的第1和第2半导体存储装置应具备6个晶体管构成的存储单元和与该存储单元连接的字线和位线对，并假定将存储单元的读出前的位线对的电压设定为比电源电压低的规定的电压。这样一来，通过使位线对的电压下降，在为读出而激活字线时，由于位线对是已变成比电源电压低的中间电位的状态，因此在存储单元中所形成的高侧存储结点和低侧存储结点中间低侧存储结点的电压变低，结果，即使在存取晶体管和激励晶体管的栅极幅度相等的场合，由于存取晶体管的电流驱动能力在外观上下降，并使静态噪声容限变大，因此能够防止读出时的误动作。

若具体地进行说明，那么涉及本发明的第1半导体存储装置应采用具备了用于将位线对预充电到电源电压的装置，与位线对不同的空(伪)位线，用于将该空位线放电到比电源电压低的第1电压的装置，以及用于均衡被预充电到电源电压的位线对和被放电到第1电压的空位线的装置的构成，而且决定了将存储单元的读出前的位线对的电压设定为比电源电压低的第2电压。

涉及本发明的第2半导体存储装置应采用具备了用于将位线预充电到电源电压的装置，以及用于将被预充电到电源电压的位线对只在规定的时间放电的装置的构成，而且决定了将存储单元读出前的位线对的电压设定为比电源电压低的规定的电压。

另外，为达到上述目的，涉及本发明的第3半导体存储装置应具备6个晶体管构成的存储单元以及与该存储单元连接的字线和位线对，并将存储单元读出时的自线的激活电压设定为比电源电压低的规定的电压。这样一来，由于通过降低字线电压，使读出时的存取晶体管的接通电阻变得比激励晶体管的接通电阻大，因此使低侧存储结点的电压变低。从而，即使在存取晶体管和激励晶体管的栅极幅度相等的场合，也使静态噪声容限变大，并能防止读出时的误动作。

若依据本发明，由于决定了将存储单元读出前的位线对的电压设定为比电源电压低的规定的电压，或者将存储单元读出时的的字线的激活电压设定为比电源电压低的规定的电压，因此即使在存取晶体管和激励晶体管的栅极幅度相等的SRAM存储单元的场合也能够提供稳定地进行动作的半导体存储装置。

位线对的电压的设定通过均衡被预充电到电源电压的位线对和被放电到比该电源电压低的电压的空位线，或通过只在规定的时间将被预充电到电源电压的位线对放电被完成。

附图说明

图1是涉及本发明的第1实施形态的半导体存储装置的电路图。

图2是图1中的存储单元的衬底设计图。

图3是从图1中的存储单元的衬底到第1金属配线层的设计图。

图4是比图1的半导体存储装置的第1金属配线层更上层的设计图。

图5是表示图1的半导体存储装置的读出动作的定时图。

图6是涉及本发明的第2实施形态的半导体存储装置的电路图。

图7是表示图6的半导体存储装置的读出动作的定时图。

图8是涉及本发明的第3实施形态的半导体存储装置的电路图。

图9是表示图8的半导体存储装置的读出动作的定时图。

图10是涉及本发明的第4实施形态的半导体存储装置的电路图。

图11是表示图10的半导体存储装置的读出动作的定时图。

图12是涉及本发明的第5实施形态的半导体存储装置的电路图。

具体实施方式

以下，一边参照附图，一边详细地说明关于作为涉及本发明的实施形态的半导体存储装置的CMOS型的SRAM。

(第1实施形态)

图1是表示涉及本发明的第1实施形态的半导体存储装置的构成。在图1中，存储单元10是由1对NMOS存取晶体管12、21，1对NMOS激励晶体管12、22，1对PMOS负载晶体管13、23构成的6个晶体管结构的存储单元。30是字线(WL)，31、32是位线对(BL，/BL)，33是空位线(DBL)，40是放电电路，41是均衡电路，42是预充电电路，存储单元10与字线30和位线对31、32连接。放电电路40与空位线33连接，并将放电控制信号DC作为输入。均衡电路41与位线对31、32，空位线33连接，并将均衡控制信号EQ作为输入。预充电电路42与位线对31、32连接，并将预充电控制信号PC作为输入。

预充电电路42当预充电控制信号PC是L电平(接地电压：0V)时，将位线对31、32预充电到电源电压。放电电路40当放电控制信号DC是L电平时，将空位线33放电到接地电压。均衡电路41当均衡控制信号EQ是H电平(电源电压)时，均衡位线对31、32和空位线33的电压。

图2～图4是图1中的存储单元10的设计图，图2表示衬底，图3表示从衬底到第1金属配线层，图4表示比第1金属配线层更上层。在图中，表示存储单元10的扩散层101、102，以及多晶硅层103。在图3中表示在图2上所形成的第1金属配线层201，第1导线202，接地203，以及电源204。在图4中表示第2金属配线层301，第2导线302，第3金属配线层303，以及第3导线304。第1导线202应连接扩散层101、102以及多晶硅层103和第1金属配线层201，第2导线302连接第1金属配线层201和第2金属配线层301。第3导线304介于第1金属配线层201和第2金属配线层301之间，而且介于第2金属配线层301和第3金属配线层303之间，以便连接第1金属配线层201和第3金属配线层303。

若更详细地说明，那么在图2中，101、102是扩散层，103是多晶硅层，110是P陷阱，111是N陷阱。104、105是存取晶体管(相当于图1中的NMOS存取晶体管11、21)，106、107是激励晶体管(相当于图1中的NMOS激励晶体管12、22)，108、109是负载晶体管(相当于图1中的PMOS负载晶体管13、23)。激励晶体管106和负载晶体管108通过第1金属配线层201反相连接，激励晶体管107和负载晶体管109同样地通过第1金属配线层201反相连接。存取晶体管104的漏极和晶体管106的漏极用扩散层连接，存取晶体管105的漏极和激励晶体管107的漏极用扩散层连接。存取晶体管104、105的的栅极如图3、图4所示那样通过第1导线202、第1金属配线层201、第2金属配线层301、第3导线304与作为字线30的第3金属配线层303连接。存取晶体管104、105的源极通过第1导线202、第1金属配线层201、第2导线302与作为位线对31、32的第2金属配线层301连接。存取晶体管104和激励晶体管106的栅极相互平行地配置，并且幅度相等，在扩散层中配置成没有凹凸的形状。存取晶体管105和激励晶体管107也同样，栅极相互平行地配置，而且幅度相等，在扩散层中配置成没有凹凸的形状。

如图4所示那样，由第2金属配线层301形成的空位线33配置在位线对31。32之间。因此，空位线33能够取到屏蔽的作用，并消除位线对31、32之间的串音。另外，由于该空位线33的配线区域不是原来配线存在的区域，因此没有发生面积损失。

通过采取图2～图4那样的构成，在制造工序中，即使是存取晶体管104、105的栅极偏移到晶体管的沟道方向的场合，由于这些存取晶体管104、105的实效栅极幅度没有变大，因此读出时的静态噪声容限不会变小，并能够将该电特性的变动抑制到最小限度。从而，能够防止读出时的误动作引起的合格率下降。

图5表示图1的半导体存储装置读出时的预充电控制信号PC，放电控制信号DC，均衡控制信号EQ，字线WL，位线对BL、/BL，以及空位线DBL的各自的电压波形。Vdd是电源电压。

若依据图5，那么在时刻t1将预充电控制信号PC和放电控制信号DC变成L电平。就是说，通过预充电控制信号PC将位线对BL、/BL预充电到电源电压Vdd，并且通过放电控制信号DC将空位线DBL放电到接地电压(0V)(T1期间)。在位线对BL、/BL的预充电和空位线DBL的放电完了之后，通过均衡控制信号EQ进行位线对BL、/BL和空位线DBL的均衡(T2期间)。通过该动作，存在于位线对BL、/BL的电荷被分配给空位线DBL，结果，位线对BL、/BL的电压被减低到比电源电压Vdd更低的电压。这时，由于位线对BL、/BL和空位线DBL对晶体管的制造偏差没有影响，因此能够得到电源电压V dd和接地电压(0V)之间的稳定的中间电压。在该动作之后，在时刻t5，字线被选择，并开始存储单元10的读出。

若依据以上已说明的第1实施形态，那么在通过利用空位线33使位线对31、32的预充电电压下降，在为读出而激活字线30时，由于位线对31、32是已变成比电源电压Vdd低的中间电压的状态，因此存储单元10中的低侧存储结点的电压变低，结果，即使是NMOS存取晶体管11、21和NMOS激励晶体管12、22的栅极幅度相等的场合，由于NMOS存取晶体管11、21的电流驱动能力在外观上下降，静态噪声容限变大，因此能够防止读出时的误动作。

但是，即使在设计面积不增加而能够配置空位线33，不需要使用多个电源这一点上也能够抑制设计面积的增加。另外，由于空位线33起着评比的作用，因此即使是位线对31、32的间隔窄的场合，由于能减小这些位线对31、32之间的耦合电容，因此能谋求存储单元10读出的高速化。

(第2实施形态)

图6表示涉及本发明的第2实施形态的半导体存储装置的构成。图6的构成在具备作为用于当空位线调整信号DA是H电平时将空位线(DBL)33在电路上2分割的晶体管43、例如PMOS晶体管这一点上与第1实施形态不同。在其它方面与第1实施形态相同。

图7表示图6的半导体存储装置的读出动作。若依据图7，那么在空位线调整信号DA是L电平、PMOS晶体管43是激活状态时，与第1实施形态相同。与此相对，在空位线调整信号DA是H电平、PMOS晶体管43是非激活状态时，在T2期间当进行均衡时，由于电荷的移动少，因此能够减少位线对BL、/BL的电位降低。

若依据以上已说明的第2实施形态，那么通过空位线调整信号DA使空位线电容变化，因而能可变地抑制均衡后的位线对31、32的电压。

此外，通过增加空位线调整信号DA、PMOS晶体管43，也可以决定将空位线33在电路上分割成3个以上。通过精密地设计空位线电容，能够减少均衡后的位线对31、32的电压调整单位。另外，通过可变地控制空位线33的分割数，也能够使空位线电容变化。若将空位线电容变大，那么就能够将均衡后的位线对31、32的电压设定得更低。

另外，静态噪声容限由于制造偏差变得比所希望的值小并引起读出的误动作那样的存储单元当在1列(column)中即使存在1个的场合，通过调整空位线电容以便使该存储单元的静态噪声容限变大，也能够防止读出的误动作。希望该空位线电容的调整能在存储单元的每1列或每1列组中进行。

(第3实施形态)

图8表示涉及本发明的第3实施形态的半导体存储装置的构成。图8的构成就是使用用于拉拔空位线(DBL)33的电荷的PMOS晶体管电路44构成了第1实施形态中的放电电路40。本实施形态的放电电路40在放电控制信号DC是L电平时将空位线33放电到PMOS晶体管44的阈值电压Vt。SC是用于可变地控制PMOS晶体管44的基片电位的基片电位控制信号。其它方面与第1实施形态相同。

图9表示图8的半导体存储装置的读出动作。若依据图8的构成，那么通过基片电位控制信号SC能够使PMOS晶体管44的阈值电压Vt变化。例如，若Vt＝0，那么在T1期间，空位线DBL将被放电到接地电压(0V)。另一方面，若Vt＞0，那么在T1期间的空位线DBL放电后的电压将变成规定的正电压。因此，通过基片电位控制信号SC，能够可变且连续地控制在T2期间的均衡以后的位线对BL、/BL的电压。

若依据以上已说明的第3实施形态，那么通过基片电位控制信号SC使空位线33放电后的电荷量变化，因而能可变地控制均衡后的位线对31、32的电压。

另外，静态噪声容限由于制造偏差变得比所希望的值小、并引起读出的误动作那样的存储单元当在1列中即使存在1个的场合，通过调整基片电位控制信号SC的电压以便增大该列的位线对31、32的放电量，也能够防止读出的误动作。该基片电位控制SC的电压调整希望能在存储单元的每1列或每1列组中进行。

(第4实施形态)

图10表示涉及本发明的第4实施形态的半导体存储装置的构成。在图10中，存储单元10是具有图2～图4所示的横式单元构造的6个晶体管构成的存储单元。但是，不需要空位线33。30是字线(WL)，31、32是位线对(BL、/BL)，45是字线驱动器，50是预充电电路，60是位线放电电路，70是均衡电路，80是位线放电电压控制电路，存储单元10与字线30和位线对31、32连接。

预充电电路50使1对PMOS晶体管51、52的漏极与位线对31、32连接，使源极与电源连接，将预充电控制信号PC输入到栅极而构成。位线放电电路60使1对NMOS晶体管61、62的漏极与位线对31、32连接，使源极与地连接，将放电控制信号DC输入到栅极而构成。均衡电路70分别使PMOS晶体管72的漏极和源极与位线对31、32连接，将逻辑电路71的输出输入到栅极而构成。逻辑电路71将预充电控制信号PC和放电控制信号DC的倒转的逻辑积送到PMOS晶体管72的栅极。因此，在位线对31、32的预充电时间和放电时间分别实行该位线对31、32的均衡。位线放电电压控制电路80是为了可变地控制位线对31、32的放电时间，将预充电控制信号PC和脉冲控制信号PLS1～3作为输入，将放电控制信号DC作为输出的电路，并由缓冲器81、82、83，反相器84、85、86，MOS开关91、92、93以及AND(逻辑与)电路94构成。该位线放电电压控制电路80是用控制信号PLS1～3选择基于预充电控制信号PC的不同的3个延迟信号中任何一个，并将选择的结果和预充电控制信号PC的逻辑积作为放电控制信号DC的构成。脉冲控制信号PLS1～3只输入1个H电平，其它输入L电平。

图11表示图10的半导体存储装置的读出时的控制信号PLS1，预充电控制信号PC，放电控制信号DC，字线WL，位线对BL、/BL的各自的电压波形。Vdd是电源电压。

若依据图11，那么通过首先在时刻t1将控制信号PLS1～3的任何1个(例如PLS1)变成H电平，决定位线对BL、/BL的放电时间。这时，能够选择3个阶段放电时间中的任何1个。接着，通过在时刻t2将预充电控制信号PC变成L电平，将位线对BL、/BL预充电到电源电压Vdd并进行均衡。在T1期间的预充电后，若将预充电控制信号PC返回到H电平并结束位线对BL、/BL的预充电，那么从时刻t4开始位线对BL、/BL的放电并均衡。位线放电时间T2是与通过位线放电电压控制电路80内的脉冲控制信号PLS1～3所选择的延迟对应的长度。由此，位线对BL、/BL的电压被下拉到比电源电压Vdd低的电压。在该放电结束后在时刻t6选择字线WL并开始存储单元10的读出。

若依据以上已说明的第4实施形态，那么通过在存储单元10的读出之前使位线对31、32的预充电电压下降，在为了读出而激活字线30时，由于位线对31、32是已变成了比电源电压Vdd低的中间电压的状态，因此存储单元10中的低侧存储结点的电压变低，结果，即使是图1所示的NMOS存取晶体管11、21和NMOS激励晶体管12、22的栅极幅度相等的场合，由于静态噪声容限变大，因此能防止读出时的误动作。

但是，若依据本实施形态，无须使用多个电源，就能够抑制设计面积的增加。另外，在第1～第3实施形态中即使是空位线33的屏蔽效果越被抵消该空位线33和位线对31、32的各自之间的间隔越过于变得狭窄的场合，若依据第4实施形态，由于不需要空位线33，因此能避免位线对31、32和空位线33之间的邻接负载电容增加引起的读出速度下降的恶劣影响。

另外，当静态噪声容限因制造偏差变得比所希望的值小并引起读出的误动作那样的存储单元在1列中即使存在1个的场合，通过用位线放电电压控制电路80进行调整使位线对31、32的放电时间变长，也能够防止读出的误动作。

在使多个位线对放电的场合，由于用单一的控制电路80能控制全部位线对的放电时间，因此也有使这些位线对的放电量容易一致的优点。但是，也可以做到在每1列或每1列组中能进行放电时间的调整。

(第5实施形态)

图12表示涉及本发明的第5实施形态的半导体存储装置的构成。在图12中，存储单元10是具有图2～图4所示的横式单元构造的6个晶体管构成的存储单元。但是，空位线33可以省略。30是字线(WL)，31、32是位线对(BL、/BL)，45是字线驱动器，95是字线电压设定电路，存储单元10与字线30和位线对31、32连接。字线电压设定电路95例如由NMOS晶体管96构成，该NMOS晶体管96的栅极与电源连接，源极与字线驱动器45的输出连接，漏极与字线30连接。

依据本实施形态，若将电源电压设定为Vdd，将NMOS晶体管96的阈值电压设定为Vtn，那么在字线30已变成选择状态时的该字线30的激活电压，即图1所示的两个NMOS存取晶体管11、21的栅极电压将变成比电源电压Vdd低的规定的电压(Vdd-Vtn)。其结果，由于读出时的NMOS存取晶体管11、21的接通电阻变成比NMOS激励晶体管12、22的接通电阻大，因此低侧存储结点的电压变低。从而，即使是NMOS存取晶体管11、21和NMOS激励晶体管12、22的栅极幅度相等的场合，静态噪声容限变大，也能够防止读出时的误动作。

此外，例如通过调整NMOS晶体管96的基片电位，也可以决定可变地控制字线30的激活电压。当静态噪声容限因制造偏差变得比所希望的值小、并引起读出的误动作那样的存储单元在1行(row)中即使存在1个的场合，通过调整低的该字线激活电压，也能够防止读出的误动作。该电压调整能在存储单元的每1行或每1行组中进行。

Claims (11)

1.一种半导体存储装置具备6个晶体管构成的存储单元，以及与该存储单元连接的字线和位线对的装置，其特征在于，它还具备：用于将所述位线对预充电到电源电压的装置；与所述位线对不同的空位线；用于将所述空位线放电到比所述电源电压低的第1电压的装置；以及为了将在所述存储器的读出前的所述位线对的电压设置成比上述电源电压低的第2电压而用于均衡被预充电到所述电源电压的位线对和被放电到所述第1电压的空位线的装置。

2.如权利要求1记载的半导体存储装置，其特征在于，所述空位线被配置在所述位线对之间。

3.如权利要求1记载的半导体存储装置，其特征在于，它还具备用于将所述空位线在电路上分割成2个以上的装置。

4.如权利要求3记载的半导体存储装置，其特征在于，它还具备用于可变地控制所述空位线的分割数的装置。

5.如权利要求1记载的半导体存储装置，其特征在于，它还具备用于控制所述空位线的第1电压以便可变地控制所述位线对的第2电压的装置。

6.如权利要求5记载的半导体存储装置，其特征在于，它还具备用于在所述空位线的放电时可变地控制用于拉拔该空位线的电荷的MOS晶体管的基片电位的装置。

7.一种半导体存储装置是具备6个晶体管构成的存储单元以及被连接到该存储单元的字线和位线对的装置，它还具备：用于将所述位线对预充电到电源电压的装置；以及为了将在所述存储器的读出前的所述位线对的电压设置成比上述电源电压低的规定的电压而用于只在规定的时间使被预充电到所述电源电压的位线对放电的装置。

8.如权利要求7记载的半导体存储装置，其特征在于，它还具备在在所述位线对的预充电时间和放电时间分别均衡该位线对的电压的装置。

9.如权利要求7记载的半导体存储装置，其特征在于，它还具备用于可变地控制所述位线对的放电时间的装置。

10.一种半导体存储装置是具备6个晶体管构成的存储单元以及被连接到该存储单元的字线和位线对的装置，其特征在于，它还具备用于将所述存储单元的读出时的所述字线的激活电压设定为比电源电压低的规定的电压的装置。

11.如权利要求10记载的半导体存储装置，其特征在于，它还具备用于可变地控制所述字线的激活电压的装置。

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