CN1716447A - 低功率消耗的半导体存储器件 - Google Patents

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Abstract

提供了一种具有低功耗的半导体存储器件，其具有与多个位线对和多个字线相连接的存储单元阵列，以执行数据的读取或写入操作。所述器件包括用于供给第一电源电压的第一电源。而且，第二电源供给具有比第一电源电压低的电压电平的第二电源电压。此外，所述器件还包括标准地线。提升接地电路提供具有比标准地线的电压电平高的电压电平的提升接地电压。第一电力电路与第一电源和标准地线相连接，并响应于第一电源电压而工作。第二电力电路与第二电源和提升接地电路相连接，并响应于第二电源电压而工作。从而，可以降低功率和芯片尺寸。

Description

低功率消耗的半导体存储器件
技术领域
本发明涉及一种半导体存储器件，并尤其涉及一种低功率消耗的随机存取存储器(RAM)。
背景技术
已提出了降低单一半导体存储器件(或芯片)的工作电压或芯片的内部存储模块的工作电压的技术来减小半导体存储器件的功率消耗。
然而，降低的工作电压带来半导体存储器件与外部系统之间的对接困难以及由于降低的内部电压所导致的困难。为了解决与外部系统的对接问题，需要一种特定稳压器或接口电路以克服存储器件与外部系统之间的工作电压差。附加的接口电路系统增加了芯片面积和功率消耗。
由于降低的内部电压所导致的困难出现在芯片的制造与设计中。换言之，由于以较低的电压操作内部器件而产生的降低的阈值电压引起泄漏电流，并且由于击穿电压减少而降低了可靠性和由于噪声敏感性而降低了稳定性。
由于上述困难，对于存储器件的更经济的功率消耗的研究已通过降低存储器自身的功率消耗，而不是通过降低工作电压，得到进展。到目前为止，降低存储器件功率消耗的方法已通过使用低压摆动(swing)总线和划分为多块的模块来改进存储器输出终端的放大器结构，并减少存储区域。另外，也提出了将存储数据输出终端移至两侧以降低位线电容量并改进工作速度的方法。已提出了用于降低对位线预充电所消耗的功率的各种技术。
图1是根据现有技术的半导体存储器件的电路图，以SRAM(静态随机存取存储器)为例，其包括存储单元阵列、列选择电路50、位线预充电电路60、写入驱动器电路40和读出放大器30。
所述存储单元阵列由多个存储单元10构成，其中多个存储单元10沿行和列的方向排列。多个存储单元10与位线BL、互补位线BLb和字线SWL三条信号线相连。
由响应行寻址请求而工作的行选择电路(未示出)来选择期望的字线SWL。
所述列选择电路50由响应列使能信号PYB和列使能信号PYB的反相信号的CMOS(互补金属氧化物半导体)电路52和54构成。
所述列选择电路50通过使用列寻址请求，响应于通过依靠内部电源电压Vcc操作的列解码器70施加的列使能信号PYB，而选择一对连接到存储单元10的位线BL和BLb，并将它们与数据线DL和DLb相连。所选择的位线对BL和BLb通过与所选择的位线对BL和BLb对应的数据线对DL和DLb而与读出放大器30以及写入驱动器电路40相连。
所述位线预充电电路60对与存储单元10相连的位线对BL和BLb进行预充电。
在位线预充电电路60中，三个PMOS晶体管62、64和66与位线对BL和BLb相连接。所述PMOS晶体管64和66均具有在与内部电源电压Vcc对应的位线BL和BLb之间单独形成的电流通路。所述PMOS晶体管62具有在位线对BL和BLb之间形成的电流通路。来自列使能信号PYB的反相信号的位线预充电信号共同地控制所述PMOS晶体管62、64和66。也就是说，位线预充电电压电平同时切换PMOS晶体管62、64和66。
所述写入驱动器电路40由NAND门(与非门)41和42、PMOS晶体管43和46、以及NMOS晶体管44、45、47和48构成，并响应于写入操作中的数据写入信号PWD而驱动数据线DL和DLb上的数据DIN。
所述读出放大器30响应于读取操作中的读出放大器使能信号PSA而读出并放大存储单元的数据。
此外，根据现有技术的半导体存储器件包括由PMOS晶体管82、84和86构成以对数据线进行预充电的数据线预充电电路80。所述PMOS晶体管82和86均具有在与内部电源电压Vcc对应的数据线DL和DLb之间单独形成的电流通路。所述PMOS晶体管84具有在数据线对DL和DLb之间形成的电流通路。
图2是图1的操作的时序图，其中根据现有技术的半导体存储器件中的数据写入操作将在下文进行描述。
数据DIN响应于数据写入信号PWD而被传输到数据线DL和DLb。然后，全电压摆动数据通过响应列使能信号PYB的列选择电路50的CMOS晶体管而被传输到位线BL和BLb。当字线SWL被使能时，一对数据通过所选择的位线BL和BLb而被写入所选择的存储单元10中。位线BL和BLb的电压电平在内部电源电压Vcc与标准接地电压Vss之间摆动。
在这种传统的半导体存储器件中，一对位线与许多单元相连接，如，2000～8000个，并且数据线还与和列数相同数量的列选择电路相连接。因此，这些电路中的负载电容量成为消耗半导体存储器件中的大量功率的因素。特别是，在写入操作中，在数据线和位线的内部电源电压Vcc与标准接地电压Vss之间进行全电压摆动的预充电操作成为传统半导体存储器件的大功率消耗的一个原因。这是有效获得具有低功耗的产品的严重障碍。
发明内容
提供了一种低功耗的半导体存储器件，其能够实现芯片尺寸的缩小以及成本的降低。
根据本发明的一个实施例，一种半导体存储器件，其具有与多个位线对和多个字线相连接的存储单元阵列以执行数据的读取或写入操作，该半导体存储器件包括：第一电源，用于供给第一电源电压；第二电源，用于供给具有比第一电源电压低的电压电平的第二电源电压；标准地线；提升(elevated)接地电路，用于提供具有比标准地线的电压电平高的电压电平的提升接地电压；第一电力电路，与第一电源和标准地线相连接，并响应于第一电源电压而工作；和第二电力电路，与第二电源和提升接地电路相连接，并响应于第二电源电压而工作。
第二电力电路可以由位线预充电电路、数据线预充电电路和写入驱动器电路构成。第一电力电路可以由存储单元阵列和读出放大器电路构成。
第一电源电压可以具有内部电源电压的电压电平。第二电源可以具有晶体管，用于将第一电源电压的电压电平改变为第二电源电压的电压电平。提升接地电路可以具有晶体管，用于将标准地线的标准接地电压改变为提升接地电路的提升接地电压。
这一实施例提供了一种具有低功耗和缩小的芯片尺寸的半导体存储器件。
附图说明
通过参考附图来描述本发明的示范实施例，其中：
图1是根据现有技术的半导体存储器件的电路图；
图2是图1中提及的操作的时序图；
图3是根据本发明示范实施例的半导体存储器件的方框图；
图4是图示图3所示半导体存储器件的示例的电路图；和
图5是图4中提及的操作的时序图。
具体实施方式
将通过参考图3和5来描述本发明的示范性实施例。
图3是根据本发明示范性实施例的半导体存储器件的方框图，其中，根据本发明示范性实施例的半导体存储器件包括第一电源500、第二电源190、第一电力电路300、第二电力电路400、标准地线600和提升接地电路120。
第一电源500供给第一电源电压Vcc用作内部电源电压Vcc，可以大约为1.8V。
第二电源190供给具有比第一电源电压低的电压电平的第二电源电压。第二电源190可以由分压器、二极管类电路、或本领域技术人员公知的电路构成。第二电源电压的电平可以为约1.3V，或比第一电源电压低约0.5V。
标准地线600提供标准接地电压Vss，其大约为0V。
提升接地电路120提供具有比标准地线600高的电压电平的提升接地电压。提升接地电路120可以由晶体管电路或本领域技术人员公知的电路构成。提升接地电路120的电压电平可以比标准地线600的标准接地电压Vss高大约0.5V。
所述第一电力电路300与第一电源500和标准地线600相连接，并响应于第一电源电压Vcc而工作。第一电力电路300可以由当存储单元阵列或读出放大器电路的工作电压降低时，对半导体存储器件的速度敏感(responsive)的电路构成。
第二电力电路400与第二电源190和提升接地电路120相连接，并响应于第二电源电压而工作。第二电力电路400可以由即使工作电压降低，也对半导体存储器件的速度不太敏感的电路构成。例如，位线预充电电路、数据线预充电电路和写入驱动器电路等等均可根据第二电源电压而工作。
图4是详细图示图3的例子的电路图。
如图4所示，根据本发明示范性实施例的半导体存储器件，例如SRAM(静态随机存取存储器)，包括第一电源、第二电源190、第一电力电路300、第二电力电路400、标准地线和提升接地电路120。
第一电源被提供作为内部电源，并在电路图中由标准电源电压符号表示。
第二电源190连接在第一电源和第二电源电压的电力线190a之间，并由栅极连接到第一电源的NMOS晶体管192构成。第二电源电压通过NMOS晶体管192而从第一电源电压Vcc降低了NMOS晶体管192的阈值电压Vth，并且该第二电源电压通过第二电源的电力线190a而供给。
标准地线具有标准接地电压Vss，其电压电平约为0V，并表示为下箭头标记。
提升接地电路120连接在提升接地线120a与标准地线之间，并由栅极连接到提升接地线120a的NMOS晶体管122构成。提升接地电压通过NMOS晶体管122而从标准接地电压Vss提高了NMOS晶体管122的阈值电压Vth，并被连接到提升接地线120a。
所述第一电力电路300由工作电压对半导体存储器件的速度敏感、并通过作为内部电源电压的第一电源电压Vcc而工作的电路构成。也就是说，可从第一电力电路300给连接到存储单元110的存储单元阵列、和读出放大器130等供电。第一电力电路300的各电路均通过标准地线而接地。
所述第二电力电路400由对半导体存储器件的速度较不敏感并连接到第二电源电压的电力线190a的电路构成，以根据第二电源电压而工作。第二电力电路400包括位线预充电电路160、数据线预充电电路180和写入驱动器电路140等等。第二电力电路400的各电路均可以通过提升接地电路120而接地。
另外，在该半导体存储器件中，使用了第一电源电压Vcc、第二电源电压Vcc-Vth、标准接地电压Vss和提升接地电压Vss+Vth，因此，用于响应于寻址信号而输出列使能信号PYB或列使能信号PYB的反相信号的列解码器电路170，在读取与写入操作中可以通过具有比第一电源电压Vcc的电压电平高的电压电平的外部电源电压Vpp而工作。
存储单元阵列由按行和列排列的多个存储单元110构成。所述存储单元110与三条信号线相连接，即，位线BL、互补位线BLb、和字线SWL。由响应于行寻址请求而工作的行选择电路(未示出)选择作为多个字线中的任意一条的所述字线SWL。
所述列选择电路150响应列使能信号PYB或列使能信号PYB的反相信号，其可以由分别与相应位线BL和BLb相连接的NMOS晶体管152和154构成。因此，可减小芯片的尺寸。
所述位线对BL和BLb被预充电到第二电源电压Vcc-Vth或提升接地电压Vss+Vth，因此，电流可以利用一个NMOS晶体管152、154而被充分传输。在列选择电路150中，通过使用列寻址，连接到存储单元110的位线对BL和BLb被通过依靠外部电源电压Vpp工作的列解码器170施加的列使能信号PYB的反相信号所选择，并然后与数据线DL和DLb相连接。通过对应数据线对DL和DLb，所选择的位线对BL和BLb被连接到读出放大器130和写入驱动器电路140。
所述位线预充电电路160以第二电源电压电平Vcc-Vth对与存储单元110相连的位线对BL和BLb进行预充电。在位线预充电电路160中，三个PMOS晶体管162、164和166与位线对BL和BLb相连接。所述PMOS晶体管164和166均具有在对应于第二电源电压Vcc-Vth的位线对BL和BLb之间各自形成的电流通路。所述PMOS晶体管162具有在位线对BL和BLb之间形成的电流通路。所述PMOS晶体管162、164和166被来自列使能信号PYB的反相信号的位线预充电信号共同控制。换句话说，与位线预充电电压电平一致地同时切换PMOS晶体管162、164和166。
所述写入驱动器电路140响应于第二电源电压Vcc-Vth而工作，并且其由NAND门141和142、PMOS晶体管143和146以及NMOS晶体管144、145、147和148构成，并响应于写入操作中的数据写入信号PWD而驱动数据线DL和DLb上的数据DIN。
所述读出放大器130响应于读出放大器使能信号PSA而读出并放大存储单元的数据。
所述数据线预充电电路180由PMOS晶体管182、184和186构成，以将数据线DL和DLb预充电到第二电源电压Vcc-Vth。PMOS晶体管182和186均具有在对应于第二电源电压Vcc-Vth的数据线对DL和DLb之间各自形成的电流通路。所述PMOS晶体管184具有在数据线对DL和DLb之间形成的电流通路。
图5是图4的操作时序图。
参考图4和5，下面将描述根据示范性实施例的半导体存储器件的数据写入操作。
数据DIN响应于数据写入信号PWD而被传输到数据线DL和DLb。然后，全电压摆动数据通过组成响应列使能信号PYB的列选择电路50的CMOS晶体管而被传输到位线BL和BLb。当字线SWL被使能时，一对数据通过所选择的位线BL和BLb而被写入所选择的存储单元110。
如上所述，与传统电路相比较，在根据本发明示范性实施例的半导体存储器件中，位线BL和BLb以及数据线DL和DLb的预充电电平在写入和读取操作中从第一电源电压Vcc被降低到第二电源电压Vcc-Vth，并且写入操作时的低电压电平从标准接地电压Vss被增加到提升接地电压Vss+Vth。因此，在写入操作中，位线和数据线的电压摆动值可以降低一半以上，并且可以降低功耗。
尽管以SRAM器件为示例而描述了根据示范性实施例的半导体存储器件及其操作方法，但是其同样可适用于如DRAM等的存储器件以及其它非易失性存储器。
如上所述，根据本发明的示范性实施例，在读取或写入操作中，可以降低数据线和位线电压摆动电平，因此可以有效地基本上降低写入功率消耗并且可以减少芯片尺寸和成本。
尽管参考其示范性实施例而特别示出和描述了本发明，但是本领域的技术人员应明白在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可进行形式和细节上的各种改变。例如，可以改变电路的内部结构，或将电路的内部器件替换为其它等价器件。因此，这些和其它变化和修改应在所附权利要求限定的真实精神和范围之内。

Claims (16)

1.一种半导体存储器件，具有与多个位线对和多个字线相连接的存储单元阵列，用于执行数据的读取或写入操作，所述半导体存储器件包括：
第一电源，用于供给第一电源电压；
第二电源，用于供给具有比第一电源电压低的电压电平的第二电源电压；
标准地线，用于提供标准接地电压；
提升接地电路，用于提供具有比标准接地电压高的电压电平的提升接地电压；
第一电力电路，与第一电源和标准地线相连接，并响应于第一电源电压而工作；和
第二电力电路，与第二电源和提升接地电路相连接，并响应于第二电源电压而工作。
2.如权利要求1所述的半导体存储器件，其中，所述第二电力电路包括位线预充电电路、数据线预充电电路和写入驱动器电路。
3.如权利要求2所述的半导体存储器件，其中，所述第一电力电路包括存储单元阵列和读出放大器电路。
4.如权利要求3所述的半导体存储器件，其中，所述第一电源电压具有内部电源电压的电压电平。
5.如权利要求4所述的半导体存储器件，其中，所述第二电源具有晶体管，用于将第一电源电压的电压电平改变为第二电源电压的电压电平。
6.如权利要求5所述的半导体存储器件，其中，该提升接地电路具有晶体管，用于将标准地线的标准接地电压改变为提升接地电路的提升接地电压。
7.如权利要求6所述的半导体存储器件，其中，连接到存储单元以选择位线对的列选择电路具有单独连接到位线对的晶体管。
8.如权利要求7所述的半导体存储器件，其中，用于产生列使能信号以驱动列选择电路的列解码器电路，根据具有比内部电源电压高的电压电平的外部电源电压而工作。
9.一种操作半导体存储器的方法，该半导体存储器具有与多个位线对和多个字线对相连接的存储单元阵列，以执行数据的读取或写入操作，所述方法包括：
供给第一电源电压；
供给具有比第一电源电压低的电压电平的第二电源电压；
提供标准接地电压；
提供具有比标准接地电压高的电压电平的提升接地电压；
通过第二电源电压对位线进行预充电；
通过第二电源电压对数据线进行预充电；
通过第二电源电压或提升接地电压而驱动数据线。
10.如权利要求9所述的操作半导体存储器的方法，其中，第一电源电压具有内部电源电压的电压电平。
11.如权利要求9所述的操作半导体存储器的方法，其中，用于产生列使能信号的列解码器电路通过具有比内部电源电压高的电压电平的外部电源电压而工作。
12.一种具有存储器模块的半导体器件，其中，所述半导体器件具有用于供给第一电源电压的第一电源和用于提供标准接地电压的标准地线，其中所述存储器模块包括：
存储单元阵列，与多个位线对和多个数据线对相连接；
第二电源，用于供给具有比第一电源电压低的电压电平的第二电源电压；和
提升接地电路，用于提供具有比标准接地电压高的电压电平的提升接地电压。
13.如权利要求12所述的半导体器件，其中所述存储器模块还包括：
写入驱动器电路，将第二电源电压和提升接地电压提供给数据线。
14.如权利要求12所述的半导体器件，其中所述存储器模块还包括：
位线预充电电路，将第二电源电压提供给位线。
15.如权利要求12所述的半导体器件，其中所述存储器模块还包括：
数据线预充电电路，将第二电源电压提供给数据线。
16.如权利要求12所述的半导体器件，其中存储单元阵列通过第二电源电压或提升接地电压而工作。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5119489B2 (ja) * 2006-03-07 2013-01-16 公益財団法人新産業創造研究機構 半導体記憶装置
US7760576B2 (en) * 2007-11-08 2010-07-20 Qualcomm Incorporated Systems and methods for low power, high yield memory
US7796418B2 (en) * 2008-03-19 2010-09-14 Broadcom Corporation Programmable memory cell
JP5005713B2 (ja) * 2009-02-12 2012-08-22 パナソニック株式会社 半導体記憶装置
US8305827B2 (en) * 2010-07-13 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual rail memory
US9281055B2 (en) * 2014-03-18 2016-03-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Memory sense amplifier and column pre-charger

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3188634B2 (ja) * 1995-10-31 2001-07-16 松下電器産業株式会社 データ保持回路
TW318932B (zh) 1995-12-28 1997-11-01 Hitachi Ltd
JPH10172287A (ja) * 1996-12-05 1998-06-26 Mitsubishi Electric Corp スタティック型半導体記憶装置
JP4627827B2 (ja) * 1999-10-28 2011-02-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4565716B2 (ja) * 2000-08-30 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2003059273A (ja) * 2001-08-09 2003-02-28 Hitachi Ltd 半導体記憶装置
US6683805B2 (en) 2002-02-05 2004-01-27 Ibm Corporation Suppression of leakage currents in VLSI logic and memory circuits

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