KR20050119482A - 저전력 소모를 위한 반도체 메모리 장치 - Google Patents

저전력 소모를 위한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 저전력 소모를 위한 반도체 메모리 장치에 관한 것으로 본 발명에 따른 복수개의 비트라인 쌍들과 복수 개의 워드라인에 연결되는 메모리 셀들의 어레이를 구비하여 데이터의 리드 또는 라이트 동작을 행하기 위한 반도체 메모리 장치는,제1전원 전압을 공급하기 위한 제1전원전압 공급부와; 상기 제1전원 전압보다 일정전압 낮은 레벨의 전압을 제2전원전압을 공급하기 위한 제2전원 전압 공급부와; 제1접지부와; 상기 제1접지부보다 일정전압 높은 레벨의 전압을 접지전압으로 제공하는 제2접지부와; 상기 제1전원전압 공급부 및 상기 제1접지부에 연결되어 상기 제1전원전압에 의해 동작되는 제1전원전압 동작 회로부와; 상기 제2전원 전압 공급부 및 상기 제2접지부에 연결되어 상기 제2전원전압에 의해 동작되는 제2전원전압 동작 회로부를 구비함을 특징으로 한다. 본 발명에 따르면, 소모전력이 줄일 수 있으며, 칩사이즈를 줄일 수 있는 효과가 있다.

Description

저전력 소모를 위한 반도체 메모리 장치{Semiconductor memory apparatus for low power dissipation}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 소모 전력을 줄일 수 있는 랜덤 액세스 메모리 장치에 관한 것이다.
반도체 메모리 장치의 전력 소비를 줄이기 위해서, 일반적으로, 단일 반도체 메모리 장치 (또는 칩)의 동작 전압 또는 칩 내부의 메모리 모듈의 동작 전압을 낮추는 기술들이 제안되어 왔다.
그러나, 동작 전압이 낮아짐에 따라 반도체 메모리 장치와 외부 시스템과의 인터페이스에 문제가 생기고 내부의 낮은 전압으로 인한 문제도 발생하게 된다. 외부 시스템과의 인터페이스 문제는 메모리 장치와 외부 시스템과의 동작 전압 차이로 인해 별도의 레귤레이터나 인터페이스 회로를 필요로 한다는 점이다. 그러한 인터페이스 회로의 추가적인 구현은 면적 및 전력 소비의 증가 원인이 된다.
내부의 낮은 전압으로 인한 문제는 공정 및 설계로 인해서 발생하는데, 내부 소자를 낮은 전압에서 동작시킴에 따라 생기는 낮은 문턱전압(threshold voltage)의 영향으로 인해 누설 전류가 생성되고, 브레이크다운 전압의 저하에 따른 신뢰성이 저하되고 그리고 잡음 특성 약화로 인해 안정도가 떨어진다는 점이다.
메모리 장치의 전력 소비를 개선시키기 위해서는, 그러므로, 앞서 언급된 문제점으로 인해 동작 전압을 낮추는 방법 대신에, 메모리 자체의 전력 소비를 줄이는 방법에 지금까지 연구의 초점이 맞추어져 왔다. 현재까지 발표된 메모리 장치자체의 전력 소비를 감소시키는 방법에는, 메모리 출력단의 증폭기 구조를 개선하는 방법, 저전압 스윙 버스를 사용하는 방법, 다수로 분할된(multi-divided) 모듈을 사용하는 방법, 메모리 면적을 줄이는 방법 등이 있다. 그 외에 메모리 데이터의 출력단을 양쪽에 배치하여 비트 라인 커패시턴스를 줄임으로써 동작 속도를 향상시키는 방법도 또한 제시되었다. 그리고, 비트 라인 프리챠지시 소모되는 전력을 줄이기 위한 다양한 기술들이 제시되어 오고 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 회로도이다.
도 1에 도시된 바와 같이, 종래 기술에 따른 반도체 메모리 장치는 SRAM(Static Random Access Memory) 장치에 관한 것으로, 메모리 셀 어레이, 컬럼 선택회로(50), 비트라인 프리차아지 회로(60), 라이트 드라이버 회로(40) 및 센스앰프(30)를 구비한다.
상기 메모리 셀 어레이는 메모리 셀(10) 들로 구성되며, 상기 메모리 셀(10) 들이 행들과 열들로 배열되어 이루어진다. 상기 메모리 셀(10)에는 3개의 신호 라인들 즉, 비트 라인(BL), 상보 비트 라인(BLB) 및 워드 라인(SWL)이 연결된다.
상기 워드라인(SWL)은, 복수개의 워드라인들 중 어느 하나의 워드라인(SWL)이 로우(row) 어드레스에 응답하여 동작하는 로우 선택 회로(미도시)에 의해서 선택된 것이다.
상기 컬럼선택회로(50)는 컬럼 인에이블 신호(PYB) 및 상기 컬럼 인에이블 신호(PYB)의 반전신호에 응답하는 CMOS 회로(52,54)를 구비하여 구성되며, 컬럼 어드레스에 의해, 전원전압(VCC)에 의해 동작되는 컬럼 디코더(70)를 통해 인가되는 컬럼 인에이블 신호(PYB)에 의하여 메모리 셀(10)에 연결된 비트라인 쌍(BL,BLb)을 선택하여 데이터라인(DL,DLb)에 연결한다. 상기 선택된 비트 라인 쌍(BL, BLb)은 대응하는 데이터 라인 쌍(DL,DLB)들을 통해 센스앰프(30) 및 라이트 드라이버 회로(40)에 연결된다.
상기 비트라인 프리차아지 회로(60)는 메모리 셀(10)에 연결된 비트라인 쌍(BL,BLb)을 프리차아지 하기 위한 회로이다.
상기 비트 라인 프리챠지 회로(60)는 비트 라인 쌍(BL,BLB) 당 3개의 PMOS 트랜지스터들 (62,64,66)이 배치되어 연결된다. 상기 PMOS 트랜지스터들(64,66)은 전원 전압(VCC)과 대응한 비트 라인들 (BL,BLb) 사이에 각각 형성된 전류 패스를 갖는다. 상기 PMOS 트랜지스터(62)는 상기 비트 라인 쌍(BL,BLb) 사이에 형성된 전류 패스를 갖는다. 상기 PMOS 트랜지스터들(62,64,66)은 컬럼 인에이블 신호(PYB)의 반전신호인 비트라인 프리차아지 신호에 공통으로 제어된다. 즉, 상기 PMOS 트랜지스터들(62,64,66)은 비트 라인 프리차아지의 전압 레벨에 따라 동시에 턴 온/오프 된다.
상기 라이트 드라이버 회로(40)는 낸드 게이트 들(41,42), PMOS 트랜지스터들(43,46) 및 NMOS 트랜지스터들(44,45,47,48)로 구성되어 라이트 동작시 데이터 라이트 신호(PWD)에 응답하여 데이터(DIN)를 데이터 라인(DL,DLb)에 드라이빙한다.
상기 센스앰프(30)는 리드동작시 센스앰프 인에이블 신호(PSA)에 응답하여 메모리 셀의 데이터를 감지 증폭한다.
추가적으로 상기 종래 기술에 의한 반도체메모리 장치에서는 데이터 라인 프리차아지 회로(80)를 구비한다. 상기 데이터 라인 프리차아지 회로(80)는 데이터 라인을 프리차아지 하기 위한 PMOS 트랜지스터들(82,84,86)로 구성된다. 상기 PMOS 트랜지스터들(82,86)은 전원 전압(VCC)과 대응한 데이터 라인들(DL,DLb) 사이에 각각 형성된 전류 패스를 갖는다. 상기 PMOS 트랜지스터(84)는 상기 데이터 라인 쌍(DL,DLb) 사이에 형성된 전류 패스를 갖는다.
도 2는 도 1의 동작 타이밍도를 개략적으로 나타낸 것이다.
도 2를 참조하여 상기한 종래의 반도체 메모리 장치에서의 데이터를 라이트동작을 설명하면 다음과 같다.
데이터 라이트 신호(PWD)에 응답하여 데이터 라인(DL,DLb)으로 데이터(DIN)가 전달된다. 다음으로, 컬럼 인에이블 신호(PYB)에 응답하는 컬럼 선택회로(50)를 구성하는 트랜스퍼 트랜지스터(CMOS)를 통해서 풀 스윙 데이터가 비트 라인(BL,BLb)으로 전달된다. 그리고, 워드라인(SWL)이 인에이블 되면 선택된 비트 라인(BL,BLb)을 통하여 한 쌍의 데이터가 선택된 메모리 셀(10)에 라이트 되게 된다. 상기의 비트라인(BL,BLb)의 레벨은 전원 전압(VCC)과 접지레벨(VSS)사이에서 스윙(swing)하게 된다.
이러한 종래의 반도체 메모리 장치에서의 비트 라인 한 쌍에는 많은 셀(예를 들면, 2K ~ 8K)이 연결되어 있고, 데이터 라인에도 칼럼 수만큼 컬럼 선택 회로가 연결되어 있다. 이에 따라, 이러한 회로들 사이의 로딩 캐패시턴스는 반도체 메모리 장치에서 많은 전력이 소모되는 원인이 된다. 특히, 라이트 동작시에 데이터 라인 및 비트 라인의 전원 전압(VCC)과 접지레벨(VSS) 사이에서 풀 스윙을 행하는 프리차아지는 종래의 반도체 메모리 장치에서 매우 큰 전력 소모의 원인이 되고 있다. 이는 적은 전력 소모를 특징으로 하는 제품에 효과적으로 대응하게 위한 노력에 많은 장애가 되고 있는 실정이다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 저전력 소모를 위한 반도체메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 소비전력이 적으면서도 칩사이즈를 작게 하여 비용절감이 가능한 반도체 메모리 장치를 제공하는데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 복수개의 비트라인 쌍들과 복수 개의 워드라인에 연결되는 메모리 셀들의 어레이를 구비하여 데이터의 리드 또는 라이트 동작을 행하기 위한 반도체 메모리 장치는, 제1전원 전압을 공급하기 위한 제1전원전압 공급부와; 상기 제1전원 전압보다 일정전압 낮은 레벨의 전압을 제2전원전압을 공급하기 위한 제2전원 전압 공급부와; 제1접지부와; 상기 제1접지부보다 일정전압 높은 레벨의 전압을 접지전압으로 제공하는 제2접지부와; 상기 제1전원전압 공급부 및 상기 제1접지부에 연결되어 상기 제1전원전압에 의해 동작되는 제1전원전압 동작 회로부와; 상기 제2전원 전압 공급부 및 상기 제2접지부에 연결되어 상기 제2전원전압에 의해 동작되는 제2전원전압 동작 회로부를 구비함을 특징으로 한다.
상기 제2전원전압 동작 회로부는 비트라인 프리차아지 회로, 데이터라인 프리차아지 회로 및 라이트 드라이버 회로를 구비할 수 있으며, 상기 제1전원 전압 동작 회로부는, 메모리 셀 어레이 및 센스 앰프 회로를 구비할 수 있다.
그리고, 상기 제1전원전압은 내부 전원 전압 레벨일 수 있으며, 상기 제2전원전압 공급부는 상기 제1전원전압 레벨을 상기 제2전원전압 레벨로 변화시키기 위한 트랜지스터 형태의 다이오드를 구비할 수 있으며, 상기 제2접지부는 상기 제1접지부의 접지레벨을 상기 제2접지부의 접지레벨로 변화시키기 위한 다이오드 형태의 트랜지스터를 구비할 수 있다.
상기한 장치적 구성에 따르면, 소비전력이 적으면서도 칩사이즈가 작은 반도체 메모리 장치의 구현이 가능해진다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 제1전원전압 공급부(500), 제2전원전압 공급부(700), 제1전원전압 동작 회로부(300), 제2전원전압 동작 회로부(400), 제1접지부(600) 및 제2접지부(200)를 구비한다.
상기 제1전원전압 공급부(500)는 내부 전원전압 레벨(VCC)의 전압을 공급하기 위한 것이다. 상기 제1전원전압 레벨(VCC)은 1.8V 정도로 설정될 수 있다.
상기 제2전원 전압 공급부(190) 상기 제1전원 전압보다 일정전압 낮은 레벨의 전압을 제2전원전압으로 하여 공급하기 위한 것이다. 상기 제2전원전압 공급부(190)는 전압 분배기(voltage divider) 또는 다이오드 형태의 구조로 구현될 수 있으며 기타 본 발명의 기술 분야에서 통상의 지식을 가진자에게 잘 알려진 회로 구조로 구현될 수 있다. 상기 제2전원 전압 레벨은 상기 제1전원 전압 레벨보다 0.5V 정도 낮은 1.3 V 정도로 설정될 수 있다.
상기 제1접지부(600)는 통상의 접지레벨(VSS)을 가지며, 통상 0V로 설정된다.
상기 제2접지부(120)는 상기 제1접지부(600)보다 일정전압 높은 레벨의 전압을 접지전압으로 제공하기 위한 것이다. 상기 제2접지부(120)는 트랜지스터를 이용한 다이오드 형태의 구조로 구현될 수 있으며 기타 본 발명의 기술 분야에서 통상의 지식을 가진자에게 잘 알려진 회로 구조로 구현될 수 있다. 상기 제2접지부(120)의 접지 레벨은 상기 제1접지부(600)의 접지레벨(VSS)보다 0.5V 정도 높은 전압레벨로 설정될 수 있다.
상기 제1전원전압 동작 회로부(300)는 상기 제1전원전압 공급부(500) 및 상기 제1접지부(600)에 연결되어, 상기 제1전원전압(VCC)에 의해 동작되는 회로들을 말하는 것으로, 보통 메모리 셀 어레이나 센스앰프 회로 등 동작 전압이 낮아지면 반도체 메모리 장치의 스피드에 영향을 줄 수 있는 회로들로 구성될 수 있다.
상기 제2전원전압 동작 회로부(400)는 상기 제2전원 전압 공급부(190) 및 상기 제2접지부(120)에 연결되어 상기 제2전원전압에 의해 동작되는 회로들을 말하는 것으로 동작 전압이 낮아져도 반도체 메모리 장치의 스피드에 영향을 적게 미치는 회로들로 구성될 수 있다. 예를 들면, 비트라인 프리차아지 회로, 데이터 라인 프리차아지 회로 및 라이트 드라이버 회로 등을 상기 제2전원전압에 의해 동작되도록 할 수 있다.
도 4는 도 3의 구체적인 적용예를 나타낸 회로도이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 SRAM(Static Random Access Memory) 반도체 장치에 관한 것으로, 제1전원전압 공급부, 제2전원전압 공급부(700), 제1전원전압 동작 회로부(300), 제2전원전압 동작 회로부(400), 제1접지부(600) 및 제2접지부(200)를 구비한다.
상기 제1전원 전압 공급부는 통상적인 내부전원 전압 공급부를 나타내며 일상적으로 회로도에 통상 표시되는 표시로써 나타나 있다.
상기 제2전원전압 공급부(190)는 제1전원전압 공급부와 제2전원전압 파워라인(190a)과의 사이에 연결되며, 게이트가 제1전원전압 공급부와 연결되는 다이오드 형태의 NMOS 트랜지스터(192)를 구비하여 구현된다. 상기 다이오드 형태의 NMOS 트랜지스터(192)에 의하여 제2전원 전압은 상기 제1전원전압(VCC)보다 상기 NMOS 트랜지스터(192)의 문턱전압(Vth) 만큼 낮게 설정되어 상기 제2전원 전압 파워라인(190a)로 공급된다.
제1접지부는 통상적인 회로도에서의 접지레벨(VSS)을 공급하기 위한 것으로 보통 0V의 전압레벨을 나타내며, 일상적인 회로도에서 접지를 표현하는 방법(예를 들면, 화살표시)으로 표현되어 있다.
상기 제2접지부(120)는 제2접지라인(120a)과 제1접지부사이에 연결되고 게이트가 상기 제2접지라인(120a)에 연결되는 다이오드 형태의 NMOS 트랜지스터(122)를 구비하여 구성된다. 상기 다이오드 형태의 NMOS 트랜지스터(122)에 의하여 제2접지레벨은 상기 제1접지레벨(VSS)보다 상기 NMOS 트랜지스터(122)의 문턱전압(Vth) 만큼 높게 설정되어 상기 제2접지라인(120a)에 연결된다.
상기 제1전원전압 동작 회로부(300)는 반도체 메모리 장치에서 동작 전압이 스피드에 영향을 미치는 회로들로 구성되며, 내부전원전압인 제1전원전압(VCC)에 의해 동작되는 회로들이다. 즉, 메모리 셀(110)이 연결된 메모리 셀 어레이 및 센스 앰프 회로(130) 등이 구비될 수 있다. 상기 제1전원전압 동작 회로부(300)의 회로들은 상기 제1접지부에 의해 접지된다.
상기 제2전원전압 동작 회로부(400)는 반도체 메모리 장치의 스피드에 영향을 적게 미치는 회로들로 구성되며, 제2전원전압에 의해 동작되도록 제2전원전압 파워라인(190a)에 연결되어 동작되는 회로들로써, 비트라인 프리차아지 회로(160), 데이터 라인 프리차아지 회로(180) 및 라이트 드라이버 회로(140)등이 포함된다. 상기 제2전원 전압 동작 회로부(400)의 회로들은 상기 제2접지부(120)에 의해 접지될 수 있다.
추가적으로 상기와 같은 반도체 메모리 장치에서 제1전원전압(VCC), 제2전원전압(VCC-Vth), 제1접지레벨(VSS) 및 제2접지레벨(VSS+Vth)을 사용하게 됨에 따라, 리드 및 라이트 동작시에 어드레스 신호에 의해 컬럼 인에이블 신호(PYB) 또는 컬럼 인에이블 신호(PYB)의 반전신호를 출력하는 컬럼 디코더 회로(170)는 상기 제1전원전압(VCC)의 레벨보다 더 높은 레벨을 가지는 외부전원전압(VPP)에 의해 동작될 수 있다.
상기 메모리 셀 어레이는 메모리 셀(110) 들로 구성되며, 상기 메모리 셀(110) 들이 행들과 열들로 배열되어 이루어진다. 상기 메모리 셀(110)에는 3개의 신호 라인들 즉, 비트 라인(BL), 상보 비트 라인(BLB) 및 워드 라인(SWL)이 연결된다. 상기 워드라인(SWL)은, 복수개의 워드라인들 중 어느 하나의 워드라인(SWL)이 로우(row) 어드레스에 응답하여 동작하는 로우 선택 회로(미도시)에 의해서 선택된 것이다.
상기 컬럼선택회로(150)는 컬럼 인에이블 신호(PYB) 또는 컬럼 인에이블 신호(PYB)의 반전신호에 응답하며, 종래의 CMOS형태와는 달리 각각의 비트라인(BL,BLb)에 하나씩 연결되는 NMOS 트랜지스터 들(152,154)로 구성될 수 있다. 이에 따라, 칩사이즈 면적을 줄이는 효과를 얻을 수 있다.
상기 비트라인 쌍(BL,BLb)이 제2전원전압 레벨(VCC-Vth) 또는 제2접지레벨(Vss+Vth)로 프리차아지 됨에 따라 하나의 NMOS 트랜지스터(152,154)만으로도 충분한 전류의 전달이 가능해지기 때문이다. 상기 컬럼선택회로(150)에서는 컬럼 어드레스에 의해, 외부전원전압(VPP)에 의해 동작되는 컬럼 디코더(170)를 통해 인가되는 컬럼 인에이블 신호(PYB)의 반전신호에 의하여 메모리 셀(110)에 연결된 비트라인 쌍(BL,BLb)을 선택하여 데이터라인(DL,DLb)에 연결한다. 상기 선택된 비트 라인 쌍(BL,BLb)은 대응하는 데이터 라인 쌍(DL,DLB)들을 통해 센스앰프(130) 및 라이트 드라이버 회로(140)에 연결된다.
상기 비트라인 프리차아지 회로(160)는 메모리 셀(110)에 연결된 비트라인 쌍(BL,BLb)을 제2전원전압 레벨(VCC-Vth)로 프리차아지 하기 위한 회로이다. 상기 비트 라인 프리챠지 회로(160)는 비트 라인 쌍(BL,BLB) 당 3개의 PMOS 트랜지스터들 (162,164,166)이 배치되어 연결된다. 상기 PMOS 트랜지스터들(164,166)은 제2전원 전압(VCC-Vth)과 대응한 비트 라인들 (BL,BLb) 사이에 각각 형성된 전류 패스를 갖는다. 상기 PMOS 트랜지스터(162)는 상기 비트 라인 쌍(BL,BLb) 사이에 형성된 전류 패스를 갖는다. 상기 PMOS 트랜지스터들(162,164,166)은 컬럼 인에이블 신호(PYB)의 반전신호인 비트라인 프리차아지 신호에 공통으로 제어된다. 즉, 상기 PMOS 트랜지스터들(162,164,166)은 비트 라인 프리차아지의 전압 레벨에 따라 동시에 턴 온/오프 된다.
상기 라이트 드라이버 회로(140)는 제2전원전압(VCC-Vth)에 의해 동작되며,낸드 게이트 들(141,142), PMOS 트랜지스터들(143,146) 및 NMOS 트랜지스터들(144,145,147,148)로 구성되어 라이트 동작시 데이터 라이트 신호(PWD)에 응답하여 데이터(DIN)를 데이터 라인(DL,DLb)에 드라이빙한다.
상기 센스앰프(130)는 리드동작시 센스앰프 인에이블 신호(PSA)에 응답하여 메모리 셀의 데이터를 감지 증폭한다.
상기 데이터 라인 프리차아지 회로(180)는 데이터 라인(Dl,DLb)을 제2전원전압 레벨(VCC-Vth)로 프리차아지 하기 위한 PMOS 트랜지스터들(182,184,186)로 구성된다. 상기 PMOS 트랜지스터들(182,186)은 전원 전압(VCC-Vth)과 대응한 데이터 라인들(DL,DLb) 사이에 각각 형성된 전류 패스를 갖는다. 상기 PMOS 트랜지스터(184)는 상기 데이터 라인 쌍(DL,DLb) 사이에 형성된 전류 패스를 갖는다.
도 5는 도 4의 동작 타이밍도를 개략적으로 나타낸 것이다.
도 4를 참조하여 상기한 종래의 반도체 메모리 장치에서의 데이터를 라이트동작을 설명하면 다음과 같다.
데이터 라이트 신호(PWD)에 응답하여 데이터 라인(DL,DLb)으로 데이터(DIN)가 전달된다. 다음으로, 컬럼 인에이블 신호(PYB)에 응답하는 컬럼 선택회로(50)를 구성하는 트랜스퍼 트랜지스터(CMOS)를 통해서 풀 스윙 데이터가 비트 라인(BL,BLb)으로 전달된다. 그리고, 워드라인(SWL)이 인에이블 되면 선택된 비트 라인(BL,BLb)을 통하여 한 쌍의 데이터가 선택된 메모리 셀(110)에 라이트 되게 된다.
상기한 바와 같이 본 발명의 일 실시예에 따른 반도체 메모리 장치에서는, 종래 회로에 비해 라이트 동작 및 리드 동작 시 비트 라인(BL,BLb), 데이터 라인(DL,DLb)의 프리차지 레벨이 제1전원전압 레벨(VCC)에서 제2전원전압 레벨(VCC-Vth)로 낮아 졌고, 라이트 동작 시 로우(low) 레벨은 제1접지레벨(VSS)에서 제2접지레벨(VSS+Vth)로 높아 졌다. 따라서, 라이트 동작 시 비트 라인 및 데이터 라인의 스윙 레벨을 50% 이상 줄일 수 있어 파워 소모를 줄이는 것이 가능해진다.
상기한 본 발명에 의한 반도체 메모리 장치 및 그에 따른 동작방법은 SRAM장치의 예를 들어 적용예를 설명한 것이나 DRAM 등의 메모리 장치에도 적용될 수 있으며, 기타 비휘발성 메모리에도 적용될 수 있을 것이다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면 리드 또는 라이트 동작 시 데이터 라인 및 비트 라인 스윙 레벨을 줄임으로서 효과적으로 라이트 전력 소모를 최소화할 수 있으며, 칩 사이즈 면적을 줄여 비용절감이 가능하다.
도 1은 종래의 반도체메모리 장치의 회로도
도 2는 도 1의 동작 타이밍도
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도
도 4는 도 3의 구체적인 적용예를 나타낸 회로도
도 5는 도 4의 동작 타이밍도
*도면의 주요 부분에 대한 부호의 설명*
120 : 제2접지부 300 : 제1전원전압 동작 회로부
400 : 제2전원전압 동작 회로부 500 : 제1전원전압 공급부
600 : 제1접지부 190 : 제2전원전압 공급부

Claims (8)

  1. 복수개의 비트라인 쌍들과 복수 개의 워드라인에 연결되는 메모리 셀들의 어레이를 구비하여 데이터의 리드 또는 라이트 동작을 행하기 위한 반도체 메모리 장치에 있어서:
    제1전원 전압을 공급하기 위한 제1전원전압 공급부와;
    상기 제1전원 전압보다 일정전압 낮은 레벨의 전압을 제2전원전압을 공급하기 위한 제2전원 전압 공급부와;
    제1접지부와;
    상기 제1접지부보다 일정전압 높은 레벨의 전압을 접지전압으로 제공하는 제2접지부와;
    상기 제1전원전압 공급부 및 상기 제1접지부에 연결되어 상기 제1전원전압에 의해 동작되는 제1전원전압 동작 회로부와;
    상기 제2전원 전압 공급부 및 상기 제2접지부에 연결되어 상기 제2전원전압에 의해 동작되는 제2전원전압 동작 회로부를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제2전원전압 동작 회로부는 비트라인 프리차아지 회로, 데이터라인 프리차아지 회로 및 라이트 드라이버 회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 제1전원 전압 동작 회로부는, 메모리 셀 어레이 및 센스 앰프 회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 제1전원전압은 내부 전원 전압 레벨임을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제2전원전압 공급부는 상기 제1전원전압 레벨을 상기 제2전원전압 레벨로 변화시키기 위한 트랜지스터 형태의 다이오드를 구비함을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제2접지부는 상기 제1접지부의 접지레벨을 상기 제2접지부의 접지레벨로 변화시키기 위한 다이오드 형태의 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 메모리 셀에 연결된 비트라인 쌍을 선택하기 위한 컬럼 선택회로는 상기 비트라인 쌍에 각각 연결된 NMOS 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 컬럼 선택회로를 구동시키기 위한 컬럼 인에이블 신호를 발생시키는 컬럼 디코더 회로는 전원전압보다 높은 레벨을 가지는 외부전원 전압으로 동작됨을 특징으로 하는 반도체 메모리 장치.
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