KR100389036B1 - 서브 워드 라인 드라이버의 안정된 부스팅 마진을 얻을 수있는 반도체 메모리 장치 - Google Patents
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Abstract
여기에 개시되는 반도체 메모리 장치는 행들과 열들의 매트릭스 형태로 배열된 셀 어레이들을 구비한 메모리 셀 어레이와; 열 방향으로 배열된 셀 어레이들 사이에 배열되며, 각각이 제어 신호에 응답하여 대응하는 셀 어레이의 행을 구동하는 서브 워드 라인 드라이버들 및; 행 방향으로 배열된 서브 워드 라인 드라이버들 사이에 각각 배열되며, 각각이 대응하는 서브 워드 라인 드라이버로 상기 제어 신호를 발생하는 제어 신호 발생기들을 포함한다. 그리고, 상기 제어 신호 발생기들은 배열 위치에 따라 서로 다른 구동 능력을 갖는다. 이러한 구성에 따르면, 메모리 셀 어레이 내에서 제어 신호 발생기의 위치에 관계없이 대응하는 서브 워드 라인 드라이버의 부스팅 마진을 동일하게 유지할 수 있다.
Description
본 발명은 반도체 메모리 장치들에 관한 것으로서, 구체적으로는 계층적인 워드 라인 구조 (hierarchical word line structure)를 갖는 다이나믹 랜덤 액세스 메모리 장치에 관한 것이다.
반도체 메모리 장치 특히, 다이나믹 랜덤 액세스 메모리 장치 (dynamicrandom access memory device, 이하 "DRAM 장치"라 칭함)에 제공되는 여러 가지 구성 요소들 중 데이터를 저장하는 구성 요소는 메모리 셀의 셀 커패시터이다. 이 셀 커패시터에 데이터를 쓰거나 읽는 일련의 동작은 셀 커패시터에 일 전류 전극이 연결된 셀 트랜지스터를 통해 제어된다. 이 셀 트랜지스터의 제어 게이트 전극은 대응하는 워드 라인에 연결되며, 셀 트랜지스터는 워드 라인 상의 전위에 따라 턴 온/오프된다. 워드 라인은 셀 데이터를 충분히 전달할 수 있을 정도로 트랜지스터를 턴 온 상태로 두기 위해, 디바이스의 전원 전압 이상의 전압 레벨을 갖는 전압 (예를 들면, 4V-5V)이 인가된다. 이러한 높은 전압을 생성하기 위해서 NMOS 타입의 워드라인 드라이버 (word line driver)를 사용하는 경우, 워드 라인 드라이버 자체의 부스팅 형식 (이러한 형식은 "self boosting"이라 불림)을 통해 워드 라인에 높은 전압을 인가하게 된다.
도 1은 DRAM 장치의 메모리 셀 어레이 구조를 보여주는 도면이다. 도 1에서, 메모리 셀 어레이 (10)는 복수 개의 셀 어레이들 (16)로 분리되어 있다. 임의의 열 방향으로 배열된 셀 어레이들 (16) 사이에는 서브 워드 라인 드라이버들 (14)이 각각 배열되며, 임의의 행 방향으로 배열된 서브 워드 라인 드라이버들 (14) 사이의 영역들 (이하 "컨정션 영역 (conjuction region)"이라 칭함)에는 PXi 발생기들 (12)이 각각 배열된다. 상기 PXi 발생기들 (12)은 인접한 서브 워드 라인 드라이버들 (14)로 제어 신호들 (PXiDB, PXiD, PXiDP)을 공통으로 제공한다. 즉, PXi 발생기들은 인접한 서브 워드 라인 드라이버들 (14)에 의해서 공유된다. 임의의 행 방향으로 배열된 셀 어레이들 사이에는 감지 증폭 영역들 (18)이 각각 배열된다.
도 2를 참조하면, 도 1의 서브 워드 라인 드라이버를 보여주는 회로도가 도시되어 있다. 도 2의 서브 워드 라인 드라이버 (14)는 신호들 (NWEi, PXiDB, PXiD, PXiDP)에 응답하여 대응하는 워드 라인 (WL)을 구동하며, 도시된 바와 같이 연결된 NMOS 트랜지스터들 (MN1, MN2, MN3, MN4)로 구성된다. 상기 신호 (NWEi)는 이전단에서 행 어드레스가 디코딩된 신호이며, 신호들 (PXiD, PXiDP, PXiDB)은 대응하는 PXi 발생기 (12)로부터 제공되는 신호들이다.
회로 동작에 있어서, 신호 (NWEi)가 4V-5V의 하이 레벨이 될 때, 노드 (N1)는 제어 게이트 전극이 고전압 (Vpp)에 연결된 NMOS 트랜지스터 (MN1)를 통해 (Vpp-Vt) (Vt는 NMOS 트랜지스터 (MN1)의 문턱 전압을 나타냄)이 된다. 그 다음에, 신호 (NWEi)와 소정의 셀프 부스팅 마진 (self boosting margin)을 갖는 신호 (PXiDP)가 Vpp 레벨을 갖는 하이 레벨이 될 때, 노드 (N1)의 전위는 NMOS 트랜지스터 (MN2)의 접합 커패시턴스 (junction capacitance)를 통해 셀프 부스팅 (seft boosting)이 일어남에 따라 (2Vpp-Vt)의 전압 레벨까지 높아진다. 이는 NMOS 트랜지스터 (MN2)가 충분하게 턴 온되게 하며, 그 결과 워드 라인 드라이버의 출력으로서 워드 라인 (WL)의 전위는 신호 (PXiDP)의 전위와 동일하게 설정된다.
여기서, 셀프 부스팅 마진이란 하이 레벨이 되는 신호들 (NWEi, PXiDP) 사이의 시간 간격을 의미한다. 만약 신호들 (NWEi, PXiDP) 사이의 충분한 셀프 부스팅 마진이 확보되지 않으며, 노드 (N1)의 셀프 부스팅이 적절히 일어나지 못해, NMOS 트랜지스터 (MN2)가 충분히 턴 온되지 못한다. 그 결과로서, 워드 라인 (WL)의 전위는 고전압 (Vpp)보다 낮게 설정된다.
앞서 설명된 바와 같이, PXi 발생기 (12)가 인접한 2개의 서브 워드 라인 드라이버들 (14) 사이의 컨정션 영역에 배치되며, 그것들 (14)에 의해서 공유되도록 함으로써, 컨정션 영역 (12)에 의해서 점유되는 면적을 최소화할 수 있다. 하지만, 그러한 PXi 발생기 구조는 한가지 문제점을 갖는다. 구체적으로 설명하면, 다음과 같다.
메모리 셀 어레이 (10)에 배치된 PXi 발생기들은 동일한 구동 능력을 갖도록 설계되어 있다. 그리고, 메모리 셀 어레이 (10) 양측에 배열된 PXi 발생기 (음영 처리된 부분)는 인접한 2개의 서브 워드 라인 드라이버들 (14) 사이에 배열된 PXi 발생기에 비해 적은 로딩 (예컨대, 1/2)을 갖는다. 다시 말해서, 음영 처리된 부분 (메모리 셀 어레이의 양측)에 배열된 PXi 발생기는 그것의 일측에 배열된 서브 워드 라인 드라이버만을 구동하는 반면에, 나머지 PXi 발생기들 각각은 그것의 양측에 배열된 인접한 서브 워드 라인 드라이버들을 구동한다. 이러한 이유 때문에, 음영 처리된 부분에 배열된 PXi 발생기들 각각의 출력 신호 (PXiDP)의 기울기는 나머지 PXi 발생기들 각각의 출력 신호 (PXiDP)보다 가파르다(sharp). 이는 음영 처리된 부분에 배열된 PXi 발생기들 각각에 대응하는 서브 워드 라인 드라이버의 셀프 부스팅 마진이 감소하게 한다. 일반적으로, 칩에서 부스팅 마진은 행 디코더 (미도시됨)에 가깝게 배열된 서브 워드 라인 드라이버에 의해서 결정된다. 그러므로, 음영 처리된 부분에 배열된 PXi 발생기들의 구동 능력을 나머지 PXi 발생기들과 동일하게 설정할 때 생기는 부스팅 마진의 감소는 칩 전체의 부스팅 마진 감소로 나타나게 된다.
따라서 본 발명의 목적은 PXi 발생기의 구동 능력을 서로 다르게 설정함으로써 충분한 부스팅 마진을 확보할 수 있는 반도체 메모리 장치를 제공하는 것이다.
도 1은 반도체 메모리 장치의 어레이 구조를 보여주는 도면;
도 2는 도 1의 서브 워드 라인 드라이버를 보여주는 회로도; 그리고
도 3은 도 1의 PXi 발생기를 보여주는 회로도이다.
*도면의 주요 부분에 대한 부호 설명
10 : 메모리 셀 어레이 12 : PXi 발생기
14 : 서브 워드 라인 드라이버 16 : 메모리 셀 어레이
18 : 감지 증폭기 영역
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 반도체 메모리 장치는 행들과 열들의 매트릭스 형태로 배열된 셀 어레이들을 구비한 메모리 셀 어레이와; 열 방향으로 배열된 셀 어레이들 사이에 배열되며, 각각이 제어 신호에 응답하여 대응하는 셀 어레이의 행을 구동하는 서브 워드 라인 드라이버들 및; 행 방향으로 배열된 서브 워드 라인 드라이버들 사이에 각각 배열되며, 각각이 대응하는 서브 워드 라인 드라이버로 상기 제어 신호를 발생하는 제어 신호 발생기들을 포함하며, 상기 제어 신호 발생기들은 배열 위치에 따라 다른 구동 능력을 갖는다.
이 실시예에 있어서, 상기 메모리 셀 어레이의 양측에 배열된 제어 신호 발생기들은 나머지 제어 신호 발생기들보다 적은 구동 능력을 갖는다.
(작용)
이와 같은 장치에 의해서, PXi 발생기의 구동 능력을 서로 다르게 설정함으로써 충분한 부스팅 마진을 확보할 수 있다.
(실시예)
이하 본 발명에 따른 바람직한 실시예가 참조 도면에 의거하여 상세히 설명된다.
본 발명의 신규한 반도체 메모리 장치에 따르면, 메모리 셀 어레이 내에서 PXi 발생기의 위치에 관계없이 대응하는 서브 워드 라인 드라이버의 부스팅 마진을 동일하게 유지할 수 있는 PXi 발생기들이 제공된다. 상기 PXi 발생기들 중 메모리 셀 어레이의 양측에 배열된 것은 나머지 PXi 발생기들과 서로 다른 구동 능력을 갖도록 구현된다.
도 3을 참조하면, 본 발명에 따른 PXi 발생기를 보여주는 회로도가 도시되어 있다.
도 3의 PXi 발생기 (12)는 도시된 바와 같이 연결된 4개의 인버터들 (INV1-INV4)로 구성되며, 신호 (PXi)에 응답하여 대응하는 서브 워드 라인 드라이버 (14)로 공급되는 제어 신호들 (PXiDP, PXiD, PXiDB)을 발생한다. 도면에 도시된 바와 같이, 인버터들 (INV1, INV2)은 전원으로서 고전압 (Vpp)을 사용한다. 상기 제어 신호들 (PXiDP, PXiD, PXiDB) 중에서, 서브 워드 라인 드라이버의 부스팅 마진에 직접적인 영향을 미치는 신호는 PXiDP이다.
앞서 설명된 바와 같이, PXi 발생기 (12)가 인접한 2개의 서브 워드 라인 드라이버들 (14) 사이의 컨정션 영역에 배치되고 그것들 (14)에 의해서 공유되도록 함으로써, 컨정션 영역 (12)에 의해서 점유되는 면적을 최소화할 수 있다. 그리고, 메모리 셀 어레이 (10) 양측에 배열된 PXi 발생기 (음영 처리된 부분)는 인접한 2개의 서브 워드 라인 드라이버들 (14) 사이에 배열된 PXi 발생기에 비해 적은 로딩 (예컨대, 1/2)을 갖는다. 그러므로,
도 1에 음영 처리된 부분 (메모리 셀 어레이의 양측)에 배열된 PXi 발생기는 그것의 일측에 배열된 서브 워드 라인 드라이버만을 구동하는 반면에, 나머지 PXi 발생기들 각각은 그것의 양측에 배열된 인접한 서브 워드 라인 드라이버들을 구동한다. 이러한 이유 때문에 음영 처리된 부분에 배열된 PXi 발생기들 각각의 출력 신호 (PXiDP)의 기울기가 나머지 PXi 발생기들 각각의 출력 신호 (PXiDP)보다 가파르게 변화하는 것을 방지하기 위해서, 본 발명에 따르면, 음영 처리된 부분에 배열된 PXi 발생기의 구동 능력을 나머지 부분에 배열된 PXi 발생기보다 적게 설계하였다. 이를 위해서, 도 3의 인버터 (INV2)를 구성하는 PMOS 트랜지스터 (MP2)의 사이즈 (예를 들면, 트랜지스터의 폭(width)을 약 50% 정도 줄였다.
다시 말해서, 메모리 셀 어레이 (10)의 양측 영역에 배열된, 단지 하나의 서브 워드 라인 드라이버에 연결된, PXi 발생기는 인접한 서브 워드 라인 드라이버들에 연결된 PXi 발생기에 비해서 절반 정도의 구동 능력을 갖도록 설계된다. 즉, 전체 칩에서 동일한 부스팅 마진을 얻기 위해서, PXi 발생기의 구동 능력은 그것에 걸리는 로딩에 따라 결정된다. 그러므로, 서브 워드 라인 드라이버의 셀프 부스팅 마진은 PXi 발생기의 위치에 관계없이 일정하게 유지될 수 있다.
상기한 바와 같이, PXi 발생기의 구동 능력을 배열 위치에 따라 서로 다르게 설정함으로써 전체 칩의 관점에서 볼 때 동일한 부스팅 마진을 확보할 수 있다.
Claims (2)
- 행들과 열들의 매트릭스 형태로 배열된 셀 어레이들을 구비한 메모리 셀 어레이와;열 방향으로 배열된 셀 어레이들 사이에 배열되며, 각각이 제어 신호에 응답하여 대응하는 셀 어레이의 행을 구동하는 서브 워드 라인 드라이버들 및;행 방향으로 배열된 서브 워드 라인 드라이버들 사이에 각각 배열되며, 각각이 대응하는 서브 워드 라인 드라이버로 상기 제어 신호를 발생하는 제어 신호 발생기들을 포함하며,상기 제어 신호 발생기들은 배열 위치에 따라 다른 구동 능력을 갖는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 메모리 셀 어레이의 양측에 배열된 제어 신호 발생기들은 나머지 제어 신호 발생기들보다 적은 구동 능력을 갖는 반도체 메모리 장치.
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