KR100558569B1 - 전력소모를 줄이기 위한 에스램 - Google Patents

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 전력 소모를 줄일 수 있는 에스램에 관한 것이다. 이를 해결하기 위하여 본 발명은 전력 소모를 줄이기 위한 에스램에 있어서, 각 셀의 데이터 저장부에 연결되어 있으며, 열이 선택된 셀에 대해서는 제1전원전압을 상기 열이 선택된 셀의 데이터 저장부로 인가하고, 열이 비선택된 셀에 대해서는 상기 제1전원전압보다 작은 제2전원전압을 상기 열이 비선택된 셀의 데이터 저장부로 인가하는 셀 구동전원 발생부를 포함하는 것을 특징으로 한다.

SRAM, 셀, 전력, 구동전원

Description

전력소모를 줄이기 위한 에스램{STATIC RANDOM ACCESS MEMORY FOR DECREASING POWER CONSUMPTION}

도 1은 본 발명에 따른 SRAM 셀의 회로 구성도

도 2는 본 발명의 바람직한 일 실시예에 따른 셀 구동전원 발생부의 회로 구성도

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 전력 소모를 줄일 수 있는 에스램에 관한 것이다.

일반적으로 반도체 메모리는 다수의 행(Rows)들과 다수의 열(Columns)들을 갖는 어레이(Array) 내에 구성되어 있는 다수의 셀(Cells)들을 포함한다. 에스램(SRAM: Static Random Access Memory)이라 일컫는 반도체 메모리에서 워드-라인(Word-line)은 상기 어레이 내의 각각의 행과 관련되어지며, 비트 라인(BL, /BL)는 상기 어레이 내의 각각의 열과 관련되어진다.

상기 에스램 셀은 패스부와 데이터 저장부로 크게 구분할 수 있는데, 상기 패스부는 2개의 패스 트랜지스터(Pass Tr)로 구성되고, 상기 데이터 저장부는 2개의 인버터로 구성된다.

각 패스 트랜지스터의 게이트는 행을 구성하는 셀과 연결된 워드-라인에 연결되고, 제1패스 트랜지스터의 소오스는 제2인버터의 출력과 제1인버터의 입력에 연결되어 있고, 제2패스 트랜지스터의 소오스는 제1인버터의 출력과 제2인버터의 입력에 연결되어 있다.

상기 제1패스 트랜지스터의 드레인은 열을 구성하는 셀과 연결된 비트-라인 BL에, 상기 제2패스 트랜지스터의 드레인은 열을 구성하는 셀과 연결된 비트라인 /BL에 연결되어 있다.

상기 에스램에서는 인버터 출력에 전하(CHARGE)-하이 또는 로우 데이터-를 저장하고, 또 다른 인버터 출력에 상기 전하의 반대 상태를 저장한다.

읽기(Read) 동작동안 상기 인버터들의 출력에 저장되어 있는 로직 레벨들은 패스 트랜지스터를 통해 연결된 비트-라인을 디벨럽(develop)시켜 센스 증폭기(Sense Amplifier)를 통해 센싱 한다.

쓰기(WRITE) 동작동안 비트-라인 BL에 있는 데이터는 상기 제1패스 트랜지스터를 통하여 전달되고, 상기 제1인버터에 의해 반전되며, 반전된 신호는 상기 제1인버터의 출력에 저장된다. 그리고, 비트-라인 /BL의 데이터는 상기 제2패스 트랜지스터를 통하여 전달되고 상기 제2인버터에 의해 반전되며, 반전된 신호는 상기 제2인버터의 출력에 저장된다.

상기 어레이의 행과 열이 (M*N) 매트릭스로 구성되어 있는 종래 에스램은 동작에 있어서 하나의 워드-라인 인에이블시 선택되지 않은 열들인 (N-1)개의 셀에서도 비트-라인에서 셀의 로우 레벨 노드로의 셀 전류에 의해 많은 전력을 소모하게 되는 단점이 있었다.

따라서 본 발명의 목적은 상기의 문제점을 해결하기 위하여 선택되지 않은 열에 연결된 셀의 전력을 제어하여 불필요한 셀 전류를 줄여 전력 소모를 줄이는 에스램을 제공함에 있다.

상기 목적을 달성하기 위해 본 발명은 전력 소모를 줄이기 위한 에스램에 있어서, 각 셀의 데이터 저장부에 연결되어 있으며, 열이 선택된 셀에 대해서는 제1전원전압을 상기 열이 선택된 셀의 데이터 저장부로 인가하고, 열이 비선택된 셀에 대해서는 상기 제1전원전압보다 작은 제2전원전압을 상기 열이 비선택된 셀의 데이터 저장부로 인가하는 셀 구동전원 발생부를 포함하는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기의 설명에서 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

도 1은 본 발명에 따른 SRAM 셀의 회로 구성도로서, 본 발명에 따른 SRAM 셀(100)은 2개의 패스 트랜지스터(PT1, PT2)로 구성되는 패스부(30)와 2개의 인버터(IV1, IV2)로 구성되는 데이터 저장부(20)로 크게 구분된다.

각 패스 트랜지스터(PT1, PT2)의 게이트는 행(row)을 구성하는 셀과 연결된 워드-라인에 연결되고, 제1패스 트랜지스터(PT1)의 소오스는 제1인버터(IV1)의 입력과 제2인버터(IV2)의 출력에 연결되어 있고, 제2패스 트랜지스터(PT2)의 소오스는 상기 제2인버터(IV2)의 입력과 제1인버터(IV1)의 출력에 연결되어 있다. 상기 제1패스 트랜지스터(PT1)의 드레인은 열(column)을 구성하는 셀과 연결된 비트-라인 BL에, 상기 제2패스 트랜지스터(PT2)의 드레인은 열을 구성하는 셀과 연결된 비트라인 /BL에 연결되어 있다. 상기 두 개의 인버터들(IN1, IN2)은 래치(latch) 구조를 이룬다. 그리고, 셀 구동전원 발생부(10)는 상기 제1인버터(IN1) 및 제2인버터(IN2)의 A 노드에 연결되고, 상기 제1인버터(IN1)와 제2인버터(IN2)는 접지전압 VSS에 연결된다. 상기 셀 구동전원 발생부(10)는 제1전원전압인 VDD와 제2전원전압인 (VDD-△)을 선택적으로 발생시키는데, 이는 열 선택신호인 /Y에 의해 제어된다. 즉, 열 선택신호 /Y에 의해 열(column)이 선택되었을 때는 상기 셀 구동전원 발생부(10)는 상기 제1인버터(IN1)와 제2인버터(IN2)에 구동전원으로 제1전원전압인 VDD를 인가하고, 선택되지 않은 열에 대해서는 상기 구동전원 발생부(10)는 상기 제1인버터(IN1)와 제2인버터(IN2)에 제2전원전압인 (VDD-△)을 인가한다. 여기서, 상기 제2전원전압인 (VDD-△)은 상기 제1전원전압 보다는 낮은 전원전압이 된다.

상기 셀 구동전원 발생부(10)의 일 실시예를 도 2에 도시하였다. 도 2를 통해 셀 구동전원 발생부(10)의 상세 회로 구성 및 동작의 일 예를 설명한다.

본 발명의 바람직한 일 실시예에 따른 셀 구동전원 발생부(10)는 열 선택신호 /Y와 블록선택신호 BLK를 입력으로 하는 AND 게이트(14)를 구비하며, 제1전원전압 VDD과 접지전압 VSS 사이에 상기 AND 게이트(14)의 출력을 입력으로 하는 PMOS(P1)와 NMOS(N1)가 직렬로 연결되어 있다. 상기 PMOS(P1)와 NMOS(N1)의 연결노드는 상기 셀 구동전원 발생부(10)의 출력인 A 노드에 연결된다. 상기 PMOS(P1)의 소오스는 제1전원전압 VDD에 연결되고, 상기 NMOS(N1)의 소오스는 접지전압 VSS에 연결된다. 상기 제1전원전압 VDD가 소오스에 연결되고, 출력노드 A가 드레인에 연결되고, 상기 접지전압이 게이트에 연결되는 PMOS(P11)가 구성된다. 상기와 같이 구성된 셀 구동전원 발생부(10)의 셀 구동전원 인가동작을 설명하면;

먼저, 선택된 블록 내에서 열이 선택되는 경우(BLK=High, /Y=Low) 상기 AND 게이트(14)의 출력은 로우가 되며, 이에 따라 PMOS(P1)는 턴-온, NMOS(N1)는 턴-오므 되어 상기 A 노드로의 셀 구동전원 발생부(10)의 출력은 제1전원전압 VDD가 된다.

다음으로, 선택된 블록 내에서 열이 선택되지 않은 경우(BLK=High, /Y=High) 상기 AND 게이트(14)의 출력은 하이가 되며, 이에 따라 PMOS(P1)는 턴-오프, NMOS(N1)는 턴-온, PMOS(P11)는 턴-온 되어 상기 A 노드로의 셀 구동전원 발생부(10)의 출력은 상기 NMOS(N1)와 PMOS(P11)의 사이즈 비에 따라 결정되며, 이것을 제2전원전압이라 하고 (VDD-△)로 나타낸다. 상기 제1전원전압(VDD), 제2전원전압(VDD-△), 접지전압(VSS)의 크기는 하기의 수학식 1과 같다.

VSS 〈 (VDD-△) 〈 VDD

이렇게 열의 선택여부에 따라 선택적으로 발생되는 제1전원전압(VDD) 및 제2전원전압(VDD-△)은 셀(100)의 구동전원으로 사용되어 진다.

선택된 블록 내에서 열이 선택되지 않을 경우에는 상기에서 살펴본 바와 같이 상기 제2전원전압이 상기 데이터 저장부(20)의 각 인버터들(IN1, IN2)에게 인가되는데, 이때 상기 제2전원전압에 의해 상기 셀(100)의 인버터 IN1, IN2의 풀-다운(Pull-Down) NMOS 트랜지스터의 V_gs(게이트-소오스 전압)가 감소되며 특성이 저하된다. 이 경우 워드-라인의 인에이블(Enable)은 셀 로우 노드(Cell Low Node, 인버터IV1의 출력 또는 IV2의 출력)의 일정한 전압 레벨 상승을 야기하며, 이는 상기 패스 트랜지스터의 V_gs를 감소시켜 비트-라인에서 셀 로우 노드로의 전류를 줄일 수 있게 된다. 따라서, 열이 선택되지 않은 셀에 대해서는 셀의 전력(power)을 제어하여 셀의 전류를 줄임으로써 전력 소모를 줄일 수 있게 된다. 상기 셀 구동전원 발생부(10)는 어레이 내에 구성되는 셀 각각에 연결되어 선택된 블록 내에서 열의 선택여부에 따라 상술한 바와 같이 차등적인 셀 구동전원을 인가할 수 있도록 한 다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 SRAM 메모리 셀에서 열의 선택여부에 따라서 차등적인 셀 구동전원을 인가함으로써 선택되지 않은 열에 연결된 셀의 전력을 제어하여 불필요한 셀 전류를 줄여 전력 소모를 줄이는 이점이 있다.

Claims (3)

1. 다수의 행과 열로 이루어진 셀 어레이를 구비하는 에스램에 있어서,

   상기 셀 어레이 내에 구성되는 셀 각각에 연결되며, 상기 각각의 셀에 셀 구동전원을 인가할 때 선택된 블록 내에서 상기 열의 선택여부에 따라 선택된 셀과 비선택된 셀에 차등적인 셀 구동전원을 인가하는 셀 구동전원 발생부를 포함하는 것을 특징으로 하는 에스램.
2. 제 1항에 있어서,

   상기 셀 구동전원 발생부는 상기 열이 선택된 셀에 대해서는 제1전원전압을 상기 셀의 데이터 저장부로 인가하고, 상기 열이 비선택된 셀에 대해서는 상기 제1전원전압보다 작은 제2전원전압을 상기 셀의 데이터 저장부로 인가함을 특징으로 하는 에스램.
3. 제 1항에 있어서,

   상기 셀 구동전원 발생부는 열 선택신호의 제어에 의해 상기 제1전원전압 또는 제2전원전압을 선택적으로 발생시킴을 특징으로 하는 에스램.

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