CN1163462A - 具有能克服负载波动保持稳定输出电平的内电源电路的半导体集成电路器件 - Google Patents

具有能克服负载波动保持稳定输出电平的内电源电路的半导体集成电路器件 Download PDF

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Abstract

本发明的目的是提供一种半导体装置，它具有能够提供稳定的内部电源电压(int.vcc)同时又不增大布置区域的内部电源电路。在电压下变换器(109)中的差分放大电路(202)控制晶体管P14的漏极的电压值VOUT，使它达到基准电压VRER。如果电压VOUT增加，由于电容C2的耦合作用使晶体管N12的栅极电压增加，并使该晶体管导通。于是将电压值VOUT拉下。相反，如果电压值VOUT降低，晶体管P12导通，并将电压值VOUT拉上去。

Description

具有能克服负载波动保持稳定输出 电平的内电源电路的半导体集成电路器件
本发明涉及一种半导体集成电路器件，具体地说，涉及一种具有内电源电路的半导体集成电路器件，比如动态随机存取存储器(以后称为DRAM)。
随着比如DRAM等半导体存储器件的集成度的增加，和MOS晶体管的门信号宽度按比例地缩小，在保证晶体管的可靠性的同时，为减少功率损耗，必须降低工作电源电压。然而，为了保持与晶体管-晶体管逻辑电路(以后称为TTL)的兼容性，一直采用通常的5V作为半导体存储器件的外部电压电平。
因此，一般采用的是高可靠性，高速工作和低功率消耗的方法，其中使用一内部下变换器，用于将外部的电源电压ext.VCC从5V下变换到大约3-4V，并将它供给芯片上的内部电路。
尽管由于DRAM的高集成度使存储单元区域指数地减小，为了保证足够的信噪比(S/N)和抗软错误度，存储单元电容器必须至少具有规定的电容。因此，在存储单元电容器中的绝缘膜的厚度不可避免地要做得较薄。然而，当把该膜做得较薄时将会遇到一些困难，比如膜质量的降低和增加电流的隧道效应。通常，为了克服这些困难，将存储单元板的电压VCP设置为VCC/2，以减少在该绝缘薄膜中的电荷密度。
当集成度较高时，位线之间的间隔变窄。使得从相邻位线通过位线之间的耦合电容加来的干扰噪音变得不可忽略。为了解决这个问题，通过将一对位线彼此相邻地安排并将加到位线上的噪声共同叠加到这对位线来消除噪声。这时，将位线设置到VCC/2(预充电电压：VBL)，其中VCC是在备用时的电源电压。
如上所述，在达到较高集成度的半导体集成电路器件，比如DRAMs中，尽管使用一个单一的5V外部电源，但还装有提供芯片上电路工作所需的各种电压的内部电源电路。
从这些内部电源电路输出的电压，对半导体集成电路器件中内部电路的工作速度，操作限度等具有直接的影响，所述这些输出电压必须稳定。
图7是表示通常的内部下变换器500的结构的示意图。其中省略了某些部分。
内部下变换器500包括：一个电流反射镜电路，由在其源极接受电源电压ext.VCC的一对P沟道MOS晶体管P21和P22组成；一个N沟道MOS晶体管N22，它的漏极连接到P沟道MOS晶体管P22的漏极，在它的栅极上接收基准电压VREF；N沟道MOS晶体管N21，它的漏极连接到P沟道MOS晶体管P21的漏极；和N沟道MOS晶体管N23，连接在N沟道MOS晶体管N21和N22的源极与地电位VSS之间，在它的栅极接受电源电压VCC。
MOS晶体管P21，P22，N21，N22和N23构成了电流反射镜型差分放大电路。在这种情况下，N沟道MOS晶体管N21和N22的栅极作为差分放大电路的第一和第二输入节点，P沟道MOS晶体管P22的漏极和N沟道MOS晶体管N22的漏极之间的节点作为差分放大电路的输出节点。
在上述结构中尽管将N沟道MOS晶体管N23的栅极电位固定在电源电压VCC，仍可把栅极用作输入端接收差分放大电路驱动信号，以使得由差分放大电路驱动信号控制差分放大电路的工作。
内部下变换器500还包括一个P沟道MOS晶体管P23，在它的栅极接收差分放大电路输出节点上的电压，在它的源极是外部电源电压VCC，它的漏极连接到N沟道MOS晶体管N21的栅极。将P沟道MOS晶体管P23的漏极上的电压输出作为内部下变换的电压int.VCC。
具体地说，当内部下变换电压变得比基准电压VREF小时，则使差分放大电路的输入端之间产生电位差，输出节点上的电位与稳态时的电位相比变到负的一侧。具体地说，P沟道MOS晶体管P23的栅极电位变低，该晶体管导通更充分，于是使输出节点上的电位升高。
相反，当输出节点上的电位，即N沟道MOS晶体管N21的栅极电位变得比基准电位VREF高时，差分放大电路的输出电位值也相应地增加。因此，P沟道MOS晶体管P23的栅极电位也增加。所以P沟道MOS晶体管P23变得导通更弱，结果使输出节点上的电位，即P沟道MOS晶体管P23的漏极上的电位变低。
通过上述的操作，来控制在输出节点上的电位值int.VCC，使它与基准电位VREF一致。
在这种情况下，为了达到输出节点上电位值的更高稳定性，通常将电容C1连接在输出节点与供给电源电压ext.VCC的节点之间，并将电容C连接在输出节点与被供给地电位VSS的节点之间。
因为有电容C1和C2，在输出节点上电位的变化需要这些电容的充电/放电，从而抑制了在输出节点上电位值的波动。
然而，在如上所述的通常的内部下变换器500中，为了达到输出电位值的高稳定性必须增加电容器C1和C2的容量。
考虑到可靠性，构成电容器的绝缘膜的厚度有一下限，比如为了具有规定的容量以上的C1和C2，必须增加电容器的面积。这意味着要增加电容器部分占有的布置区域，在增加半导体集成电路的集成度方面这是个缺点。
另外，增加电容C1和C2的容量以获得输出电压的足够稳定性，意味着使内部电源电路对于电源电压和负载中的波动的瞬态响应降低。
本发明的目的是提供一种半导体集成电路器件，它具有一个能够稳定其输出电压的内部电源，即对于电源和负载的波动能稳定其输出电压值，同时抑制布置区域的增大。
本发明的另一目的是提供一种半导体集成电路器件，它具有一个既能稳定其输出电压值又能增强其输出电压的瞬态响应的内部电源电路。
简言之，本发明提供一种半导体集成电路器件，它包括第一电源节点、第二电源节点和内部电源电路。对第一电源节点供以第一电源电压，对第二电源节点供以第二电源电压。内部电源电路包括：电压产生电路，用于产生规定的内部电压，该电压是第一和第二电源电压的中间值；第一和第二电容，每个具有一个连接到电压产生电路输出节点的末端；第一电压控制电路，当第一电容的另一端上的电压降低时用于提供电源节点与该输出节点之间的导电连接；第二电压控制电路，当第二电容的另一端上的电压升高时用于提供在第二电源节点与该输出节点之间的导电连接。
所以，本发明的优点是，半导体集成电路器件包括一个内部电源电路，当输出电压波动时，内部电源电路能够很快地返回到稳定的电压值，换句话说，提供了具有很好瞬态响应的内部电源电路。
本发明的另一优点是，半导体集成电路器件包括一种内部电源电路，在发送瞬态响应的同时能够抑制布置面积的增加。
从下面结合附图进行的本发明的详细描述将使本发明的上述和其它目的，特征和优点变得更加清楚。
图1是一简单方框图，表示按照本发明的第一实施例的半导体存储器件100的结构。
图2是一简略方框图，表示在本发明第一实施例的半导体存储器件100中的电压下变换器109的结构。
图3更详细地表示电压下变换器109的结构。
图4是表示电压下变换顺109的操作的第一定时图。
图5是表示电压下变换器109的操作的第二定时图。
图6是一简图，表示按照本发明的第二实施例的内部电源电路300的结构。
图7是表示通常的内部电压下变换器结构的主要部分的电路图。
下面描述本发明的第一最佳实施例。
图1是一简略方框图，表示在本发明的第一实施例中半导体存储装置100的结构。
参阅图1，半导体存储装置100包括：一控制信号产生电路108，接收通过端子2-5加到外部控制信号输入端的外部控制信号ext./W，ext./OE，ext./RAS和ext./CAS，并产生内部控制信号；存储单元阵列101，含有以矩阵形式排列的一些存储单元；地址缓存器105，接收通过地址信号输入端8施加的外部地址信号A0～Ai，在控制信号产生电路108的控制之下产生内部行地址信号和内部列地址信号；和行译码器102，在控制信号产生电路108的控制之下被启动，对来自地址缓存器105的用于选择存储单元阵列101的行(字线)的内部行地址信号进行译码。
加到外部控制信号输入端2的信号ext./W是用于指示写数据的写启动信号。加到外部控制信号输入端3的倍号ext./OE是指示输出数据的输出启动信号。加到外部控制信号输入端4的信号ext./RAS，是用于激发半导体存储器件的内部操作并确定内部操作的有效周期的行地址选通信号。当信号ext./RAS是激活态时，则涉及在存储单元阵列101中的选行操作的电路，比如行译码电路102被激活。加到外部控制信号输入端5的信号ext./CAS是列地址选通信号，用于启动选择存储单元阵列101中列的选列电路。
半导体存储装置100还包括一个列译码器电路103，后者在控制信号产生电路108的控制之下被激励，用于对来自地址缓存器105的内部列地址信号进行译码，并产生用于选择存储单元阵列101中列的列选择信号；读出放大器，用于读出并放大连接到存储单元阵列101的所选行的存储单元的数据；I/O电路，响应来自列译码器电路103的列选择信号将存储单元阵列101中的所选列连接到内部数据总线；数据输出缓存器107，在读出数据时，用于从读出到内部数据总线的内部写入数据产生外部读出数据DQ0-DQ8，并且在控制信号产生电路18的控制之下将产生的外部读出数据输出到输入/输出端10；和数据输入缓存器106，在控制信号产生电路108的控制之下进行数据写入时，用于从加到数据输入/输出端10的外部写入数据DQ1-DQ8产生内部写入数据，并且将所产生的内部写入数据输出到相应的内部数据总线。在图1中，由一个框104代表读出放大器和I/O电路。在读出操作中，响应外部输出启动信号ext./OE，由控制信号产生电路108产生的内部输出启动信号OEM的激活，启动输出缓存器电路107；在写入操作中，响应外部写入启动信号ext./W，由控制信号产生电路108产生的内部写入启动信号WBE的激活，启动输入缓存器电路106。
半导体存储器器件100还包括：接收外部电源电压ext.VCC和地电位Vss的基准电压产生电路110，用于产生基准电压VREF，这是对于内部下变换电压的基准电压；接收外部电源电压ext.VCC和基准电压VREF的电压下变换器109，用于产生下变换内部电压int.VCC；接收外部电源电压ext.VCC和地电位VSS的单元板电压产生电路111，用于产生供给存储器单元的单元板的单元板电压VCP；和位线预充电压产生电路112，用于产生在备用态时预充位线对的电压VBL。
如上所述，将单元板电压VCP和位线预充电压VBL都设置为int.VCC/2。
图2是一简略框图，表示在本发明的第一实施例中的半导体存储器件100里的电压下变换器109的结构。
电压下变换器109包括：一个差分放大电路202，其一个输入端接收来自基准电压产生电路110的输出电压VREF；P沟道MOS晶体管P14，连接在电源电压ext.VCC供给节点和差分放大电路202的另一输入节点之间，在它的栅极接收自差分放大电路202的输出电压；和一个电压控制电路210，接收在P沟道MOS晶体管P14和差分放大电路202的另一输入节点之间的节点(以后称为第一输出节点)上的电压，用以输出内部的下变换电压int.VCC。
电压控制电路210包括：第一电容C1和第二电容C2，每个都有一端连接到第一输出节点；P沟道MOS晶体管P11，它的源极和漏极分别连接到被供给电源电压ext.VCC的电源节点和第一电容C1的另一端；和一P沟道MOS晶体管P12，它的源极和漏极分别连接到被供给电源电压VCC的电源节点和第一输出节点。P沟道MOS晶体管P11和P12的栅极连接在一起，P沟道MOS晶体管P11的栅极连接到漏极。
电压控制电路210还包括：N沟道MOS晶体管N11，它的源极和漏极分别连接到被供给地电位VSS的地接点和第二电容C2的另一端；N沟道MOS晶体管N12，它的栅极和漏极分别连接到地节点和第一输出节点。N沟道MOS晶体管N11和N12的栅极连接在一起，N沟道MOS晶体管N11的栅极和漏极相互连接。
具体地说，P沟道MOS晶体管P11和P12、N沟道MOS晶体管N11和N12分别配对，提供了一个电流反射镜电路。
图3更详细地表示了图2的电压下变换器109的结构。
参阅图3，将电流反射镜型差分放大器用作差分放大电路202，如图7中所示的通常的内部电压下变换器500中一样。
更具体地说，差分放大电路202包括一对P沟道MOS晶体管P21和P22，它们的源极都连接到被供给电源电压ext.VCC节点。P沟道MOS晶体管P21的栅极和漏极相互连接，MOS晶体管P21和P22构成了一个电流反射镜电路。
差分放大电路202还包括：N沟道MOS晶体管N21，它的漏极连接到P沟道MOS晶体管P21的漏极，它的栅极连接到P沟道MOS晶体管P14的漏极；N沟道MOS晶体管N22，它的漏极连接到P沟道MOS晶体管P22的漏极，在它的栅极接收基准电压VREF；N沟道MOS晶体管N23，连接在MOS晶体管N21和N22的源极与被供给地电位VSS的节点之间，在它的栅极接收电源电压ext.VCC。
具体地说，N沟道MOS晶体管N21和N22的栅极作为差分放大电路202的第一和第二输入节点，并且将MOS晶体管P22和N22的漏极之间的节点上的电位作为该差分放大电路202的输出电位。
在该实施例中，还可通过差分放大器启动信号控制N沟道MOS晶体管N23的栅压，使得只有当差分放大电路启动信号是激活(在高电平)时该差分放大电路才工作。
图为P沟道MOS晶体管P21和P22提供了一个电流反射镜电路，故流到N沟道MOS晶体管N21和N22的电流永远保持相同值。因为N沟道MOS晶体管N22的栅极电位固定在基准电压VREF上，比如，当N沟道MOS晶体管N21的栅压上升到比VREF高时，MOS晶体管N22的漏极电压升高。于是使与流到MOS晶体管N21的同样电流流经MOS晶体管N20。因此，P沟道MOS晶体管P14的栅压升高，使晶体管P23处于弱导通。所以，使第一输出节点上的电压，即N沟道MOS晶体管N21的栅压降低。
当N沟道MOS晶体管N21的栅压，即第一输出节点上的电压，变得比基准电压VREF低时，通过与上述相反的操作将第一输出点上的电压上拉。
现在就描述电压下变换器109的操作。
图4是表示图2中的电压下变换器操作的定时图。
在下面，将用VOUT代表在第一输出节点上的电压值。
假设，当第一输出节点上的电压值波动时，为了确保返回到基准电压值VREF的足够的电流驱动能力，要使晶体管P12的选通脉冲宽度比P沟道MOS晶体管P11的大。
同样，假定晶体管N12的选通脉宽度比N沟道MOS晶体管N11的大。
在稳定状态to，在由P沟道MOS晶体管P11和12构成的第一电流反射镜电路中和由N沟道MOS晶体管N11和N12构成的第二电流反射镜电路中都无电流流入。更具体地说，在P沟道MOS晶体管P11的漏极和电容C1之间的节点(以后称为节点A)上的电压是VCC-Vthp，它比电源电压VCC低了P沟道MOS晶体管P11和P12的阈值电压Vthp。
同样，在N沟道MOS晶体管N11和电容C2之间的节点(以后称为节点B)上的电压是Vthn，它比地电位VSS高了N沟道MOS晶体管N11和N12的阈值电压Vthn。
在t1时刻，比如由于电源电压的波动使电压VOUT升高时，节点A和B上的电位值(图中由VA和VB表示)由于电容C1和C2产生的电压耦合作用而升高。
当节点B上的电位值升高时，N沟道MOS晶体管N12导通，在第一输出节点上的电位值，即电位VOUT降低，因此，在t2时，电位VOUT降低并稳定在t0时刻的值上。
同时，如果电位VOUT在t3时下降，比如在节点A和B上的电位值都因此而降低，P沟道MOS晶体管P12就导通。因此，在第一输出节点的电位值，即电位VOUT，增加，并在t4时刻达到稳定状态，处在t0时的值上。
在上面的描述中，电位VOUT的波动是在阈值电压Vthp或Vthn的范围内。
然而，电源电压VOUT可能以较大的绝对值瞬时波动。
图5是表示在这种情况下电压控制电路210的工作的定时图。
在t0的稳态下，如图4的情况一样，在节点A的电位值是VCC-Vthp，在节点B的电位值是Vthn。
假定电压VOUT在t1时的波动大到比VCC+Vthp还高，则在节点A和B上的电压值同样增加，在这时，因为在节点A上的电位值变得比VCC+Vthp还高，故使P沟道MOS晶体管P13导通。因此，通过放电到电源电压VCC使节点A上的电位值降到电位VCC+Vthp。相应地，电位VOUT和节点B上的电位都降低。另外，如图4中的情况，在N沟道MOS晶体管N12的栅极的电压，即在节点B上的电压，增加，N使沟道MOS晶体管N12导通，且电位VOUT降低。
更具体地说，如果VOUT波动很大，不仅N沟道MOS晶体管N12而且P沟道MOS晶体管P13也导通，从而将电压VOUT拉回到稳态的值。
同样，假设在t3时电压值降得比-Vthn还低，在这种情况下，由于来自地电位的充电，使N沟道MOS晶体管N13导通，并使节点B上的电位升高。随之，电位VOUT和节点A的电位值上升。同时，P沟道MOS晶体管P12导通，故使电位VOUT的值拉回到稳态的值。
更具体地说，当电压VOUT波动很大而到达负一侧时，P沟道MOS晶体管P12和N沟道MOS晶体管N13都导通，结果将电压VOUT拉回到稳态。
因为有晶体管P13和N13，即使有很大的电压波动时，也能使电位值很快返回到稳态，因此能发送电压下变换器的瞬时响应。
(第二实施例)
在第一实施例中，将电压控制电路210用于内部电压下变换器109。
同样，可将电压控制电路210用到图1中所示的半导体存储器件100的结构中的单元板电压产生电路111和位线预充电压产生电路112中。
图6表示当把电压控制电路210应用到产生电压VCC/2的内部电源电路300，比如单元板电压产生电路110和位线预充电压产生电路112时的结构。
内部电源电路300包括VCC/2产生电路302和电压控制电路210。
该电压控制电路210的结构与图3中所示的电压控制电路210一样。在下面，将VCC/2产生电路302的输出节点称为第二输出节点，并假定该电压控制电路210接收在第二输出节点上的电位值并输出电位VCC/2。
VCC/2产生电路302包括：一个N沟道MOS晶体管N31，连接在被供给电源电压VCC的电源节点与第二输出节点之间；P沟道MOS晶体管P31，连接在被供给地电位的地节点与第二输出节点之间；偏压控制电路309，用于控制P沟道MOS晶体管P31和N沟道MOS晶体管N31的栅压。
偏压控制电路310包括：一电阻R1，其一端连接到被供给电源电压VCC的电源节点；N沟道MOS晶体管N32，它的漏极和栅极连接到电阻R1的另一端；电阻R2，连接在MOS晶体管N32的源极与地节点之间；电阻R3，其一端连接到地节点；一个P沟道MOS晶体管P32，它的漏极和栅极连接在电阻R3的另一端；电阻R4，连接在P沟道MOS晶体管P32的源极和被供给电源电压VCC的电源节点之间。N沟道MOS晶体管N32和N31的栅极相互连接，P沟道MOS晶体管P32和P31的栅极相互连接。
在下文中，把电阻R1和N沟道MOS晶体管N32之间的节点称作节点C，而将电阻R3和P沟道MOS晶体管P32之间的节点称作节点D。
当电阻R1和R2的电阻值设置为相同且足够大时，在节点C的电位值将是VCC+Vthn，其中Vthn是N沟道MOS晶体管N32的阈值电压。同样，当电阻R3和R4的阻值相同且足够大时，在节点D的电压将VCC/2-Vthp，其中Vthp是P沟道MOS晶体管P32的阈值电压。所采用的结构使节点C上的电位值加到N沟道MOS晶体管N31的栅极，节点D上的电位加到P沟道MOS晶体管P31的栅极。另外，所采用的N沟道MOS晶体管N31和N32，或P沟道MOS晶体管P31和P32具有近乎相同的晶体管特性。因此，即使工作条件等起伏变化，在N沟道MOS晶体管N31与P沟道MOS晶体管P31之间的节点上的电位值也稳定地保持在VCC/2。
甚至如第一实施例中那样N沟道MOS晶体管N12导通，输出电压VOUT增加时，从VCC/2产生电路302接收该输出电压，可将电压控制电路210拉回到稳态的电位值。
与此同时，如果电位VOUT降低，P沟道MOS晶体管P12导通，于是将它拉回到稳态的电位值。
另外，正如在第一实施例中，如果输出电压VOUT增加很多，P沟道MOS晶体管P13和N沟道MOS晶体管N12都导通，如果输出电压VOUT降低很多，P沟道MOS晶体管P12和N沟道MOS晶体管N13都导通，结果使电压VOUT拉回到稳态时的值。
因此，在第二实施例中的内部电源电路300中，比如，也在单元板电压产生电路和位线预充电压产生电路中，可稳定输出电压并可改善瞬态响应。
虽然已对本发明作了详细的描述，但是应清楚了解的是，这种描述只是作为例示和实例，而不是作为限制，本发明的精神和范围仅由所附的权利要求予以限定。

Claims (5)

1.一种半导体集成电路器件，包括：
第一电源节点，在其上被供给第一电源电压(VSS)；
第二电源节点，在其上被供给第二电源电压(ext.VCC)；
内部电源装置(109)，包括：
用于产生在所述第一和第二电源电压之间的规定内部电压(int.VCC)的电压产生装置(202，P14)；
第一和第二电容装置(C1，C2)，各自的一端连接到所述电压产生装置输出节点；
第一电压控制装置(N11，N12)，响应所述第一电容装置(C2)的另一端上电位的降低，用于提供所述第一电源节点与所述输出节点之间的导电连接；
第二电压控制装置(P11，P12)，响应所述第二电容装置的另一端上电压的增加，用于提供所述第二电源节点与所述输出节点之间的导电连接。
2.根据权利要求1的半导体集成电路器件，其特征在于所述的第一电压控制装置包括：
第一导电型的第一MOS晶体管(N12)，它的源极和漏极分别连接到所述第一电源节点和所述输出节点；
第一导电型的第二MOS晶体管(N11)，它的源极和漏极分别连接到所述第一电源节点和所述第一电容装置的另一端；
所述第一和第二MOS晶体管的栅极相互连接，所述第二MOS晶体管的栅极和漏极相互连接，
所述第二电压控制装置包括：
第二导电类型的第三MOS晶体管(P12)，它的源极和漏极分别连接到所述第二电源节点和所述输出节点；
第二导电类型的第四MOS晶体管(P11)，它的源极和漏极分别连接到所述第二电源节点和所述第二电容装置的另一端；
所述第三和第四MOS晶体管的栅极相互连接，所述第四MOS晶体管的栅极和漏极相互连接。
3.根据权利要求2的半导体集成电路器件，其特征在于：
所述第一电压控制装置包括一个第一导电类型的第五MOS晶体管(N13)，并联到所述第二MOS晶体管，它的栅极连接到所述第一电源节点；
所述第二电源控制装置包括一个第二导电类型的第六MOS晶体管(P13)，并联到所述第四MOS晶体管，且它的栅极连接到所述第二电源节点。
4.根据权利要求3的半导体集成电路器件。其特征在于：
所述电压产生装置包括：
差分放大装置(202)，根据加到第一和第二输入节点上的输入电压之差产生输出电压，
第一导电类型的第七MOS晶体管(P14)，它的源极连接到所述第一电源节点，并在它的栅极接收来自所述差分放大装置的输出电压；
所述第一输入节点接收规定的基准电位(VREF)；
所述第七MOS晶体管的漏极和所述第二输入节点连接到所述电压产生装置的输出节点。
5.根据权利要求3的半导体集成电路器件，其特征在于：
所述的电压产生装置包括：
第二导电类型的第八MOS晶体管(P31)，连接在所述第一电源节点和所述输出节点之间；
第一导电类型的第九MOS晶体管(N31)，连接在所述第二电源节点和所述输出节点之间；
偏压装置，控制所述第八和第九MOS晶体管的栅极电压；
所述的偏压装置包括：
第一电阻(R3)，它的一端连接到所述第一电源节点；
第二导电类型的第十MOS晶体管(P32)，它的漏极和栅极连接到所述第一电阻的另一端；
第二电阻(R4)，连接在所述第十MOS晶体管的源极和所述第二电源节点之间；
第三电阻(R1)，它的一端连接到所述第二电源节点；
第一导电类型的第十一MOS晶体管(N32)，它的漏极和栅极连接到所述第三电阻的另一端；
第四电阻(R2)，连接在所述第十一MOS晶体管的源极和所述第一电源节点之间；
所述第八和第九MOS晶体管的栅极连接到所述第十和第十一MOS晶体管的栅极。
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