JP2003030984A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】DRAMのワードドライブ線駆動回路のチップ内配
置位置や各デバイスパラメータのチップ内ばらつきによ
らず、各ワードドライブ線の電位を自己整合的に確実に
二段階リセットを行う。 【解決手段】ワードドライブ線wdrv_pを介して複数のロ
ウデコーダSRD に接続されたワードドライブ線駆動回路
は、第１の制御信号(node_B)の活性化によりワードドラ
イブ線を接地電位Vss にリセットする第１のリセット回
路と、第２の制御信号(node_C)の活性化によりワードド
ライブ線を負電位Vnn にリセットする第２のリセット回
路と、ワードドライブ線の電位を二段階でリセット制御
するための二段階リセット制御回路CTRLを有し、二段階
リセット制御回路は、ワードドライブ線の電位をフィー
ドバックして第１の制御信号の活性状態から第２の制御
信号の活性状態へ切り替える。
置位置や各デバイスパラメータのチップ内ばらつきによ
らず、各ワードドライブ線の電位を自己整合的に確実に
二段階リセットを行う。 【解決手段】ワードドライブ線wdrv_pを介して複数のロ
ウデコーダSRD に接続されたワードドライブ線駆動回路
は、第１の制御信号(node_B)の活性化によりワードドラ
イブ線を接地電位Vss にリセットする第１のリセット回
路と、第２の制御信号(node_C)の活性化によりワードド
ライブ線を負電位Vnn にリセットする第２のリセット回
路と、ワードドライブ線の電位を二段階でリセット制御
するための二段階リセット制御回路CTRLを有し、二段階
リセット制御回路は、ワードドライブ線の電位をフィー
ドバックして第１の制御信号の活性状態から第２の制御
信号の活性状態へ切り替える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特にワード線駆動回路にワード線駆動電圧を供給
するワードドライブ線の電位を二段階でリセットする方
式を有する半導体メモリにおけるリセット回路に関する
もので、例えばネガティブワード線リセット(Negative
WL Reset;NWR) 方式を採用したダイナミック型メモリ(D
RAM)に使用されるものである。
係り、特にワード線駆動回路にワード線駆動電圧を供給
するワードドライブ線の電位を二段階でリセットする方
式を有する半導体メモリにおけるリセット回路に関する
もので、例えばネガティブワード線リセット(Negative
WL Reset;NWR) 方式を採用したダイナミック型メモリ(D
RAM)に使用されるものである。
【０００２】
【従来の技術】DRAMにおいては、メモリセルトランジス
タのカットオフ電流(Ioff)を低く維持することで消費電
流の低減化し、かつ、メモリセルトランジスタの閾値電
圧を低くすることで動作の高速化と低電源電圧化への対
応を図ることが望まれる。
タのカットオフ電流(Ioff)を低く維持することで消費電
流の低減化し、かつ、メモリセルトランジスタの閾値電
圧を低くすることで動作の高速化と低電源電圧化への対
応を図ることが望まれる。
【０００３】このような相反する要求を満たすべく、従
来は、メモリセルトランジスタのゲート酸化膜厚を高耐
圧化かつ薄膜化し、それによるS-factorの改善効果を利
用してIoffを維持しつつ低閾値電圧化を実現してきた。
来は、メモリセルトランジスタのゲート酸化膜厚を高耐
圧化かつ薄膜化し、それによるS-factorの改善効果を利
用してIoffを維持しつつ低閾値電圧化を実現してきた。
【０００４】しかし、DRAMの微細化と低電源電圧化が進
むにつれ、上記したようなメモリセルトランジスタのIo
ffの維持と低閾値電圧化という相反する要求を満たすこ
とが困難となってきている。例えばゲート酸化膜への印
加電界(Eox) が6MV/cm以上にもなる現状では、従来の手
法は限界を迎えている。
むにつれ、上記したようなメモリセルトランジスタのIo
ffの維持と低閾値電圧化という相反する要求を満たすこ
とが困難となってきている。例えばゲート酸化膜への印
加電界(Eox) が6MV/cm以上にもなる現状では、従来の手
法は限界を迎えている。
【０００５】これを解決する手法として、NWR 方式が提
案されている。NWR 方式では、ワード線のリセット電位
を負電位(Vnn) に設定してメモリセルトランジスタのオ
フ時のゲート・ソース間電圧Vgs を負とし(Vgs＜0)、そ
れによりIoffの維持と低閾値電圧化の両立を実現する。
案されている。NWR 方式では、ワード線のリセット電位
を負電位(Vnn) に設定してメモリセルトランジスタのオ
フ時のゲート・ソース間電圧Vgs を負とし(Vgs＜0)、そ
れによりIoffの維持と低閾値電圧化の両立を実現する。
【０００６】ここで、ワード線のリセット動作時にVnn
電源線に流れ込む電荷量について考える。電荷量はQ=CV
なる式で表されるように、容量と電位差の積で表され
る。
電源線に流れ込む電荷量について考える。電荷量はQ=CV
なる式で表されるように、容量と電位差の積で表され
る。
【０００７】まず、容量について考えると、ワード線は
多数のメモリセルのゲート電極に接続されており、加え
てビット線やメモリセルキャパシタなどとのカップリン
グ容量があるので、その容量は大きい。また、ワードド
ライブ線は複数のロウデコーダで共有されているので、
その容量も比較的大きい。
多数のメモリセルのゲート電極に接続されており、加え
てビット線やメモリセルキャパシタなどとのカップリン
グ容量があるので、その容量は大きい。また、ワードド
ライブ線は複数のロウデコーダで共有されているので、
その容量も比較的大きい。
【０００８】次に、電位差について考えると、ワード線
のセット電位はメモリセルに"H" データを書き込むため
に昇圧電位(Vpp) が使用されることが一般的である。そ
のためにワード線のリセット時における電位振幅はVpp-
Vnn と大きい。従って、ワード線のリセット動作時にお
いてVnn 電源線に流れ込む電荷量は非常に大きく、その
結果としてVnn 電源線には比較的短い時間内に大きな電
流が流れ込むことになる。
のセット電位はメモリセルに"H" データを書き込むため
に昇圧電位(Vpp) が使用されることが一般的である。そ
のためにワード線のリセット時における電位振幅はVpp-
Vnn と大きい。従って、ワード線のリセット動作時にお
いてVnn 電源線に流れ込む電荷量は非常に大きく、その
結果としてVnn 電源線には比較的短い時間内に大きな電
流が流れ込むことになる。
【０００９】ここで、Vnn は、一般的にはチャージポン
プ回路によりチップ内部で生成され、チップ内の必要な
場所にメタル配線などからなるVnn 電源線により供給さ
れる。このチャージポンプ回路は、一般的には出力イン
ピーダンスが高いので、比較的短い時間内に大きな電流
がVnn に流れ込む場合、局所的にVnn 電源線の電位が上
昇しまう、いわゆる電源バウンスが発生する。
プ回路によりチップ内部で生成され、チップ内の必要な
場所にメタル配線などからなるVnn 電源線により供給さ
れる。このチャージポンプ回路は、一般的には出力イン
ピーダンスが高いので、比較的短い時間内に大きな電流
がVnn に流れ込む場合、局所的にVnn 電源線の電位が上
昇しまう、いわゆる電源バウンスが発生する。
【００１０】非活性化状態のワード線の電位はVnn であ
るので、この電源バウンスによって非活性化ワード線の
電位が上昇し、メモリセルに蓄積されている電荷のリー
クが発生してしまうことがある。
るので、この電源バウンスによって非活性化ワード線の
電位が上昇し、メモリセルに蓄積されている電荷のリー
クが発生してしまうことがある。
【００１１】電源バウンスを抑制するためには、多くの
Vnn 用安定化キャパシタをロウデコーダ近傍に配置する
ことや、電源線配線のRC積の低減の対策（配線材料の低
抵抗化、絶縁材料の低誘電率化、電源配線の幅を太くす
るなど）が考えられる。
Vnn 用安定化キャパシタをロウデコーダ近傍に配置する
ことや、電源線配線のRC積の低減の対策（配線材料の低
抵抗化、絶縁材料の低誘電率化、電源配線の幅を太くす
るなど）が考えられる。
【００１２】しかし、前者はチップ面積が増大すること
が問題点であり、コア回路内部へのキャパシタ配置は現
実的でない。また、後者は配線材料の改良／変更は開発
コストと開発期間の増大やチップ面積の増大を招くの
で、実現は困難であった。また、配線材料の低RC積化が
可能であったとしても、Vnn を生成するチャージポンプ
回路の能力増大が必要となるという問題点がある。
が問題点であり、コア回路内部へのキャパシタ配置は現
実的でない。また、後者は配線材料の改良／変更は開発
コストと開発期間の増大やチップ面積の増大を招くの
で、実現は困難であった。また、配線材料の低RC積化が
可能であったとしても、Vnn を生成するチャージポンプ
回路の能力増大が必要となるという問題点がある。
【００１３】このような負電位(Vnn) 電源線の電源バウ
ンスを抑え、かつ、負電位発生回路への負担を減らすた
めに、例えば特開2000-36191公報に開示されているよう
に、DRAMのワード線電位を二段階に分割してリセットす
る方式（いわゆる二段階リセット方式）が提案されてい
る。二段階リセット方式では、ワード線のリセット時に
おいてワード線およびワードドライブ線の電位を初めに
接地電位(Vss) に設定し、その後にVnn に設定する。
ンスを抑え、かつ、負電位発生回路への負担を減らすた
めに、例えば特開2000-36191公報に開示されているよう
に、DRAMのワード線電位を二段階に分割してリセットす
る方式（いわゆる二段階リセット方式）が提案されてい
る。二段階リセット方式では、ワード線のリセット時に
おいてワード線およびワードドライブ線の電位を初めに
接地電位(Vss) に設定し、その後にVnn に設定する。
【００１４】図５（ａ）は、従来のDRAMにおいてワード
ドライブ線電位のリセット動作を二段階で行うことによ
ってワード線電位を二段階でリセットする方式を採用し
たワードドライブ線駆動回路の回路構成とロウデコーダ
群との接続関係の一例を示すブロックである。
ドライブ線電位のリセット動作を二段階で行うことによ
ってワード線電位を二段階でリセットする方式を採用し
たワードドライブ線駆動回路の回路構成とロウデコーダ
群との接続関係の一例を示すブロックである。
【００１５】図５（ａ）中、ワードドライブ線駆動回路
(WDRV DRV)41は、メモリセルアレイの単位ブロック（サ
ブアレイ）毎に設けられ、サブアレイを選択指定するた
めのブロック選択信号BlockSelと、サブアレイの選択行
を指定するためのアドレス信号Addr. と、第１のリセッ
ト制御信号Reset<0>および第２のリセット制御信号Rese
t<1>が入力する。
(WDRV DRV)41は、メモリセルアレイの単位ブロック（サ
ブアレイ）毎に設けられ、サブアレイを選択指定するた
めのブロック選択信号BlockSelと、サブアレイの選択行
を指定するためのアドレス信号Addr. と、第１のリセッ
ト制御信号Reset<0>および第２のリセット制御信号Rese
t<1>が入力する。
【００１６】複数のサブロウデコーダ(SRD#0,SRD#1,
…,SRD#n)420〜42n は、サブアレイ毎に複数のサブワー
ド線SWL<0>, SWL<1>, …, SWL<n>に対応して設けられて
おり、ワードドライブ線駆動回路41から第１のワードド
ライブ線wdrv_pを介してワードドライブ電圧が供給され
るとともに第２のワードドライブ線wdrv_nを介してワー
ドドライブ線制御信号が供給される。そして、ワードド
ライブ線駆動回路41とは別のロウアドレス入力をデコー
ドして対応するサブワード線SWL<0>, SWL<1>, …, SWL<
n>を選択的に駆動するものである。
…,SRD#n)420〜42n は、サブアレイ毎に複数のサブワー
ド線SWL<0>, SWL<1>, …, SWL<n>に対応して設けられて
おり、ワードドライブ線駆動回路41から第１のワードド
ライブ線wdrv_pを介してワードドライブ電圧が供給され
るとともに第２のワードドライブ線wdrv_nを介してワー
ドドライブ線制御信号が供給される。そして、ワードド
ライブ線駆動回路41とは別のロウアドレス入力をデコー
ドして対応するサブワード線SWL<0>, SWL<1>, …, SWL<
n>を選択的に駆動するものである。
【００１７】遅延回路(Delay)43 は、前記第１のリセッ
ト制御信号Reset<0>が入力し、前記第２のリセット制御
信号Reset<1>を生成するものである。
ト制御信号Reset<0>が入力し、前記第２のリセット制御
信号Reset<1>を生成するものである。
【００１８】図５（ｂ）は、図５（ａ）中の２組のリセ
ット制御信号Reset<0>およびReset<1>のタイミング関係
の一例を示す波形図である。
ット制御信号Reset<0>およびReset<1>のタイミング関係
の一例を示す波形図である。
【００１９】図６は、図５（ａ）中のWDRV DRV41を取り
出して示す回路図である。
出して示す回路図である。
【００２０】図６中、51はデコード回路、52はダイナミ
ック型のラッチ回路、53はレベル変換回路、54は第１の
ワードドライブ線制御回路、55は第２のワードドライブ
線制御回路である。Vii は電源電圧（例えば外部電源電
圧をDRAM内部で降圧した内部電源電圧）、Vpp は外部電
源電圧をDRAM内部で昇圧した昇圧電源電圧、Vnn は負電
圧、Vss は接地電位である。
ック型のラッチ回路、53はレベル変換回路、54は第１の
ワードドライブ線制御回路、55は第２のワードドライブ
線制御回路である。Vii は電源電圧（例えば外部電源電
圧をDRAM内部で降圧した内部電源電圧）、Vpp は外部電
源電圧をDRAM内部で昇圧した昇圧電源電圧、Vnn は負電
圧、Vss は接地電位である。
【００２１】前記第１のワードドライブ線制御回路54
は、レベル変換回路53の出力信号により駆動されて線wd
rv_pにワードドライブ電圧を出力するワードドライブ線
駆動用のPMOSトランジスタP1と、このPMOSトランジスタ
P1のドレイン（wdrv_pの接続ノード）とVss ノードとの
間に直列に接続された２個のNMOSトランジスタN0,N1
と、上記NMOSトランジスタN0のソースとVnn ノードとの
間に接続されたNMOSトランジスタN2とを有する。
は、レベル変換回路53の出力信号により駆動されて線wd
rv_pにワードドライブ電圧を出力するワードドライブ線
駆動用のPMOSトランジスタP1と、このPMOSトランジスタ
P1のドレイン（wdrv_pの接続ノード）とVss ノードとの
間に直列に接続された２個のNMOSトランジスタN0,N1
と、上記NMOSトランジスタN0のソースとVnn ノードとの
間に接続されたNMOSトランジスタN2とを有する。
【００２２】前記第２のワードドライブ線制御回路55
は、ラッチ回路52の出力ノードnode_Aの信号を受けてwd
rv_nにワードドライブ線制御信号を出力するものであ
る。
は、ラッチ回路52の出力ノードnode_Aの信号を受けてwd
rv_nにワードドライブ線制御信号を出力するものであ
る。
【００２３】図７は、図６の回路における二段階リセッ
ト動作の原理を説明するために第１のワードドライブ線
制御回路54の一部、一対のワードドライブ線wdrv_pおよ
びwdrv_nに接続されるサブロウデコーダSRD 群のうちの
１個分のサブロウデコーダSRD およびそれに接続される
１本のサブワード線SWL およびメモリセルMC群を取り出
して示している。
ト動作の原理を説明するために第１のワードドライブ線
制御回路54の一部、一対のワードドライブ線wdrv_pおよ
びwdrv_nに接続されるサブロウデコーダSRD 群のうちの
１個分のサブロウデコーダSRD およびそれに接続される
１本のサブワード線SWL およびメモリセルMC群を取り出
して示している。
【００２４】サブロウデコーダSRD は、wdrv_pにソース
が接続され、ドレインがSWL に接続され、ゲートにワー
ド線選択信号MWL が入力するワード線駆動用のPMOSトラ
ンジスタ61と、SWL にドレインが接続され、ソースがVn
n ノードに接続され、ゲートにMWL が入力するワード線
電位プルダウン用のNMOSトランジスタ62と、このNMOSト
ランジスタ62に並列に接続され、ゲートにwdrv_nからワ
ードドライブ線制御信号が入力するノイズキラー用のNM
OSトランジスタ63を有する。
が接続され、ドレインがSWL に接続され、ゲートにワー
ド線選択信号MWL が入力するワード線駆動用のPMOSトラ
ンジスタ61と、SWL にドレインが接続され、ソースがVn
n ノードに接続され、ゲートにMWL が入力するワード線
電位プルダウン用のNMOSトランジスタ62と、このNMOSト
ランジスタ62に並列に接続され、ゲートにwdrv_nからワ
ードドライブ線制御信号が入力するノイズキラー用のNM
OSトランジスタ63を有する。
【００２５】図８は、図７の回路による二段階リセット
動作の一例を示す波形図である。
動作の一例を示す波形図である。
【００２６】まず、wdrv_pをセットする時には、レベル
変換回路53の出力Set が"L" になり、第１のワードドラ
イブ線制御回路54内のPMOSトランジスタP1がオンにな
り、wdrv_pが"H" になる。この時、リセット用のNMOSト
ランジスタN1およびN2はオフ状態である。また、この
時、wdrv_nは"L" である。
変換回路53の出力Set が"L" になり、第１のワードドラ
イブ線制御回路54内のPMOSトランジスタP1がオンにな
り、wdrv_pが"H" になる。この時、リセット用のNMOSト
ランジスタN1およびN2はオフ状態である。また、この
時、wdrv_nは"L" である。
【００２７】次に、wdrv_pをリセットする時には、ま
ず、レベル変換回路53の出力Set が"H" になり、第１の
ワードドライブ線制御回路54内のPMOSトランジスタP1が
オフになる。
ず、レベル変換回路53の出力Set が"H" になり、第１の
ワードドライブ線制御回路54内のPMOSトランジスタP1が
オフになる。
【００２８】次に、Reset<0>が短時間"H" になり、リセ
ット用のNMOSトランジスタN1が短時間オンになり、wdrv
_pの電荷がVss ノードに引き抜かれる。次に、リセット
用のNMOSトランジスタN2がオンになり、wdrv_pの電荷が
Vnn ノードに引き抜かれる。この時、wdrv_nは"H" であ
り、サブロウデコーダSRD 内のノイズキラー用のNMOSト
ランジスタ63もオンになり、wdrv_nの電荷がVnn ノード
に引き抜かれる。
ット用のNMOSトランジスタN1が短時間オンになり、wdrv
_pの電荷がVss ノードに引き抜かれる。次に、リセット
用のNMOSトランジスタN2がオンになり、wdrv_pの電荷が
Vnn ノードに引き抜かれる。この時、wdrv_nは"H" であ
り、サブロウデコーダSRD 内のノイズキラー用のNMOSト
ランジスタ63もオンになり、wdrv_nの電荷がVnn ノード
に引き抜かれる。
【００２９】このような二段階のリセット動作により、
ワードドライブ線からVnn に流れ込む電荷量を少なく
し、Vnn 電源線バウンスの抑制などを実現している。
ワードドライブ線からVnn に流れ込む電荷量を少なく
し、Vnn 電源線バウンスの抑制などを実現している。
【００３０】このような二段階リセット方式では、前述
したようにワードドライブ線のリセット動作を二回実行
するので、ワードドライブ線をVss に接続する回路とVn
n に接続する回路のそれぞれに制御線が必要となる。こ
の二回目のリセット動作タイミング（つまり、ワードド
ライブ線をVss との接続からVnn との接続へ切り替える
タイミング）を決定するために、従来は、リセット制御
信号を固定時間遅延させる遅延回路(Delay) 43や、ワー
ドドライブ線の電位をモニターしてリセット動作タイミ
ングを決定するタイミング生成回路（図示せず）を複数
のワードドライブ線の各リセット回路で共有していた。
したようにワードドライブ線のリセット動作を二回実行
するので、ワードドライブ線をVss に接続する回路とVn
n に接続する回路のそれぞれに制御線が必要となる。こ
の二回目のリセット動作タイミング（つまり、ワードド
ライブ線をVss との接続からVnn との接続へ切り替える
タイミング）を決定するために、従来は、リセット制御
信号を固定時間遅延させる遅延回路(Delay) 43や、ワー
ドドライブ線の電位をモニターしてリセット動作タイミ
ングを決定するタイミング生成回路（図示せず）を複数
のワードドライブ線の各リセット回路で共有していた。
【００３１】しかし、これらの回路は、パターン面積が
比較的大きくなるので、レイアウト面積に余裕の少ない
メモリコア部における配置上の制約から、ワードドライ
ブ線駆動回路をメモリコア外周部にしか配置せざるを得
なかった。これにより、メモリコア外周部から各リセッ
ト回路まで配線される各制御線のRC遅延によって各リセ
ット回路間で動作タイミングが異なる場合に各リセット
回路毎に動作タイミングを厳密に設定することが困難で
ある。
比較的大きくなるので、レイアウト面積に余裕の少ない
メモリコア部における配置上の制約から、ワードドライ
ブ線駆動回路をメモリコア外周部にしか配置せざるを得
なかった。これにより、メモリコア外周部から各リセッ
ト回路まで配線される各制御線のRC遅延によって各リセ
ット回路間で動作タイミングが異なる場合に各リセット
回路毎に動作タイミングを厳密に設定することが困難で
ある。
【００３２】
【発明が解決しようとする課題】上記したように従来の
ワードドライブ線電位を二段階でリセットする回路は、
メモリチップ上のレイアウト面積が比較的大きくなり、
各リセット回路毎に動作タイミングを厳密に設定するこ
とが困難であるという問題があった。
ワードドライブ線電位を二段階でリセットする回路は、
メモリチップ上のレイアウト面積が比較的大きくなり、
各リセット回路毎に動作タイミングを厳密に設定するこ
とが困難であるという問題があった。
【００３３】本発明は上記の問題点を解決すべくなされ
たもので、ワードドライブ線駆動回路のチップ内配置位
置や各デバイスパラメータのチップ内ばらつきによら
ず、各ワードドライブ線の二段階リセット動作を遅延な
く確実に行うことを可能とした半導体記憶装置を提供す
ることを目的とする。
たもので、ワードドライブ線駆動回路のチップ内配置位
置や各デバイスパラメータのチップ内ばらつきによら
ず、各ワードドライブ線の二段階リセット動作を遅延な
く確実に行うことを可能とした半導体記憶装置を提供す
ることを目的とする。
【００３４】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のワード線と複数のビット線が交差して配置さ
れ、前記ワード線と前記ビット線により選択されるメモ
リセルが複数配置されたメモリセルアレイと、アドレス
信号の一部をデコードし、第１のワードドライブ線にワ
ードドライブ電圧を出力するワードドライブ線駆動回路
と、前記メモリセルアレイの複数のワード線に対応して
設けられ、前記第１のワードドライブ線からワードドラ
イブ信号が供給され、前記アドレス信号の一部とは別の
アドレス入力をデコードして対応する前記ワード線を選
択的に駆動する複数のロウデコーダとを具備し、前記ワ
ードドライブ線駆動回路は、前記アドレス信号の一部を
デコードするとともに、前記第１のワードドライブ線の
リセット開始タイミングを制御するリセット制御信号を
受けてデコード出力をリセットするデコード回路と、前
記デコード回路の出力に応じて前記第１のワードドライ
ブ線にワードドライブ電圧を供給し、前記第１のワード
ドライブ線と第１の電位ノードとの間に接続されて第１
の制御信号の活性化により前記第１のワードドライブ線
を第１の電位にリセットするための第１のリセット回路
および前記第１のワードドライブ線と第２の電位ノード
との間に接続されて第２の制御信号の活性化により前記
第１のワードドライブ線を第２の電位にリセットするた
めの第２のリセット回路を有する第１のワードドライブ
線制御回路と、前記第１のワードドライブ線の電位に基
づいて前記第１の制御信号の活性状態から前記第２の制
御信号の活性状態へ切り替え、前記第１のワードドライ
ブ線の電位を二段階でリセット制御する二段階リセット
制御回路とを具備することを特徴とする。
は、複数のワード線と複数のビット線が交差して配置さ
れ、前記ワード線と前記ビット線により選択されるメモ
リセルが複数配置されたメモリセルアレイと、アドレス
信号の一部をデコードし、第１のワードドライブ線にワ
ードドライブ電圧を出力するワードドライブ線駆動回路
と、前記メモリセルアレイの複数のワード線に対応して
設けられ、前記第１のワードドライブ線からワードドラ
イブ信号が供給され、前記アドレス信号の一部とは別の
アドレス入力をデコードして対応する前記ワード線を選
択的に駆動する複数のロウデコーダとを具備し、前記ワ
ードドライブ線駆動回路は、前記アドレス信号の一部を
デコードするとともに、前記第１のワードドライブ線の
リセット開始タイミングを制御するリセット制御信号を
受けてデコード出力をリセットするデコード回路と、前
記デコード回路の出力に応じて前記第１のワードドライ
ブ線にワードドライブ電圧を供給し、前記第１のワード
ドライブ線と第１の電位ノードとの間に接続されて第１
の制御信号の活性化により前記第１のワードドライブ線
を第１の電位にリセットするための第１のリセット回路
および前記第１のワードドライブ線と第２の電位ノード
との間に接続されて第２の制御信号の活性化により前記
第１のワードドライブ線を第２の電位にリセットするた
めの第２のリセット回路を有する第１のワードドライブ
線制御回路と、前記第１のワードドライブ線の電位に基
づいて前記第１の制御信号の活性状態から前記第２の制
御信号の活性状態へ切り替え、前記第１のワードドライ
ブ線の電位を二段階でリセット制御する二段階リセット
制御回路とを具備することを特徴とする。
【００３５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００３６】＜第１の実施形態＞図１（ａ）は、本発明
の第１の実施形態に係る階層ワードドライブ線構成（本
例では二重ワード線選択方式）およびNWR 方式を採用し
たDRAMの一部を示すブロック図である。
の第１の実施形態に係る階層ワードドライブ線構成（本
例では二重ワード線選択方式）およびNWR 方式を採用し
たDRAMの一部を示すブロック図である。
【００３７】図１（ａ）中、メモリセルアレイは、サブ
アレイ(SCA)11 を単位ブロックとして行列状に複数に分
割されており、各サブアレイ11は、複数のワード線（図
示せず）と複数のビット線（図示せず）が交差して配置
され、前記ワード線と前記ビット線により選択されるメ
モリセル（図示せず）が多数配置されている。
アレイ(SCA)11 を単位ブロックとして行列状に複数に分
割されており、各サブアレイ11は、複数のワード線（図
示せず）と複数のビット線（図示せず）が交差して配置
され、前記ワード線と前記ビット線により選択されるメ
モリセル（図示せず）が多数配置されている。
【００３８】サブアレイ配列における同一列のサブアレ
イのワード線方向の一端側には主ワードドライブ線駆動
回路であるメインロウデコーダ(MRD)12 群が配置されて
おり、各サブアレイ11のワード線方向端にはワード線選
択駆動用のサブロウデコーダ(SRD)13 群が配置されてい
る。また、各サブアレイ11のビット線方向の一端側には
それぞれ相補的なビット線対に接続されたセンスアンプ
(S/A)14 群が配置されている。なお、このS/A14 群は、
サブアレイ配列内の列方向に隣り合う２つのサブアレイ
11で共用されるシェアード方式を採用することが可能で
ある。
イのワード線方向の一端側には主ワードドライブ線駆動
回路であるメインロウデコーダ(MRD)12 群が配置されて
おり、各サブアレイ11のワード線方向端にはワード線選
択駆動用のサブロウデコーダ(SRD)13 群が配置されてい
る。また、各サブアレイ11のビット線方向の一端側には
それぞれ相補的なビット線対に接続されたセンスアンプ
(S/A)14 群が配置されている。なお、このS/A14 群は、
サブアレイ配列内の列方向に隣り合う２つのサブアレイ
11で共用されるシェアード方式を採用することが可能で
ある。
【００３９】15は、S/A14 群の配列の延長方向とMRD12
群の配置領域の延長方向とが交差するメイン交差領域(S
MC) である。
群の配置領域の延長方向とが交差するメイン交差領域(S
MC) である。
【００４０】16は、各サブアレイ11の近傍で、SRD13 群
の配置領域の延長方向とS/A14 群の配置領域の延長方向
とが交差するサブ交差領域(SSC) である。
の配置領域の延長方向とS/A14 群の配置領域の延長方向
とが交差するサブ交差領域(SSC) である。
【００４１】メモリコア内部には、前記SCA11 、SRD13
群の配置領域、S/A14 群の配置領域、SSC16 が二次元的
に配置されている。コア内部の図中左側と図中下側に位
置するメモリコア外縁部には、前記S/A14 群の外側の領
域20a 、前記SSC16 の外側の領域(SAC) 20b 、前記MRD1
2 群の配置領域、SCM15 、前記SAC20b と前記SCM15に隣
接する領域20c が一次元的に配置されている。前記領域
20a にはカラム選択ドライバやセカンダリーセンスアン
プなどが配置される。
群の配置領域、S/A14 群の配置領域、SSC16 が二次元的
に配置されている。コア内部の図中左側と図中下側に位
置するメモリコア外縁部には、前記S/A14 群の外側の領
域20a 、前記SSC16 の外側の領域(SAC) 20b 、前記MRD1
2 群の配置領域、SCM15 、前記SAC20b と前記SCM15に隣
接する領域20c が一次元的に配置されている。前記領域
20a にはカラム選択ドライバやセカンダリーセンスアン
プなどが配置される。
【００４２】図１（ｂ）は、図１（ａ）中の一部を取り
出して示している。
出して示している。
【００４３】主ワードドライブ線駆動回路MWDRV DRV
は、前記SAC20b に配置され、従ワードドライブ線駆動
回路17は各サブアレイ11に対応して前記SSC16 に配置さ
れている。サブアレイ配列における同一列のサブアレイ
の複数の従ワードドライブ線駆動回路17は同一列の主ワ
ードドライブ線駆動回路MWDRV DRV から主ワードドライ
ブ線18を介して供給される主ワードドライブ線信号が入
力する。
は、前記SAC20b に配置され、従ワードドライブ線駆動
回路17は各サブアレイ11に対応して前記SSC16 に配置さ
れている。サブアレイ配列における同一列のサブアレイ
の複数の従ワードドライブ線駆動回路17は同一列の主ワ
ードドライブ線駆動回路MWDRV DRV から主ワードドライ
ブ線18を介して供給される主ワードドライブ線信号が入
力する。
【００４４】この従ワードドライブ線駆動回路17は、主
ワードドライブ線信号を含むアドレス信号をデコードし
てワードドライブ電圧を出力し、従ワードドライブ線19
（第１のワードドライブ線wdrv_pおよびこれと相補な第
２のワードドライブ線wdrv_n）を介して対応するサブア
レイ11のサブロウデコーダSRD 群（SRD#0,SRD#1,…SRD#
n）に供給する。
ワードドライブ線信号を含むアドレス信号をデコードし
てワードドライブ電圧を出力し、従ワードドライブ線19
（第１のワードドライブ線wdrv_pおよびこれと相補な第
２のワードドライブ線wdrv_n）を介して対応するサブア
レイ11のサブロウデコーダSRD 群（SRD#0,SRD#1,…SRD#
n）に供給する。
【００４５】なお、主ワードドライブ線駆動回路(MWDRV
DRV) は、図１（ａ）中のSRD13 群の左側（メモリコア
部はSSC16 とS/A14 群とで終端されるものとすれば、正
確にはSSC16 の左側）に配置される。
DRV) は、図１（ａ）中のSRD13 群の左側（メモリコア
部はSSC16 とS/A14 群とで終端されるものとすれば、正
確にはSSC16 の左側）に配置される。
【００４６】本発明に係る二段階リセット方式は、階層
ワードドライブ線構成を採用しないDRAMにも一般的に適
用可能であるが、上記したような階層ワードドライブ線
構成を採用したDRAMにおいて図１（ｂ）中の従ワードド
ライブ線駆動回路に適用した場合について以下に説明す
る。
ワードドライブ線構成を採用しないDRAMにも一般的に適
用可能であるが、上記したような階層ワードドライブ線
構成を採用したDRAMにおいて図１（ｂ）中の従ワードド
ライブ線駆動回路に適用した場合について以下に説明す
る。
【００４７】図２は、本発明に係る二段階リセット方式
を採用したワードドライブ線駆動回路の制御入力とSRD
群との接続関係の一例を示すブロック図である。
を採用したワードドライブ線駆動回路の制御入力とSRD
群との接続関係の一例を示すブロック図である。
【００４８】ワードドライブ線駆動回路17は、アドレス
信号の一部（アドレス信号Addr. およびブロック選択信
号BlockSel）が入力し、これらの入力をデコードして第
１のワードドライブ線wdrv_pにワードドライブ電圧を出
力するとともに、上記第１のワードドライブ線wdrv_pと
は相補的な第２のワードドライブ線wdrv_nにワードドラ
イブ線制御信号を出力するものである。
信号の一部（アドレス信号Addr. およびブロック選択信
号BlockSel）が入力し、これらの入力をデコードして第
１のワードドライブ線wdrv_pにワードドライブ電圧を出
力するとともに、上記第１のワードドライブ線wdrv_pと
は相補的な第２のワードドライブ線wdrv_nにワードドラ
イブ線制御信号を出力するものである。
【００４９】また、上記ワードドライブ線駆動回路17
は、ワードドライブ線のリセット開始タイミングを制御
するリセット制御信号Reset<0>が入力し、この信号Rese
t<0>が活性化すると、第１のワードドライブ線wdrv_pを
リセットするものである。
は、ワードドライブ線のリセット開始タイミングを制御
するリセット制御信号Reset<0>が入力し、この信号Rese
t<0>が活性化すると、第１のワードドライブ線wdrv_pを
リセットするものである。
【００５０】ここで、本例の階層ワードドライブ線構成
を採用したDRAMでは、上記アドレス信号Addr. は前記主
ワードドライブ線駆動回路から主ワードドライブ線を介
して供給されるワードドライブ線信号に相当する。
を採用したDRAMでは、上記アドレス信号Addr. は前記主
ワードドライブ線駆動回路から主ワードドライブ線を介
して供給されるワードドライブ線信号に相当する。
【００５１】一方、サブロウデコーダSRD#0,SRD#1,…,S
RD#nは、サブアレイ毎に複数のワード線SWL<0>, SWL<1
>, …, SWL<n>に対応して設けられており、ワードドラ
イブ線駆動回路17から第１のワードドライブ線wdrv_pを
介してワードドライブ電圧が供給されるとともに第２の
ワードドライブ線wdrv_nを介してワードドライブ制御信
号が供給され、ワードドライブ線駆動回路17に入力する
アドレス信号とは別のロウアドレス入力をデコードして
対応するワード線SWL<0>, SWL<1>, …, SWL<n>を選択的
に駆動するものである。
RD#nは、サブアレイ毎に複数のワード線SWL<0>, SWL<1
>, …, SWL<n>に対応して設けられており、ワードドラ
イブ線駆動回路17から第１のワードドライブ線wdrv_pを
介してワードドライブ電圧が供給されるとともに第２の
ワードドライブ線wdrv_nを介してワードドライブ制御信
号が供給され、ワードドライブ線駆動回路17に入力する
アドレス信号とは別のロウアドレス入力をデコードして
対応するワード線SWL<0>, SWL<1>, …, SWL<n>を選択的
に駆動するものである。
【００５２】図３（ａ）は、図２中のワードドライブ線
駆動回路17の一例を示す回路図である。
駆動回路17の一例を示す回路図である。
【００５３】このワードドライブ線駆動回路は、デコー
ド回路(DEC)31 と、ダイナミック型のラッチ回路(LAT)3
2 と、レベル変換回路(LVLSFT)33と、第１のワードドラ
イブ線制御回路(wdrv_p DRV)34と、第２のワードドライ
ブ線制御回路(wdrv_n DRV)35と、二段階リセット制御回
路36とを備えている。図３（ａ）中、Vii は電源電圧
（例えば外部電源電圧をDRAM内部で降圧した内部電源電
圧）、Vpp は外部電源電圧をDRAM内部で昇圧した昇圧電
源電圧、Vnn は負電圧、Vss は接地電位である。
ド回路(DEC)31 と、ダイナミック型のラッチ回路(LAT)3
2 と、レベル変換回路(LVLSFT)33と、第１のワードドラ
イブ線制御回路(wdrv_p DRV)34と、第２のワードドライ
ブ線制御回路(wdrv_n DRV)35と、二段階リセット制御回
路36とを備えている。図３（ａ）中、Vii は電源電圧
（例えば外部電源電圧をDRAM内部で降圧した内部電源電
圧）、Vpp は外部電源電圧をDRAM内部で昇圧した昇圧電
源電圧、Vnn は負電圧、Vss は接地電位である。
【００５４】前記DEC31 は、サブアレイを選択指定する
ブロック選択信号BlockSelおよびサブアレイ内の選択行
を指定するアドレス信号Addr. をデコードし、第１のワ
ードドライブ線wdrv_pのリセット開始タイミングを制御
するリセット制御信号Reset<0>を受けてデコード出力を
リセットするものである。
ブロック選択信号BlockSelおよびサブアレイ内の選択行
を指定するアドレス信号Addr. をデコードし、第１のワ
ードドライブ線wdrv_pのリセット開始タイミングを制御
するリセット制御信号Reset<0>を受けてデコード出力を
リセットするものである。
【００５５】このDEC31 構成は、Vii ノードとVnn ノー
ドとの間に、１個のPMOSトランジスタおよび３個のNMOS
トランジスタが直列に接続されている。そして、上記PM
OSトランジスタおよび１個のNMOSトランジスタの各ゲー
トにはReset<0>が入力し、別の１個のNMOSトランジスタ
のゲートにはAddr. が入力し、さらに別の１個のNMOSト
ランジスタのゲートにはBlockSelが入力する。前記PMOS
トランジスタと３個のNMOSトランジスタとの直列接続ノ
ードがデコード出力ノードとなる。
ドとの間に、１個のPMOSトランジスタおよび３個のNMOS
トランジスタが直列に接続されている。そして、上記PM
OSトランジスタおよび１個のNMOSトランジスタの各ゲー
トにはReset<0>が入力し、別の１個のNMOSトランジスタ
のゲートにはAddr. が入力し、さらに別の１個のNMOSト
ランジスタのゲートにはBlockSelが入力する。前記PMOS
トランジスタと３個のNMOSトランジスタとの直列接続ノ
ードがデコード出力ノードとなる。
【００５６】前記LAT32 は、DEC31 の出力をラッチし、
Reset<0>を受けてラッチ出力ノードnode_Aの電位をリセ
ットするものである。
Reset<0>を受けてラッチ出力ノードnode_Aの電位をリセ
ットするものである。
【００５７】このLAT32 の構成は、前記デコード出力ノ
ードにインバータ回路IVの入力ノードが接続され、この
インバータ回路IVの入力ノードとVii ノードとの間にPM
OSトランジスタが接続され、上記インバータ回路IVの入
力ノードとVss ノードとの間に２個のNMOSトランジスタ
が直列に接続されている。上記PMOSトランジスタおよび
１個のNMOSトランジスタの各ゲートにはデコード出力ノ
ードの電位が入力し、別の１個のNMOSトランジスタのゲ
ートにはReset<0>が入力する。前記インバータ回路IVの
出力ノードがラッチ出力ノードnode_Aとなる。
ードにインバータ回路IVの入力ノードが接続され、この
インバータ回路IVの入力ノードとVii ノードとの間にPM
OSトランジスタが接続され、上記インバータ回路IVの入
力ノードとVss ノードとの間に２個のNMOSトランジスタ
が直列に接続されている。上記PMOSトランジスタおよび
１個のNMOSトランジスタの各ゲートにはデコード出力ノ
ードの電位が入力し、別の１個のNMOSトランジスタのゲ
ートにはReset<0>が入力する。前記インバータ回路IVの
出力ノードがラッチ出力ノードnode_Aとなる。
【００５８】前記LVLSFT33は、LAT32 の出力ノードnode
_Aの電位を受けてワード線駆動用昇圧電源系にレベル変
換するものである。
_Aの電位を受けてワード線駆動用昇圧電源系にレベル変
換するものである。
【００５９】このLVLSFT33の構成は、Vpp ノードとVnn
ノードとの間に、１個のPMOSトランジスタおよび２個の
NMOSトランジスタが直列に接続されている。上記PMOSト
ランジスタのゲートは、ゲートにVCC が与えられたNMOS
トランジスタを介してラッチ出力ノードnode_Aに接続さ
れており、１個のNMOSトランジスタののゲートはVCCが
与えられており、別の１個のNMOSトランジスタのゲート
はラッチ出力ノードnode_Aに接続されている。
ノードとの間に、１個のPMOSトランジスタおよび２個の
NMOSトランジスタが直列に接続されている。上記PMOSト
ランジスタのゲートは、ゲートにVCC が与えられたNMOS
トランジスタを介してラッチ出力ノードnode_Aに接続さ
れており、１個のNMOSトランジスタののゲートはVCCが
与えられており、別の１個のNMOSトランジスタのゲート
はラッチ出力ノードnode_Aに接続されている。
【００６０】さらに、Vpp ノードと前記PMOSトランジス
タのゲートとの間にPMOSトランジスタが接続されてお
り、このPMOSトランジスタのゲートは前記PMOSトランジ
スタのドレインに接続されている。そして、前記PMOSト
ランジスタと２個のNMOSトランジスタとの直列接続ノー
ドがレベル変換出力ノードになる。
タのゲートとの間にPMOSトランジスタが接続されてお
り、このPMOSトランジスタのゲートは前記PMOSトランジ
スタのドレインに接続されている。そして、前記PMOSト
ランジスタと２個のNMOSトランジスタとの直列接続ノー
ドがレベル変換出力ノードになる。
【００６１】前記wdrv_p DRV34は、レベル変換出力ノー
ドの信号により駆動されてwdrv_pにワードドライブ電圧
を出力するワードドライブ線駆動用のトランジスタと、
第１の制御信号によりwdrv_pを第１の電位（本例ではVs
s ）にリセットする第１のリセット回路と、第２の制御
信号によりwdrv_pを第２の電位（前記第１の電位より低
い電位、本例ではVnn ）にリセットする第２のリセット
回路を有する。
ドの信号により駆動されてwdrv_pにワードドライブ電圧
を出力するワードドライブ線駆動用のトランジスタと、
第１の制御信号によりwdrv_pを第１の電位（本例ではVs
s ）にリセットする第１のリセット回路と、第２の制御
信号によりwdrv_pを第２の電位（前記第１の電位より低
い電位、本例ではVnn ）にリセットする第２のリセット
回路を有する。
【００６２】上記ワードドライブ線駆動用のトランジス
タとして、本例では、Vpp ノードにソースが接続され、
ゲートにレベル変換出力ノードの信号が入力するPMOSト
ランジスタP1が用いられており、このPMOSトランジスタ
P1のドレインにwdrv_pが接続されている。
タとして、本例では、Vpp ノードにソースが接続され、
ゲートにレベル変換出力ノードの信号が入力するPMOSト
ランジスタP1が用いられており、このPMOSトランジスタ
P1のドレインにwdrv_pが接続されている。
【００６３】前記第１のリセット回路は、前記ワードド
ライブ線駆動用のPMOSトランジスタP1のドレイン（第１
のワードドライブ線wdrv_pの接続ノード）とVss ノード
との間にドレイン・ソース間が接続され、ゲートに第１
の制御信号が入力するNMOSトランジスタN1からなる。
ライブ線駆動用のPMOSトランジスタP1のドレイン（第１
のワードドライブ線wdrv_pの接続ノード）とVss ノード
との間にドレイン・ソース間が接続され、ゲートに第１
の制御信号が入力するNMOSトランジスタN1からなる。
【００６４】前記第２のリセット回路は、前記ワードド
ライブ線駆動用のPMOSトランジスタP1のドレイン（wdrv
_pの接続ノード）とVnn ノードとの間にドレイン・ソー
ス間が接続され、ゲートに第２の制御信号が入力するNM
OSトランジスタN2からなる。
ライブ線駆動用のPMOSトランジスタP1のドレイン（wdrv
_pの接続ノード）とVnn ノードとの間にドレイン・ソー
ス間が接続され、ゲートに第２の制御信号が入力するNM
OSトランジスタN2からなる。
【００６５】前記wdrv_n DRV35は、ラッチ出力ノードno
de_Aの信号および第１のワードドライブ線wdrv_pの電位
を受けてwdrv_nにワードドライブ線制御信号を出力する
ものである。
de_Aの信号および第１のワードドライブ線wdrv_pの電位
を受けてwdrv_nにワードドライブ線制御信号を出力する
ものである。
【００６６】このwdrv_n DRV35の構成は、Vii ノードと
Vnn ノードとの間に、２個のPMOSトランジスタおよび１
個のNMOSトランジスタが直列に接続されており、２個の
PMOSトランジスタとNMOSトランジスタとの直列接続ノー
ドに第２のワードドライブ線wdrv_nが接続されている。
１個のPMOSトランジスタのゲートにはwdrv_pから第１の
ワードドライブ電圧が入力し、別の１個のPMOSトランジ
スタとNMOSトランジスタの各ゲートにはラッチ出力ノー
ドnode_Aの信号が入力する。
Vnn ノードとの間に、２個のPMOSトランジスタおよび１
個のNMOSトランジスタが直列に接続されており、２個の
PMOSトランジスタとNMOSトランジスタとの直列接続ノー
ドに第２のワードドライブ線wdrv_nが接続されている。
１個のPMOSトランジスタのゲートにはwdrv_pから第１の
ワードドライブ電圧が入力し、別の１個のPMOSトランジ
スタとNMOSトランジスタの各ゲートにはラッチ出力ノー
ドnode_Aの信号が入力する。
【００６７】このような構成により、第２のワードドラ
イブ線wdrv_nは、ラッチ出力ノードnode_Aの出力と第１
のワードドライブ線wdrv_pの電位との論理積出力によっ
て駆動されることになる。
イブ線wdrv_nは、ラッチ出力ノードnode_Aの出力と第１
のワードドライブ線wdrv_pの電位との論理積出力によっ
て駆動されることになる。
【００６８】前記CTRL36は、wdrv_pの電位情報がフィー
ドバック入力し、このwdrv_pの電位情報に基づいて前記
第１の制御信号の活性状態から前記第２の制御信号の活
性状態へ切り替えて、wdrv_pの電位を二段階でリセット
制御するものである。本例では、CTRL36は、ラッチ出力
ノードnode_Aの信号およびwdrv_nの信号を受け、自己整
合的に二段階でリセット制御する。
ドバック入力し、このwdrv_pの電位情報に基づいて前記
第１の制御信号の活性状態から前記第２の制御信号の活
性状態へ切り替えて、wdrv_pの電位を二段階でリセット
制御するものである。本例では、CTRL36は、ラッチ出力
ノードnode_Aの信号およびwdrv_nの信号を受け、自己整
合的に二段階でリセット制御する。
【００６９】このCTRL36には、ラッチ出力ノードnode_A
の信号およびwdrv_nの信号が入力し、その論理和をとっ
て第１の制御信号出力ノードnode_Bに出力する二入力の
論理ゲート（本例ではノアゲート）NOR が設けられてい
る。
の信号およびwdrv_nの信号が入力し、その論理和をとっ
て第１の制御信号出力ノードnode_Bに出力する二入力の
論理ゲート（本例ではノアゲート）NOR が設けられてい
る。
【００７０】そして、Vii ノードと第２の制御信号出力
ノードnode_Cとの間に、３個のPMOSトランジスタP2,P3,
P4が直列に接続されており、ノードnode_CとVnn ノード
との間に２個のNMOSトランジスタN3,N4 が並列に接続さ
れている。
ノードnode_Cとの間に、３個のPMOSトランジスタP2,P3,
P4が直列に接続されており、ノードnode_CとVnn ノード
との間に２個のNMOSトランジスタN3,N4 が並列に接続さ
れている。
【００７１】前記３個のPMOSトランジスタのうちの１個
のPMOSトランジスタP2のゲートには第１のワードドライ
ブ線wdrv_pの電位が入力し、別の１個のPMOSトランジス
タP3のゲートにはラッチ出力ノードnode_Aの信号が入力
し、さらに別の１個のPMOSトランジスタP4のゲートには
前記ノアゲートNOR の出力信号が入力する。
のPMOSトランジスタP2のゲートには第１のワードドライ
ブ線wdrv_pの電位が入力し、別の１個のPMOSトランジス
タP3のゲートにはラッチ出力ノードnode_Aの信号が入力
し、さらに別の１個のPMOSトランジスタP4のゲートには
前記ノアゲートNOR の出力信号が入力する。
【００７２】前記２個のNMOSトランジスタのうちの一方
のNMOSトランジスタN3のゲートにはラッチ出力ノードno
de_Aの信号が入力し、他方のNMOSトランジスタN4のゲー
トには前記ノアゲートNOR の出力信号が入力する。
のNMOSトランジスタN3のゲートにはラッチ出力ノードno
de_Aの信号が入力し、他方のNMOSトランジスタN4のゲー
トには前記ノアゲートNOR の出力信号が入力する。
【００７３】そして、ノアゲートNOR の出力信号（第１
の制御信号出力ノードnode_Bの出力信号）が第１のリセ
ット回路のNMOSトランジスタN1のゲートに入力し、第２
の制御信号出力ノードnode_Cの出力信号が第２のリセッ
ト回路のNMOSトランジスタN2のゲートに入力する。
の制御信号出力ノードnode_Bの出力信号）が第１のリセ
ット回路のNMOSトランジスタN1のゲートに入力し、第２
の制御信号出力ノードnode_Cの出力信号が第２のリセッ
ト回路のNMOSトランジスタN2のゲートに入力する。
【００７４】なお、前記LAT32 中のインバータ回路IV
は、動作電源としてVii およびVnn が与えられ、"H" 出
力の電位はVii であり、"L" 出力の電位はVnn である。
また、前記CTRL36中のノアゲートNOR は、動作電源とし
てVii およびVss が与えられる場合には、"H" 出力の電
位はVii であり、"L" 出力の電位はVss であるが、後述
するように動作電源としてVii およびVnn が与えられる
場合には、"H" 出力の電位はVii であり、"L" 出力の電
位はVnn である。
は、動作電源としてVii およびVnn が与えられ、"H" 出
力の電位はVii であり、"L" 出力の電位はVnn である。
また、前記CTRL36中のノアゲートNOR は、動作電源とし
てVii およびVss が与えられる場合には、"H" 出力の電
位はVii であり、"L" 出力の電位はVss であるが、後述
するように動作電源としてVii およびVnn が与えられる
場合には、"H" 出力の電位はVii であり、"L" 出力の電
位はVnn である。
【００７５】図３（ｂ）は、図２中のサブロウデコーダ
SRD#0,SRD#1,…,SRD#nのうちの１個分のサブロウデコー
ダSRD を取り出して一例を示す回路図である。
SRD#0,SRD#1,…,SRD#nのうちの１個分のサブロウデコー
ダSRD を取り出して一例を示す回路図である。
【００７６】サブロウデコーダSRD は、図７中に示した
ような回路構成を有し、第１のワードドライブ線wdrv_p
および第２のワードドライブ線wdrv_nに対して接続され
ているとともに１本のサブワード線SWL を介してメモリ
セル群に接続されている。
ような回路構成を有し、第１のワードドライブ線wdrv_p
および第２のワードドライブ線wdrv_nに対して接続され
ているとともに１本のサブワード線SWL を介してメモリ
セル群に接続されている。
【００７７】即ち、サブロウデコーダSRD は、wdrv_pに
ソースが接続され、ドレインがSWLに接続され、ゲート
にワード線選択信号MWL が入力するワード線駆動用のPM
OSトランジスタ21と、SWL にドレインが接続され、ソー
スがVnn ノードに接続され、ゲートにMWL が入力するワ
ード線電位プルダウン用のNMOSトランジスタ22と、この
NMOSトランジスタ22に並列に接続され、ゲートにwdrv_n
からワードドライブ線制御信号が入力するノイズキラー
用のNMOSトランジスタ23を有する。
ソースが接続され、ドレインがSWLに接続され、ゲート
にワード線選択信号MWL が入力するワード線駆動用のPM
OSトランジスタ21と、SWL にドレインが接続され、ソー
スがVnn ノードに接続され、ゲートにMWL が入力するワ
ード線電位プルダウン用のNMOSトランジスタ22と、この
NMOSトランジスタ22に並列に接続され、ゲートにwdrv_n
からワードドライブ線制御信号が入力するノイズキラー
用のNMOSトランジスタ23を有する。
【００７８】次に、図３（ａ）、（ｂ）の回路の動作に
ついて説明する。
ついて説明する。
【００７９】第１のワードドライブ線wdrv_pをセットす
る時には、Reset<0>は"H" となり、Addr. およびBlockS
elが共に"H" になることにより、デコード出力は"L" と
なる。このデコード出力"L" がインバータ回路IVで反転
されてラッチ出力ノードnode_Aは"H" となり、LVLSFT33
の出力は"L" となり、wdrv_p DRV34内のPMOSトランジス
タP1がオンになり、wdrv_pは"H"(=Vpp) になる。このwd
rv_pのセット状態"H"の電位はVpp である。
る時には、Reset<0>は"H" となり、Addr. およびBlockS
elが共に"H" になることにより、デコード出力は"L" と
なる。このデコード出力"L" がインバータ回路IVで反転
されてラッチ出力ノードnode_Aは"H" となり、LVLSFT33
の出力は"L" となり、wdrv_p DRV34内のPMOSトランジス
タP1がオンになり、wdrv_pは"H"(=Vpp) になる。このwd
rv_pのセット状態"H"の電位はVpp である。
【００８０】この時、ラッチ出力ノードnode_Aの"H" に
より、CTRL36内のノアゲートNOR の出力は"L"(=Vss) で
あり、第１のリセット回路のNMOSトランジスタN1はオフ
である。また、ラッチ出力ノードnode_Aの"H" により、
CTRL36内のNMOSトランジスタN3はオンであり、ノードno
de_Cは"L" であり、第２のリセット回路のNMOSトランジ
スタN2もオフである。
より、CTRL36内のノアゲートNOR の出力は"L"(=Vss) で
あり、第１のリセット回路のNMOSトランジスタN1はオフ
である。また、ラッチ出力ノードnode_Aの"H" により、
CTRL36内のNMOSトランジスタN3はオンであり、ノードno
de_Cは"L" であり、第２のリセット回路のNMOSトランジ
スタN2もオフである。
【００８１】なお、上記したように第１のワードドライ
ブ線wdrv_pがセットされた時には、wdrv_n DRV35におい
て、前記wdrv_pの電位がゲートに与えられるPMOSトラン
ジスタがオフであり、前記ラッチ出力ノードnode_Aの信
号"H" がゲートに与えられるNMOSトランジスタはオンで
あり、wdrv_nは"L" になる。このwdrv_nのリセット状
態"L" の電位はVnn であり、後述するwdrv_pのリセット
状態"L" の電位Vnn と同じである。
ブ線wdrv_pがセットされた時には、wdrv_n DRV35におい
て、前記wdrv_pの電位がゲートに与えられるPMOSトラン
ジスタがオフであり、前記ラッチ出力ノードnode_Aの信
号"H" がゲートに与えられるNMOSトランジスタはオンで
あり、wdrv_nは"L" になる。このwdrv_nのリセット状
態"L" の電位はVnn であり、後述するwdrv_pのリセット
状態"L" の電位Vnn と同じである。
【００８２】次に、wdrv_pをリセットする時には、Rese
t<0>が"L" になることで開始される。このReset<0>が"
L" になると、DEC31 内のPMOSトランジスタがオンにな
り、デコード出力は"H" となり、ラッチ出力ノードnode
_Aは"L" となり、LVLSFT33の出力は"H" となり、wdrv_p
DRV34内のPMOSトランジスタP1がオフになる。
t<0>が"L" になることで開始される。このReset<0>が"
L" になると、DEC31 内のPMOSトランジスタがオンにな
り、デコード出力は"H" となり、ラッチ出力ノードnode
_Aは"L" となり、LVLSFT33の出力は"H" となり、wdrv_p
DRV34内のPMOSトランジスタP1がオフになる。
【００８３】この時、ラッチ出力ノードnode_Aの"L" お
よびwdrv_nの信号"L" により、CTRL36内のノアゲートNO
R の出力は"H" になる。したがって、第１のリセット回
路のNMOSトランジスタN1がオンになり、wdrv_pはVss に
接続されて第１段階のリセット動作が行われる。
よびwdrv_nの信号"L" により、CTRL36内のノアゲートNO
R の出力は"H" になる。したがって、第１のリセット回
路のNMOSトランジスタN1がオンになり、wdrv_pはVss に
接続されて第１段階のリセット動作が行われる。
【００８４】これにより、wdrv_pの電位が低下を開始
し、十分に低下すると、この電位がゲートに入力されて
いるwdrv_n DRV35内の１個のPMOSトランジスタがオンに
なる。この時、ラッチ出力ノードnode_Aは"L" であるの
で、wdrv_n DRV35内の別の１個のPMOSトランジスタもオ
ンであり、wdrv_nはVii ノードに接続される。
し、十分に低下すると、この電位がゲートに入力されて
いるwdrv_n DRV35内の１個のPMOSトランジスタがオンに
なる。この時、ラッチ出力ノードnode_Aは"L" であるの
で、wdrv_n DRV35内の別の１個のPMOSトランジスタもオ
ンであり、wdrv_nはVii ノードに接続される。
【００８５】これにより、wdrv_nの電位が上昇を開始
し、十分に高くなると、CTRL36内のノアゲートNOR の出
力ノードnode_Bは"L" となり、第１のリセット回路のNM
OSトランジスタN1がオフになるとともに、CTRL36内のPM
OSトランジスタP4がオンになる。 この時、wdrv_pの電
位は"L"(=Vss) であるので、CTRL36内のPMOSトランジス
タP2もオンであり、ラッチ出力ノードnode_Aは"L" であ
るのでCTRL36内のPMOSトランジスタP3もオンである。
し、十分に高くなると、CTRL36内のノアゲートNOR の出
力ノードnode_Bは"L" となり、第１のリセット回路のNM
OSトランジスタN1がオフになるとともに、CTRL36内のPM
OSトランジスタP4がオンになる。 この時、wdrv_pの電
位は"L"(=Vss) であるので、CTRL36内のPMOSトランジス
タP2もオンであり、ラッチ出力ノードnode_Aは"L" であ
るのでCTRL36内のPMOSトランジスタP3もオンである。
【００８６】したがって、前記したようにノアゲートNO
R の出力ノードnode_Bが"L" となってCTRL36内のPMOSト
ランジスタP4がオンになった時、ノードnode_Cが"H"(=V
cc)となり、第２のリセット回路のNMOSトランジスタN2
がオンになり、wdrv_pはVnnに接続されて第２段階のリ
セット動作が行われる。このwdrv_pのリセット状態の電
位はVnn である。
R の出力ノードnode_Bが"L" となってCTRL36内のPMOSト
ランジスタP4がオンになった時、ノードnode_Cが"H"(=V
cc)となり、第２のリセット回路のNMOSトランジスタN2
がオンになり、wdrv_pはVnnに接続されて第２段階のリ
セット動作が行われる。このwdrv_pのリセット状態の電
位はVnn である。
【００８７】この場合、第１段階のリセット動作が解除
されてから第２段階のリセット動作が開始するまでに、
若干の時間差を持たせているので、第２段階のリセット
動作が確実に行われる。即ち、ノアゲートNOR の出力ノ
ードnode_Bが"L" となる（第１のリセット回路のNMOSト
ランジスタN1を制御する信号が非活性化する）タイミン
グから、ノードnode_Cが"H" となる（第２のリセット回
路のNMOSトランジスタN2を制御する信号が活性化する）
タイミングまでの間に、CTRL36内のPMOSトランジスタP4
の動作時間（ゲート回路一段分の遅延時間）に相当する
時間差を持たせている。
されてから第２段階のリセット動作が開始するまでに、
若干の時間差を持たせているので、第２段階のリセット
動作が確実に行われる。即ち、ノアゲートNOR の出力ノ
ードnode_Bが"L" となる（第１のリセット回路のNMOSト
ランジスタN1を制御する信号が非活性化する）タイミン
グから、ノードnode_Cが"H" となる（第２のリセット回
路のNMOSトランジスタN2を制御する信号が活性化する）
タイミングまでの間に、CTRL36内のPMOSトランジスタP4
の動作時間（ゲート回路一段分の遅延時間）に相当する
時間差を持たせている。
【００８８】ここで、前記CTRL36内のPMOSトランジスタ
P2は、wdrv_pの電位が"L" の期間にオンになることによ
って、ノードnode_Cが"H" となるタイミングをwdrv_pの
電位が"L" の期間に規定し、第２段階のリセット動作の
誤動作を防止する役割を有するが、このPMOSトランジス
タP2は必須のものではなく、省略してもよい。
P2は、wdrv_pの電位が"L" の期間にオンになることによ
って、ノードnode_Cが"H" となるタイミングをwdrv_pの
電位が"L" の期間に規定し、第２段階のリセット動作の
誤動作を防止する役割を有するが、このPMOSトランジス
タP2は必須のものではなく、省略してもよい。
【００８９】上記したように第１のワードドライブ線wd
rv_pがリセットされた時には、wdrv_n DRV35において、
前記wdrv_pの電位がゲートに与えられるPMOSトランジス
タがオンであり、前記ラッチ出力ノードnode_Aの信号"
L" がゲートに与えられるPMOSトランジスタはオンであ
り、前記ラッチ出力ノードnode_Aの信号"L" がゲートに
与えられるNMOSトランジスタはオフであり、wdrv_nは"
H" になる。このwdrv_nのセット状態"H" の電位はVii
であり、wdrv_pのセット状態"H" の電位Vpp よりも低
い。
rv_pがリセットされた時には、wdrv_n DRV35において、
前記wdrv_pの電位がゲートに与えられるPMOSトランジス
タがオンであり、前記ラッチ出力ノードnode_Aの信号"
L" がゲートに与えられるPMOSトランジスタはオンであ
り、前記ラッチ出力ノードnode_Aの信号"L" がゲートに
与えられるNMOSトランジスタはオフであり、wdrv_nは"
H" になる。このwdrv_nのセット状態"H" の電位はVii
であり、wdrv_pのセット状態"H" の電位Vpp よりも低
い。
【００９０】このようにwdrv_nのセット電位にVii を使
用することにより、wdrv_nの電位振幅はwdrv_pの電位振
幅よりも小さくなり、消費電力が低減される。また、wd
rv_nのセット電位にVpp を使用しない分だけ、Vpp 生成
回路の面積を縮小できるので、チップ面積の削減も可能
になる。
用することにより、wdrv_nの電位振幅はwdrv_pの電位振
幅よりも小さくなり、消費電力が低減される。また、wd
rv_nのセット電位にVpp を使用しない分だけ、Vpp 生成
回路の面積を縮小できるので、チップ面積の削減も可能
になる。
【００９１】また、第２のリセット回路のNMOSトランジ
スタN2は、そのオフ状態においてそのゲートにVss より
低いVnn が印加されるので、カットオフ電流Ioffの問題
が生じない。したがって、第２のリセット回路のNMOSト
ランジスタN2は、第１のリセット回路のNMOSトランジス
タN1よりもゲート閾値電圧が低いものを用いることによ
り、そのオン状態における第２段階のリセット動作をよ
り確実に行うようになる。
スタN2は、そのオフ状態においてそのゲートにVss より
低いVnn が印加されるので、カットオフ電流Ioffの問題
が生じない。したがって、第２のリセット回路のNMOSト
ランジスタN2は、第１のリセット回路のNMOSトランジス
タN1よりもゲート閾値電圧が低いものを用いることによ
り、そのオン状態における第２段階のリセット動作をよ
り確実に行うようになる。
【００９２】また、図４（ａ）に示すように、第１のリ
セット回路のNMOSトランジスタとしてゲート閾値電圧が
低いNMOSトランジスタN1a を用いるようにしてもよい。
この場合、図４（ｂ）に示すように、第１のリセット回
路のNMOSトランジスタN1a の基板（ウエル）電位は、第
２のリセット回路のNMOSトランジスタN2の基板（ウエ
ル）電位と同じようにVnn に設定しておくことが望まし
い。このようにすれば、wdrv_pの電位がVpp になるセッ
ト状態において、NMOSトランジスタN1によるVppからVss
へのリーク電流を低減することができる。また、上記
２つのNMOSトランジスタN1a 、N2のウエルを分離しなく
てよいので、レイフウト面積を縮小することができる。
セット回路のNMOSトランジスタとしてゲート閾値電圧が
低いNMOSトランジスタN1a を用いるようにしてもよい。
この場合、図４（ｂ）に示すように、第１のリセット回
路のNMOSトランジスタN1a の基板（ウエル）電位は、第
２のリセット回路のNMOSトランジスタN2の基板（ウエ
ル）電位と同じようにVnn に設定しておくことが望まし
い。このようにすれば、wdrv_pの電位がVpp になるセッ
ト状態において、NMOSトランジスタN1によるVppからVss
へのリーク電流を低減することができる。また、上記
２つのNMOSトランジスタN1a 、N2のウエルを分離しなく
てよいので、レイフウト面積を縮小することができる。
【００９３】また、前記２つのNMOSトランジスタN1a お
よびN2とも、二段階リセット制御回路CTRLなどの他の回
路に使用されているNMOSトランジスタよりもゲート閾値
電圧が低いものを用いるようにしてもよい。この場合、
ワードドライブ線制御回路wdrv_p DRVおよびwdrv_n DRV
に含まれる全てのNMOSトランジスタの基板電位をVnnに
設定しておくことが望ましい。その理由は、ワードドラ
イブ線制御回路wdrv_pDRVおよびwdrv_n DRVは、メモリ
コア内部に複数配置されるが、現実的には全てのウエル
電位を分離することは困難であるので、全てのウエル電
位をVnn に統一することにより、チップのレイアウト面
積の縮小化が可能になる。
よびN2とも、二段階リセット制御回路CTRLなどの他の回
路に使用されているNMOSトランジスタよりもゲート閾値
電圧が低いものを用いるようにしてもよい。この場合、
ワードドライブ線制御回路wdrv_p DRVおよびwdrv_n DRV
に含まれる全てのNMOSトランジスタの基板電位をVnnに
設定しておくことが望ましい。その理由は、ワードドラ
イブ線制御回路wdrv_pDRVおよびwdrv_n DRVは、メモリ
コア内部に複数配置されるが、現実的には全てのウエル
電位を分離することは困難であるので、全てのウエル電
位をVnn に統一することにより、チップのレイアウト面
積の縮小化が可能になる。
【００９４】このようにNMOSトランジスタN1にゲート閾
値電圧が低いものを用いる場合には、図３（ａ）中のCT
RL36中のノアゲートNOR に対して、図４（ｃ）中に示す
ように、動作電源としてVii およびVnn を与えることに
より、ノアゲートNOR の"H"出力をVii 、"L" 出力をVnn
にする。
値電圧が低いものを用いる場合には、図３（ａ）中のCT
RL36中のノアゲートNOR に対して、図４（ｃ）中に示す
ように、動作電源としてVii およびVnn を与えることに
より、ノアゲートNOR の"H"出力をVii 、"L" 出力をVnn
にする。
【００９５】なお、wdrv_pの電位をCTRL36に直接にフィ
ードバックしてもよいが、本例では、wdrv_pの電位をCT
RL36に直接にフィードバックしないで、wdrv_pの電位に
依存するwdrv_nの信号をフィードバックすることによっ
て、各ワードドライブ線の二段階リセットを一層確実に
行うようにしている。
ードバックしてもよいが、本例では、wdrv_pの電位をCT
RL36に直接にフィードバックしないで、wdrv_pの電位に
依存するwdrv_nの信号をフィードバックすることによっ
て、各ワードドライブ線の二段階リセットを一層確実に
行うようにしている。
【００９６】上述したように、本実施形態によれば、ワ
ードドライブ線駆動回路毎に二段階リセット制御回路
（タイミング制御回路）を配置し、wdrv_pの電位をCTRL
36にフィードバックすることにより、wdrv_pの電位に対
する二段目のリセット動作のタイミングを自動的に決定
し、自己整合的に二段階リセットを行っている。
ードドライブ線駆動回路毎に二段階リセット制御回路
（タイミング制御回路）を配置し、wdrv_pの電位をCTRL
36にフィードバックすることにより、wdrv_pの電位に対
する二段目のリセット動作のタイミングを自動的に決定
し、自己整合的に二段階リセットを行っている。
【００９７】したがって、ワードドライブ線駆動回路の
チップ内配置位置や各デバイスパラメータのチップ内ば
らつきによらず、ワードドライブ線の二段階リセット動
作を遅延なく確実に行うことが可能になる。
チップ内配置位置や各デバイスパラメータのチップ内ば
らつきによらず、ワードドライブ線の二段階リセット動
作を遅延なく確実に行うことが可能になる。
【００９８】また、例えば図１に示したような階層ワー
ドドライブ線構成を採用したDRAMにおいて、各サブアレ
イの近傍でSSC16 に配置される従ワードドライブ線駆動
回路に二段階リセット方式を適用することによって、メ
モリチップ上のレイアウト面積の増大を抑制し、各リセ
ット回路毎に最適な動作タイミングを設定することが可
能になる。
ドドライブ線構成を採用したDRAMにおいて、各サブアレ
イの近傍でSSC16 に配置される従ワードドライブ線駆動
回路に二段階リセット方式を適用することによって、メ
モリチップ上のレイアウト面積の増大を抑制し、各リセ
ット回路毎に最適な動作タイミングを設定することが可
能になる。
【００９９】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、ワードドライブ線駆動回路のチップ内配置位
置や各デバイスパラメータのチップ内ばらつきによら
ず、各ワードドライブ線の電位を自己整合的に確実に二
段階リセットを行うことが可能になった。
によれば、ワードドライブ線駆動回路のチップ内配置位
置や各デバイスパラメータのチップ内ばらつきによら
ず、各ワードドライブ線の電位を自己整合的に確実に二
段階リセットを行うことが可能になった。
【図１】本発明の第１の実施形態に係る階層ワードドラ
イブ線構成およびNWL 方式を採用したDRAMの一部を示す
ブロック図。
イブ線構成およびNWL 方式を採用したDRAMの一部を示す
ブロック図。
【図２】図１中のワードドライブ線駆動回路に本発明に
係る二段階リセット方式を採用した場合の制御入力およ
びロウデコーダSRD 群との接続関係の一例を示すブロッ
ク図。
係る二段階リセット方式を採用した場合の制御入力およ
びロウデコーダSRD 群との接続関係の一例を示すブロッ
ク図。
【図３】図２中のワードドライブ線駆動回路の一例およ
びサブロウデコーダの１個分を示す回路図。
びサブロウデコーダの１個分を示す回路図。
【図４】図３中の第１のワードドライブ線制御回路(wdr
v_p DRV)のリセット回路のNMOSトランジスタの変形例お
よびノアゲートの変形例を示す回路図。
v_p DRV)のリセット回路のNMOSトランジスタの変形例お
よびノアゲートの変形例を示す回路図。
【図５】従来のDRAMにおいて二段階リセット方式を採用
したワードドライブ線駆動回路の回路構成とロウデコー
ダ群との接続関係の一例を示すブロック図および２組の
リセット制御信号Reset<0>とReset<1>のタイミング関係
の一例を示す波形図。
したワードドライブ線駆動回路の回路構成とロウデコー
ダ群との接続関係の一例を示すブロック図および２組の
リセット制御信号Reset<0>とReset<1>のタイミング関係
の一例を示す波形図。
【図６】図５中のワードドライブ線駆動回路を取り出し
て示す回路図。
て示す回路図。
【図７】図６中の回路の一部に接続されるロウデコーダ
SRD の１個分およびそれに接続されるワード線SWL およ
びメモリセルMC群を取り出して示す回路図。
SRD の１個分およびそれに接続されるワード線SWL およ
びメモリセルMC群を取り出して示す回路図。
【図８】図７の回路による二段階リセット動作の一例を
示す波形図。
示す波形図。
11…サブアレイ(SCA)
12…メインロウデコーダ（MRD ）
13…サブロウデコーダ(SRD)
14…センスアンプ(S/A)
15…メイン交差領域(SMC)
16…サブ交差領域(SSC)
Addr. …アドレス信号、
BlockSel…ブロック選択信号、
Reset<0>…リセット制御信号、
wdrv_p…第１のワードドライブ線、
wdrv_n…第２のワードドライブ線、
N1…第１のリセット回路のNMOSトランジスタ、
N2…第２のリセット回路のNMOSトランジスタ、
34…第１のワードドライブ線制御回路(wdrv_p DRV)、
35…第２のワードドライブ線制御回路(wdrv_n DRV)、
36…二段階リセット制御回路(CTRL)。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5M024 AA40 AA63 BB08 BB35 BB36
CC26 CC42 HH01 PP01 PP03
PP07
Claims (23)
- 【請求項１】 複数のワード線と複数のビット線が交差
して配置され、前記ワード線と前記ビット線により選択
されるメモリセルが複数配置されたメモリセルアレイ
と、 アドレス信号の一部をデコードし、第１のワードドライ
ブ線にワードドライブ電圧を出力するワードドライブ線
駆動回路と、 前記メモリセルアレイの複数のワード線に対応して設け
られ、前記第１のワードドライブ線からワードドライブ
信号が供給され、前記アドレス信号の一部とは別のアド
レス入力をデコードして対応する前記ワード線を選択的
に駆動する複数のロウデコーダとを具備し、 前記ワードドライブ線駆動回路は、 前記アドレス信号の一部をデコードするとともに、前記
第１のワードドライブ線のリセット開始タイミングを制
御するリセット制御信号を受けてデコード出力をリセッ
トするデコード回路と、 前記デコード回路の出力に応じて前記第１のワードドラ
イブ線にワードドライブ電圧を供給し、前記第１のワー
ドドライブ線と第１の電位ノードとの間に接続されて第
１の制御信号の活性化により前記第１のワードドライブ
線を第１の電位にリセットするための第１のリセット回
路および前記第１のワードドライブ線と第２の電位ノー
ドとの間に接続されて第２の制御信号の活性化により前
記第１のワードドライブ線を第２の電位にリセットする
ための第２のリセット回路を有する第１のワードドライ
ブ線制御回路と、 前記第１のワードドライブ線の電位に基づいて前記第１
の制御信号の活性状態から前記第２の制御信号の活性状
態へ切り替え、前記第１のワードドライブ線の電位を二
段階でリセット制御する二段階リセット制御回路とを具
備することを特徴とする半導体記憶装置。 - 【請求項２】 前記デコード回路は、デコード出力をダ
イナミックにラッチし、前記リセット制御信号を受けて
ラッチ出力をリセットするラッチ回路を含むことを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記デコード回路の出力ノードの電位を
受けてワード線駆動用昇圧電源系にレベル変換するレベ
ル変換回路をさらに具備することを特徴とする請求項１
または２記載の半導体記憶装置。 - 【請求項４】 前記第１の電位ノードの電位よりも前記
第２の電位ノードの電位が低いことを特徴とする請求項
１乃至３のいずれか１項に記載の半導体記憶装置。 - 【請求項５】 前記第１の電位ノードは接地電位であ
り、前記第２の電位ノードは負電位であることを特徴と
する請求項４記載の半導体記憶装置。 - 【請求項６】 前記デコード回路の出力および前記第１
のワードドライブ線の電位に基づいて駆動され、前記第
１のワードドライブ線の電位とは相補的な信号を第２の
ワードドライブ線に出力する第２のワードドライブ線制
御回路をさらに具備し、 前記二段階リセット制御回路は、前記第１のワードドラ
イブ線の電位に依存する前記第２のワードドライブ線の
電位に基づいて前記切り替えのタイミングを制御するこ
とを特徴とする請求項１乃至５のいずれか１項に記載の
半導体記憶装置。 - 【請求項７】 前記第２のワードドライブ線のリセット
電位は、前記第１のワードドライブ線のリセット電位と
同じであって前記第２の電位ノードの負電位であること
を特徴とする請求項６記載の半導体記憶装置。 - 【請求項８】 前記第２のワードドライブ線のセット電
位は、前記第１のワードドライブ線のセット電位より低
いことを特徴とする請求項６または７記載の半導体記憶
装置。 - 【請求項９】 前記第１のリセット回路は、前記第１の
ワードドライブ線と接地電位との間にドレイン・ソース
間が接続されたNMOSトランジスタからなり、 前記第２のリセット回路は、前記第１のワードドライブ
線と前記負電位との間にドレイン・ソース間が接続され
たNMOSトランジスタからなり、 前記第２のリセット回路のNMOSトランジスタは、第１の
リセット回路のNMOSトランジスタよりもゲート閾値電圧
が低いことを特徴とする請求項５記載の半導体記憶装
置。 - 【請求項１０】 前記第１のリセット回路は、前記第１
のワードドライブ線と接地電位との間にドレイン・ソー
ス間が接続されたNMOSトランジスタからなり、 前記第２のリセット回路は、前記第１のワードドライブ
線と負電位との間にドレイン・ソース間が接続されたNM
OSトランジスタからなり、 前記第１のリセット回路のNMOSトランジスタの基板電位
は、前記第２のリセット回路のNMOSトランジスタの基板
電位と同じであって前記負電位であることを特徴とする
請求項５記載の半導体記憶装置。 - 【請求項１１】 前記第１のリセット回路は、前記第１
のワードドライブ線と接地電位との間にドレイン・ソー
ス間が接続されたNMOSトランジスタからなり、 前記第２のリセット回路は、前記第１のワードドライブ
線と負電位との間にドレイン・ソース間が接続されたNM
OSトランジスタからなり、 前記第１のリセット回路のNMOSトランジスタおよび第２
のリセット回路のNMOSトランジスタは、前記二段階リセ
ット制御回路に使用されているNMOSトランジスタよりも
ゲート閾値電圧が低いことを特徴とする請求項５記載の
半導体記憶装置。 - 【請求項１２】 前記第１のワードドライブ線制御回路
および第２のワードドライブ線制御回路に含まれる全て
のNMOSトランジスタの基板電位は、前記負電位であるこ
とを特徴とする請求項６乃至１１のいずれか１項に記載
の半導体記憶装置。 - 【請求項１３】 前記二段階リセット制御回路は、前記
第１の制御信号の非活性化レベルを接地電位とし、前記
第２の制御信号の非活性化レベルを負電位とすることを
特徴とする請求項１０乃至１２のいずれか１項に記載の
半導体記憶装置。 - 【請求項１４】 前記二段階リセット制御回路は、前記
第１の制御信号を生成する回路の動作電源として内部電
源電位および接地電位が供給され、前記第２の制御信号
を生成する回路の動作電源として前記内部電源電位およ
び負電位が供給されることを特徴とする請求項９乃至１
３のいずれか１項に記載の半導体記憶装置。 - 【請求項１５】 前記二段階リセット制御回路は、第１
の制御信号を非活性化するタイミングから前記第２の制
御信号を活性化するタイミングまでの間に時間差を持た
せることを特徴とする請求項１乃至１４のいずれか１項
に記載の半導体記憶装置。 - 【請求項１６】 前記時間差は、ゲート回路一段分の遅
延時間であることを特徴とする請求項１５記載の半導体
記憶装置。 - 【請求項１７】 前記二段階リセット制御回路は、前記
デコード回路の出力および前記第２のワードドライブ線
の電位の論理和をとった信号により、前記切り替えのタ
イミングを制御することを特徴とする請求項６乃至１６
のいずれか１項に記載の半導体記憶装置。 - 【請求項１８】 前記二段階リセット制御回路は、 前記デコード回路の出力および前記第２のワードドライ
ブ線の電位が入力し、その論理和を第１の制御信号出力
ノードに出力する二入力の論理ゲートと、 内部電源ノードと第２の制御信号出力ノードとの間に直
列に接続され、ゲートに前記デコード回路の出力が入力
する第１のPMOSトランジスタおよびゲートに前記第１の
制御信号出力ノードの出力が入力する第２のPMOSトラン
ジスタと、 前記第２の制御信号出力ノードと負電位ノードとの間に
並列に接続され、ゲートに前記デコード回路の出力が入
力する第１のNMOSトランジスタおよびゲートに前記第１
の制御信号出力ノードの出力が入力する第２のNMOSトラ
ンジスタとを具備し、 前記第１の制御信号出力ノードの出力を前記第１のリセ
ット回路のNMOSトランジスタのゲートに入力し、前記第
２の制御信号出力ノードの出力を前記第２のリセット回
路のNMOSトランジスタのゲートに入力することを特徴と
する請求項６乃至１６のいずれか１項に記載の半導体記
憶装置。 - 【請求項１９】 前記内部電源ノードと第２の制御信号
出力ノードとの間で前記第１および第２のPMOSトランジ
スタに直列に接続され、ゲートに前記第１のワードドラ
イブ線の電位が入力する第３のPMOSトランジスタをさら
に具備することを特徴とする請求項１８記載の半導体記
憶装置。 - 【請求項２０】 前記第２のワードドライブ線制御回路
は、前記内部電源ノードと前記第２のワードドライブ線
との間に直列に接続され、ゲートに前記第１のワードド
ライブ線の電位が入力する第４のPMOSトランジスタおよ
びゲートに前記デコード回路の出力が入力する第５のPM
OSトランジスタとを具備することを特徴とする請求項６
乃至１９のいずれか１項に記載の半導体記憶装置。 - 【請求項２１】 前記第２のワードドライブ線は、前記
デコード回路の出力と前記第１のワードドライブ線の電
位との論理積出力によって駆動されることを特徴とする
請求項６乃至１９のいずれか１項に記載の半導体記憶装
置。 - 【請求項２２】 前記メモリセルアレイは複数存在し、
複数のメモリセルアレイに対して共通に主ワードドライ
ブ線駆動回路が設けられ、前記主ワードドライブ線駆動
回路により選択制御される従ワードドライブ線駆動回路
が各メモリセルアレイの近傍に設けられており、 前記複数のロウデコーダは、前記メモリセルアレイのワ
ード線方向端に配置され、 前記ワードドライブ線駆動回路は、前記従ワードドライ
ブ線駆動回路の一部として前記複数のロウデコーダの側
方に配置され、 前記ワードドライブ線駆動回路のデコード回路は、前記
主ワードドライブ線駆動回路から主ワードドライブ線を
介して供給される信号が前記メモリセルアレイ内の選択
行を指定するアドレス信号として入力するとともに前記
メモリセルアレイを選択指定するブロック選択信号が入
力し、これらの入力をデコードすることを特徴とする請
求項６乃至２１のいずれか１項に記載の半導体記憶装
置。 - 【請求項２３】 前記各ロウデコーダは、前記第１のワ
ードドライブ線と前記ワード線との間に接続されたワー
ド線ドライブ用のPMOSトランジスタと、前記ワード線と
前記第２の電位ノードとの間に接続され、ゲートに前記
第２のワードドライブ線が接続されたノイズキラー用の
NMOSトランジスタとを具備することを特徴とする請求項
６乃至２１のいずれか１項に記載の半導体記憶装置。
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