JP2001126473A - ワード線リセット回路を含むメモリ回路及びワード線のリセット方法 - Google Patents
ワード線リセット回路を含むメモリ回路及びワード線のリセット方法Info
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Abstract
(57)【要約】
【課題】 選択されたワード線のリセット時における非
選択ワード線に接続されたメモリセルの電荷リークを減
少できるワード線リセット回路及び方法を提供する。 【解決手段】 ワード線１４のひとつに接続され、この
接続されたワード線１４が選択されたときに第１の電位
Vccを与え、接続されたワード線１４が非選択時にはワ
ード線に第２の電位Vbbを与えるワード線リセット回路
を、接続されたワード線１４が選択される第１の選択期
間において接続されたワード線１４に第１の電位Vccを
与える第１のドライバ回路２０と、第１の選択期間後に
始まる第２の選択期間において、接続されたワード線に
第１の電位と第２の電位の中間の電位GNDを与える第２
のドライバ回路２２と、第１及び第２の選択期間におい
てはディスエーブルされ、それ以外の期間において接続
されたワード線に第２の電位Vbbを与える第３のドライ
バ回路２６とから構成した。
選択ワード線に接続されたメモリセルの電荷リークを減
少できるワード線リセット回路及び方法を提供する。 【解決手段】 ワード線１４のひとつに接続され、この
接続されたワード線１４が選択されたときに第１の電位
Vccを与え、接続されたワード線１４が非選択時にはワ
ード線に第２の電位Vbbを与えるワード線リセット回路
を、接続されたワード線１４が選択される第１の選択期
間において接続されたワード線１４に第１の電位Vccを
与える第１のドライバ回路２０と、第１の選択期間後に
始まる第２の選択期間において、接続されたワード線に
第１の電位と第２の電位の中間の電位GNDを与える第２
のドライバ回路２２と、第１及び第２の選択期間におい
てはディスエーブルされ、それ以外の期間において接続
されたワード線に第２の電位Vbbを与える第３のドライ
バ回路２６とから構成した。
Description
【０００１】
【発明が属する技術分野】この発明は半導体メモリ回路
に関するもので、詳しくは半導体メモリ回路におけるワ
ード線のリセット回路並びにワード線のリセット方法に
関するものである。
に関するもので、詳しくは半導体メモリ回路におけるワ
ード線のリセット回路並びにワード線のリセット方法に
関するものである。
【０００２】
【従来の技術】図３は半導体メモリ回路の部分回路図で
ある。図３に示すように、半導体メモリ回路において
は、多数のメモリセル１０（図３では一部のみを図示
し、その他は省略している）が縦横にアレイ状に配置さ
れてメモリセルアレイ１２を構成している。このメモリ
セルアレイ１２にはワード線１４及びビット線１６が直
交して碁盤目状に配置されており、メモリセル１０はそ
れぞれ一つのワード線１４およびビット線１６に接続さ
れている。図３に示したような１トランジスタ１キャパ
シタ型のDRAMメモリセル１０の場合、トランジスタのゲ
ートがワード線１４に接続され、トランジスタの一方の
端子がビット線１６に接続される。ワード線１４にはそ
れぞれワード線駆動回路（呼び方によってはワード線リ
セット回路とも言う）１８が接続されている。ワード線
駆動回路１８は、ワード線１４のうち一つを選択してH
レベルの電位を付与する。これにより選択されたワード
線１４に接続されたメモリセル１０のトランジスタはON
状態になり、キャパシタの電荷がビット線１６に伝達さ
れる。一方選択されなかったワード線１４にはLレベル
の電位が付与される。このため、非選択のワード線１４
に接続されたメモリセル１０のトランジスタはOFF状態
になり、キャパシタの電荷はビット線１６に伝達されず
そのまま保持される。
ある。図３に示すように、半導体メモリ回路において
は、多数のメモリセル１０（図３では一部のみを図示
し、その他は省略している）が縦横にアレイ状に配置さ
れてメモリセルアレイ１２を構成している。このメモリ
セルアレイ１２にはワード線１４及びビット線１６が直
交して碁盤目状に配置されており、メモリセル１０はそ
れぞれ一つのワード線１４およびビット線１６に接続さ
れている。図３に示したような１トランジスタ１キャパ
シタ型のDRAMメモリセル１０の場合、トランジスタのゲ
ートがワード線１４に接続され、トランジスタの一方の
端子がビット線１６に接続される。ワード線１４にはそ
れぞれワード線駆動回路（呼び方によってはワード線リ
セット回路とも言う）１８が接続されている。ワード線
駆動回路１８は、ワード線１４のうち一つを選択してH
レベルの電位を付与する。これにより選択されたワード
線１４に接続されたメモリセル１０のトランジスタはON
状態になり、キャパシタの電荷がビット線１６に伝達さ
れる。一方選択されなかったワード線１４にはLレベル
の電位が付与される。このため、非選択のワード線１４
に接続されたメモリセル１０のトランジスタはOFF状態
になり、キャパシタの電荷はビット線１６に伝達されず
そのまま保持される。
【０００３】この後、別のワード線１４を選択する場
合、先に選択されていたワード線のHレベルをLレベルに
しなければならない。この動作をリセットと呼び、従来
のメモリ回路ではLレベルである接地電位線に先に選択
されたワード線１４を接続することによって達成してい
た。選択状態のワード線１４を接地電位にすればメモリ
セル１０のトランジスタはOFF状態になる。しかしなが
ら、このリセット動作で接地電位線には選択されたワー
ド線に充電された電位が流れ込むため、一時的に接地線
の電位が上昇する。このような状態をノイズの発生と呼
び、この場合非選択のワード線の電位が接地電位よりも
一時的に上昇する。これにより、非選択ワード線に接続
されたメモリセル１０のキャパシタからビット線に電荷
がリークするというおそれがあった。そこで、特開平９
-１３４５９１、特開平１１-２５０６５５、USP５６１
７３６７、USP５４１０５０８などには非選択のワード
線の電位を接地電位より低いレベルにすることが開示さ
れている。
合、先に選択されていたワード線のHレベルをLレベルに
しなければならない。この動作をリセットと呼び、従来
のメモリ回路ではLレベルである接地電位線に先に選択
されたワード線１４を接続することによって達成してい
た。選択状態のワード線１４を接地電位にすればメモリ
セル１０のトランジスタはOFF状態になる。しかしなが
ら、このリセット動作で接地電位線には選択されたワー
ド線に充電された電位が流れ込むため、一時的に接地線
の電位が上昇する。このような状態をノイズの発生と呼
び、この場合非選択のワード線の電位が接地電位よりも
一時的に上昇する。これにより、非選択ワード線に接続
されたメモリセル１０のキャパシタからビット線に電荷
がリークするというおそれがあった。そこで、特開平９
-１３４５９１、特開平１１-２５０６５５、USP５６１
７３６７、USP５４１０５０８などには非選択のワード
線の電位を接地電位より低いレベルにすることが開示さ
れている。
【０００４】
【発明が解決しようとする課題】しかしながら、たとえ
非選択のワード線のレベルを接地電位より低いレベルに
設定したとしても、ワード線のリセット時にノイズが発
生してしまえばメモリセルのキャパシタに蓄積された電
荷がリークするおそれがある。この発明は、ワード線の
リセット時にノイズの発生を低減させ、非選択のワード
線に接続されたメモリセルからの電荷リークを低減させ
るワード線のリセット回路を含むメモリ回路及びワード
線のリセット方法を提供することを目的とする。
非選択のワード線のレベルを接地電位より低いレベルに
設定したとしても、ワード線のリセット時にノイズが発
生してしまえばメモリセルのキャパシタに蓄積された電
荷がリークするおそれがある。この発明は、ワード線の
リセット時にノイズの発生を低減させ、非選択のワード
線に接続されたメモリセルからの電荷リークを低減させ
るワード線のリセット回路を含むメモリ回路及びワード
線のリセット方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
この発明では、ワード線のひとつに接続され、この接続
されたワード線が選択されたときに第１の電位を与え、
接続されたワード線が非選択時にはワード線に第２の電
位を与えるワード線リセット回路を、接続されたワード
線が選択される第１の選択期間において接続されたワー
ド線に第１の電位を与える第１のドライバ回路と、第１
の選択期間後に始まる第２の選択期間において、接続さ
れたワード線に第１の電位と第２の電位の中間の電位を
与える第２のドライバ回路と、第１及び第２の選択期間
においてはディスエーブルされ、それ以外の期間におい
て接続されたワード線に第２の電位を与える第３のドラ
イバ回路とから構成した。また、この発明の方法におい
ては、ワード線のうち一つを選択し、この選択したワー
ド線に第１の選択期間においてワード線の選択レベルで
ある第１の電位を供給するとともに、非選択ワード線に
はワード線の非選択レベルである第２の電位より低い電
位レベルである第３の電位を供給する工程と、第１の選
択期間の後の第２の選択期間において選択されたワード
線に第２の電位を供給するとともに、非選択ワード線に
第３のレベルを供給しつづける工程と、この第２の選択
期間終了後、全てのワード線に対して第３のレベルを供
給する工程とを設けた。
この発明では、ワード線のひとつに接続され、この接続
されたワード線が選択されたときに第１の電位を与え、
接続されたワード線が非選択時にはワード線に第２の電
位を与えるワード線リセット回路を、接続されたワード
線が選択される第１の選択期間において接続されたワー
ド線に第１の電位を与える第１のドライバ回路と、第１
の選択期間後に始まる第２の選択期間において、接続さ
れたワード線に第１の電位と第２の電位の中間の電位を
与える第２のドライバ回路と、第１及び第２の選択期間
においてはディスエーブルされ、それ以外の期間におい
て接続されたワード線に第２の電位を与える第３のドラ
イバ回路とから構成した。また、この発明の方法におい
ては、ワード線のうち一つを選択し、この選択したワー
ド線に第１の選択期間においてワード線の選択レベルで
ある第１の電位を供給するとともに、非選択ワード線に
はワード線の非選択レベルである第２の電位より低い電
位レベルである第３の電位を供給する工程と、第１の選
択期間の後の第２の選択期間において選択されたワード
線に第２の電位を供給するとともに、非選択ワード線に
第３のレベルを供給しつづける工程と、この第２の選択
期間終了後、全てのワード線に対して第３のレベルを供
給する工程とを設けた。
【０００６】
【発明の実施の形態】図１はこの発明の実施例のワード
線リセット回路の回路図である。なお、図１にはワード
線リセット回路しか示していないが、このワード線リセ
ット回路は図３に示したようにメモリセルアレイ１２の
ワード線１４に接続されたワード線リセット回路１８の
うちの一つを示したものであり、半導体メモリ回路全体
としては、図３のメモリセルアレイ等を含むものであ
る。メモリセルトランジスタをON状態にする電位レベル
をワード線活性化レベルまたはワード線選択レベルと呼
ぶ。 図１において、ワード線にワード線活性化レベル
である第１の電位を与える第１のドライバ回路はPMOSト
ランジスタ２０から構成されている。なお、第1の電位
はメモリセルトランジスタをON状態にすればいいので、
この実施例では電源電位（Vcc）を用いている（図２参
照）が、電源電位（Vcc）よりも高い電位（Vcc+α）を
用いてもよい。PMOSトランジスタ２０のドレインはワー
ド線１４に接続されている。PMOSトランジスタ２０のソ
ースは電源電位に接続される電源電位線に接続されてい
る。なお、図１においてはこの電源電位線に接続されて
いる状態を簡易的に矢印で示している。ここで、他のワ
ード線リセット回路１８のPMOSトランジスタ２０のソー
スも共通に電源電位線に接続されている。PMOSトランジ
スタ２０のゲートには第１の信号aが付与される。この
第１の信号aは図２の説明時に詳細に説明するが、対応
するワード線１４が選択された時はその選択の初期段階
である第１の選択期間においてLレベルとなる。
線リセット回路の回路図である。なお、図１にはワード
線リセット回路しか示していないが、このワード線リセ
ット回路は図３に示したようにメモリセルアレイ１２の
ワード線１４に接続されたワード線リセット回路１８の
うちの一つを示したものであり、半導体メモリ回路全体
としては、図３のメモリセルアレイ等を含むものであ
る。メモリセルトランジスタをON状態にする電位レベル
をワード線活性化レベルまたはワード線選択レベルと呼
ぶ。 図１において、ワード線にワード線活性化レベル
である第１の電位を与える第１のドライバ回路はPMOSト
ランジスタ２０から構成されている。なお、第1の電位
はメモリセルトランジスタをON状態にすればいいので、
この実施例では電源電位（Vcc）を用いている（図２参
照）が、電源電位（Vcc）よりも高い電位（Vcc+α）を
用いてもよい。PMOSトランジスタ２０のドレインはワー
ド線１４に接続されている。PMOSトランジスタ２０のソ
ースは電源電位に接続される電源電位線に接続されてい
る。なお、図１においてはこの電源電位線に接続されて
いる状態を簡易的に矢印で示している。ここで、他のワ
ード線リセット回路１８のPMOSトランジスタ２０のソー
スも共通に電源電位線に接続されている。PMOSトランジ
スタ２０のゲートには第１の信号aが付与される。この
第１の信号aは図２の説明時に詳細に説明するが、対応
するワード線１４が選択された時はその選択の初期段階
である第１の選択期間においてLレベルとなる。
【０００７】メモリセルトランジスタをOFF状態にする
電位レベルをワード線非活性化レベルまたはワード線非
選択レベルと呼んでいる。ワード線１４にワード線非活
性化レベルである接地電位（GND）（中間電位）を与え
る第２のドライバ回路は第１のNMOSトランジスタ２２か
ら構成されている。第１のNMOSトランジスタ２２のドレ
インはワード線１４に接続され、ソースは接地電位線２
４に接続されている。PMOSトランジスタ２０のソースと
同様に、他のワード線リセット回路１８の第１のNMOSト
ランジスタ２２のソースも接地電位線２４に共通に接続
されている。第１のNMOSトランジスタ２２のゲートには
第２の信号ｂが付与される。この第２の信号ｂは図２の
説明時に詳細に説明するが、上述した第１の選択期間後
の第2の選択期間においてHレベルとなる。
電位レベルをワード線非活性化レベルまたはワード線非
選択レベルと呼んでいる。ワード線１４にワード線非活
性化レベルである接地電位（GND）（中間電位）を与え
る第２のドライバ回路は第１のNMOSトランジスタ２２か
ら構成されている。第１のNMOSトランジスタ２２のドレ
インはワード線１４に接続され、ソースは接地電位線２
４に接続されている。PMOSトランジスタ２０のソースと
同様に、他のワード線リセット回路１８の第１のNMOSト
ランジスタ２２のソースも接地電位線２４に共通に接続
されている。第１のNMOSトランジスタ２２のゲートには
第２の信号ｂが付与される。この第２の信号ｂは図２の
説明時に詳細に説明するが、上述した第１の選択期間後
の第2の選択期間においてHレベルとなる。
【０００８】ワード線１４にワード線非活性化レベルよ
り低い電位である第２の電位（Vbb）を与える第３のド
ライバ回路は第２のNMOSトランジスタ２６から構成され
ている。ここで、第２の電位は低電位発生回路３０で内
部的に生成される。第２のNMOSトランジスタ２６のドレ
インはワード線１４に接続され、ソースは低電位発生回
路３０に接続された低電位線２８に接続されている。PM
OSトランジスタ２０のソースと同様に、他のワード線リ
セット回路１８の第２のNMOSトランジスタ２６のソース
も低電位線２８に共通に接続されている。第２のNMOSト
ランジスタ２６のゲートには第３の信号ｃが付与され
る。この第３の信号ｃは図２の説明時に詳細に説明する
が、上述の第１の選択期間及び第２の選択期間において
Lレベルとなる。
り低い電位である第２の電位（Vbb）を与える第３のド
ライバ回路は第２のNMOSトランジスタ２６から構成され
ている。ここで、第２の電位は低電位発生回路３０で内
部的に生成される。第２のNMOSトランジスタ２６のドレ
インはワード線１４に接続され、ソースは低電位発生回
路３０に接続された低電位線２８に接続されている。PM
OSトランジスタ２０のソースと同様に、他のワード線リ
セット回路１８の第２のNMOSトランジスタ２６のソース
も低電位線２８に共通に接続されている。第２のNMOSト
ランジスタ２６のゲートには第３の信号ｃが付与され
る。この第３の信号ｃは図２の説明時に詳細に説明する
が、上述の第１の選択期間及び第２の選択期間において
Lレベルとなる。
【０００９】図２は図１に示したワード線リセット回路
の動作タイミング示すタイミングチャ−トである。以下
図２を参照しつつ、第１〜第３の信号a〜c及びワード線
（図２ではWL）の電位レベルを時刻ごとに説明する。 時刻 ｔ１以前 第１の信号ａはＨレベル、第２の信号ｂはＬレベルであ
るため、ＰＭＯＳトランジスタ２０及び第１のＮＭＯＳ
トランジスタ２２はＯＦＦ状態である。一方、第３の選
択信号はHレベルであるため、第２のＮＭＯＳトランジ
スタ２６はＯＮ状態である。このため、ワード線ＷＬは
第２の電位レベル（Vbb）になっている。 時刻 ｔ１ 時刻 ｔ１では、まず選択されたワード線ＷＬに接続さ
れたワード線リセット回路に与えられる選択（ｓｅｌｅ
ｃｔ）された第３の信号ｃがＨレベルからＬレベルにな
る。この時、他の非選択（ｎｏｎ−ｓｅｌｅｃｔ）の第
３の信号ｃはＨレベルが保たれる。また、第１の信号ａ
及び第２の信号ｂは選択非選択に関わらずＨレベル及び
Ｌレベルをそれぞれ保っている。この時ワード線ＷＬは
どこにも接続されていない状態になるが、上述の第２の
電位レベル（Vbb）を保持している。
の動作タイミング示すタイミングチャ−トである。以下
図２を参照しつつ、第１〜第３の信号a〜c及びワード線
（図２ではWL）の電位レベルを時刻ごとに説明する。 時刻 ｔ１以前 第１の信号ａはＨレベル、第２の信号ｂはＬレベルであ
るため、ＰＭＯＳトランジスタ２０及び第１のＮＭＯＳ
トランジスタ２２はＯＦＦ状態である。一方、第３の選
択信号はHレベルであるため、第２のＮＭＯＳトランジ
スタ２６はＯＮ状態である。このため、ワード線ＷＬは
第２の電位レベル（Vbb）になっている。 時刻 ｔ１ 時刻 ｔ１では、まず選択されたワード線ＷＬに接続さ
れたワード線リセット回路に与えられる選択（ｓｅｌｅ
ｃｔ）された第３の信号ｃがＨレベルからＬレベルにな
る。この時、他の非選択（ｎｏｎ−ｓｅｌｅｃｔ）の第
３の信号ｃはＨレベルが保たれる。また、第１の信号ａ
及び第２の信号ｂは選択非選択に関わらずＨレベル及び
Ｌレベルをそれぞれ保っている。この時ワード線ＷＬは
どこにも接続されていない状態になるが、上述の第２の
電位レベル（Vbb）を保持している。
【００１０】時刻 ｔ２ ワード線のうち一つが選ばれる第１の選択期間の始まり
である。上述の時刻ｔ１のすぐあと（図２で示した微少
時間ｄ１後）に選択されたワード線ＷＬに接続されたワ
ード線リセット回路に与えられる第１の信号ａがＨレベ
ルからＬレベルになる。この時、他の非選択の第１の信
号ａはＨレベルが保たれる。これにより、選択されたワ
ード線リセット回路のＰＭＯＳトランジスタ２０がＯＮ
状態になり、選択されたワード線ＷＬは第２の電位レベ
ル（Vbb）から電源電位（Vcc）に充電されていく。ここ
で、第２の信号ｂは選択非選択に関わらずＬレベルを保
っている。また、第３の信号ｃは選択されたワード線リ
セット回路にはＬレベル、非選択のワード線リセット回
路にはＨレベルがそれぞれ保たれている。なお、時刻
ｔ１における第３の信号の変化と時刻 ｔ２における第
１の信号の変化は同時に行っても構わない。この場合は
当然第１の選択期間の始まりが同時に変化した時にな
る。本実施例で第１の信号の変化を第３の信号の変化の
微少時間ｄ１後に行っているのは、貫通電流の防止のた
めである。もし、第１の信号の変化と第３の信号の変化
を同時に行おうとすると、タイミングのずれにより選択
されたワード線リセット回路に与えられる第１の信号が
Ｌレベル、第３の信号がＨレベルという期間が存在する
ことが考えられる。この場合、選択されたワード線リセ
ット回路のＰＭＯＳトランジスタ２０及び第２のＮＭＯ
Ｓトランジスタ２６が同時にＯＮ状態になってしまい、
ＰＭＯＳトランジスタ２０のソースから第２のＮＭＯ
Ｓトランジスタ２６を介して低電位線２８に貫通電流が
流れてしまう。そこで微少時間ｄ１だけタイミングをず
らせてやることにより、 ＰＭＯＳトランジスタ２０及
び第２のＮＭＯＳトランジスタ２６が同時にＯＮ状態に
なることを防いでいるのである。
である。上述の時刻ｔ１のすぐあと（図２で示した微少
時間ｄ１後）に選択されたワード線ＷＬに接続されたワ
ード線リセット回路に与えられる第１の信号ａがＨレベ
ルからＬレベルになる。この時、他の非選択の第１の信
号ａはＨレベルが保たれる。これにより、選択されたワ
ード線リセット回路のＰＭＯＳトランジスタ２０がＯＮ
状態になり、選択されたワード線ＷＬは第２の電位レベ
ル（Vbb）から電源電位（Vcc）に充電されていく。ここ
で、第２の信号ｂは選択非選択に関わらずＬレベルを保
っている。また、第３の信号ｃは選択されたワード線リ
セット回路にはＬレベル、非選択のワード線リセット回
路にはＨレベルがそれぞれ保たれている。なお、時刻
ｔ１における第３の信号の変化と時刻 ｔ２における第
１の信号の変化は同時に行っても構わない。この場合は
当然第１の選択期間の始まりが同時に変化した時にな
る。本実施例で第１の信号の変化を第３の信号の変化の
微少時間ｄ１後に行っているのは、貫通電流の防止のた
めである。もし、第１の信号の変化と第３の信号の変化
を同時に行おうとすると、タイミングのずれにより選択
されたワード線リセット回路に与えられる第１の信号が
Ｌレベル、第３の信号がＨレベルという期間が存在する
ことが考えられる。この場合、選択されたワード線リセ
ット回路のＰＭＯＳトランジスタ２０及び第２のＮＭＯ
Ｓトランジスタ２６が同時にＯＮ状態になってしまい、
ＰＭＯＳトランジスタ２０のソースから第２のＮＭＯ
Ｓトランジスタ２６を介して低電位線２８に貫通電流が
流れてしまう。そこで微少時間ｄ１だけタイミングをず
らせてやることにより、 ＰＭＯＳトランジスタ２０及
び第２のＮＭＯＳトランジスタ２６が同時にＯＮ状態に
なることを防いでいるのである。
【００１１】時刻 ｔ３ 時刻 ｔ２のあとに選択されたワード線ＷＬに接続され
たワード線リセット回路に与えられる第１の信号ａがＬ
レベルからＨレベルになる。この時、他の非選択の第１
の信号ａはＨレベルが保たれる。これにより、選択され
たワード線リセット回路のＰＭＯＳトランジスタ２０が
ＯＦＦ状態になる。選択されたワード線ＷＬはどことも
接続されない状態になるが、充電された電源電位（Vc
c）を保持する。ここで、第２の信号ｂは選択非選択に
関わらずＬレベルを保っている。また、第３の信号ｃは
選択されたワード線リセット回路にはＬレベル、非選択
のワード線リセット回路にはＨレベルがそれぞれ保たれ
ている。時刻 ｔ３は第１の選択期間終了のポイントで
ある。 時刻 ｔ４ 時刻 ｔ３のすぐあと（図２で示した微少時間ｄ２後）
に選択されたワード線ＷＬに接続されたワード線リセッ
ト回路に与えられる第２の信号ｂがＬレベルからＨレベ
ルになる。この時、他の非選択の第２の信号ｂはＬレベ
ルが保たれる。これにより、選択されたワード線リセッ
ト回路の第１のＮＭＯＳトランジスタ２２がＯＮ状態に
なり、選択されたワード線ＷＬは電源電位（Vcc）から
接地電位レベル（ＧＮＤ）へ放電されていく。上述した
ように第１のＮＭＯＳトランジスタはそのディメンジョ
ンが大きく設定されているため放電は早く行われ接地電
源線２４にはノイズが発生する可能性がある。しかし、
この接地電源線２４は選択されたワード線ＷＬのみに接
続されているため、他の非選択ワード線ＷＬにはノイズ
の影響が全くない。ここで、第１の信号ａは選択非選択
に関わらずＨレベルを保っている。また、第３の信号ｃ
は選択されたワード線リセット回路にはＬレベル、非選
択のワード線リセット回路にはＨレベルがそれぞれ保た
れている。時刻 ｔ４は第２の選択期間の始まりのポイ
ントである。 なお、時刻 ｔ３における第１の信号の変
化と時刻 ｔ４における第２の信号の変化は同時に行っ
ても構わない。この場合は当然第２の選択期間の始まり
が同時に変化した時になる。本実施例で第２の信号の変
化を第１の信号の変化の微少時間ｄ２後に行っているの
は、貫通電流の防止のためである。もし、第２の信号の
変化と第１の信号の変化を同時に行おうとすると、タイ
ミングのずれにより選択されたワード線リセット回路に
与えられる第１の信号がＬレベル、第２の信号がＨレベ
ルという期間が存在することが考えられる。この場合、
選択されたワード線リセット回路のＰＭＯＳトランジス
タ２０及び第１のＮＭＯＳトランジスタ２２が同時にＯ
Ｎ状態になってしまい、 ＰＭＯＳトランジスタ２０の
ソースから第１のＮＭＯＳトランジスタ２２を介して接
地電位線２４に貫通電流が流れてしまう。そこで微少時
間ｄ２だけタイミングをずらせてやることにより、 Ｐ
ＭＯＳトランジスタ２０及び第１のＮＭＯＳトランジス
タ２２が同時にＯＮ状態になることを防いでいるのであ
る。
たワード線リセット回路に与えられる第１の信号ａがＬ
レベルからＨレベルになる。この時、他の非選択の第１
の信号ａはＨレベルが保たれる。これにより、選択され
たワード線リセット回路のＰＭＯＳトランジスタ２０が
ＯＦＦ状態になる。選択されたワード線ＷＬはどことも
接続されない状態になるが、充電された電源電位（Vc
c）を保持する。ここで、第２の信号ｂは選択非選択に
関わらずＬレベルを保っている。また、第３の信号ｃは
選択されたワード線リセット回路にはＬレベル、非選択
のワード線リセット回路にはＨレベルがそれぞれ保たれ
ている。時刻 ｔ３は第１の選択期間終了のポイントで
ある。 時刻 ｔ４ 時刻 ｔ３のすぐあと（図２で示した微少時間ｄ２後）
に選択されたワード線ＷＬに接続されたワード線リセッ
ト回路に与えられる第２の信号ｂがＬレベルからＨレベ
ルになる。この時、他の非選択の第２の信号ｂはＬレベ
ルが保たれる。これにより、選択されたワード線リセッ
ト回路の第１のＮＭＯＳトランジスタ２２がＯＮ状態に
なり、選択されたワード線ＷＬは電源電位（Vcc）から
接地電位レベル（ＧＮＤ）へ放電されていく。上述した
ように第１のＮＭＯＳトランジスタはそのディメンジョ
ンが大きく設定されているため放電は早く行われ接地電
源線２４にはノイズが発生する可能性がある。しかし、
この接地電源線２４は選択されたワード線ＷＬのみに接
続されているため、他の非選択ワード線ＷＬにはノイズ
の影響が全くない。ここで、第１の信号ａは選択非選択
に関わらずＨレベルを保っている。また、第３の信号ｃ
は選択されたワード線リセット回路にはＬレベル、非選
択のワード線リセット回路にはＨレベルがそれぞれ保た
れている。時刻 ｔ４は第２の選択期間の始まりのポイ
ントである。 なお、時刻 ｔ３における第１の信号の変
化と時刻 ｔ４における第２の信号の変化は同時に行っ
ても構わない。この場合は当然第２の選択期間の始まり
が同時に変化した時になる。本実施例で第２の信号の変
化を第１の信号の変化の微少時間ｄ２後に行っているの
は、貫通電流の防止のためである。もし、第２の信号の
変化と第１の信号の変化を同時に行おうとすると、タイ
ミングのずれにより選択されたワード線リセット回路に
与えられる第１の信号がＬレベル、第２の信号がＨレベ
ルという期間が存在することが考えられる。この場合、
選択されたワード線リセット回路のＰＭＯＳトランジス
タ２０及び第１のＮＭＯＳトランジスタ２２が同時にＯ
Ｎ状態になってしまい、 ＰＭＯＳトランジスタ２０の
ソースから第１のＮＭＯＳトランジスタ２２を介して接
地電位線２４に貫通電流が流れてしまう。そこで微少時
間ｄ２だけタイミングをずらせてやることにより、 Ｐ
ＭＯＳトランジスタ２０及び第１のＮＭＯＳトランジス
タ２２が同時にＯＮ状態になることを防いでいるのであ
る。
【００１２】時刻 ｔ５ 時刻 ｔ４のあと選択されたワード線ＷＬの電位が接地
電位（ＧＮＤ）にほぼ放電された程度のタイミングで、
選択されたワード線ＷＬに接続されたワード線リセット
回路に与えられる第２の信号ｂがＨレベルからＬレベル
になる。この時、他の非選択の第２の信号ｂはＬレベル
が保たれる。これにより、選択されたワード線リセット
回路の第１のＮＭＯＳトランジスタ２２がＯＦＦ状態に
なる。選択されたワード線ＷＬはどことも接続されない
状態になるが、放電されたほぼ接地電位（ＧＮＤ）を保
持する。ここで、第１の信号ａは選択非選択に関わらず
Ｈレベルを保っている。また、第３の信号ｃは選択され
たワード線リセット回路にはＬレベル、非選択のワード
線リセット回路はＨレベルがそれぞれ保たれている。時
刻 ｔ５は第２の選択期間終了のポイントである。 時刻 ｔ６ 時刻 ｔ５のすぐあと（図２で示した微少時間ｄ３後）
に選択されたワード線ＷＬに接続されたワード線リセッ
ト回路に与えられる第３の信号ｃがＬレベルからＨレベ
ルになる。この時、他の非選択の第３の信号ｃはＨレベ
ルが保たれる。これにより、選択されたワード線リセッ
ト回路の第２のＮＭＯＳトランジスタ２６がＯＮ状態に
なり、選択されたワード線ＷＬは接地電位（ＧＮＤ）か
ら第２の電位レベル（Vbb）へ放電されていく。上述し
たように第２のＮＭＯＳトランジスタはそのディメンジ
ョンが第１のＮＭＯＳトランジスタに比較して小さく設
定されているため放電は徐々に行われる。したがって、
図２の非選択ワード線ＷＬの電位レベルからわかるよう
に非選択ワード線ＷＬ及び低電源線２８にはノイズがほ
とんど発生しない。また、このときノイズが発生したと
しても、図２に示すように非選択ワード線ＷＬの電位は
接地電位（ＧＮＤ）を超えることがない。したがって、
非選択ワード線に接続されたメモリセルのキャパシタか
ら電荷がリークすることはない。ここで、第１の信号ａ
は選択非選択に関わらずＨレベルを保っている。また、
第２の信号ｂは選択非選択に関わらずＬレベルを保って
いる。なお、時刻 ｔ５における第２の信号の変化と時
刻 ｔ６における第３の信号の変化は同時に行っても構
わない。この場合は当然第２の選択期間の終了が同時に
変化した時になる。しかしながら、本実施例で第３の信
号の変化を第２の信号の変化の微少時間ｄ３後に行って
いるのは、貫通電流の防止のためであり、本発明の効果
の面からも重要な点である。もし、第３の信号の変化と
第２の信号の変化を同時に行おうとすると、タイミング
のずれにより選択されたワード線リセット回路に与えら
れる第２の信号がＨレベル、第３の信号がＨレベルとい
う期間が存在することが考えられる。この場合、選択さ
れたワード線リセット回路の第１のＮＭＯＳトランジス
タ２２及び第２のＮＭＯＳトランジスタ２６が同時にＯ
Ｎ状態になってしまい、 第１のＮＭＯＳトランジスタ
２２のソースから第２のＮＭＯＳトランジスタ２６を介
して低電位線２８に貫通電流が流れてしまう。そこで微
少時間ｄ３だけタイミングをずらせてやることにより、
第１のＮＭＯＳトランジスタ２２及び第２のＮＭＯＳ
トランジスタ２６が同時にＯＮ状態になることを防い
で、ノイズの発生を低減しているのである。
電位（ＧＮＤ）にほぼ放電された程度のタイミングで、
選択されたワード線ＷＬに接続されたワード線リセット
回路に与えられる第２の信号ｂがＨレベルからＬレベル
になる。この時、他の非選択の第２の信号ｂはＬレベル
が保たれる。これにより、選択されたワード線リセット
回路の第１のＮＭＯＳトランジスタ２２がＯＦＦ状態に
なる。選択されたワード線ＷＬはどことも接続されない
状態になるが、放電されたほぼ接地電位（ＧＮＤ）を保
持する。ここで、第１の信号ａは選択非選択に関わらず
Ｈレベルを保っている。また、第３の信号ｃは選択され
たワード線リセット回路にはＬレベル、非選択のワード
線リセット回路はＨレベルがそれぞれ保たれている。時
刻 ｔ５は第２の選択期間終了のポイントである。 時刻 ｔ６ 時刻 ｔ５のすぐあと（図２で示した微少時間ｄ３後）
に選択されたワード線ＷＬに接続されたワード線リセッ
ト回路に与えられる第３の信号ｃがＬレベルからＨレベ
ルになる。この時、他の非選択の第３の信号ｃはＨレベ
ルが保たれる。これにより、選択されたワード線リセッ
ト回路の第２のＮＭＯＳトランジスタ２６がＯＮ状態に
なり、選択されたワード線ＷＬは接地電位（ＧＮＤ）か
ら第２の電位レベル（Vbb）へ放電されていく。上述し
たように第２のＮＭＯＳトランジスタはそのディメンジ
ョンが第１のＮＭＯＳトランジスタに比較して小さく設
定されているため放電は徐々に行われる。したがって、
図２の非選択ワード線ＷＬの電位レベルからわかるよう
に非選択ワード線ＷＬ及び低電源線２８にはノイズがほ
とんど発生しない。また、このときノイズが発生したと
しても、図２に示すように非選択ワード線ＷＬの電位は
接地電位（ＧＮＤ）を超えることがない。したがって、
非選択ワード線に接続されたメモリセルのキャパシタか
ら電荷がリークすることはない。ここで、第１の信号ａ
は選択非選択に関わらずＨレベルを保っている。また、
第２の信号ｂは選択非選択に関わらずＬレベルを保って
いる。なお、時刻 ｔ５における第２の信号の変化と時
刻 ｔ６における第３の信号の変化は同時に行っても構
わない。この場合は当然第２の選択期間の終了が同時に
変化した時になる。しかしながら、本実施例で第３の信
号の変化を第２の信号の変化の微少時間ｄ３後に行って
いるのは、貫通電流の防止のためであり、本発明の効果
の面からも重要な点である。もし、第３の信号の変化と
第２の信号の変化を同時に行おうとすると、タイミング
のずれにより選択されたワード線リセット回路に与えら
れる第２の信号がＨレベル、第３の信号がＨレベルとい
う期間が存在することが考えられる。この場合、選択さ
れたワード線リセット回路の第１のＮＭＯＳトランジス
タ２２及び第２のＮＭＯＳトランジスタ２６が同時にＯ
Ｎ状態になってしまい、 第１のＮＭＯＳトランジスタ
２２のソースから第２のＮＭＯＳトランジスタ２６を介
して低電位線２８に貫通電流が流れてしまう。そこで微
少時間ｄ３だけタイミングをずらせてやることにより、
第１のＮＭＯＳトランジスタ２２及び第２のＮＭＯＳ
トランジスタ２６が同時にＯＮ状態になることを防い
で、ノイズの発生を低減しているのである。
【００１３】
【発明の効果】以上詳細に説明したように、この発明の
ワード線リセット回路を含むメモリ回路及びワード線の
リセット方法によれば、選択されたワード線のリセット
時における非選択ワード線へのノイズの影響を低減させ
ることができ、メモリセルの電荷リークを減少できる効
果がある。
ワード線リセット回路を含むメモリ回路及びワード線の
リセット方法によれば、選択されたワード線のリセット
時における非選択ワード線へのノイズの影響を低減させ
ることができ、メモリセルの電荷リークを減少できる効
果がある。
【図１】この発明の実施例のワード線リセット回路の回
路図である。
路図である。
【図２】図１に示したワード線リセット回路の動作タイ
ミング示すタイミングチャ−トである。
ミング示すタイミングチャ−トである。
【図３】半導体メモリ回路の部分回路図である。
１４ ワード線 ２０ PMOSトランジスタ ２２ 第１のNMOSトランジスタ ２４ 接地電位線 ２６ 第２のNMOSトランジスタ ２８ 低電位線 ３０ 低電位発生回路
Claims (10)
- 【請求項１】 複数のワード線、複数のビット線及びこ
れらワード線及びビット線のそれぞれ１つと接続された
複数のメモリセルとを有するメモリセルアレイと、 前記ワード線のひとつに接続され、この接続されたワー
ド線が選択されたときにワード線活性化レベルである第
１の電位を与え、前記接続されたワード線が非選択時に
はワード線にワード線非活性化レベルより低い第２の電
位を与えるワード線リセット回路とを有するメモリ回路
において、 前記ワード線リセット回路は、 前記接続されたワード線が選択される第１の選択期間に
おいて前記接続されたワード線に前記第１の電位を与え
る第１のドライバ回路と、 前記第１の選択期間後に始まる第２の選択期間におい
て、前記接続されたワード線に前記第１の電位と第２の
電位の中間の電位を与える第２のドライバ回路と、 前記第１及び第２の選択期間においてはディスエーブル
され、それ以外の期間において前記接続されたワード線
に第２の電位を与える第３のドライバ回路とを有したワ
ード線リセット回路を含むメモリ回路。 - 【請求項２】 前記第１の電位は電源電位、前記中間電
位は接地電位である請求項１記載のワード線リセット回
路を含むメモリ回路。 - 【請求項３】 前記第１のドライバ回路は、ソースに前
記第１の電位が与えられ、ドレインが前記接続されたワ
ード線に接続され、ゲートに前記第１の選択期間のみロ
ーレベルの電位になる第１の信号が与えられるＰＭＯＳ
トランジスタを有する請求項１又は２記載のワード線リ
セット回路を含むメモリ回路。 - 【請求項４】 前記第２のドライバ回路は、ソースに前
記中間電位が与えられ、ドレインが前記接続されたワー
ド線に接続され、ゲートに前記第２の選択期間のみハイ
レベルの電位になる第２の信号が与えられる第１のＮＭ
ＯＳトランジスタを有する請求項１ないし３記載のワー
ド線リセット回路を含むメモリ回路。 - 【請求項５】 前記第３のドライバ回路は、ソースに前
記第２の電位が与えられ、ドレインが前記接続されたワ
ード線に接続され、ゲートに前記第１及び第２の選択期
間にローレベルの電位になる第３の信号が与えられる第
２のＮＭＯＳトランジスタを有する請求項１ないし４記
載のワード線リセット回路を含むメモリ回路。 - 【請求項６】 前記第１のＮＭＯＳトランジスタのコン
ダクタンスは、前記第２のＮＭＯＳトランジスタのコン
ダクタンスより小さい請求項５記載のワード線リセット
回路を含むメモリ回路。 - 【請求項７】 前記第３の信号は前記第１の選択期間の
若干前にローレベルの電位になる請求項５記載のワード
線リセット回路を含むメモリ回路。 - 【請求項８】 前記第３の信号は前記第２の選択期間の
若干後までローレベルの電位である請求項５記載のワー
ド線リセット回路を含むメモリ回路。 - 【請求項９】 前記第１の選択期間終了と前記第２の選
択期間の開始との間に微少時間が存在する請求項１ない
し９記載のワード線リセット回路を含むメモリ回路。 - 【請求項１０】 複数のワード線を有する半導体メモリ
において前記複数のワード線のうち一つを選択し、この
選択したワード線に第１の選択期間においてワード線の
選択レベルである第１の電位を第１の電位源から供給す
るとともに、非選択ワード線にはワード線の非選択レベ
ルである第２の電位より低い電位レベルである第３の電
位を第３の電位源より供給する工程と、第１の選択期間
の後の第２の選択期間において前記選択されたワード線
に前記第２の電位を第２の電位源から供給して、第２の
電位に変化させるとともに、前記非選択ワード線に第３
のレベルを供給しつづける工程と、この第２の選択期間
終了後、前記選択されたワード線に対して前記第３の電
位を前記第３の電位源からゆるやかに供給することによ
り第３の電位に徐々に変化させる工程とを有するワード
線のリセット方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30808999A JP2001126473A (ja) | 1999-10-29 | 1999-10-29 | ワード線リセット回路を含むメモリ回路及びワード線のリセット方法 |
| US09/551,942 US6262934B1 (en) | 1999-10-29 | 2000-04-19 | Memory circuit including word line reset circuit and method of resetting word line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30808999A JP2001126473A (ja) | 1999-10-29 | 1999-10-29 | ワード線リセット回路を含むメモリ回路及びワード線のリセット方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001126473A true JP2001126473A (ja) | 2001-05-11 |
Family
ID=17976744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30808999A Pending JP2001126473A (ja) | 1999-10-29 | 1999-10-29 | ワード線リセット回路を含むメモリ回路及びワード線のリセット方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6262934B1 (ja) |
| JP (1) | JP2001126473A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7539070B2 (en) | 2005-10-06 | 2009-05-26 | Hynix Semiconductor Inc. | Semiconductor memory apparatus and method of resetting input/output lines of the same |
| US9214218B2 (en) | 2011-03-14 | 2015-12-15 | Ps4 Luxco S.A.R.L. | Semiconductor DRAM with non-linear word line discharge |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4757373B2 (ja) * | 2000-07-24 | 2011-08-24 | エルピーダメモリ株式会社 | 半導体記憶装置及びそのメモリセルアクセス方法 |
| US6343044B1 (en) * | 2000-10-04 | 2002-01-29 | International Business Machines Corporation | Super low-power generator system for embedded applications |
| JP4112824B2 (ja) | 2001-07-12 | 2008-07-02 | 株式会社東芝 | 半導体記憶装置 |
| JP2005174426A (ja) * | 2003-12-09 | 2005-06-30 | Micron Technology Inc | 選択可能メモリワード線の不活性化 |
| DE102007031411A1 (de) * | 2007-07-05 | 2009-01-08 | Qimonda Ag | Integrierte Schaltung und Verfahren zum Umladen eines Schaltungsteils der integrierten Schaltung |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115094A (ja) * | 1983-11-16 | 1985-06-21 | Fujitsu Ltd | ダイナミツクランダムアクセスメモリ装置 |
| JPS60209996A (ja) | 1984-03-31 | 1985-10-22 | Toshiba Corp | 半導体記憶装置 |
| US5257238A (en) | 1991-07-11 | 1993-10-26 | Micron Technology, Inc. | Dynamic memory having access transistor turn-off state |
| EP0559995B1 (en) | 1992-03-11 | 1998-09-16 | STMicroelectronics S.r.l. | Decoder circuit capable of transferring positive and negative voltages |
| US5416747A (en) | 1992-07-15 | 1995-05-16 | Kawasaki Steel Corporation | Semiconductor memory driven at low voltage |
| US5410508A (en) | 1993-05-14 | 1995-04-25 | Micron Semiconductor, Inc. | Pumped wordlines |
| JP2842181B2 (ja) * | 1993-11-04 | 1998-12-24 | 日本電気株式会社 | 半導体メモリ装置 |
| JP3667787B2 (ja) | 1994-05-11 | 2005-07-06 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP3337564B2 (ja) | 1994-09-16 | 2002-10-21 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP2833535B2 (ja) | 1995-09-06 | 1998-12-09 | 日本電気株式会社 | 半導体記憶回路のワード線駆動回路 |
| JP3228319B2 (ja) | 1997-04-07 | 2001-11-12 | 日本電気株式会社 | 半導体装置 |
| JPH11250655A (ja) | 1998-03-04 | 1999-09-17 | Hitachi Ltd | 半導体集積回路装置 |
-
1999
- 1999-10-29 JP JP30808999A patent/JP2001126473A/ja active Pending
-
2000
- 2000-04-19 US US09/551,942 patent/US6262934B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7539070B2 (en) | 2005-10-06 | 2009-05-26 | Hynix Semiconductor Inc. | Semiconductor memory apparatus and method of resetting input/output lines of the same |
| US9214218B2 (en) | 2011-03-14 | 2015-12-15 | Ps4 Luxco S.A.R.L. | Semiconductor DRAM with non-linear word line discharge |
Also Published As
| Publication number | Publication date |
|---|---|
| US6262934B1 (en) | 2001-07-17 |
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