KR960013399B1 - 반도체 기억소자의 워드라인 디코딩 장치 - Google Patents
반도체 기억소자의 워드라인 디코딩 장치 Download PDFInfo
- Publication number
- KR960013399B1 KR960013399B1 KR1019930022476A KR930022476A KR960013399B1 KR 960013399 B1 KR960013399 B1 KR 960013399B1 KR 1019930022476 A KR1019930022476 A KR 1019930022476A KR 930022476 A KR930022476 A KR 930022476A KR 960013399 B1 KR960013399 B1 KR 960013399B1
- Authority
- KR
- South Korea
- Prior art keywords
- potential
- clock signal
- word line
- high potential
- gate
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
내용 없음.
Description
제1도는 종래의 디램소자의 디코딩 장치를 도시한 회로구성도.
제2도는 본 발명의 디램소자의 디코딩 장치를 도시한 회로구성도.
제3도는 전원전위가 높은 경우의 제1도의 출력 파형도.
제4도는 전원전위가 낮은 경우의 제1도의 출력 파형도.
제5도는 전원전위가 높은 경우의 제2도의 출력 파형도.
제6도는 전원전위가 낮은 경우의 제2도의 출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
11 : 고전위 전달 디코더 12 : 주 디코더
13,13A : 부 디코더 14 : 게이트 전위 제어회로
본 발명은 반도체 기억소자인 디램(DRAM:Dynamic Random Access Memory) 소자의 워드라인(word line)을 선택하기 위한 디코딩(decoding) 장치에 관한 것이다.
본 발명은 특히, 워드라인에 전원전위(Vcc) 보다 전위가 높은 고전위(Vpp)를 전달하는 장치를 NMOS 트랜지스터로 구현하는 경우에 NMOS 트랜지스터의 고전위 전달 능력을 향상시키기 위하여 고전위 전달 트랜지스터의 게이트 전위를 브트스트랩(bootstrap)시키게 되는데, 고전위 전달 트랜지스터가 부토스트랩 동작을 하기 전에 게이트에 초기 전위를 전달하는 부트스트랩 트랜지스터의 게이트 전위를 종래의 전원전위에서 전원전위 이상으로 높이는 게이트 전위 발생회로를 고전위 전달 트랜지스터의 게이트 단자에 구현함으로써, 고전위 전달 트랜지스터의 부트스트랩 능력을 향상시킨 워드라인 디코딩 장치에 관한 것이다.
일반적으로 디램소자의 데이타를 저장하는 셀 어레이 블럭(celi array bolock)은 그물모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 캐패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 있는 구조이다.
상기 일반적인 셀 어레이 블럭의 워드라인 중 하나를 선택하는 로오 디코더(row decoder)의 동작은 여러개의 워드라인 중에서 입력되는 로오 어드레스(row address)에 해당되는 워드라인을 선택하는 것으로서, 제1도에 나타낸 것은 주디코더(main decoder)(12)와 부디코더(sub decoder)(13)와 고전위 전달 디코더(11)로 구성된 통상의 워드라인 디코딩 장치이다.
상기 부디코더(13)는, 드레인은 상기 고전위 전달 디코더(11)의 출력인 신호(px0-px3)중의 하나를 입력하도록 접속되고 게이트는 상기 노드(N2)에 접속되며 소오드는 워드라인(WLi)에 접속되는 고전위 전달 트랜지스터(T1)와, 드레인이 상기 주디코더(12)의 출력노드(N1)에 접속되고 게이트로 전원전위가 인가되며 소오수가 노드(N2)에 접속되는 부트스트랩 트랜지스터(T2)와, 드레인은 워드라인(WLi)에 접속되고 게이트는 상기 노드(N1)이 반전된 노드(N3)에 접속되며 소오스는 접지전위에 접속되는 워드라인 리셋(reset) 트랜지스터(T3)로 구성되어 있다.
만약에 하나의 셀 어레이 블럭에 n개의 워드라인이 있다고 가정하면, 주 디코더(12)만을 이용하여 n개의 워드라인 중에서 하나를 선택하려고 할때에는 n개의 주 디코더가 필요하게 되는데 이런 경우에는 너무 많은 면적을 차지하기 때문에 고집적인 반도체 소자에서 사용하기에는 문제가 있다.
이와 같은 문제점을 해소하기 위하여 통상 1개의 디코더(12)에 2개 이상의 부 디코더(13)를 연결하고 부디코더(13)로 입력되는 전원선(px0-px3)의 신호를 디코딩하는 방법이 사용되고 있다.
제1도는 1개의 주 디코더(12)에 4개의 부 디코더(13)를 연결하고, 이 부디코더(13)에 입력되는 전원선(px0-px3) 중의 하나로만 부스팅(boosting) 된 고전위(Vpp)가 전달되도록 하는 방법으로, 이 경우는 선택할 워드선이 n개인 경우에 한개의 주 디코더(12)당 4개의 부 디코더(13)를 연결하므로 셀 어레이 블럭당 n/4개의 주 디코더(12)만 필요하게 되어 반도체 소자 면적의 감소에 기여한다.
그리고, 디램 셀(cell) 트랜지스터로 NMOS트랜지스터를 사용하는 경우에는 높은 전위의 데이타가 잘 전달되도록 하기 위하여 워드라인을 인에이블시키는데 전원전위 보다 더 높은 전위를 사용하는데, 그 이유는 NMOS 트랜지스터인 셀 트랜지스터에는 문턱전위(threshold voltage)에 의한 전위 전달의 한계가 있기 때문이다.
즉, NMOS 트랜지스터에서 게이트의 전위가 전원전위일때에 전달 가능한 고전위는 Vcc-Vtn(NMOS 트랜지스터의 문턱전위)가 되므로, 문턱전위에 의한 전압 강하를 보상하기 위하여 NMOS 트랜지스터인 셀 트랜지스터의 게이트 전위로 전원전위 보다 높은 전위를 인가한다.
그런데 이러한 경우에는 NMOS 트랜지스터가 고전위로 게이트 전위-문턱전위 밖에 전달하지 못하는 특성을 보완할 수 있도록 워드라인에 고전위(Vpp)를 전달할때 고전위 전달 트랜지스터(T1)의 게이트 전위를 전달할 전위(Vpp) 보다 높은 전위로 만드는 장치가 필요하며, 이러한 역할을 하는 것이 부 디코더(13)의 부트스트랩 트랜지스터(T2)이다.
워드라인이 선택되어 고전위(Vpp)가 전달되는 과정을 살펴보면, 우선 입력어드레스 신호 add1, add2, add3...에 의하여 선택된 주 디코더(12)의 출력노드(N1)는 전원전위가 되고, 부트스트랩 트랜지스터(T2)의 게이트 전위가 전원전위(Vcc)인 경우는 부트스트랩 노드(N2)로는 Vcc-Vth(트랜지스터(T2)의 문턱전위)라는 전위가 전달된다.
그 이후에 부 디코더(13)의 고전위 전달신호(px0-px3) 중의 하나로 워드라인을 인에이블시킬 전위(Vpp)가 전달되는 경우에 고전위 전달 디코더(11)에 의해 px0가 선택된다면 px0의 전위가 접지전위에서 워드라인 인에이블 전위(Vpp)로 전이함에 따라 트랜지스터(T1)의 고전위 전달노드(px0)와 게이트 노드(N2) 사이에 존재하는 캐패시턴스(capacitance)로 인하여 Vcc-Vth(트랜지스터(T2)의 문턱전위) 전위로 있던 노드(N2)의 전위는 고전위(Vpp) 이상의 전위로 올라가게 되고, 이에따라 고전위 전달노드(px0)의 전위(Vpp)를 워드라인(WL0)으로 전달하게 된다.
그러나 주 디코더(12)가 선택되지 않은 경우에는 부트스트랩 노드(N2)가 접지전위이기 때문에 부 디코더(13)의 고전위 전달 트랜지스터(T1)에서 만들어지는 캐패시턴스가 적어서 부트스트랩 현상이 일어나지 않고, 주 디코더(12)가 선택된 경우라도 고전위 노드(px0-px3)가 접지전위를 유지하는 경우는 워드라인이 인에이블되지 않는다.
상기 제1도에 도시된 워드라인 디코딩 장치를 사용하게 되면, 부트스트랩 트랜지스터(t2)의 게이트 전위를 전원전위(Vcc)로 사용하는 경우에 있어서 전원전위가 낮거나 부트스트랩 트랜지스터(T2)의 크기가 작은 경우에 있어서는 노드(N2)의 전위가 제대로 부트스트랩되지 않을 가능성이 있으며, 부트스트랩이 일어나지 않게 되면 워드라인에 충분한 전위가 전달되지 않거나 워드라인에 목적하는 전위가 전달되는데 시간 지연이 있게 된다.
이런 경우 즉, 부트스트랩이 제대로 일어나지 않는 경우는 디램소자에 있어서 소자의 동작시간의 지연이나 충분한 고전위가 셀에 저장되지 않아서 생기는 데이타 보존 시간(data retention time)의 감소 등의 문제가 발생할 수 있다.
제3도는 전원전위가 비교적 높아서 부트스트랩 트랜지스터가 제대로 동작하는 경우의 신호 파형을 도시한 시뮬레이션(simulation) 결과이다.
제3도에 도시된 바와 같이, 고전위 노드(pxi)가 저전위에서 고전위(Vpp)로 전이함에 따라 노드(N2)가 부트스트랩되어 고전위(Vpp) 보다 높은 전위로 이동하게 되고, 이에 따라 워드라인에 고전위(Vpp)가 전달되는 것을 알 수 있다.
제4도는 전원전위가 비교적 낮아서 부트스트랩 트랜지스터에 부트스트랩이 제대로 안 일어나는 경우의 각 노드들이 전위를 도시한 시뮬레이션 결과이다.
고전위 노드(pxi)가 저전위에서 고전위(Vpp)로 전이하지만 전원전위가 낮기 때문에 노드(N2)의 전위가 충분히 부트스트랩되지 못하고 고전위(Vpp) 보다 낮은 전위를 유지하게 되므로, 이에 따라 워드라인에 고전위(Vpp)에 훨씬 못미치는 전위가 전달되게 된다.
따라서, 본 발명은 상기 제4도에 도시된 바와 같이 전원전위가 낮은 경우에 노드(N2)의 전위가 제대로 부트스트랩되지 못하여 워드라인에 고전위(Vpp)가 전달되지 못하는 문제를 해결할 수 있는 워드라인 디코딩 장치를 제공하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 부트스트랩 트랜지스터(T2)의 게이트로 인가되는 전원전위선을 독립시키고, 그 전위를 캐패시터를 이용하여 전원전위 보다 높게 만듦으로써, 부트스트랩 노드(N2)로 전달되는 전위가 문턱전위에 의한 손실이 없이 전원전위가 그대로 전달되어 전원전위가 낮은 경우에는 노드(N2)에 부트스트랩이 잘 일어날 수 있도록 부트스트랩 트랜지스터의 게이트 전위 제어회로를 구현하여 부트스트랩 트랜지스터(T2)의 게이트에 접속시켰다.
제2도는 본 발명의 디램소자의 워드라인 디코딩 장치로서, 제1도에 도시된 디코딩 장치에서 부 디코더(13)의 부트스트랩 트랜지스터(T2)의 게이트에 전원전위 보다 높은 전위를 인가하기 위하여 트랜지스터(T2)의 게이트 노드에 게이트 전위 제어회로(14)를 구현한 것이다.
상기 게이트 전위 제어회로(14)는 전원전위와 부트스트랩 트랜지스터(T2)의 게이트인 노드(AA)사이에 접속되고 게이트가 클럭신호(CLK1)에 의해 제어되는 PMOS 트랜지스터(T4)와, 부트스트랩 트랜지스터(T2)의 게이트와 클럭신호(CLK2) 사이에 접속되는 캐패시터(C20)로 이루어져 있다.
그 동작을 살펴보면 주 디코더(12)와 부 디코더(13A)로 나누어진 디램소자에서의 일반적인 디코더의 동작은 제1도에서 기술한 바와 같으므로, 여기서는 전원전위가 낮은 경우에 발생하는 문제와 관련된 부분만을 나타내기로 한다.
우선, 입력 어드레스 신호에 의하여 주 디코더(12)가 선택된 이후에 클럭신호(CLK1)가 스탠바이(stand by) 상태인 로우 상태에서 전원전위인 고전위로 전이하면 트랜지스터(T4)가 턴-오프(turn-off)되어 부트스트랩 트랜지스터(T2)의 게이트 노드(AA)는 플로팅(floating) 상태가 되고, 이 이후에 클럭신호(CLK2)가 낮은 전위에서 높은 전위로 바뀌게 되면 캐패시터(C20)가 동작하게 되어 부트스트랩 트랜지스터(T2)의 게이트 노드(AA)가 전원전위 이상의 전위를 갖게 되고, 그 경우에 부트스트랩 노드(N2)로는 전원전위가 문턱전위에 의한 손실없이 그대로 전달되게 된다.
그 이후에 고전위 노드(px0-px3) 중의 하나로 고전위(Vpp)가 들어오게 되면 고전위 전달 트랜지스터(T1)에 부트스트랩이 제대로 발생하게 된다.
상기 게이트 전위 제어회로(14)에 있어서, 전원전위와 노드(AA) 사이에 형성된 PMOS 트랜지스터(T4)의 게이트에 인가되는 클럭신호(CLK1)는 디램소자가 특정한 어드레스 신호에 의해 구별 가능한 여러개의 셀 어레이 블럭으로 구성된 경우에는 워드라인이 인에이블되는 셀 어레이 블럭에서만 동작하여 상술한 바와 같이 노드(AA)에 전원전위 보다 높은 전위를 전달하게 되고, 워드라인이 선택되지 않는 셀 어레이 블럭에서는 로우 전위를 유지하게 되어 상기 노드(AA)에는 항상 전원전위가 인가되게 된다.
또한, 게이트 전위 제어회로(14)에는 전원전위와 노드(AA) 사이에 형성된 PMOS 트랜지스터(T4)의 게이트에 인가되는 클럭신호(CLK1)는 통상의 전원적인 레벨 검출 장치(도시 생략)에 의해 발생되며, 전원전위의 레벨이 특정전위(부트스트랩이 일어나는 임계 전원전위) 이하인 경우에는 상기에서 설명한 바와 같이 트랜지스터(T4)를 턴-오프시켜 전원전위 이상의 전위를 전달하고, 전원전위가 특정전위 이상인 경우에는 항상 로우 전위를 유지하여 노드(AA)에 전원전위를 인가하도록 입력된다.
이때, 상기 전원전위 레벨 검출 장치에 의해 발생되어 노드(AA)에 연결된 캐패시터(C20)로 입력되는 클럭신호(CLK2)는 전원전위의 영향을 받아서 전원전위의 레벨이 특정전위 이하인 경우에는, 제2도의 클럭신호(CLK1)이 저전위에서 고전위인 전원전위로 변한 후에 저전위에서 고전전위로 전이되며, 클럭신호(CLK1)가 고전위에서 저전위로 변한 이후에 고전위에서 저전위로 전이된다.
또한, 클럭신호(CLK2)는 전원전위의 레벨이 특정전위 이상인 경우에는 제2도의 클럭신호(CLK1)가 저전위에서 고전위인 전원전위로 변한 이후에 고전위에서 저전위로 전이되며, 클럭신호(CLK1)가 고전위에서 저전위로 변한 이후에 저전위에서 고전위로 전이된다.
제5도는 전원전위가 비교적 높아서 부트스트랩 트랜지스터가 제대로 동작하는 경우의 신호 파형을 도시한 시뮬레이션 결과이다.
제5도에 도시된 바와 같이, 고전위 노드(pxi)가 저전위에서 고전위(Vpp) 전이함에 따라 노드(N2)가 부트스트랩되어 고전위(Vpp) 보다 높은 전위로 이동하게 되고, 이에 따라 워드라인에 고전위(Vpp)가 전달되는 것을 알 수 있다.
제6도는 전원전위가 비교적 낮은 경우의 노드들의 전위를 도시한 시뮬레이션 결과이다.
제6도에 도시된 바와 같이 본 발명의 워드라인 디코딩 장치는 전원전위가 특정전위 보다 낮다 하더라도 부트스트랩 트랜지스터(T2)의 게이트에 전원전위 보다 높은 전위가 인가되므로, 종래 기술에 비해 노드(N2)에 높은 전위가 전달되어 고전위 노드(pxi)가 저전위에서 고전위(Vpp)로 전이하면 노드(N2)가 충분히 부트스트랩되어 선택된 워드라인에 충분히 높은 고전위(Vpp)를 전달하게 된다.
상기 제2도와 제5도 및 제6도에 설명한 바와 같이, 본 발명의 워드라인 디코딩 장치를 디램소자 내부에 구현하게 되면 전원전위가 낮은 경우에도 노드(N2)에 충분한 부트스트랩이 이루어져 워드라인에 전원전위 보다 전위가 높은 고전위(Vpp)를 인가할 수 있으므로, 저전위를 갖는 전원전위에서의 셀의 특성을 향상시키는 효과를 얻게 된다.
Claims (6)
- 워드라인을 선택하기 위한 어드레스 신호를 입력으로 하는 주 디코더(main decoder)와, 전원전위 보다 전위가 높은 고전위를 고전위 단자에 선택적으로 전달하는 고전위 전달 디코더와, 상기 주 디코더의 출력신호에 의해 제어되며 상기 고전위 전달 디코더의 출력노드인 고전위 단자에 고전위가 전달되는 경우에만 워드라인에 고전위를 전달하는 장치로서, 상기 고전위 단자와 워드라인 사이에 접속되어 고전위를 워드라인에 전달하는 NMOS 트랜지스터의고전위 전달 트랜지스터와, 상기 주 디코더의 출력노드와 상기 고전위 전달 트랜지스터의 게이트 단자 사이에 접속되는 부트스트랩 트랜지스터를 포함하는 부 디코더(subdecoder)와, 상기 주 디코더의 출력이 인에이블되고 나사 상기 고전위 전달 디코더의 고전위 단자에 고전위가 전달되기 이전에 상기 부 디코더의 부트스트랩 트랜지스터의 게이트 단자에 전원전위 보다 높은 전위를 인가하기 위한 게이트 전위 제어회로를 포함하는 것을 특징으로 하는 반도체 기억소자의 워드라인 디코딩 장치.
- 제1항에 있어서, 상기 주 디코더의 출력노드에 접속되는 부 디코더는 하나 이상의 상기 고전위 전달 디코더의 수와 동일한 것을 특징으로 하는 반도체 기억소자의 워드라인 디코딩 장치.
- 제1항에 있어서, 상기 게이트 전위 제어회로는 전원전위와 상기 부 디코더의 부트스트랩 트랜지스터의 게이트 단자 사이에 접속되고 게이트가 제1클럭신호에 의해 제어되는 PMOS 트랜지스터와, 상기 부트스트랩 트랜지스터의 게이트 단자와 제2클럭신호 입력단 사이에 접속되는 캐패시터를 포함하는 것을 특징으로 하는 반도체 기억소자의 워드라인 디코딩 장치.
- 제3항에 있어서, 상기 제1클럭신호는 디램소자가 특정한 어드레스 신호에 의해 구별 가능한 여러개의 셀 어레이 블럭으로 구성된 경우에는 워드라인이 인에이블되는 셀 어레이 블럭에서만 동작하도록 하는 것을 특징으로 하는 반도체 기억 소자의 워드라인 디코딩 장치.
- 제3항에 있어서, 상기 제1클럭신호는 전원전위 레벨 검출 장치에 의해 출력되는 것을 특징으로 하는 반도체 기억소자의 워드라인 디코딩 장치.
- 제3항에 있어서, 상기 캐패시터로 입력되는 제2클럭신호는 전원전위 레벨 검출 장치에 의해 출력되어 전원전위의 레벨이 특정전위 이하인 경우에는 제1클럭신호가 접지전위에서 전원전위로 변한 이후에 접지전위에서 전원전위로 전이되고 다시 제1클럭신호가 전원전위에서 접지전위로 변한 이후에 전원전위에서 접지전위로 전이되며, 전원전위이 레벨이 상기 특정전위 이상인 경우에는 제1클럭신호가 접지전위에서 전원전위로 변한 이후에 전원전위에서 접지전위로 전이되고 다시 제1클럭신호가 전원전위에서 접지전위로 변한 이후에 접지전위에서 전원전위로 전이하는 것을 특징으로 하는 반도체 기억소자의 워드라인 디코딩 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930022476A KR960013399B1 (ko) | 1993-10-27 | 1993-10-27 | 반도체 기억소자의 워드라인 디코딩 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930022476A KR960013399B1 (ko) | 1993-10-27 | 1993-10-27 | 반도체 기억소자의 워드라인 디코딩 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950012466A KR950012466A (ko) | 1995-05-16 |
| KR960013399B1 true KR960013399B1 (ko) | 1996-10-04 |
Family
ID=19366708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930022476A KR960013399B1 (ko) | 1993-10-27 | 1993-10-27 | 반도체 기억소자의 워드라인 디코딩 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960013399B1 (ko) |
-
1993
- 1993-10-27 KR KR1019930022476A patent/KR960013399B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950012466A (ko) | 1995-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5838629A (en) | Semiconductor memory device having level-shifted precharge signal | |
| KR940002859B1 (ko) | 반도체 메모리장치에서의 워드라인 구동회로 | |
| KR950010621B1 (ko) | 반도체 기억장치 | |
| KR20030036860A (ko) | 내장 애플리케이션을 위한 초저전력 발생기 시스템 | |
| US5282171A (en) | Semiconductor memory device having a word driver | |
| KR100220939B1 (ko) | 반도체 메모리 장치의 워드라인 구동방법 | |
| KR950009074B1 (ko) | 다이너믹형 반도체 기억장치 | |
| US5808482A (en) | Row decoder with level translator | |
| GB2301211A (en) | Voltage boosting circuit for a semiconductor memory | |
| US5933388A (en) | Sub row decoder circuit for semiconductor memory device | |
| CN110148433B (zh) | 一种dram全局字线驱动电路及其降低漏电的方法 | |
| KR0154755B1 (ko) | 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치 | |
| KR960013399B1 (ko) | 반도체 기억소자의 워드라인 디코딩 장치 | |
| EP0966742B1 (en) | Pump control circuit | |
| KR20000020963A (ko) | 반도체 메모리 장치의 어레이 내부 전원 전압 발생 회로 | |
| US5166554A (en) | Boot-strapped decoder circuit | |
| US4327426A (en) | Column decoder discharge for semiconductor memory | |
| KR100486257B1 (ko) | 서브워드라인 구동신호 발생회로 및 방법 | |
| KR100250928B1 (ko) | 서브 로오 디코더 회로 | |
| JP2005032404A (ja) | 半導体記憶装置、半導体集積回路装置、および携帯機器 | |
| KR960006375B1 (ko) | 워드라인 드라이버 | |
| KR100235966B1 (ko) | 서브 로오 디코더 회로 | |
| KR100247648B1 (ko) | 로오 디코더 회로 | |
| KR100213215B1 (ko) | 반도체 메모리 장치의 서브 워드라인 드라이버 제어 신호 발생 회로 | |
| KR100224792B1 (ko) | 더미 워드라인과 셀을 이용한 비트라인 센싱 회로를 가지는 반도체 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100920 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |