KR100235966B1 - 서브 로오 디코더 회로 - Google Patents

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Abstract

본 발명은 워드라인을 디스에이블 시키는 풀-다운 트랜지스터의 소오스를 접지전압이 아닌 풀-업 신호에 연결하여 동작함으로써 접지전압 파워라인을 제거시킨 서브 로오 디코더 회로에 관한 것으로, 이를 구현하기 위하여 풀-업신호 입력노드와 부트스트랩 노드 사이에 접속되고 게이트로 전위 신호가 인가되는 부트스트랩 트랜지스터와, 워드라인 부스팅 신호라인과 서브 워드라인 사이에 접속되며 게이트가 상기 부트스트랩 노드에 연결된 풀-업 트랜지스터와, 상기 서브 워드라인과 신호입력 노드 사이에 접속되며 게이트로 상기 풀-업 신호를 반전시킨 신호가 인가되는 풀-다운 트랜지스터를 구비하였다.

Description

서브 로오 디코더 회로
본 발명은 워드라인으로 워드라인 부스팅 신호를 전달하는 풀-업 트랜지스터와 상기 워드라인으로 접지전압을 전달하는 풀-다운 트랜지스터를 구비한 반도체 메모리 장치의 서브 로오 디코더 회로에 관한 것으로, 특히 풀-다운 트랜지스터의 소오스를 접지전압이 아닌 풀-업 신호에 연결하여 동작함으로써, 접지전압 파워 라인을 제거시킨 서브 로오 디코더 회로에 관한 것이다.
반도에 메모리 소자에서 워드 라인을 제어하기 위해서 로오 디코더를 사용한다. 그러나 메모리 소자의 고집적화에 따라 워드라인 하나에 디코더 하나를 래이아웃(layout)하기에는 너무 공간이 부족하다. 따라서, 현재는 대부분 로오 디코더 하나의 출력에 계층 워드라인 구동회로 몇개를 공유하고, 이를 서브 로오 디코더(pxi 발생기)에 의해 구분되게 하는 계층 워드라인 구동회로를 사용한다.
일반적으로, 계층적 워드 라인 구조는 워드 라인의 메탈 스트랩핑(Metal Strapping)에서 발생하는 엄격한 메탈 디자인 루울(Metal Design Rule)을 완화하기 위하여 사용된다. 메탈 스트랩핑은 폴리-실리콘(Poly-Silicon)으로 만들어지는 워드 라인의 저항을 감소시키기 위하여 메탈 라인을 워드 라인 피치(Pitch)로 셀 어레이의 상부에 배열하고 폴리-실리콘의 워드 라인에 연결하는 것으로, 워드 라인의 저항을 줄여 구동 시간을 빠르게 한다.(여기에서 피치란 규칙적으로 배열된 라인들에서 라인 폭(Line Width) + 스페이스(Space)를 합한 것을 지칭한다.) 이러한 메탈 스트랩핑 방법은, 메모리 소자의 집적도가 증가함에 따라 워드 라인 피치가 감소하므로 메탈 공정의 결함(Failure) 비율이 증가하여 수율(Yield)이 감소된다. 따라서, 64M급 디램(DRAM) 제품부터는 계층적 워드 라인 구조가 필수적으로 적용되고 있다.
본 발명은 메모리 제품에 적용되는 계층적 워드 라인 구조에서 하위 워드 라인을 구동하는 서브 로오 디코더 회로를 사용하는 모든 메모리 제품에 활용이 가능하다.
계층적 워드라인 구조에 사용되는 종래의 하위 워드라인 구동회로는 일반적으로 3개의 엔모스(NMOS)형 트랜지스터로 구성되어 있으며, 더블 부트스트래핑(Double Bootstrapping) 과정을 통하여 하위 워드라인을 승압된 전압 레벨인 고전위(Vpp)로 구동한다.
제1도는 하위 워드 라인(SWL_i)을 구동하기 위한 종래의 서브 로오 디코더 회로의 상세회로도로서, 진위 상위 워드 라인(MWL)(N1)과 제2노드(N2) 사이에 접속되며 게이트로 전위 신호(Vx)가 인가되는 제1NMOS형 트랜지스터(MN1)와, 워드 라인 부스팅 신호(px+0) 라인과 하위 워드 라인(SWL0) 사이에 접속되며 게이트가 상기 제2노드(N2)에 연결된 제2NMOS형 트랜지스터(MN2)와, 상기 하위 워드 라인(SWL0)과 접지전압(Vss) 사이에 접속되며 게이트가 보수 상위 워드 라인(/MWL)에 연결된 제3NMOS형 트랜지스터(MN3)로 구성되어 있다.
상위 제2NMOS형 트랜지스터인 풀-업 트랜지스터(NM2)는 하위 워드라인(SWL)를 Vpp 레벨로 풀-업시키고, 상기 제3NMOS형 트랜지스터인 풀-다운 트랜지스터(MN3)는 'OV'(그라운드)로 풀-다운시키는 역할을 수행한다. 그리고, 상기 제1NMOS형 트랜지스터인 부트스트랩 트랜지스터(MN1)는 상기 제2노드(N2)를 프리차지하고 부트스트랩핑된 후에 전위가 그대로 유지되도록 하는 스위치 역할을 한다. 즉, 대개의 경우 Vx = Vcc가 되며 제2노드(N2)를 Vx-Vt(Vt는 문턱전압)으로 프리차지하고 난후, 소정시간(Td)이 지연된 후에 상기 워드 라인 부스팅 신호(px)가 '고전위(Vpp)'로 활성화됨에 따라 상기 제2노드(N2)는 Vpp+Vt 이상의 전압으로 부트스트랩핑되므로 상기 워드라인 부스팅 신호(px)의 전압 'Vpp'가 풀-업 트랜지스터(MN1)를 통하여 하위 워드 라인(SWL0)에 그대로 전달된다.
그런데, 이 회로에서는 풀-다운 트랜지스터의 소오스가 접지전압(Vss)에 연결되어 있어서 별도의 접지전압(Vss) 파워라인을 필요로 하는 단점을 갖고 있었다.
따라서 본 발명에서는 워드라인을 디스에이블시키는 풀-다운 트랜지스터의 소오스를 접지전압이 아닌 풀-업 신호에 연결하여 동작함으로써 접지전압 파워라인을 제거시킨 서브 로오 디코더 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 서브 로오 디코더 회로에서는 풀-업 신호 입력노드와 부트스트랩 노드 사이에 접속되고 게이트로 전위 신호가 인가되는 부트스트랩 트랜지스터와, 워드라인 부스팅 신호라인과 서브 워드라인 사이에 접속되며 게이트가 상기 부트스트랩 노드에 연결된 풀-업 트랜지스터와, 상기 서브 워드라인과 신호입력 노드 사이에 접속되며 게이트로 상기 풀-업 신호를 반전시킨 신호가 인가되는 풀-다운 트랜지스터를 구비하였다.
제1도는 종래의 N-모스형 트랜지스터를 이용한 서브 로오 디코더 회로도.
제2도는 본 발명의 일 실시예에 의한 서브 로오 디코더 회로도.
* 도면의 주요부분에 대한 부호의 설명
MN1 : 부트스트랩 트랜지스터 MN2 : 풀-업 트랜지스터
MN3 : 풀-다운 트랜지스터
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제2도는 본 발명의 일실시예에 의한 서브 로오 디코더 회로도로써, 풀-업 신호 입력노드(N1)와 부트스트랩 노드(N2) 사이에 접속되고 게이트로 전위 신호가 인가되는 부트스트랩 트랜지스터(MN1)와, 워드라인 부스팅 신호(PX+0)라인과 서브 워드라인(SWLi) 사이에 접속되며 게이트가 상기 부트스트랩 노드(N2)에 연결된 풀-업 트랜지스터(MN2)와, 상기 서브 워드라인(SWLi)과 신호입력노드(N1) 사이에 접속되며 게이트로 상기 풀-업 신호를 반전시킨 신호가 인가되는 풀-다운 트랜지스터(MN3)로 구성된다.
워드라인이 선택되어 고전위(Vpp)가 전달되는 과정을 살펴보면, 우선 입력 어드레스 신호에 의하여 선택된 주 로오 디코더의 출력 노드(N1)는 전원전위(Vcc)가 되고, 부트스트랩 트랜지스터(MN1)의 게이트 전위가 전원전위(Vcc)인 경우는 부트스트랩 노드(N2)로는 Vcc - Vth(부트스트랩 트랜지스터(MN1)의 문턱전위)라는 전위가 전달된다.
그 이후에 부 로오 디코더의 고전위 전달신호(PX+i) 중의 하나로 워드라인을 인에이블시킬 전위(Vpp)가 전달되게 되는 경우에는 고전위 전달 디크더(도시안됨)에 의해 px+0가 선택된다면, px+0의 전위가 접지전위(Vss)에서 워드라인 인에이블 전위(Vpp)로 전이함에 따라 풀-업 트랜지스터(MN2)의 고전위 전달노드(px+0)와 게이트 노드(N2) 사이에 존재하는 캐패시턴스(capacitance)로 인하여 Vcc - Vtn 전위로 있던 노드(N2)의 전위는 고전위(Vpp) 이상의 전위로 올라가게 되고, 이에 따라 고전위 전달노드(pxi)의 고전위(Vpp)를 워드라인(SWL0)으로 전달하게 된다.
반면에, 주 디코더가 선택되지 않은 경우는 부트스트랩 노드(N2)가 접지전위(Vss)이기 때문에 부 로오 디코더의 풀-업 트랜지스터(MN2)에서 만들어지는 캐패시턴스가 적어도 부트스트랩 현상이 일어나지 않고, 주 디코더가 선택된 경우라도 고전위 노드(pxi)가 접지전위를 유지하는 경우는 풀-업 트랜지스터(MN2)가 턴-오프되어 워드라인이 인에이블되지 않는다. 이때, 제1노드(N1)는 주 로오 디코더가 선택되지 않은 경우이기 때문에 '로직로우'상태가 되어 풀-업 트랜지스터(MN2)를 턴-오프시키지만, 풀-다운 트랜지스터(MN3)는 풀-업 신호인 제1노드(N1)의 반전신호를 입력으로 하기 때문에 턴-온되어 제1노드(N1)의 접지전압(Vss)을 서브워드라인(SWL0)으로 전달하게 된다.
이상에서 설명한 바와 같이, 본 발명의 서브 로오 디코더 회로에서는 풀-다운 트랜지스터의 소오스가 종래에는 접지전압에 연결되어 있던 것을 풀-업 신호로 연결하여 동작함으로써, 사브 로오 디코더 영역에서 접지전압 파워라인을 없애 래이아웃과 공정 진행을 용이하게 하였다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

  1. 반도체 메모리 장치에 있어서, 풀-업신호 입력노드와 부트스트랩 노드 사이에 접속되고 게이트로 전위 신호가 인가되는 부트스트랩 트랜지스터와, 워드라인 부스팅 신호라인과 서브 워드라인 사이에 접속되며 게이트가 상기 부트스트랩 노드에 연결된 풀-업 트랜지스터와, 상기 서브 워드라인과 신호입력노드 사이에 접속되며 게이트로 상기 풀-업 신호를 반전시킨 신호가 인가되는 풀-다운 트랜지스터를 구비하는 것을 특징으로 하는 서브 로오 디코더 회로.
  2. 제1항에 있어서,상기 부트스트랩 트랜지스터와 풀-업 및 풀-다운 트랜지스터는 N-모스인 것을 특징으로 하는 서브 로오 디코더 회로.
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