JP4757373B2 - 半導体記憶装置及びそのメモリセルアクセス方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、メモリセルトランジスタのゲートに接続されたワード線の制御に係わるものである。
【０００２】
【従来の技術】
近年、プロセス技術の進展により、半導体記憶装置の集積度が向上し、動作速度が向上している。特に、ＣＰＵ（中央処理装置）における動作速度の向上に著しいものがある。このため、ＣＰＵの動作速度に対応して、データを高速に読み出し、書き込む必要があり、半導体記憶装置のメモリセルに対するアクセス時における動作速度の向上が要求されている。
【０００３】
このため、メモリセルトランジスタのゲートに接続されたワード線を高速に立ち上げ、読み出すために、ワード線には、昇圧された電圧がかけられている。
また、読み出しまたは書き込みの処理が終了した時点で、ワード線の電圧を、高速に下げてトランジスタをオフ状態とするために、ワード線の電荷を強制的に引き抜くことが行われている。
【０００４】
例えば、図８は、ＤＲＡＭのメモリバンク内の主ワード線とメモリセル領域との構成例を示すブロック図である。
図８に示すように、ＤＲＡＭ（Dynamic Random Access Memory）における各メモリバンクがブロックＢ１，ブロックＢ２，ブロックＢ３，ブロックＢ４に分割されているとする。
ここで、アドレス信号Ｘ2〜アドレス信号Ｘjの上位アドレス信号の値により、ＸデコーダＸＤＥＣ1〜ＸデコーダＸＤＥＣ4の何れかが、例えば、ＸデコーダＸＤＥＣ1が選択される。
【０００５】
そして、選択されたＸデコーダＸＤＥＣ1は、アドレス信号Ｘ2〜アドレス信号Ｘjの下位アドレス信号の値により、主ワード線ＭＷＬ00〜主ワード線ＭＷＬ0iの中からいずれか１本を活性化（「Ｈ(Hi)」レベルとする）する。
また、デコーダＲＡＤ1〜デコーダＲＡＤ5は、アドレス信号Ｘ0及びアドレス信号Ｘ1の値により、サブワード線を選択するためのアドレス信号ＲＡ00及びアドレス信号ＲＡ02，…，アドレス信号ＲＡ40及びアドレス信号ＲＡ42を出力する。
図示しない他のメモリセル領域に対応するデコーダＲＡＤも、上述のデコーダＲＡＤ1〜デコーダＲＡＤ5と同様な構成である。
【０００６】
ここで、ＲＡＤ1〜デコーダＲＡＤ5は、例えば、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ(Low)，Ｌ｝の場合、アドレス信号ＲＡ00，アドレス信号ＲＡ20，アドレス信号ＲＡ40を「Ｈ」レベルで出力し、アドレス信号ＲＡ02，アドレス信号ＲＡ11，アドレス信号ＲＡ13，アドレス信号ＲＡ22，アドレス信号ＲＡ31，アドレス信号ＲＡ33，アドレス信号ＲＡ42を「Ｌ」レベルで出力する。
【０００７】
また、ＲＡＤ1〜デコーダＲＡＤ5は、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｈ，Ｌ｝の場合、アドレス信号ＲＡ02，アドレス信号ＲＡ22，アドレス信号ＲＡ42を「Ｈ」レベルで出力し、アドレス信号ＲＡ00，アドレス信号ＲＡ11，アドレス信号ＲＡ13，アドレス信号ＲＡ20，アドレス信号ＲＡ31，アドレス信号ＲＡ33，アドレス信号ＲＡ40を「Ｌ」レベルで出力する。
【０００８】
さらに、ＲＡＤ1〜デコーダＲＡＤ5は、例えば、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｈ｝の場合、アドレス信号ＲＡ11，アドレス信号ＲＡ31を「Ｈ」レベルで出力し、アドレス信号ＲＡ00，アドレス信号ＲＡ02，アドレス信号ＲＡ13，アドレス信号ＲＡ20，アドレス信号ＲＡ22，アドレス信号ＲＡ33，アドレス信号ＲＡ40，アドレス信号ＲＡ42を「Ｌ」レベルで出力する。
【０００９】
また、ＲＡＤ1〜デコーダＲＡＤ5は、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｈ，Ｈ｝の場合、アドレス信号ＲＡ13，アドレス信号ＲＡ33を「Ｈ」レベルで出力し、アドレス信号ＲＡ00，アドレス信号ＲＡ02，アドレス信号ＲＡ11，アドレス信号ＲＡ20，アドレス信号ＲＡ22，アドレス信号ＲＡ31，アドレス信号ＲＡ40，アドレス信号ＲＡ42を「Ｌ」レベルで出力する。
【００１０】
図８には示していないが、アドレス信号ＲＡ00、アドレス信号ＲＡ11，…，アドレス信号ＲＡ40，アドレス信号ＲＡ42は、各々反転信号であるアドレス信号ＲＡＢ00、アドレス信号ＲＡＢ11，…，アドレス信号ＲＡＢ40，アドレス信号ＲＡＢ42とペアで出力される。
【００１１】
図８の（ ）内に示すデコーダＲＡＤは、第１の実施形態のデコーダＲＡＤ11〜デコーダＲＡＤ15、第２の実施形態のデコーダＲＡＤ21〜デコーダＲＡＤ25及び第３の実施形態のデコーダＲＡＤ31〜デコーダＲＡＤ35も各々、上述したアドレス信号｛Ｘ1，Ｘ0｝に基づいた、アドレス信号ＲＡ00、アドレス信号ＲＡ02，…，アドレス信号ＲＡ40，アドレス信号ＲＡ42の出力を行う。
【００１２】
図９は、図８のサブワードデコーダＳＷＤ1，サブワードデコーダＳＷＤ5，センスアンプＳＡ0，センスアンプＳＡ1及びメモリセル領域ＣＥＬＬ0の部分を模式的に示した図である。
さらに、図９に示すように、サブワードデコーダＳＷＤ1及びサブワードデコーダＳＷＤ5は、主ワード線ＭＷＬ00が活性化されている場合、アドレス信号ＲＡ00，アドレス信号ＲＡＢ00，アドレス信号ＲＡ02及びアドレス信号ＲＡＢ02，アドレス信号ＲＡ01及びアドレス信号ＲＡＢ01，アドレス信号ＲＡ03及びアドレス信号ＲＡＢ03の値に基づき、メモリセル領域ＣＥＬＬ0のメモリセルのアクセス用ＭＯＳトランジスタのゲートに接続されているサブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0001，サブワード線ＳＷＬ0003の何れか１本を活性化する。
【００１３】
すなわち、各主ワード線は、サブワードデコーダにより４本のサブワード線に分割されて構成されている。
例えば、主ワード線ＭＷＬ00は、サブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0001及びサブワード線ＳＷＬ0003の４本に分割されている。
【００１４】
同様に、主ワード線ＭＷＬ01は、サブワード線ＳＷＬ0100，サブワード線ＳＷＬ0102，サブワード線ＳＷＬ0101及びサブワード線ＳＷＬ0103の４本に分割されている。
また、他のサブデコーダ及びメモリセル領域も、上述したメモリセル領域ＣＥＬＬ0と、サブワードデコーダＳＷＤ1及びサブワードデコーダＳＷＤ5との構成と同様な構成である。
【００１５】
各サブワード線を活性化するサブワードデコーダＳＷＤ1及びサブワードデコーダＳＷＤ5等のサブワードデコーダは、複数のサブデコーダブロックから構成されている。
例えば、サブワードデコーダＳＷＤ1は、サブデコーダブロックＳＢ0000，サブデコーダブロックＳＢ0002，サブデコーダブロックＳＢ0100，…，サブデコーダブロックＳＢ0i00，サブデコーダブロックＳＢ0i02とから構成されている。
【００１６】
同様に、サブワードデコーダＳＷＤ5は、サブデコーダブロックＳＢ0001，サブデコーダブロックＳＢ0003，サブデコーダブロックＳＢ0101，…，サブデコーダブロックＳＢ0i01，サブデコーダブロックＳＢ0i03とから構成されている。
また、アドレス信号ＲＡ００，ＲＡ０２は、メモリセル領域ＣＥＬＬ０のサブワード線ＳＷＬ0000，ＳＷＬ0002を選択する様に構成され、アドレス信号ＲＡ０１，ＲＡ０３はメモリセル領域ＣＥＬＬ０及びＣＥＬＬ１の２つのメモリセル領域のサブワード線ＳＷＬ0001，ＳＷＬ0003を選択する様に構成されている。
【００１７】
サブワードデコーダは、メモリセル領域の中間部に配置された場合は、両側のメモリセル領域にサブワード線を供給し、メモリセル領域の端部に配置された場合は、片側のみのメモリセル領域にサブワード線を供給する様に構成されるが、これらのサブワードデコーダの構成，動作は基本的に同一のものである。
ここで、図に示すように、主ワード線ＭＷＬ00は、サブデコーダブロックＳＢ0000，サブデコーダブロックＳＢ0001，サブデコーダブロックＳＢ0002，サブデコーダブロックＳＢ0003により、サブワード線ＳＷＬ0000，サブワード線ＳＷＬ0001，サブワード線ＳＷＬ0002及びサブワード線ＳＷＬ0003の４本に分割されている。
【００１８】
また、図８における他のサブワードデコーダＳＷＤ2〜サブワードデコーダＳＷＤ20の構成も、同様に構成されている。
ここで、サブデコーダブロックＳＢ0000は、入力される主ワード線ＭＷＬ00，アドレス信号ＲＡ00及びアドレス信号ＲＡＢ00の値により、サブワード線ＳＷＬ0000を活性化するか否かの制御を行う。
【００１９】
また、サブワード線ＳＷＬ0000には、例えば、メモリセルＭ１及びメモリセルＭ２が接続されている。
さらに、このメモリセルＭ１にはビット線ＢＴ2が接続され、メモリセルＭ２にはビット線ＢＴ4が接続されている。
そして、これらのメモリセルＭ１及びメモリセルＭ２の何れからの出力をデータとして出力するかを、図示しないセンスアンプＳＡ0の出力信号の選択を行うＹセレクタにより行う。ここでは、サブワード線ＳＷＬ0000に２つのメモリセルしか接続させない例を示したが、複数のメモリセルを接続させて、Ｙセレクタにより、複数のメモリセルの出力信号の選択が可能なようにすることも出来る。
【００２０】
Ｙセレクタは、入力されるアドレス信号において、カラムアドレス信号によりセンスアンプの出力を選択する。
このメモリセルＭ１及びメモリセルＭ２は、ｎチャネル型のＭＯＳ（金属-酸化物-半導体）トランジスタとこのＭＯＳトランジスタと直列に接続されたコンデンサとで構成されている。
【００２１】
すなわち、メモリセルＭ１のＭＯＳトランジスタのゲートはサブワード線ＳＷＬ0000と接続され、このＭＯＳトランジスタのドレインはビット線ＢＴ2と接続され、このトランジスタのソースはコンデンサの一方の端子に接続され、コンデンサの他方の端子は所定の電圧（例えば、接地電圧，1/2Ｖcc（電源電圧の半分）など）の電源配線に接続されている。ここで、Ｖccは電源電圧である。
【００２２】
そして、メモリセルＭ１及びメモリセルＭ２等の各メモリセル領域におけるメモリセルにおいては、このコンデンサに蓄えられる電荷の量により、「Ｈ」または「Ｌ」のいずれかのデータが記憶されている。
ここで、メモリセルのコンデンサへのデータの書き込み処理、及びメモリセルのコンデンサからのデータの読み出し処理は、メモリセルのアクセス用ＭＯＳトランジスタのオン／オフ制御により行われる。
【００２３】
また、他のメモリセルも、ＭＯＳトランジスタのゲートに接続されるサブワード線及びこのＭＯＳトランジスタのドレインに接続されるビット線が各々に対応するものになるのみであり、上述したメモリセルＭ1及びメモリセルＭ2と同様な構成をしている。
【００２４】
次に、サブデコーダブロックの説明を図１０を用いて行う。図１０は、サブデコーダブロックＳＢ0000の構成例を示すブロック図である。
図１０において、ＭＯＳトランジスタＴ1，Ｔ2，Ｔ3，Ｔ4は、ｎチャネル型のＭＯＳトランジスタである。
ＭＯＳトランジスタＴ1は、ゲートに図示しない昇圧回路から得られる昇圧電圧が印加されて、常にオン状態に設定されており、セルフブートにより得られた、ＭＯＳトランジスタＴ2のゲート（すなわち、Ａ点）に発生する昇圧された電圧を保持する。
【００２５】
また、主ワード信号ＭＷＬ00，アドレス信号ＲＡ00及びアドレス信号ＲＡＢ00における「Ｈ」レベルの電圧は、上記昇圧回路により昇圧された昇圧電圧のレベルにより出力されている。
ここで、アドレス信号ＲＡＢ00は、アドレス信号ＲＡ00の反転信号である。
【００２６】
ＭＯＳトランジスタＴ2は、主ワード線ＭＷＬ00及びアドレス信号ＲＡ00が共に「Ｈ」レベルであるとき、サブワード線ＳＷＬ0000を「Ｌ」レベルから「Ｈ」レベルに遷移させる。
ＭＯＳトランジスタＴ2のソース（すなわち、Ｂ点）の電圧が上昇することで、ＭＯＳトランジスタＴ2のゲートとソースとの間のカップリングにより、ＭＯＳトランジスタＴ2のゲート（すなわち、Ａ点）の電圧が押し上げられてセルフブートがかかる。
【００２７】
これにより、ＭＯＳトランジスタＴ2のコンダクタンスが上昇し、ＭＯＳトランジスタＴ2は、アドレス信号ＲＡ00からより多くの電流をサブワード線ＳＷＬ0000へ供給し、高速にサブワード線ＳＷＬ0000の電圧を上昇させて、「Ｈ」レベルへの遷移（活性化）を行う。
また、他のサブデコーダブロックＳＢ0002，…，サブデコーダブロックＳＢ0i02も上述したサブデコーダブロックＳＢ0000と同様な構成であるため説明を省略する。
【００２８】
すなわち、サブデコーダブロックＳＢ0000は、図１１に示すタイミングチャートの様に動作する。図１１は、メモリセルＭ1がアクセスされるときの、サブデコーダブロックＳＢ0000の動作例を示すタイミングチャートである。
時刻ｔ100において、半導体記憶装置の外部から入力されるアドレス信号が、現在アクセスしているメモリセルと異なるメモリセルを選択したとする。
例えば、アドレス信号Ｘ0〜アドレス信号Ｘjは、{Ｘj，…，Ｘ2，Ｘ1，Ｘ0}＝{０，…，１，０，１}の値から、{Ｘj，…，Ｘ2，Ｘ1，Ｘ0}＝{０，…，０，０，０}の値に遷移される。
このとき、ＸデコーダＸＤＥＣ1は、主アドレスＭＷＬ00を活性化する。
【００２９】
これにより、時刻ｔ101において、ＸデコーダＸＤＥＣ1は、例えば、アドレス信号Ｘ2〜アドレス信号Ｘjが、{Ｘj，…，Ｘ2}＝{０，…，０}であるため、主アドレスＭＷＬ00を活性化する。
次に、時刻ｔ102において、ＸデコーダＸＤＥＣ1によって、主ワード線ＭＷＬ00が活性化されることにより、ＭＯＳトランジスタＴ1を介して供給される「Ｈ」レベルの電圧により、ＭＯＳトランジスタＴ2がオン状態となる。
【００３０】
そして、時刻ｔ103において、図示しない制御回路は、主ワード信号ＭＷＬ00の立ち上がりから、所定の遅延を受けて制御信号ＲＡＥを「Ｈ」レベルの所定の幅のパルスとして出力する。
この結果、デコーダＲＡＤ1は、入力されているアドレス信号Ｘ0及びアドレス信号Ｘ1が、{Ｘ1，Ｘ0}＝{０，０}であると、制御信号ＲＡＥの立ち上がりに同期して、アドレス信号ＲＡ00を「Ｌ」レベルから「Ｈ」レベルに遷移させ、アドレス信号ＲＡＢ00を「Ｈ」レベルから「Ｌ」レベルに遷移させる。
【００３１】
これにより、ＭＯＳトランジスタＴ4はオフ状態となり、点Ｂ、すなわちサブワード線ＳＷＬ0000の電圧は、ＭＯＳトランジスタＴ2を介して供給される電荷により徐々に上昇を始める。
この結果、ＭＯＳトランジスタＴ2のカップリングによるセルフブートにより、点Ａの電圧が上昇することで、ＭＯＳトランジスタＴ2のコンダクタンスが増大し、サブワード線ＳＷＬ0000の電圧が高速に上昇する。
【００３２】
次に、時刻ｔ104において、上記制御回路は、上記制御信号ＲＡＥを、「Ｈ」レベルから「Ｌ」レベルへ立ち下げる。
これにより、デコーダＲＡＤ1は、制御信号ＲＡＥの立ち上がりに同期して、アドレス信号ＲＡ00を「Ｈ」レベルから「Ｌ」レベルに遷移させ、アドレス信号ＲＡＢ00を「Ｌ」レベルから「Ｈ」レベルに遷移させる。
【００３３】
次に、時刻ｔ105において、ＭＯＳトランジスタＴ3はオフ状態となり、ＭＯＳトランジスタＴ4はオン状態となり、サブワード線ＳＷＬ0000は電荷が引き抜かれて、電圧が「Ｈ」レベルから「Ｌ」レベルに遷移する。
また、点Ａの電圧は、サブワード線ＳＷＬ0000の電圧が「Ｌ」レベル、すなわち、点Ｂの電圧が「Ｌ」レベルとなることにより、昇圧された電圧から、内部で使用されている「Ｈ」レベルの電圧に戻る。
【００３４】
そして、時刻ｔ106において、入力されるアドレス信号Ｘ0〜アドレス信号Ｘjが、{Ｘj，…，Ｘ2，Ｘ1，Ｘ0}＝{０，…，０，０，０}から異なった値に遷移するため、ＸデコーダＸＤＥＣ1は主ワード線ＭＷＬ00を非活性化し、主ワード線ＭＷＬ00を「Ｈ」レベルから「Ｌ」レベルへ遷移させる。
【００３５】
これにより、点Ａの電圧は、主ワード線ＭＷＬ00が「Ｌ」レベルに変化することにより、蓄積されている電荷が主ワード線ＭＷＬ00へ引き抜かれて、「Ｈ」レベルから「Ｌ」レベルへ遷移する。
このとき、他のサブデコーダブロックＳＢ0002，サブデコーダブロックＳＢ0100，……，サブデコーダブロックＳＢ0i00，サブデコーダブロックＳＢ0i02は、非選択のままであり”Ｌ”レベルとなっている。
【００３６】
また、サブワードデコーダＳＷＤ1における他のサブデコーダブロックＳＢ0002，サブデコーダブロックＳＢ0100，……，サブデコーダブロックＳＢ0i00，サブデコーダブロックＳＢ0i02も、サブデコーダブロックＳＢ0000と、対応する主ワード線とアドレス信号との値に応じて同様の動作を行う。
【００３７】
さらに、他のサブワードデコーダＳＷＤ2〜サブワードデコーダＳＷＤ20もサブワードデコーダＳＷＤ1と同様な構成である。
上述したように、サブワードデコーダＳＷＤ1は、主ワード線ＭＷＬ00，アドレス信号ＲＡ00，アドレス信号ＲＡＢ00，アドレス信号ＲＡ02及びアドレス信号ＲＡＢ02の値に基づき、サブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100，…，サブワード線ＳＷＬ0i02の活性化の制御を行う。
【００３８】
次に、上述したサブワード線の制御において、各サブワード線の電圧レベルを「Ｌ」レベル、すなわち接地レベルとするときの、各サブワード線から電荷を引き抜く経路を図を用いて説明する。
図１２は、例えば、サブワード線ＳＷＬ0000が選択動作から非選択動作へ遷移する場合、サブワード線ＳＷＬ0000の電荷を引き抜く経路の、▲１▼〜▲３▼の３種類を示している概念図である。ここで、ＭＯＳトランジスタＴ1は、常にゲートに昇圧された電圧が印加されており、オン状態となっている。
【００３９】
▲１▼の経路は、図１３に示すように、主ワード線ＭＷＬ00が「Ｌ」レベルであり、アドレス信号ＲＡ00が「Ｌ」レベル，アドレス信号ＲＡＢ00が「Ｈ」レベルの場合におけるサブワード線ＳＷＬ0000の電荷を引き抜く経路を示している。図１３は、非選択動作において▲１▼の電荷の引き抜き経路（接地電圧レベルに保持する）となる場合の主ワード線ＭＷＬ00，アドレス信号ＲＡ00，アドレス信号ＲＡＢ00，サブワード線ＳＷＬ0000の電圧変化を示すタイミングチャートである。
【００４０】
このとき、主ワード線ＭＷＬ00及びアドレス信号ＲＡ00が「Ｌ」レベルであるため、ＭＯＳトランジスタＴ2及びＭＯＳトランジスタＴ3はオフ状態にある。
また、アドレス信号ＲＡＢ00が「Ｈ」レベルであるため、トランジスタＴ4はオン状態にある。
この結果、サブワード線ＳＷＬ0000は、ＭＯＳトランジスタＴ4を介して接地されている（接地レベルまで電荷が引き抜かれている）。
ここで、このＭＯＳトランジスタＴ4は、主ワード線ＭＷＬ00及びアドレス信号ＲＡ00が何ら選択されておらず、接地（ＧＮＤ）レベルを保持するのみであるため、電流容量が小さくてもよい（トランジスタサイズが小さくてもよい）。
【００４１】
次に、▲２▼の経路は、図１４に示すように、主ワード線ＭＷＬ00が「Ｈ」レベルであり、アドレス信号ＲＡ00が「Ｌ」レベル，アドレス信号ＲＡＢ00が「Ｈ」レベルの場合におけるサブワード線ＳＷＬ0000の電荷を引き抜く経路を示している。図１４は、非選択動作において▲２▼の電荷の引き抜き経路となる場合の主ワード線ＭＷＬ00，アドレス信号ＲＡ00，アドレス信号ＲＡＢ00，サブワード線ＳＷＬ0000の電圧変化を示す。
【００４２】
例えば、主ワード線ＭＷＬ00が「Ｈ」レベルとされて活性化されており、アドレス信号ＲＡ00が「Ｌ」レベル，アドレス信号ＲＡＢ00が「Ｈ」レベルで、サブワード線ＳＷＬ0000が非活性化状態であり、アドレス信号ＲＡ02が「Ｈ」レベル，アドレス信号ＲＡＢ02が「Ｌ」レベルで、サブワード線ＳＷＬ0002が活性化されている状態のときが考えられる。
ここで、時刻ｔ200の前の時刻においてと、時刻ｔ201以降も時刻においては、図１３に示す▲１▼の経路におけるサブワード線ＳＷＬ0000の電荷の引き抜きが行われている。
【００４３】
そして、時刻ｔ200〜時刻201の間の時間は、主アドレスワード線ＭＷＬ00が「Ｈ」レベルであり、このため、点Ａの電圧レベルが「Ｈ」レベルとなり、ＭＯＳトランジスタＴ2がオン状態となる。
このとき、ＭＯＳトランジスタＴ2及びＭＯＳトランジスタＴ4はオン状態であり、ＭＯＳトランジスタＴ3はアドレス信号ＲＡ00が「Ｌ」レベルのためオフ状態である。
そして、サブワード線ＳＷＬ0000は、ＭＯＳトランジスタＴ2及びアドレス信号ＲＡ00の信号線を介して、接地される（▲２▼の経路）。
また、サブワード線ＳＷＬ0000は、ＭＯＳトランジスタＴ4はオン状態であるため、Ｍ０Ｓトランジスタを介しても接地されている（▲１▼の経路）。
【００４４】
次に、▲３▼の経路は、図１５に示すように、主ワード線ＭＷＬ00が「Ｌ」レベルであり、アドレス信号ＲＡ00が「Ｈ」レベル，アドレス信号ＲＡＢ00が「Ｌ」レベルの場合におけるサブワード線ＳＷＬ0000の電荷を引き抜く経路を示している。図１５は、非選択動作において▲３▼の電荷の引き抜き経路となる場合の主ワード線ＭＷＬ00，アドレス信号ＲＡ00，サブワード線ＳＷＬ0000の電圧変化を示す。
【００４５】
例えば、主ワード線ＭＷＬ00が「Ｌ」レベルとされて非活性状態であり、アドレス信号ＲＡ00が「Ｈ」レベルで、アドレス信号ＲＡＢ00が「Ｌ」レベルで、サブワード線ＳＷＬ0000が非活性化状態で、主ワード線ＭＷＬ01が活性化されて「Ｈ」レベルで、サブワード線ＳＷＬ0100が活性化されている状態のときが考えられる。
ここで、時刻ｔ202の前の時刻においてと、時刻ｔ203以降も時刻においては、図１３に示す▲１▼の経路におけるサブワード線ＳＷＬ0000の電荷の引き抜きが行われている。
【００４６】
そして、時刻ｔ202〜時刻203の間の時間は、主アドレスワード線ＭＷＬ00が「Ｌ」レベルであり、このため、点Ａの電圧レベルは「Ｌ」レベルとなっている。
このとき、ＭＯＳトランジスタＴ3はオン状態であり、ＭＯＳトランジスタＴ2及びＭＯＳトランジスタＴ4はオフ状態である。
【００４７】
そして、サブワード線ＳＷＬ0000は、ＭＯＳトランジスタＴ3及び主ワード線ＭＷＬ00のドライバＢＦ0のトランジスタＴＢ0（図１６参照）を介して接地される（▲３▼の経路）。
すなわち、ＸＤＥＣ1からの入力が「Ｌ」レベルであり、トランジスタＴＢ0がオン状態となり、ドライバＢＦ0は、主ワード線ＭＷＬ00を「Ｌ」レベルとしている。
【００４８】
次に、このサブワード線の制御において、メモリセルのアクセス時において、デコーダＲＡＤ1の動作を含めた各サブワード線の電圧レベルを「Ｌ」レベル、すなわち接地レベルとするときの、電荷を引き抜く動作を図を用いて説明する。
図１６，図１７及び図１８を用いて、各サブワード線の選択動作及び非選択動作における、各々のサブワード線の電荷を引き抜きの動作を説明する。図１６は、図９から、例えば、サブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102の関連部分を取り出したブロック図である。
【００４９】
この図１６において、バッファＢＦ0（及びバッファＢＦ1）は、ＣＭＯＳのインバータが直列に２段接続されて構成されており、▲３▼の経路での電荷の引き抜き電流が流れる出力段のトランジスタＴＢ0は、ｎチャネル型のＭＯＳトランジスタである。
図１７は、デコーダＲＡＤ1の構成を示すブロック図である。図１８は、各サブワード線の選択動作及び非選択動作を説明するタイミングチャートである。
【００５０】
ここで、全体的な動作の説明の前に、図１７を用いてデコーダＲＡＤ1の構成を説明する。
デコーダＲＡＤ1は、アドレス信号Ｘ0及びアドレス信号Ｘ1に基づき、アドレス信号ＲＡ00及びアドレス信号ＲＡＢ00を出力するデコーダＲＡＤ１Aと、アドレス信号ＲＡ02及びアドレス信号ＲＡＢ02を出力するデコーダＲＡＤ１Bとから構成されている。図１７は、デコーダＲＡＤ1A（デコーダＲＡＤ1B）の構成を示すブロック図である。
【００５１】
まず、デコーダＲＡＤ1Aを図１７を用いて説明する。
デコーダ１００は、アドレス信号Ｘ0及びアドレス信号Ｘ1の値により、デコード信号を出力する。例えば、デコーダ１００は、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝の場合に、「Ｈ」レベルのデコード信号を出力する。
ここで、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝は、アドレス信号Ｘ1が「Ｌ」レベルであり、アドレス信号Ｘ0が「Ｌ」レベルであることを示している。
アンド回路１０１は、デコーダ１００の出力するデコード信号の値と、制御信号ＲＡＥの値との論理積の演算を行う。
【００５２】
インバータ１０２及びインバータ１０３は、アンド回路１０１の出力信号の「Ｌ」レベルを昇圧された電圧レベルに値に変換し、アンド回路１０１の出力信号の「Ｈ」レベルを「Ｌ」レベルに変換して出力する。ここで、インバータ１０３の出力は、アドレス信号ＲＡＢ00として出力される。ここで、デコーダ１００，アンド回路１０１，インバータ１０２及びインバータ１０３の接地は、ＧＮＤ線により行われている。
【００５３】
ｐチャネル型のＭＯＳトランジスタ１０４とｎチャンネル型のＭＯＳトランジスタ１０５とは、ＣＭＯＳ（複合ＭＯＳ）のインバータを形成し、インバータ１０２の出力信号の反転信号をアドレス信号ＲＡ00として出力している。
そして、このＭＯＳトランジスタ１０５のソースは、周辺回路用の接地レベルの電源線であるＧＮＤ線ではなく、メモリ内のワード線接地レベルの電源線であるＧＮＤＸＤＥＣ線へ接続されている。
また、ＭＯＳトランジスタ１０５は、アドレス信号線ＲＡ00の電荷を高速に引き抜く必要性から、電流容量を多くするため、ゲート幅が他のＭＯＳトランジスタと比較して大きく作成されている。
【００５４】
この結果、制御信号ＲＡＥが「Ｈ」レベルの状態のとき、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝が入力された場合、上述のデコーダＲＡＤ1Aは、アドレス信号ＲＡ00を「Ｈ」レベルで出力し、アドレス信号ＲＡＢ00を「Ｌ」レベルで出力する。
一方、このデコーダＲＡＤ1Aは、制御信号ＲＡＥが「Ｈ」レベルの状態のとき、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝以外の値が入力された場合、アドレス信号ＲＡ00を「Ｌ」レベルで出力し、アドレス信号ＲＡＢ00を「Ｈ」レベルで出力する。
【００５５】
次に、図１７を用いて、デコーダＲＡＤ1における、アドレス信号ＲＡ02及びアドレス信号ＲＡＢ02を出力するデコーダＲＡＤ1Bを説明する。
このデコーダＲＡＤ1Bは、図１７に示す「’」が付された（ ）内の符号による構成要素により、デコーダＲＡＤ1Aと同様に構成されている。
このデコーダＲＡＤ1Bは、制御信号ＲＡＥが「Ｈ」レベルの状態のとき、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｈ，Ｌ｝が入力された場合、アドレス信号ＲＡ02を「Ｈ」レベルで出力し、アドレス信号ＲＡＢ02を「Ｌ」レベルで出力する。
【００５６】
一方、このデコーダＲＡＤ１Ｂは、制御信号ＲＡＥが「Ｈ」レベルの状態のとき、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｈ，Ｌ｝以外の値が入力された場合、アドレス信号ＲＡ02を「Ｌ」レベルで出力し、アドレス信号ＲＡＢ02を「Ｈ」レベルで出力する。
デコーダＲＡＤ1は、上述したようにデコーダＲＡＤ1A及びデコーダＲＡＤ1Bで構成されている。
また、他のデコーダ、すなわちデコーダＲＡＤ2，デコーダＲＡＤ3，デコーダＲＡＤ4，デコーダＲＡＤ5も上記デコーダＲＡＤ1と同様の回路構成を有し、夫々のアドレス信号｛Ｘ1，Ｘ0｝に対応するように構成されている。
【００５７】
また、ＧＮＤ線及びＧＮＤＸＤＥＣ線は、双方とも同一のＧＮＤパッド（ＧＮＤＰＡＤ；接地レベルの電源端子）に別々の配線により接続されており、互いの配線の配線抵抗Ｒ1及び配線抵抗Ｒ2により、各々の配線の電位変動が分離された状態となっており、互いの線の電圧変動が他方へ伝達され難くなる構成となっている。
【００５８】
次に、図１８において、各サブワード線の選択動作及び非選択動作における、各々のサブワード線の電荷を引き抜きの動作を説明する。
ここで、サブワード線ＳＷＬ0000が、例えば、非選択状態→選択状態→非選択状態へと状態が遷移していくとして、他のサブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102を含めた動作として説明する。
【００５９】
初期状態としては、主ワード線ＭＷＬ00，ＭＷＬ02が「Ｌ」レベルであり、かつアドレス信号ＲＡ00，ＲＡ02が「Ｌ」レベルであり、アドレス信号ＲＡＢ00，ＲＡＢ02が「Ｈ」レベルであるとする。
このとき、図１３で説明したように、サブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及サブワード線ＳＷＬ0102からの電荷の引き抜きの経路は、▲１▼の経路となっている。
【００６０】
時刻ｔ300において、アドレス信号Ｘ0〜アドレス信号Ｘj（ＸＡＤＤ）が、{Ｘj，…，Ｘ2，Ｘ1，Ｘ0}＝{０，…，０，０，０}となり、サブワード線ＳＷＬ0000を選択する値に遷移したとする。
これにより、時刻ｔ301において、主ワード線ＭＷＬ00は、ＸデコーダＸＤＥＣ１により活性化されると、バッファＢＦ0により、「Ｈ」レベルの入力が昇圧された電圧レベルで出力されるが、アドレス信号ＲＡ00は、まだ「Ｌ」レベルのままである。
【００６１】
このとき、サブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102の各サブワード線は、▲１▼の経路から電荷の引き抜きが行われている。
また、サブワード線ＳＷＬ0000及びサブワード線ＳＷＬ0002は、サブデコーダブロックＳＢ0000及びサブデコーダブロックＳＢ0002のＭＯＳトランジスタＴ2がオン状態となるため、▲２▼の経路においても電荷の引き抜きが行われている。
【００６２】
そして、時刻ｔ302において、図示しない制御回路は、ロウアドレスの変化に基づき、所定の遅延時間の経過後に制御信号ＲＡＥを「Ｌ」レベルから「Ｈ」レベルへ遷移させる。
これにより、デコーダＲＡＤ1は、アドレス信号ＲＡ00を「Ｌ」レベルから「Ｈ」レベルへ遷移させ、アドレス信号ＲＡＢ00を「Ｈ」レベルから「Ｌ」レベルへ遷移させる。
【００６３】
この結果、時刻ｔ303において、サブワード線ＳＷＬ0000は、サブワードブロックＳＢ0000により活性化され、昇圧された電圧レベルへ遷移される。
そして、このサブワード線ＳＷＬ0000がメモリセルＭ1のアクセス用トランジスタをオン状態とし、メモリセルＭ１に記憶されているデータがビット線ＢＴ2へ出力される。
【００６４】
このとき、サブワード線ＳＷＬ0002は、アドレス信号ＲＡ02が非活性のままで、時刻ｔ301のときと状態が変化せずに、▲１▼及び▲２▼の経路により引き続き、電荷の引き抜きが行われている。
また、サブワード線ＳＷＬ0102も、主ワード線ＭＷＬ01及びアドレス信号ＲＡ02が非活性のままで、時刻ｔ301のときと状態が変化せずに、▲１▼の経路により電荷の引き抜きが行われている。
【００６５】
しかしながら、サブワード線ＳＷＬ0100は、主ワード線ＭＷＬ01が「Ｌ」レベルの非活性状態であり、アドレス信号ＲＡ00が「Ｈ」レベルとなり、アドレス信号ＲＡＢ00が「Ｌ」レベルとなることにより、サブワードブロックＳＢ0100において、ＭＯＳトランジスタＴ2及びＭＯＳトランジスタＴ4がオフ状態となり、ＭＯＳトランジスタＴ3がオン状態となるため、▲３▼の経路により電荷の引き抜きが行われる。
【００６６】
次に、時刻ｔ304において、図示しない制御回路が制御信号ＲＡＥを「Ｈ」レベルから「Ｌ」レベルへ遷移させる。
これにより、デコーダＲＡＤ1は、アドレス信号ＲＡ00を「Ｈ」レベルから「Ｌ」レベルへ遷移させ、アドレス信号ＲＡＢ00を「Ｌ」レベルから「Ｈ」レベルへ遷移させる。
【００６７】
この結果、サブワード線ＳＷＬ0000は、電荷を引き抜かれることにより、昇圧された電圧レベルから「Ｌ」レベルへ遷移する。
このとき、サブワード線ＳＷＬ0000は、サブワードブロックＳＢ0000において、ＭＯＳトランジスタＴ2及びＭＯＳトランジスタＴ4がオン状態となり、ＭＯＳトランジスタＴ3がオフ状態となるため、▲１▼及び▲２▼の経路により電荷の引き抜きが行われる。
【００６８】
また、サブワード線ＳＷＬ0002は、時刻ｔ301のときと状態が変化せずに、▲１▼及び▲２▼の経路により電荷の引き抜きが行われている。
さらに、サブワード線ＳＷＬ0102も、時刻ｔ301のときと状態が変化せずに、▲１▼の経路により電荷の引き抜きが行われている。
しかしながら、サブワード線ＳＷＬ0100は、主ワード線ＭＷＬ01が「Ｌ」レベルの非活性状態であり、アドレス信号ＲＡ00が「Ｌ」レベルとなり、アドレス信号ＲＡＢ00が「Ｈ」レベルとなることにより、サブワードブロックＳＢ0100において、ＭＯＳトランジスタＴ2及びＭＯＳトランジスタＴ3がオフ状態となり、ＭＯＳトランジスタＴ4がオン状態となるため、▲１▼の経路により電荷の引き抜きが行われる。
【００６９】
次に、アドレス信号Ｘ0〜アドレス信号Ｘjがサブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102のいずれも選択しない状態に遷移したことにより、時刻ｔ305において、メインワード線ＭＷＬ00が「Ｈ」レベルから「Ｌ」レベルに遷移する。
これにより、サブデコードブロックＳＢ0000及びサブデコードブロックＳＢ0100におけるＭＯＳトランジスタＴ2がオフ状態となり、サブワード線ＳＷＬ0000及びサブワード線ＳＷＬ0002の電荷の引き抜きは、▲１▼の経路のみにより行われる。
【００７０】
ここで、各サブデコーダブロックのＭＯＳトランジスタＴ2には、アクセスタイムを向上させるために、高速にサブワード線を立ち上げる必要から、ＭＯＳトランジスタＴ4に比較して電流容量の大きい（トランジスタサイズがＭＯＳトランジスタＴ4に比較して大きい）トランジスタが用いられている。
これにより、ＭＯＳトランジスタＴ2を介した▲２▼の経路を用いることにより、サブワード線の電荷の引き抜きも高速に行え、半導体記憶装置のアクセスタイムを向上させることが可能となる。
【００７１】
【発明が解決しようとする課題】
しかしながら、上述した半導体記憶装置には、上述したように、アクセスタイムを向上させるため、サブワード線の電圧レベルを昇圧電圧レベルから「Ｌ（接地電圧）」レベルへ遷移させるとき、電流容量の大きいＭＯＳトランジスタを用いてサブワード線から電荷を引き抜くため、ＧＮＤＸＤＥＣ線に瞬間的に大量の電流が流れ込み、ＧＮＤＸＤＥＣ線の電圧レベルが変動するという欠点がある。
【００７２】
このとき、サブワード線の容量だけでなく、このサブワード線に接続されているＭＯＳトランジスタＴ2，ＭＯＳトランジスタＴ3及びＭＯＳトランジスタＴ4の拡散層の容量と、アドレス信号ＲＡ00の信号線と、この信号線に接続されたＭＯＳトランジスタＴ2の拡散層及びＭＯＳトランジスタＴ3のゲートとの容量に蓄積された電荷を引き抜くこととなり、ＧＮＤＸＤＥ線に流れ込む電流は、大きな電流量となる。
ここで、アドレス信号ＲＡ00の信号線は、サブワードデコーダＳＷＤ1〜サブワードデコーダＳＷＤ4（図８参照）における全てのサブデコーダブロックの上記ＭＯＳトランジスタＴ2の拡散層及びＭＯＳトランジスタＴ3のゲートに接続されている。
【００７３】
すなわち、従来の半導体記憶装置には、図１８に示すように、サブワード線ＳＷＬ0000が昇圧電圧レベルから「Ｌ」レベルへ遷移する時刻ｔ304において、ＧＮＤＸＤＥＣ線の電圧レベルは、上述したサブワード線ＳＷＬ0000からの電荷の引き抜きにより、接地レベルから上昇して浮いてしまう（変動する）という欠点がある。
【００７４】
これにより、非選択状態にあり、ＧＮＤＸＤＥＣ線を共有するサブワード線、例えばサブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100，サブワード線ＳＷＬ0102の電圧レベルが、通常状態における接地電位から、このＧＮＤＸＤＥＣ線に流入する電流量に比例した電圧レベルへと上昇する。
そもそも、ＧＮＤＸＤＥＣ線は、周辺回路の駆動電流により、サブワード線の電圧が変動しないように、周辺回路の駆動電流を流すＧＮＤ線と、接地レベルの電圧の別の電源線として設けているものであるが、ＧＮＤＸＤＥＣ線の電圧が変動することは、ＧＮＤ線を分離した目的を達しないことになる。
【００７５】
この結果、従来の半導体記憶装置には、上記サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100，サブワード線ＳＷＬ0102に接続されているメモリセルのアクセス用ＭＯＳトランジスタが準オン状態となり、すなわち、サブワード線の電圧レベルの浮きによるしきい値電圧Ｖt性のリーク状態を発生させてしまい、メモリセルのコンデンサに蓄積される電荷を変動（そのときのビット線の状態に基づく）させ、記憶されているデータを破壊してしまうホールド劣化が起こるという問題がある。
【００７６】
さらに、上述の問題点を解決する方法として、サブワード線の電荷を引き抜く際に流れ込む引き抜き電流の影響を低減させる目的で、ＧＮＤＸＤＥＣ線の電流容量を上げるために、ＧＮＤＸＤＥＣ配線の配線幅を広げることが考えられる。
しかしながら、このためには、ＧＮＤＸＤＥＣ線の配線幅を引き抜き電流により浮かない程度に引き上げる必要があり、各メモリブロックに対応して行うとするとチップ面積が増大してしまう。
【００７７】
また、チップサイズを増加させずに配線抵抗を下げる方法として、配線幅を広げる代わりに配線材料にシート抵抗の低い材料を用いる事が考えられる。
しかしながら、この方法では、シート抵抗の低い材料を用いるために、半導体記憶装置の製造プロセスを変更しなければならず、プロセス設計の検討，製造装置の変更等のためのコストがかかり、半導体記憶装置の製造コストが上昇してしまう問題がある。
【００７８】
上記問題を解決するために、ＧＮＤＸＤＥＣ線の電流容量を増加させるために配線幅を広げること、及びサブワード線の電荷を引き抜くときに、この引き抜き電流を流し出すサブワード線専用のＧＮＤ（接地）ラインを設けることが考えられるが、ＧＮＤＸＤＥＣ線配線幅を広げても流れ込む電流による電圧レベルの浮きの問題を根本的に解決できる訳ではなく、かつ双方ともに半導体記憶装置のチップサイズを増加させてしまうという問題がある。
【００７９】
本発明はこのような背景の下になされたもので、サブワード線からの電荷の引き抜きが高速に行え、かつ、チップサイズを増加させずに、メモリセルのアクセス用ＭＯＳトランジスタのしきい値電圧Ｖt性のリーク状態の発生を防止することが可能な半導体記憶装置を提供する事にある。
【００８０】
【課題を解決するための手段】
請求項１記載の発明は、半導体記憶装置において、カラムアドレスとロウアドレスとにより選択されるメモリセルが複数配置されたメモリセルアレイと、前記メモリセルのアクセス用トランジスタのゲートに接続される複数のワード線と、前記ロウアドレスに基づき、前記複数のワード線のなかから選択された選択ワード線を活性化するデコーダ回路と、前記選択ワード線以外の前記ワード線の電圧レベルを接地電圧に保持する第１の接地線と、前記選択ワード線を非活性化するとき、この選択ワード線から引き抜いた電荷を流し込む第２の接地線と、接地電源パッドと、を具備し、前記第１の接地線及び前記第２の接地線は、互いに独立して前記接地電源パッドに接続されていることを特徴とする。
【００８１】
請求項２記載の発明は、請求項１記載の半導体記憶装置において、前記デコーダ回路が、選択されない前記ワード線を第１の接地線へ電気的に接続する第１のトランジスタと、前記選択ワード線を非活性化するときに前記第２の接地線へ電気的に接続する第２のトランジスタとを具備し、サブワード線の電圧レベルを接地線圧に保持する第１の接地線と、サブワード線からの引き抜き電流を流し込む第２の接地線とを用途により使い分けていることを特徴とする。
請求項３記載の発明は、請求項２に記載の半導体記憶装置において、前記第２のトランジスタの電流容量を前記第１のトランジスタの電流容量に比較して大きくし、この第１のトランジスタをワード線の接地レベルへの電圧の保持に用い、第２のトランジスタの電圧を高速にサブワード線の電荷を引き抜き接地レベルへ遷移させることを特徴とする。
【００８２】
請求項４記載の発明は、請求項１ないし請求項３のいずれかに記載の半導体記憶装置において、前記ワード線が、主ワード線とこの主ワード線を分割したサブワード線とから構成されており、前記第２のトランジスタがこのサブワード線と前記第２の接地線との間に介挿されていることを特徴とする。
請求項５記載の発明は、請求項１ないし請求項４のいずれかに記載の半導体記憶装置において、前記第２のトランジスタがＭＯＳトランジスタであることを特徴とする。
【００８３】
請求項６記載の発明は、請求項１ないし請求項５の何れかに記載の半導体記憶装置において、前記選択ワード線を非活性化するとき、昇圧された電圧で前記第２のトランジスタのオン／オフ制御を行うことを特徴とする。
請求項７記載の発明は、請求項１ないし請求項６の何れかに記載の半導体記憶装置において、メモリアクセスのサイクルタイムの短縮、すなわち選択された選択ワード線を高速に接地レベルへ遷移させ、アクセスタイムを高速化させるために、次のアドレスが設定される前に、前記選択ワード線に対する非活性化の処理が行われることを特徴とする。
【００８４】
請求項８記載の発明は、半導体記憶装置のメモリセルアクセス方法において、カラムアドレスとロウアドレスとにより選択されるメモリセルが複数配置されたメモリセルアレイにおいて、デコーダ回路が前記ロウアドレスに基づき、前記メモリセルのアクセス用トランジスタのゲートに接続されるワード線を選択する第１の過程と、選択されないワード線を第１の接地線に電気的に接続し、この選択されないワード線の電圧レベルを接地電圧に保持する第２の過程と、前記デコーダ回路が前記ワード線のなかから選択された選択ワード線を活性化する第３の過程と、活性化された前記選択ワード線の接続されているメモリセルのデータをアクセスする第４の過程と、前記デコーダ回路が前記選択ワード線を非活性化するとき、この選択ワード線から引き抜いた電荷を第２の接地線へ流し込む第５の過程と、を有し、前記第１の接地線及び前記第２の接地線は、互いに独立して接地電源パッドに接続されていることを特徴とする。
【００８５】
請求項９記載の発明は、請求項８記載の半導体記憶装置のメモリセルアクセス方法において、前記デコーダ回路において、第１のトランジスタが選択されない前記ワード線を第１の接地線へ電気的に接続し、第２のトランジスタが前記選択ワード線を非活性化するときに、該選択ワード線を前記第２の接地線へ電気的に接続するとを具備していることを特徴とする。
請求項１０記載の発明は、請求項８または請求項９に記載の半導体記憶装置のメモリセルアクセス方法において、前記ワード線が、主ワード線とこの主ワード線を分割したサブワード線とから構成されており、前記第２のトランジスタがこのサブワード線と前記第２の接地線との間を電気的に接続または非接続することを特徴とする。
【００８６】
請求項１１記載の発明は、請求項８ないし請求項１０のいずれかに記載の半導体記憶装置のメモリセルアクセス方法において、前記第２のトランジスタがＭＯＳトランジスタであり、ゲート電圧を制御することにより、オン／オフ制御されることを特徴とする。
請求項１２記載の発明は、請求項８ないし請求項１１の何れかに記載の半導体記憶装置のメモリセルアクセス方法において、前記選択ワード線を非活性化するとき、昇圧された電圧で前記第２のトランジスタのオン／オフ制御を行うことを特徴とする。
請求項１３記載の発明は、請求項８ないし請求項１２の何れかに記載の半導体記憶装置のメモリセルアクセス方法において、次のアドレスが設定される前に、前記選択ワード線に対する非活性化の処理が行われることを特徴とする。
【００８７】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明する。以下の各図において従来例と同様な構成については同一の符号を付し、この説明を省略する。
＜第１の実施形態＞
第１の実施形態を図１，図２及び図３に示す。第１の実施形態の全体の構成は、従来例の図８〜図１０に示す構成と共通である。
【００８８】
図１は、図８から、例えば、サブワードデコーダＳＷＤ1とサブワード線ＳＷＬ0000〜サブワード線ＳＷＬ0102との部分を取り出したブロック図であり、図２はデコーダＲＡＤ１１の構成を示し、図３はサブワード線のタイミングチャートである。
また、第１の実施形態のデコーダの構成は、従来例の図１６，図１７の構成と同様であり、かつ、各サブワード線の電圧レベルの遷移の動作は図１８に示す動作と同様である。
【００８９】
この第１の実施形態において、従来例と異なる部分は、読み出しまたは書き込みにおけるメモリセルのアクセス時において、活性化されたサブワード線の電圧を、昇圧された電圧レベルから「Ｌ」レベルへ遷移させるとき、このサブワード線からの電荷の引き抜き経路を、▲２▼の経路から▲４▼の経路に変更した構成のデコーダＲＡＤ11，デコーダＲＡＤ12，デコーダＲＡＤ13，デコーダＲＡＤ14及びデコーダＲＡＤ15を用いた点にある。
【００９０】
次に、図２を用いてデコーダＲＡＤ11の構成を説明する。デコーダＲＡＤ11は、アドレス信号ＲＡ00及びアドレス信号ＲＡＢ00を出力するデコーダＲＡＤ11Aと、アドレス信号ＲＡ02及びアドレス信号ＲＡＢ02を出力するデコーダＲＡＤ11Bとから構成されている。図２は、デコーダＲＡＤ11A（デコーダＲＡＤ11B）の構成を示すブロック図である。
まず、デコーダＲＡＤ11Aを図２を用いて説明する。
デコーダ１００は、アドレス信号Ｘ0及びアドレス信号Ｘ1の値により、デコード信号を出力する。例えば、デコーダ１００は、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝の場合に、「Ｈ」レベルのデコード信号を出力する。
【００９１】
アンド回路１０１は、デコーダ１００の出力するデコード信号の値と、制御信号ＲＡＥの値との論理積の演算を行う。
インバータ１０２及びインバータ１０３は、アンド回路１０１の出力信号の「Ｌ」レベルを昇圧された電圧レベルに変換し、アンド回路１０１の出力信号の「Ｈ」レベルを「Ｌ」レベルに変換して出力する。ここで、インバータ１０３の出力は、アドレス信号ＲＡＢ00として出力される。
【００９２】
ｐチャネル型のＭＯＳトランジスタ１０４と、ｎチャンネル型のＭＯＳトランジスタ１０５と、ｎチャンネル型のＭＯＳトランジスタ１０６とは、直列に接続されている。
ここで、ＭＯＳトランジスタ１０６は、制御信号ＲＡＥがゲートに入力され、ドレインがＭＯＳトランジスタ１０５のソースと接続され、ソースがＧＮＤＸＤＥＣ線に接続されている。
【００９３】
このため、ＭＯＳトランジスタ１０４及びＭＯＳトランジスタ１０５は、ＣＭＯＳ（複合ＭＯＳ）のインバータとして働き、インバータ１０２の出力信号の反転信号を出力する。
ここで、ＭＯＳトランジスタ１０４のドレインとＭＯＳトランジスタ１０５のドレインとの接続点は、アドレス信号ＲＡ00を出力する。
【００９４】
インバータ１０７は、入力される制御信号ＲＡＥを昇圧された電圧レベルに変換し、反転レベルとして出力している。
ｎチャネル型のＭＯＳトランジスタ１０８は、ゲートにインバータ１０７の出力信号が入力され、ドレインがアドレス信号ＲＡ00の信号線に接続され、ソースがＧＮＤ線に接続されている。
【００９５】
このＭＯＳトランジスタ１０８は、それぞれＭＯＳトランジスタＴ4とＭＯＳトランジスタ１０５及びトランジスタ１０６とに比較して非常に大きな電流容量となるゲート幅（Ｗ）で形成されている。
すなわち、ＭＯＳトランジスタＴ4とＭＯＳトランジスタ１０５及びトランジスタ１０６は、ＧＮＤＸＤＥＣ線に各サブワード線を電気的に接続して、接地電位を保持するための用途にのみ使用するため、大きな電流容量が必要なく、電圧変動を抑える電流量を流すために必要な（小さな）ゲート幅で形成されている。
【００９６】
一方、ＭＯＳトランジスタ１０８は、高速に昇圧レベルの電圧から「Ｌ」レベル（接地電位）へ、サブワード線を遷移させるため、各メモリセルへのアクセスの動作において、必要な最小限の時間で十分サブワード線を遷移させる電流容量が得られるゲート幅を有している。
【００９７】
また、ＭＯＳトランジスタ１０８は、オン状態とされるとき、ゲートに昇圧された電圧レベルが印加されるため、通常の「Ｈ」レベルの電圧が印加される場合に比較して、コンダクタンスが向上することにより電流容量が増加し、高速にアドレス信号ＲＡ00の信号線の電荷を引き抜くことが可能となる。
【００９８】
すなわち、サブデコーダブロックＳＢ0000のＭＯＳトランジスタＴ2がオン状態であり、制御信号ＲＡＥが「Ｌ」レベルでＭＯＳトランジスタ１０８がオン状態であるとき、アドレス信号ＲＡ00の信号線がＧＮＤ線に電気的に接続されることとなり、▲４▼の経路として、サブワード線ＳＷＬ0000の電荷の引き抜き経路が構成される。この構成は、他のサブデコーダブロックにおいても同様である。
ここで、デコーダ１００，アンド回路１０１，インバータ１０２，インバータ１０３及びインバータ１０７の接地は、ＧＮＤ線により行われている。
【００９９】
この結果、制御信号ＲＡＥが「Ｈ」レベルの状態のとき、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝が入力された場合、上述のデコーダＲＡＤ11Aは、アドレス信号ＲＡ00を「Ｈ」レベルで出力し、アドレス信号ＲＡＢ00を「Ｌ」レベルで出力する。
一方、このデコーダＲＡＤ11Aは、制御信号ＲＡＥが「Ｈ」レベルの状態のとき、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝以外の値が入力された場合、アドレス信号ＲＡ00を「Ｌ」レベルで出力し、アドレス信号ＲＡＢ00を「Ｈ」レベルで出力する。
【０１００】
次に、図２を用いて、デコーダＲＡＤ11における、アドレス信号ＲＡ02及びアドレス信号ＲＡＢ02を出力するデコーダＲＡＤ11Bを説明する。
このデコーダＲＡＤ11Bは、図において「’」が付された（ ）内の符号による構成要素により、上記デコーダＲＡＤ11Aと同様に構成されている。
デコーダＲＡＤ11Bは、制御信号ＲＡＥが「Ｈ」レベルの状態のとき、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｈ，Ｌ｝が入力された場合、アドレス信号ＲＡ02を「Ｈ」レベルで出力し、アドレス信号ＲＡＢ02を「Ｌ」レベルで出力する。
すなわち、デコーダ１００’は、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｈ，Ｌ｝が入力された場合、「Ｈ」レベルの信号を出力する。
【０１０１】
一方、デコーダＲＡＤ11Bは、制御信号ＲＡＥが「Ｈ」レベルの状態のとき、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｈ，Ｌ｝以外の値が入力された場合、アドレス信号ＲＡ02を「Ｌ」レベルで出力し、アドレス信号ＲＡＢ02を「Ｈ」レベルで出力する。
デコーダＲＡＤ11は、上述したようにデコーダＲＡＤ11A及びデコーダＲＡＤ11Bで構成されている。
また、他のデコーダ、すなわちデコーダＲＡＤ12，デコーダＲＡＤ13，デコーダＲＡＤ14，デコーダＲＡＤ15も、上記デコーダＲＡＤ11と同様に構成され、夫々のアドレス信号｛Ｘ1，Ｘ0｝に対応して出力する。
【０１０２】
ここで、ＧＮＤ線及びＧＮＤＸＤＥＣ線は、双方とも同一のＧＮＤパッド（接地レベルの電源端子）に別々の配線により接続されており、互いの配線の配線抵抗Ｒ1及び配線抵抗Ｒ2により、各々の配線の電位変動が分離された状態となっている。
したがって、サブワード線の容量だけでなく、このサブワード線に接続されているＭＯＳトランジスタＴ2，ＭＯＳトランジスタＴ3及びＭＯＳトランジスタＴ4の拡散層の容量と、アドレス信号ＲＡ00の信号線と、この信号線に接続されたＭＯＳトランジスタＴ2の拡散層及びＭＯＳトランジスタＴ3のゲートとの容量に蓄積された電荷を引き抜くこととなり、▲４▼の経路においては、ＧＮＤ線に流れ込む電流は大きな電流量となるが、ＧＮＤＸＤＥＣ線への影響は少なく、ＧＮＤＸＤＥＣ線の電圧レベルは変動することなく安定する。
【０１０３】
この結果、従来例のように、ＧＮＤＸＤＥ線の電圧レベルは、上述したサブワード線ＳＷＬ0000からの電荷の引き抜きにより、接地レベルから上昇して浮いてしまう（変動してしまう）ということがなく、非選択状態にあり、ＧＮＤＸＤＥＣ線を共有するサブワード線、例えばサブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100，サブワード線ＳＷＬ0102の電圧レベルが、通常状態における接地電位から、このＧＮＤＸＤＥＣ線に流入する電流量に比例した電圧レベルへと上昇する状態は起こらない。
【０１０４】
これにより、本願発明の第１の実施形態によれば、上記サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100，サブワード線ＳＷＬ0102に接続されているメモリセルのアクセス用ＭＯＳトランジスタが準オン状態となり、すなわち、サブワード線の電圧レベルの浮きにより、アクセス用ＭＯＳトランジスタのしきい値近傍となるしきい値電圧Ｖt性のリーク状態を発生させてしまい、メモリセルのコンデンサに蓄積される電荷を変動させ、記憶されているデータを破壊してしまうホールド劣化が起こるという従来例の問題を防止することができる。
【０１０５】
次に、図１、図２および図３を参照し、第１の実施形態の動作例を説明する。
例えば、ここで、サブワード線ＳＷＬ0000が、非選択状態→選択状態→非選択状態へと状態が遷移していくとして、他のサブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102を含めた動作として説明する。
【０１０６】
初期状態としては、アドレス信号Ｘ0〜アドレス信号Ｘj（ＸＡＤＤ）がサブワード線ＳＷＬ0000を選択する値でなく、主ワード線ＭＷＬ00及び主ワード線ＭＷＬ01が「Ｌ」レベルの非活性状態であり、かつアドレス信号ＲＡ00及びアドレス信号ＲＡ02が「Ｌ」レベルであり、アドレス信号ＲＡＢ00及びアドレス信号ＲＡＢ02が「Ｈ」であるとする。
このとき、図１３で説明したように、サブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102からの電荷の引き抜きの経路は、▲１▼の経路となっている。
【０１０７】
時刻ｔ1において、アドレス信号Ｘ0〜アドレス信号Ｘj（ＸＡＤＤ）がサブワード線ＳＷＬ0000を選択する値、すなわち{Ｘj，…，Ｘ2，Ｘ1，Ｘ0}＝{０，…，０，０，０}に遷移したとする。
これにより、時刻ｔ2において、ＸデコーダＸＤＥＣ1は、主ワード線ＭＷＬ00を「Ｌ」レベルから「Ｈ」レベル（ここでは昇圧レベル）に遷移させる。
【０１０８】
このとき、サブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102の各サブワード線は、▲１▼の経路から電荷の引き抜きが行われている。
また、サブワード線ＳＷＬ0000及びサブワード線ＳＷＬ0002は、主ワード線ＭＷＬ00が「Ｈ」レベルであり、サブデコーダブロックＳＢ0000及びサブデコーダブロックＳＢ0002のＭＯＳトランジスタＴ2がオン状態となるため、▲４▼の経路においても電荷の引き抜きが行われている。
【０１０９】
そして、時刻ｔ3において、図示しない制御回路は、ロウアドレス信号Ｘ0〜ロウアドレス信号Ｘjの値の変化に基づき、所定の遅延時間の経過後に制御信号ＲＡＥを「Ｌ」レベルから「Ｈ」レベルへ遷移させる。
これにより、デコーダＲＡＤ11は、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝で入力されているため、アドレス信号ＲＡ00を「Ｌ」レベルから「Ｈ」レベルへ遷移させ、アドレス信号ＲＡＢ00を「Ｈ」レベルから「Ｌ」レベルへ遷移させる。
【０１１０】
この結果、時刻ｔ4において、サブワード線ＳＷＬ0000は、サブワードブロックＳＢ0000により活性化され、昇圧された電圧レベルへ遷移される。
そして、このサブワード線ＳＷＬ0000がメモリセルＭ１のアクセス用トランジスタをオン状態とし、メモリセルＭ１に記憶されているデータがビット線ＢＴ2へ出力される。
【０１１１】
このとき、サブワード線ＳＷＬ0002は、制御信号ＲＡＥが「Ｌ」レベルから「Ｈ」レベルに遷移したため、ＭＯＳトランジスタ１０８’がオフ状態となり、▲４▼の経路が閉じ、ＭＯＳトランジスタ１０６’がオン状態となるため▲１▼及び▲２▼の経路により電荷の引き抜きが行われる。
また、サブワード線ＳＷＬ0102は、時刻ｔ1のときと状態が変化せずに、▲１▼の経路により電荷の引き抜きが行われている。
【０１１２】
しかしながら、サブワード線ＳＷＬ0100は、主ワード線ＭＷＬ01が「Ｌ」レベルの非活性状態であり、アドレス信号ＲＡ00が「Ｈ」レベルとなり、アドレス信号ＲＡＢ00が「Ｌ」レベルとなることにより、サブワードブロックＳＢ0100において、ＭＯＳトランジスタＴ2及びＭＯＳトランジスタＴ4がオフ状態となり、ＭＯＳトランジスタＴ3がオン状態となるため、▲３▼の経路により電荷の引き抜きが行われる。
【０１１３】
次に、時刻ｔ5において、図示しない制御回路が、設定された所定の時間経過したことにより、制御信号ＲＡＥを「Ｈ」レベルから「Ｌ」レベルへ遷移させる。
これにより、デコーダＲＡＤ11は、アドレス信号ＲＡ00を「Ｈ」レベルから「Ｌ」レベルへ遷移させ、アドレス信号ＲＡＢ00を「Ｌ」レベルから「Ｈ」レベルへ遷移させる。
また、制御信号ＲＡＥが「Ｌ」レベルとなることにより、サブワードブロックＳＢ0002におけるＭＯＳトランジスタ１０６’がオフ状態となり、サブワード線ＳＷＬ0002の▲２▼電荷の引き抜きの経路は閉じる。
【０１１４】
この結果、サブワード線ＳＷＬ0000は、電荷を引き抜かれることにより、昇圧された電圧レベルから「Ｌ」レベルへ遷移する。
このとき、サブワード線ＳＷＬ0000は、サブワードブロックＳＢ0000において、ＭＯＳトランジスタＴ2及びＭＯＳトランジスタＴ4がオン状態となり、ＭＯＳトランジスタＴ3がオフ状態となり、かつＭＯＳトランジスタ１０８がオン状態となるため、▲１▼及び▲４▼の経路により電荷の引き抜きが行われる。
これにより、サブワード線ＳＷＬ0000は、大きな電流容量を有するＭＯＳトランジスタ１０８により、周辺回路のＧＮＤ線へ急速に電荷が引き抜かれ、昇圧レベルの電圧から、「Ｌ」レベル（接地レベル）に遷移する。
【０１１５】
ここで、▲１▼及び▲４▼の経路によりサブワード線の電荷の引き抜きが行われるとき、ＭＯＳトランジスタＴ4とＭＯＳトランジスタ１０８とを介して、ＧＮＤ線とＧＮＤＸＤＥＣ線とが電気的に接続されるが、ＭＯＳトランジスタＴ4の電流容量が非常に小さいため（コンダクタンスが小さい、すなわちＭＯＳトランジスタ幅Ｗが狭く作成されている）、ＧＮＤ線の電圧変動（ノイズ）はＧＮＤＸＤＥＣ線には伝達されない。
【０１１６】
また、サブワード線ＳＷＬ0002は、主ワード線ＭＷＬ00が昇圧レベルの電圧の状態において、制御信号ＲＡＥが「Ｈ」レベルから「Ｌ」レベルに遷移してＭＯＳトランジスタ１０８’がオン状態となるため、▲４▼の経路が開き、▲１▼及び▲４▼の経路により電荷の引き抜きが行われる。
【０１１７】
さらに、サブワード線ＳＷＬ0102も、時刻ｔ1のときと状態が変化せずに、▲１▼の経路により電荷の引き抜きが行われている。
しかしながら、サブワード線ＳＷＬ0100は、主ワード線ＭＷＬ01が「Ｌ」レベルの非活性状態であり、アドレス信号ＲＡ00が「Ｌ」レベルとなり、アドレス信号ＲＡＢ00が「Ｈ」レベルとなることにより、サブワードブロックＳＢ0100において、ＭＯＳトランジスタＴ2及びＭＯＳトランジスタＴ3がオフ状態となり、ＭＯＳトランジスタＴ4がオン状態となるため、▲１▼の経路により電荷の引き抜きが行われる。
【０１１８】
次に、アドレス信号Ｘ0〜アドレス信号Ｘjがサブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102のいずれも選択しない状態に遷移したことにより、時刻ｔ6において、メインワード線ＭＷＬ00が「Ｈ」レベルから「Ｌ」レベルに遷移する。
これにより、サブデコードブロックＳＢ0000及びサブデコードブロックＳＢ0002におけるＭＯＳトランジスタＴ2がオフ状態となり、サブワード線ＳＷＬ0000及びサブワード線ＳＷＬ0002の電荷の引き抜きも、▲１▼の経路のみにより行われる。
【０１１９】
ここで、各サブデコーダブロックのＭＯＳトランジスタＴ2には、アクセスタイムを向上させるために、高速にサブワード線を立ち上げる必要から、ＭＯＳトランジスタＴ4に比較して電流容量の大きい（トランジスタサイズがＭＯＳトランジスタＴ4に比較して大きい）トランジスタが用いられている。
これにより、このＭＯＳトランジスタＴ2を介した▲４▼の経路を用いることにより、サブワード線の電荷の引き抜きも高速に行え、半導体記憶装置のアクセスタイムを向上させることが可能となる。
【０１２０】
さらに、本発明の第１の実施形態によれば、サブワード線の昇圧レベルから「Ｌ」レベルへ遷移させるための、電荷の引き抜きをサブデコーダブロックの電流容量の小さなトランジスタＴ４でＧＮＤＸＤＥＣ線に電荷を引き抜くとともに、大きな電流容量を有するトランジスタ１０８で周辺回路用のＧＮＤ線に電荷を引き抜く経路が付加され、ＧＮＤ線に引き抜き電流が流れ込み、従来例のように、ＧＮＤＸＤＥ線の電圧レベルが、上述したサブワード線ＳＷＬ0000からの電荷の引き抜きにより、接地レベルから上昇して浮いてしまうということがなく、非選択状態にあり、ＧＮＤＸＤＥＣ線を共有するサブワード線、例えばサブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100，サブワード線ＳＷＬ0102の電圧レベルが、通常状態における接地電位から、このＧＮＤＸＤＥＣ線に流入する電流量に比例した電圧レベルへと上昇する状態も起こらない。
【０１２１】
これにより、本願発明の第１の実施形態によれば、サブワード線の昇圧レベルから「Ｌ」レベルへ遷移させるための、サブワード線からの電荷の引き抜き操作によって、上記サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100，サブワード線ＳＷＬ0102に接続されているメモリセルのアクセス用ＭＯＳトランジスタが準オン状態となり、すなわち、サブワード線の電圧レベルの浮きによるしきい値電圧Ｖt性のリーク状態を発生させ、メモリセルのコンデンサに蓄積される電荷を変動させ、記憶されているデータを破壊してしまうホールド劣化が起こるという従来例の問題を解決することができる。
【０１２２】
＜第２の実施形態＞
図４は、図１におけるデコーダＲＡＤ21の第２の実施形態の構成を示すブロック図である。第２の実施形態の半導体記憶装置の構成は、第１の実施形態と同様に、従来例の図１６，図１７の構成と同様であり、かつ、サブワード線の電圧レベルの遷移の動作は図１８に示す動作と同様である。
【０１２３】
この第２の実施形態において、第１の実施形態と異なる点は、メモリセルのアクセス時において、メインワード線が活性化された後に、サブワード線が活性化されるまでの、サブワード線からの電荷の引き抜き経路を、▲４▼の経路から▲２▼の経路に変更したデコーダＲＡＤ21，デコーダＲＡＤ22，デコーダＲＡＤ23，デコーダＲＡＤ24及びデコーダＲＡＤ25を用いた点にある。
【０１２４】
次に、図４を用いてデコーダＲＡＤ21の構成を説明する。デコーダＲＡＤ21は、アドレス信号ＲＡ00及びアドレス信号ＲＡＢ00を出力するデコーダＲＡＤ21Aと、アドレス信号ＲＡ02及びアドレス信号ＲＡＢ02を出力するデコーダＲＡＤ21Bとから構成されている。図４は、デコーダＲＡＤ21A（デコーダＲＡＤ21B）の構成を示すブロック図である。
【０１２５】
まず、デコーダＲＡＤ21Aを図4を用いて説明する。
デコーダ１００は、アドレス信号Ｘ0及びアドレス信号Ｘ1の値により、デコード信号を出力する。例えば、デコーダ１００は、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝の場合に、「Ｈ」レベルのデコード信号を出力する。
【０１２６】
アンド回路１０１は、デコーダ１００の出力するデコード信号の値と、制御信号ＲＡＥの値との論理積の演算を行う。
インバータ１０２及びインバータ１０３は、アンド回路１０１の出力信号の「Ｌ」レベルを昇圧された電圧レベルの昇圧レベルに変換し、アンド回路１０１の出力信号の「Ｈ」レベルを「Ｌ」レベルに変換して出力する。ここで、インバータ１０３の出力は、アドレス信号ＲＡＢ00として出力される。
【０１２７】
ｐチャネル型のＭＯＳトランジスタ１０４及びｎチャンネル型のＭＯＳトランジスタ１０５は、直列に接続されている。
ここで、ＭＯＳトランジスタ１０４は、ゲートにインバータ１０２の出力が入力されており、ソースが昇圧レベル（昇圧された電圧レベル）の電源線に接続され、ドレインがＭＯＳトランジスタ１０５のドレインと接続されている。
【０１２８】
また、ＭＯＳトランジスタ１０５は、ゲートがノア回路（否定的論理和回路）１０９の出力に接続され、ソースがＧＮＤＸＤＥＣ線に接続されている。
ノア回路１０９は、アンド回路１０１の出力と制御信号ＲＡＮＥとの否定的論理和の演算を行い、演算結果を出力信号として出力する。
【０１２９】
ここで用いられる制御信号ＲＡＮＥは、制御信号ＲＡＥを出力する図示しない制御回路により生成される負論理のパルスであり、ロウアドレス信号Ｘ0〜ロウアドレス信号Ｘjの何れかの変化に同期して、「Ｈ」レベルから「Ｌ」レベルに遷移し、所定の時間経過後に「Ｌ」レベルから「Ｈ」レベルに遷移する。上記制御回路は、制御信号ＲＡＥを「Ｈ」レベルから「Ｌ」レベルに遷移させるときに、制御信号ＲＡＮＥも「Ｌ」レベルから「Ｈ」レベルへ遷移させる。
【０１３０】
ＭＯＳトランジスタ１０４は、ｐチャネル型でインバータ１０２の出力をゲート入力としている。
ＭＯＳトランジスタ１０５は、アンド回路１０１の出力と制御信号ＲＡＡＮＥとが双方ともに「Ｌ」レベルの場合にオン状態となり、アンド回路１０１の出力及び制御信号ＲＡＮＥのいずれか一方でも「Ｈ」レベルの場合にオフ状態となる。
【０１３１】
ここで、ＭＯＳトランジスタ１０４のドレインとＭＯＳトランジスタ１０５のドレインとの接続点は、アドレス信号ＲＡ00を出力する。
ｎチャネル型のＭＯＳトランジスタ１０８は、ゲートに制御信号ＲＡＮＥが入力され、ドレインがアドレス信号ＲＡ00の信号線に接続され、ソースがＧＮＤ線に接続されている。
【０１３２】
このＭＯＳトランジスタ１０８は、それぞれＭＯＳトランジスタＴ4とＭＯＳトランジスタ１０５に比較して非常に大きな電流容量となるゲート幅で形成されている。
すなわち、ＭＯＳトランジスタＴ4とＭＯＳトランジスタ１０５は、ＧＮＤＸＤＥＣ線に各サブワード線を電気的に接続して、接地電位を保持するための用途にのみ使用するため、大きな電流容量が必要なく、電圧変動を抑える電流量を流すために必要な（小さな）ゲート幅で形成されている。
一方、ＭＯＳトランジスタ１０８は、高速に昇圧レベルの電圧から「Ｌ」レベル（接地電位）へ、サブワード線を遷移させるため、必要な最小限の時間で十分サブワード線を遷移させる電流容量が得られるゲート幅を有している。
【０１３３】
すなわち、サブデコーダブロックＳＢ0000のＭＯＳトランジスタＴ2がオン状態であり、制御信号ＲＡＥが「Ｌ」レベルでＭＯＳトランジスタ１０８がオン状態であるとき、アドレス信号ＲＡ00の信号線がＧＮＤ線に電気的に接続されることとなり、▲４▼の経路として、サブワード線ＳＷＬ0000の電荷の引き抜き経路が構成される。この構成は、他のサブデコーダブロックにおいても同様である。
ここで、デコーダ１００，アンド回路１０１，インバータ１０２，インバータ１０３及びノア回路１０９の接地は、ＧＮＤ線により行われている。
【０１３４】
この結果、制御信号ＲＡＥが「Ｈ」レベルで、かつ、制御信号ＲＡＮＥが「Ｌ」レベルの状態のとき、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝が入力された場合、上述のデコーダＲＡＤ21Aは、アドレス信号ＲＡ00を「Ｈ」レベルで出力し、アドレス信号ＲＡＢ00を「Ｌ」レベルで出力する。
一方、このデコーダＲＡＤ21Aは、制御信号ＲＡＥが「Ｈ」レベルで、かつ、制御信号ＲＡＮＥが「Ｌ」レベルの状態のとき、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝以外の値が入力された場合、アドレス信号ＲＡ00を「Ｌ」レベルで出力し、アドレス信号ＲＡＢ00を「Ｈ」レベルで出力する。
【０１３５】
次に、図４を用いて、デコーダＲＡＤ21における、アドレス信号ＲＡ02及びアドレス信号ＲＡＢ02を出力するデコーダＲＡＤ21Bを説明する。
また、このデコーダＲＡＤ21Bは、図において「’」が付された（ ）内の符号による構成要素により、上記デコーダＲＡＤ21Aと同様に構成されている。
【０１３６】
このデコーダＲＡＤ21Bは、は、制御信号ＲＡＥが「Ｈ」レベルで、かつ、制御信号ＲＡＮＥが「Ｌ」レベルの状態のとき、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｈ，Ｌ｝が入力された場合、アドレス信号ＲＡ02を「Ｈ」レベルで出力し、アドレス信号ＲＡＢ02を「Ｌ」レベルで出力する。
すなわち、デコーダ１００’は、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｈ，Ｌ｝が入力された場合、「Ｈ」レベルの信号を出力する。
【０１３７】
一方、デコーダＲＡＤ21Bは、は、制御信号ＲＡＥが「Ｈ」レベルで、かつ、制御信号ＲＡＮＥが「Ｌ」レベルの状態のとき、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｈ，Ｌ｝以外の値が入力された場合、アドレス信号ＲＡ02を「Ｌ」レベルで出力し、アドレス信号ＲＡＢ02を「Ｈ」レベルで出力する。
デコーダＲＡＤ21は、上述したようにデコーダＲＡＤ21A及びデコーダＲＡＤ21Bで構成されている。
また、他のデコーダ、すなわちデコーダＲＡＤ22，デコーダＲＡＤ23，デコーダＲＡＤ24，デコーダＲＡＤ25も、上記デコーダＲＡＤ21と同様に構成され、夫々のアドレス信号｛Ｘ1，Ｘ0｝に対応して出力する。
【０１３８】
ここで、ＧＮＤ線及びＧＮＤＸＤＥＣ線は、双方とも同一のＧＮＤパッド（接地レベルの電源端子）に別々の配線により接続されており、互いの配線の配線抵抗Ｒ1及び配線抵抗Ｒ2により、各々の配線の電位変動が分離された状態となっている。
【０１３９】
したがって、サブワード線の容量だけでなく、このサブワード線に接続されているＭＯＳトランジスタＴ2，ＭＯＳトランジスタＴ3及びＭＯＳトランジスタＴ4の拡散層の容量と、アドレス信号ＲＡ00の信号線と、この信号線に接続されたＭＯＳトランジスタＴ2の拡散層及びＭＯＳトランジスタＴ3のゲートとの容量に蓄積された電荷を引き抜くこととなり、▲４▼の経路においては、ＧＮＤ線に流れ込む電流は大きな電流量となるが、ＧＮＤＸＤＥＣ線への影響はなく、ＧＮＤＸＤＥＣ線の電圧レベルがは変動することなく安定する。
【０１４０】
この結果、従来例のように、ＧＮＤＸＤＥ線の電圧レベルは、上述したサブワード線ＳＷＬ0000からの電荷の引き抜きにより、接地レベルから上昇して浮いてしまうということがなく、非選択状態にあり、ＧＮＤＸＤＥＣ線を共有するサブワード線、例えばサブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100，サブワード線ＳＷＬ0102の電圧レベルが、通常状態における接地電位から、このＧＮＤＸＤＥＣ線に流入する電流量に比例した電圧レベルへと上昇する状態は起こらない。
【０１４１】
これにより、本願発明の第２の実施形態によれば、上記サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100，サブワード線ＳＷＬ0102に接続されているメモリセルのアクセス用ＭＯＳトランジスタが準オン状態となり、すなわち、サブワード線の電圧レベルの浮きによるしきい値電圧Ｖt性のリーク状態を発生させてしまい、メモリセルのコンデンサに蓄積される電荷を変動させ、記憶されているデータを破壊してしまうホールド劣化が起こるという従来例の問題を防止することができる。
【０１４２】
次に、図１、図４および図５を参照し、第２の実施形態の動作例を説明する。図５は、各サブワード線の選択動作及び非選択動作を説明するタイミングチャートである。
例えば、ここで、サブワード線ＳＷＬ0000が、非選択状態→選択状態→非選択状態へと状態が遷移していくとして、他のサブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102を含めた動作として説明する。
【０１４３】
初期状態としては、ロウアドレス信号Ｘ0〜ロウアドレス信号Ｘj（ＸＡＤＤ）がサブワード線ＳＷＬ0000を選択する値でなく、主ワード線ＭＷＬ00及び主ワード線ＭＷＬ01が「Ｌ」レベルであり、かつアドレス信号ＲＡ00及びアドレス信号ＲＡ02が「Ｌ」レベルであり、アドレス信号ＲＡＢ00及びアドレス信号ＲＡＢ02が「Ｈ」であるとする。
このとき、図１３で説明したように、サブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102からの電荷の引き抜きの経路は、▲１▼の経路となっている。
【０１４４】
また、制御信号ＲＡＮＥが「Ｈ」レベルであり、ＭＯＳトランジスタ１０８及びＭＯＳトランジスタ１０８’がオン状態となっているが、主ワード線ＭＷＬ00が「Ｌ」レベルで、サブデコーダブロックＳＢ0000，サブデコーダブロックＳＢ0100，サブデコーダブロックＳＢ0002，サブデコーダブロックＳＢ0102におけるＭＯＳトランジスタＴ2がオフ状態のため、▲４▼の経路が閉じており、▲４▼の経路による電荷の引き抜きは行われない状態にある。
したがって、サブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102からの電荷の引き抜きの経路は、▲１▼の経路のみとなっている。
【０１４５】
時刻ｔ11において、アドレス信号Ｘ0〜アドレス信号Ｘj（ＸＡＤＤ）がサブワード線ＳＷＬ0000を選択する値、すなわち{Ｘj，…，Ｘ2，Ｘ1，Ｘ0}＝{０，…，０，０，０}に遷移したとする。
これにより、図示しない制御回路は、制御信号ＲＡＮＥを「Ｈ」レベルから「Ｌ」レベルへ遷移させる。
そして、時刻ｔ12において、ＸデコーダＸＤＥＣ1は、主ワード線ＭＷＬ00を「Ｌ」レベルから「Ｈ」レベル（ここでは昇圧レベル）に遷移させる。
【０１４６】
このとき、サブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102の各サブワード線は、▲１▼の経路から電荷の引き抜きが行われている。
また、サブワード線ＳＷＬ0000及びサブワード線ＳＷＬ0002は、サブデコーダブロックＳＢ0000及びサブデコーダブロックＳＢ0002のＭＯＳトランジスタＴ2がオン状態となるため、▲２▼の経路においても電荷の引き抜きが行われている。
【０１４７】
ここで、アンド回路１０１の出力が「Ｌ」レベルであり、制御信号ＲＡＮＥが「Ｌ」レベルとなるため、ノア回路１０９の出力が「Ｈ」レベルとなり、▲２▼の経路における電荷の引き抜きがＭＯＳトランジスタ１０５を介して行われている。
アンド回路１０１は、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝であり、デコーダ１００の出力が「Ｈ」レベルとなっているが、制御信号ＲＡＥが「Ｌ」レベルのため、「Ｌ」レベルの出力信号を出力している。
【０１４８】
そして、時刻ｔ13において、図示しない制御回路は、ロウアドレス信号Ｘ0〜ロウアドレス信号Ｘjの値の変化に基づいて、所定の遅延時間の経過後に制御信号ＲＡＥを「Ｌ」レベルから「Ｈ」レベルへ遷移させる。
すなわち、デコーダ１００の出力が「Ｈ」レベルであり、制御信号ＲＡＥが「Ｈ」レベルへ遷移することにより、アンド回路１０１の出力が「Ｈ」レベルとなり、インバータ１０２の出力が「Ｌ」レベルに遷移し、ＭＯＳトランジスタ１０４がオン状態となる。
【０１４９】
また、制御信号ＲＡＮＥが「Ｌ」レベルであり、アンド回路１０１の出力が「Ｈ」レベルであるため、ＭＯＳトランジスタ１０５は、オフ状態となる。
このとき、ＭＯＳトランジスタ１０８は、制御信号ＲＡＮＥが「Ｌ」レベルのため、オフ状態となっている。
これにより、デコーダＲＡＤ11は、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝で入力されているため、アドレス信号ＲＡ00を「Ｌ」レベルから「Ｈ」レベルへ遷移させ、アドレス信号ＲＡＢ00を「Ｈ」レベルから「Ｌ」レベルへ遷移させる。
【０１５０】
この結果、時刻ｔ14において、サブワード線ＳＷＬ0000は、サブワードブロックＳＢ0000により活性化され、昇圧された電圧レベルへ遷移される。
そして、このサブワード線ＳＷＬ0000がゲートに接続されたトランジスタがオン状態となり、メモリセルＭ１に記憶されているデータがビット線ＢＴ2へ出力される。
【０１５１】
このとき、サブワード線ＳＷＬ0002は、制御信号ＲＡ02が「Ｌ」レベルであり、状態が変化しないため、▲１▼及び▲２▼の経路において、電荷の引き抜きが行われている。
また、サブワード線ＳＷＬ0102は、時刻ｔ11のときと状態が変化せずに、▲１▼の経路により電荷の引き抜きが行われている。
【０１５２】
しかしながら、サブワード線ＳＷＬ0100は、主ワード線ＭＷＬ01が「Ｌ」レベルの非活性状態であり、アドレス信号ＲＡ00が「Ｈ」レベルとなり、アドレス信号ＲＡＢ00が「Ｌ」レベルとなることにより、サブワードブロックＳＢ0100において、ＭＯＳトランジスタＴ2及びＭＯＳトランジスタＴ4がオフ状態となり、ＭＯＳトランジスタＴ3がオン状態であるため、▲３▼の経路により電荷の引き抜きが行われている。
【０１５３】
次に、時刻ｔ15において、図示しない制御回路は、設定された所定の時間が経過したことにより、制御信号ＲＡＥを「Ｈ」レベルから「Ｌ」レベルへ遷移させ、同時に、制御信号ＲＡＮＥを「Ｌ」レベルから「Ｈ」レベルに遷移させる。
これにより、デコーダＲＡＤ11は、アドレス信号ＲＡ00を「Ｈ」レベルから「Ｌ」レベルへ遷移させ、アドレス信号ＲＡＢ00を「Ｌ」レベルから「Ｈ」レベルへ遷移させる。
【０１５４】
この結果、サブワード線ＳＷＬ0000は、電荷を引き抜かれることにより、昇圧された電圧レベルから「Ｌ」レベルへ遷移する。
このとき、サブワード線ＳＷＬ0000は、サブワードブロックＳＢ0000において、ＭＯＳトランジスタＴ2及びＭＯＳトランジスタＴ4がオン状態となり、ＭＯＳトランジスタＴ3がオフ状態となり、かつＭＯＳトランジスタ１０８がオン状態となるため、▲１▼及び▲４▼の経路により電荷の引き抜きが行われる。
【０１５５】
ここで、▲１▼及び▲４▼の経路によりサブワード線の電荷の引き抜きが行われるとき、サブワードブロックＳＢ0000及びサブワードブロックＳＢ0100のＭＯＳトランジスタＴ4とＭＯＳトランジスタ１０８とを介して、ＧＮＤ線とＧＮＤＸＤＥＣ線とが接続されるが、ＭＯＳトランジスタＴ4の電流容量が非常に小さいため（コンダクタンスが小さい、すなわちＭＯＳトランジスタ幅Ｗが狭く作成されている）、ＧＮＤ線の電圧変動（ノイズ）はＧＮＤＸＤＥＣ線には伝わらない。
【０１５６】
また、アンド回路１０１の出力が「Ｈ」レベルであり、制御信号ＲＡＮＥが「Ｈ」レベルとなり、ノア回路１０９の出力が「Ｌ」レベルとなることにより、ＭＯＳトランジスタ１０５がオフ状態となり、引き抜きの経路として▲２▼の経路は閉じている。
これにより、サブワード線ＳＷＬ0000は、ＭＯＳトランジスタ１０８を介した▲４▼の経路により、急速に電荷が引き抜かれ、昇圧レベルの電圧から、「Ｌ」レベル（接地レベル）に遷移する。
【０１５７】
また、サブワード線ＳＷＬ0002は、主ワード線ＭＷＬ00が昇圧レベルの電圧の状態であり、サブデコーダブロックＳＢ0002のＭＯＳトランジスタＴ2がオン状態であり、制御信号ＲＡＮＥが「Ｌ」レベルから「Ｈ」レベルに遷移してＭＯＳトランジスタ１０８’がオン状態となるため、▲４▼の経路が開き、▲１▼及び▲４▼の経路により電荷の引き抜きが行われる。
このとき、▲２▼の経路における電荷の引き抜きは、制御信号ＲＡＮＥが「Ｈ」レベルであり、ノア回路１０９の出力が「Ｌ」レベルとなるため、ＭＯＳトランジスタ１０５’が閉じているために行われない。
【０１５８】
さらに、サブワード線ＳＷＬ0102は、時刻ｔ11のときと状態が変化せずに、▲１▼の経路により電荷の引き抜きが行われている。
しかしながら、サブワード線ＳＷＬ0100は、主ワード線ＭＷＬ01が「Ｌ」レベルの非活性状態であり、アドレス信号ＲＡ00が「Ｌ」レベルとなり、アドレス信号ＲＡＢ00が「Ｈ」レベルとなることにより、サブワードブロックＳＢ0100において、ＭＯＳトランジスタＴ2及びＭＯＳトランジスタＴ3がオフ状態となり、ＭＯＳトランジスタＴ4がオン状態となるため、▲１▼の経路により電荷の引き抜きが行われる。
【０１５９】
次に、アドレス信号Ｘ0〜アドレス信号Ｘjがサブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102のいずれも選択しない状態に遷移したことにより、時刻ｔ16において、メインワード線ＭＷＬ00が「Ｈ」レベルから「Ｌ」レベルに遷移する。
これにより、サブデコードブロックＳＢ0000及びサブデコードブロックＳＢ0100におけるＭＯＳトランジスタＴ2がオフ状態となり、サブワード線ＳＷＬ0000及びサブワード線ＳＷＬ0002の電荷の引き抜きも、▲４▼の経路が閉じるため、▲１▼の経路のみにより行われる。
【０１６０】
ここで、各サブデコーダブロックのＭＯＳトランジスタＴ2には、アクセスタイムを向上させるために、高速にサブワード線を立ち上げる必要から、ＭＯＳトランジスタＴ4に比較して電流容量の大きい（トランジスタサイズがＭＯＳトランジスタＴ4に比較して大きい）トランジスタが用いられている。
これにより、本願発明によれば、チップサイズの増加を行わず、かつ第１の接地線の配線抵抗を下げるために製造プロセスを変更することなく、このＭＯＳトランジスタＴ2を介した▲４▼の経路を用いることにより、サブワード線の電荷の引き抜きも高速に行え、半導体記憶装置のアクセスタイムを向上させることが可能となる。
【０１６１】
さらに、本発明の第２の実施形態によれば、サブワード線の昇圧レベルから「Ｌ」レベルへ遷移させるための、電荷の引き抜きをサブデコーダブロックの電流容量の小さなトランジスタＴ４でＧＮＤＸＤＥＣ線に電荷を引き抜くとともに、大きな電流容量を有するトランジスタ１０８で周辺回路用のＧＮＤ線に電荷を引き抜く経路が付加され、ＧＮＤ線に引き抜き電流が流れ込み、従来例のように、ＧＮＤＸＤＥ線の電圧レベルが、上述したサブワード線ＳＷＬ0000からの電荷の引き抜きにより、接地レベルから上昇して浮いてしまうということがなく、非選択状態にあり、ＧＮＤＸＤＥＣ線を共有するサブワード線、例えばサブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100，サブワード線ＳＷＬ0102の電圧レベルが、通常状態における接地電位から、このＧＮＤＸＤＥＣ線に流入する電流量に比例した電圧レベルへと上昇する状態も起こらない。
【０１６２】
これにより、本願発明の第２の実施形態によれば、サブワード線の昇圧レベルから「Ｌ」レベルへ遷移させるための、サブワード線からの電荷の引き抜き操作によって、上記サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100，サブワード線ＳＷＬ0102に接続されているメモリセルのアクセス用ＭＯＳトランジスタが準オン状態となり、すなわち、サブワード線の電圧レベルの浮きによるしきい値電圧Ｖt性のリーク状態を発生させ、メモリセルのコンデンサに蓄積される電荷を変動させ、記憶されているデータを破壊してしまうホールド劣化が起こるという従来例の問題を解決することができる。
【０１６３】
＜第３の実施形態＞
図６は、図１における第３の実施形態によるデコーダ３１の構成を示すブロック図である。第３の実施形態の半導体記憶装置の構成は、第１及び第２の実施形態と同様に、従来例の図１６，図１７の構成と同様であり、かつ、サブワード線の電圧レベルの遷移の動作は図１８に示す動作と同様である。
【０１６４】
この第３の実施形態において、第１の実施形態及び第２の実施形態と異なる点は、メモリセルのアクセス時において、活性化されているサブワード線を非活性とするとき、サブワード線からの電荷の引き抜き経路を、▲４▼の経路のみで行うデコーダＲＡＤ31，デコーダＲＡＤ32，デコーダＲＡＤ33，デコーダＲＡＤ34及びデコーダＲＡＤ35を用いた点にある。
【０１６５】
次に、図６を用いてデコーダＲＡＤ31の構成を説明する。デコーダＲＡＤ31は、アドレス信号ＲＡ00及びアドレス信号ＲＡＢ00を出力するデコーダＲＡＤ31Aと、アドレス信号ＲＡ02及びアドレス信号ＲＡＢ02を出力するデコーダＲＡＤ31Bとから構成されている。図６は、デコーダＲＡＤ31A（デコーダＲＡＤ31B）の構成を示すブロック図である。
まず、デコーダＲＡＤ31Aを図６を用いて説明する。
デコーダ１００は、アドレス信号Ｘ0及びアドレス信号Ｘ1の値により、デコード信号を出力する。例えば、デコーダ１００は、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝の場合に、「Ｈ」レベルのデコード信号を出力する。
【０１６６】
アンド回路１０１は、デコーダ１００の出力するデコード信号の値と、制御信号ＲＡＥの値との論理積の演算を行い、この演算結果として出力信号ＲＡＥ1を出力する。
アンド回路１１２は、デコーダ１００の出力するデコード信号の値と、制御信号ＲＡＮＥの値との論理積の演算を行い、この演算結果として出力信号ＲＡＮＥ1を出力する。
【０１６７】
論路ゲート１１０は、出力信号ＲＡＥＮ1の反転信号と、出力信号ＲＡＥ1との否定的論理積の演算を行い、この演算結果として出力信号Ｑ1を出力する。
【０１６８】
ノア回路１１１は、出力信号ＲＡＥ1と出力信号ＲＡＮＥ1との否定的論理和の演算を行い、この演算結果として出力信号Ｑ2を出力する。
インバータ１０３は、アンド回路１０１の出力信号の「Ｌ」レベルを昇圧された電圧レベルの昇圧レベルに変換し、アンド回路１０１の出力信号の「Ｈ」レベルを「Ｌ」レベルに変換し、この変換結果としてアドレス信号ＲＡＢ00を出力する。
【０１６９】
ｐチャネル型のＭＯＳトランジスタ１０４及びｎチャンネル型のＭＯＳトランジスタ１０５は、直列に接続されている。
ここで、ＭＯＳトランジスタ１０４は、ゲートに出力信号Ｑ1が入力されており、ソースが昇圧レベル（昇圧された電圧レベル）の電源線に接続され、ドレインがＭＯＳトランジスタ１０５のドレインと接続されている。
また、ＭＯＳトランジスタ１０５は、ゲートに出力信号Ｑ2が入力されており、ソースがＧＮＤＸＤＥＣ線に接続されている。
【０１７０】
ここで用いられる制御信号ＲＡＮＥは、制御信号ＲＡＥを出力する図示しない制御回路により生成される負論理のパルスであり、ロウアドレス信号Ｘ0〜ロウアドレス信号Ｘjの何れかの変化に同期して、「Ｈ」レベルから「Ｌ」レベルに遷移し、所定の時間経過後に「Ｌ」レベルから「Ｈ」レベルに遷移する。上記制御回路は、制御信号ＲＡＥを「Ｈ」レベルから「Ｌ」レベルに遷移させるときに、制御信号ＲＡＮＥも「Ｌ」レベルから「Ｈ」レベルへ遷移させる。
【０１７１】
すなわち、図示しない制御回路は、主ワード信号ＭＷＬ00の立ち上がりから、所定の遅延を受けて制御信号ＲＡＥを「Ｈ」レベルの所定の幅のパルスとして、また制御信号ＲＡＮＥを「Ｌ」レベルの所定の幅のパルスとして出力する。
アンド回路１１２は、デコーダ１００の出力と制御信号ＲＡＮＥとの信号レベルの論理積の結果を、制御信号ＲＡＮＥ１として出力する。
【０１７２】
ＭＯＳトランジスタ１０４は、出力信号Ｑ1が「Ｌ」レベルのときにオン状態となり、出力信号Ｑ1が「Ｈ」レベルのときにオフ状態となる。
ＭＯＳトランジスタ１０５は、出力信号Ｑ2が「Ｈ」レベルの場合にオン状態となり、出力信号Ｑ2が「Ｌ」レベルの場合にオフ状態となる。
【０１７３】
ここで、ＭＯＳトランジスタ１０４のドレインとＭＯＳトランジスタ１０５のドレインとの接続点は、アドレス信号ＲＡ00を出力する。
ｎチャネル型のＭＯＳトランジスタ１０８は、ゲートに制御信号ＲＡＮＥ１が入力され、ドレインがアドレス信号ＲＡ00の信号線に接続され、ソースがＧＮＤ線に接続されている。
【０１７４】
このＭＯＳトランジスタ１０８は、それぞれＭＯＳトランジスタＴ4とＭＯＳトランジスタ１０５とに比較して非常に大きな電流容量となるゲート幅で形成されている。
すなわち、ＭＯＳトランジスタＴ4とＭＯＳトランジスタ１０５とは、ＧＮＤＸＤＥＣ線に各サブワード線を電気的に接続して、接地電位を保持するための用途にのみ使用するため、大きな電流容量が必要なく、電圧変動を抑える電流量を流すために必要な（小さな）ゲート幅で形成されている。
【０１７５】
一方、ＭＯＳトランジスタ１０８は、高速に昇圧レベルの電圧から「Ｌ」レベル（接地電位）へ、サブワード線を遷移させるため、メモリセルのアクセスにおいて、必要な最小限の時間で十分サブワード線を遷移させる電流容量が得られるゲート幅に形成されている。
【０１７６】
すなわち、サブデコーダブロックＳＢ0000のＭＯＳトランジスタＴ2がオン状態であり、制御信号ＲＡＮＥ１が「Ｈ」レベルとなりＭＯＳトランジスタ１０８がオン状態であるとき、アドレス信号ＲＡ00の信号線がＧＮＤ線に電気的に接続されることとなり、▲４▼の経路として、サブワード線ＳＷＬ0000の電荷の引き抜き経路が構成される。この構成は、他のサブデコーダブロックにおいても同様である。
ここで、デコーダ１００，アンド回路１０１，アンド回路１１２，インバータ１０３，論理ゲート１１０，ノア回路１１１の接地は、ＧＮＤ線により行われている。
【０１７７】
この結果、制御信号ＲＡＥが「Ｈ」レベルで、かつ、制御信号ＲＡＮＥが「Ｌ」レベルの状態のとき、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝が入力された場合、上述のデコーダＲＡＤ31Aは、アドレス信号ＲＡ00を「Ｈ」レベルで出力し、アドレス信号ＲＡＢ00を「Ｌ」レベルで出力する。
一方、このデコーダＲＡＤ31Aは、制御信号ＲＡＥが「Ｈ」レベルで、かつ、制御信号ＲＡＮＥが「Ｌ」レベルの状態のとき、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝以外の値が入力された場合、アドレス信号ＲＡ00を「Ｌ」レベルで出力し、アドレス信号ＲＡＢ00を「Ｈ」レベルで出力する。
【０１７８】
次に、図６を用いて、デコーダＲＡＤ31における、アドレス信号ＲＡ02及びアドレス信号ＲＡＢ02を出力するデコーダＲＡＤ31Bを説明する。
また、このデコーダＲＡＤ31Bは、図において「’」が付された（ ）内の符号による構成要素により、上記デコーダＲＡＤ31Aと同様に構成されている。
【０１７９】
このデコーダＲＡＤ31Bは、制御信号ＲＡＥが「Ｈ」レベルで、かつ、制御信号ＲＡＮＥが「Ｌ」レベルの状態のとき、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｈ，Ｌ｝が入力された場合、アドレス信号ＲＡ02を「Ｈ」レベルで出力し、アドレス信号ＲＡＢ02を「Ｌ」レベルで出力する。
すなわち、デコーダ１００’は、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｈ，Ｌ｝が入力された場合、「Ｈ」レベルの信号を出力する。
【０１８０】
一方、このデコーダＲＡＤ31Bは、制御信号ＲＡＥが「Ｈ」レベルで、かつ、制御信号ＲＡＮＥが「Ｌ」レベルの状態のとき、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｈ，Ｌ｝以外の値が入力された場合、アドレス信号ＲＡ02を「Ｌ」レベルで出力し、アドレス信号ＲＡＢ02を「Ｈ」レベルで出力する。
デコーダＲＡＤ31は、上述したようにデコーダＲＡＤ31A及びデコーダＲＡＤ31Bで構成されている。
また、他のデコーダ、すなわちデコーダＲＡＤ32，デコーダＲＡＤ33，デコーダＲＡＤ34，デコーダＲＡＤ35も、上記デコーダＲＡＤ31と同様に構成され、夫々のアドレス信号｛Ｘ1，Ｘ0｝に対応している。
【０１８１】
ここで、ＧＮＤ線及びＧＮＤＸＤＥＣ線は、双方とも同一のＧＮＤパッド（接地レベルの電源端子）に別々の配線により接続されており、互いの配線の配線抵抗Ｒ1及び配線抵抗Ｒ2により、各々の配線の電位変動が分離された状態となっている。
したがって、サブワード線の容量だけでなく、このサブワード線に接続されているＭＯＳトランジスタＴ2，ＭＯＳトランジスタＴ3及びＭＯＳトランジスタＴ4の拡散層の容量と、アドレス信号ＲＡ00の信号線と、この信号線に接続されたＭＯＳトランジスタＴ2の拡散層及びＭＯＳトランジスタＴ3のゲートとの容量に蓄積された電荷を引き抜くこととなり、▲４▼の経路においては、ＧＮＤ線に流れ込む電流は大きな電流量となるが、ＧＮＤＸＤＥＣ線への影響はなく、ＧＮＤＸＤＥＣ線の電圧レベルがは変動することなく安定する。
【０１８２】
この結果、従来例のように、ＧＮＤＸＤＥ線の電圧レベルは、上述したサブワード線ＳＷＬ0000からの電荷の引き抜きにより、接地レベルから上昇して浮いてしまうということがなく、非選択状態にあり、ＧＮＤＸＤＥＣ線を共有するサブワード線、例えばサブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100，サブワード線ＳＷＬ0102の電圧レベルが、通常状態における接地電位から、このＧＮＤＸＤＥＣ線に流入する電流量に比例した電圧レベルへと上昇する状態は起こらない。
【０１８３】
これにより、本願発明の第３の実施形態によれば、上記サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100，サブワード線ＳＷＬ0102に接続されているメモリセルのアクセス用ＭＯＳトランジスタが準オン状態となり、すなわち、サブワード線の電圧レベルの浮きによるしきい値電圧Ｖt性のリーク状態を発生させてしまい、メモリセルのコンデンサに蓄積される電荷を変動させ、記憶されているデータを破壊してしまうホールド劣化が起こるという従来例の問題を防止することができる。
【０１８４】
次に、図１、図６および図７を参照し、第３の実施形態の動作例を説明する。図７は、各サブワード線の選択動作及び非選択動作を説明するタイミングチャートである。
例えば、ここで、サブワード線ＳＷＬ0000が、非選択状態→選択状態→非選択状態へと状態が遷移していくとして、他のサブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102を含めた動作として説明する。
【０１８５】
初期状態としては、ロウアドレス信号Ｘ0〜ロウアドレス信号Ｘj（ＸＡＤＤ）がサブワード線ＳＷＬ0000を選択する値、すなわち{Ｘj，…，Ｘ2，Ｘ1，Ｘ0}＝{０，…，０，０，０}でなく、主ワード線ＭＷＬ00が「Ｌ」レベルであり、かつアドレス信号ＲＡ00が「Ｌ」レベルであり、アドレス信号ＲＡＢ00が「Ｈ」であるとする。
このとき、図１３で説明したように、サブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102からの電荷の引き抜きの経路は、▲１▼の経路となっている。
【０１８６】
また、制御信号ＲＡＮＥが「Ｈ」レベルで、デコーダ１００の出力が「Ｌ」レベルであるため、制御信号ＲＡＮＥ1及び制御信号ＲＡＮＥ1’が「Ｌ」レベルであり、ＭＯＳトランジスタ１０８及びＭＯＳトランジスタ１０８’が各々オフ状態となっており、また、主ワード線ＭＷＬ00が「Ｌ」レベルで、サブデコーダブロックＳＢ0000，サブデコーダブロックＳＢ0100，サブデコーダブロックＳＢ0002，サブデコーダブロックＳＢ0102におけるＭＯＳトランジスタＴ2がオフ状態のため、▲４▼の経路が閉じており、▲４▼の経路による電荷の引き抜きは行われない状態にある。
したがって、サブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102からの電荷の引き抜きの経路は、▲１▼の経路のみとなっている。
【０１８７】
時刻ｔ21において、アドレス信号Ｘ0〜アドレス信号Ｘj（ＸＡＤＤ）がサブワード線ＳＷＬ0000を選択する値、すなわち{Ｘj，…，Ｘ2，Ｘ1，Ｘ0}＝{０，…，０，０，０}に遷移したとする。
これにより、図示しない制御回路は、制御信号ＲＡＮＥを「Ｈ」レベルから「Ｌ」レベルへ遷移させる。
そして、時刻ｔ22において、ＸデコーダＸＤＥＣ1は、主ワード線ＭＷＬ00を「Ｌ」レベルから「Ｈ」レベル（ここでは昇圧レベル）に遷移させる。
【０１８８】
このとき、サブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102の各サブワード線は、▲１▼の経路から電荷の引き抜きが行われている。
また、サブワード線ＳＷＬ0000及びサブワード線ＳＷＬ0002は、サブデコーダブロックＳＢ0000及びサブデコーダブロックＳＢ0002のＭＯＳトランジスタＴ2がオン状態となるため、▲２▼の経路においても電荷の引き抜きが行われている。
【０１８９】
ここで、アンド回路１０１の出力信号ＲＡＥ1が「Ｌ」レベルであり、アンド回路１１２の出力信号ＲＡＮＥ1が「Ｌ」レベルとなるため、ノア回路１１１の出力が「Ｈ」レベルとなり、ＭＯＳトランジスタ１０５がオン状態となり、▲２▼の経路における電荷の引き抜きがＭＯＳトランジスタ１０５を介して行われている。
【０１９０】
アンド回路１０１は、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝であり、デコーダ１００の出力が「Ｈ」レベルとなっているが、制御信号ＲＡＥが「Ｌ」レベルのため、「Ｌ」レベルの出力信号ＲＡＥ1を出力している。
このとき、デコーダ回路１００’は、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝のため、「Ｌ」レベルの出力信号を出力している。
【０１９１】
そして、時刻ｔ23において、図示しない制御回路は、ロウアドレス信号Ｘ0〜ロウアドレス信号Ｘjの値の変化に基づいて、所定の遅延時間の経過後に制御信号ＲＡＥを「Ｌ」レベルから「Ｈ」レベルへ遷移させる。
すなわち、デコーダ１００の出力が「Ｈ」レベルであり、制御信号ＲＡＥが「Ｈ」レベルへ遷移することにより、アンド回路１０１の出力信号ＲＡＥ1が「Ｈ」レベルとなり、制御信号ＲＡＮＥが「Ｌ」レベルであるため、論理ゲート１１０の出力信号Ｑ１が「Ｌ」レベルに遷移し、ＭＯＳトランジスタ１０４がオン状態となる。
【０１９２】
また、制御信号ＲＡＮＥが「Ｌ」レベルであり、アンド回路１０１の出力が「Ｈ」レベルであるため、ノア回路１１１の出力信号Ｑ2が「Ｌ」レベルとなり、ＭＯＳトランジスタ１０５は、オフ状態となる。
このとき、ＭＯＳトランジスタ１０８は、制御信号ＲＡＮＥが「Ｌ」レベルのため、アンド回路１１２の出力信号ＲＡＮＥ1が「Ｌ」レベルであり、オフ状態となっている。
これにより、デコーダＲＡＤ31は、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝で入力されているため、アドレス信号ＲＡ00を「Ｌ」レベルから「Ｈ」レベルへ遷移させ、アドレス信号ＲＡＢ00を「Ｈ」レベルから「Ｌ」レベルへ遷移させる。
【０１９３】
この結果、時刻ｔ24において、サブワード線ＳＷＬ0000は、サブワードブロックＳＢ0000により活性化され、昇圧された電圧レベルへ遷移される。
そして、このサブワード線ＳＷＬ0000がゲートに接続されたトランジスタがオン状態となり、メモリセルＭ１に記憶されているデータがビット線ＢＴ2へ出力される。
【０１９４】
このとき、サブワード線ＳＷＬ0002は、主ワード線ＭＷＬ00が昇圧された電圧レベルとなっており、制御信号ＲＡ02が「Ｌ」レベルであり、状態が変化しないため、▲１▼及び▲２▼の経路において、電荷の引き抜きが行われている。
また、サブワード線ＳＷＬ0102は、時刻ｔ11のときと状態が変化せずに、▲１▼の経路により電荷の引き抜きが行われている。
【０１９５】
しかしながら、サブワード線ＳＷＬ0100は、主ワード線ＭＷＬ01が「Ｌ」レベルの非活性状態であり、アドレス信号ＲＡ00が「Ｈ」レベルとなり、アドレス信号ＲＡＢ00が「Ｌ」レベルとなることにより、サブワードブロックＳＢ0100において、ＭＯＳトランジスタＴ2及びＭＯＳトランジスタＴ4がオフ状態となり、ＭＯＳトランジスタＴ3がオン状態であるため、▲３▼の経路により電荷の引き抜きが行われている。
【０１９６】
次に、時刻ｔ25において、図示しない制御回路が制御信号ＲＡＮＥを「Ｌ」レベルから「Ｈ」レベルに遷移させる。
これにより、制御信号ＲＡＮＥが「Ｌ」レベルから「Ｈ」レベルへ遷移するため、出力信号Ｑ1が「Ｈ」レベルとなり、出力信号Ｑ2が「Ｌ」レベルとなり、出力信号ＲＡＮＥ1が「Ｈ」レベルとなる。
【０１９７】
そして、デコーダＲＡＤ11は、ＭＯＳトランジスタ１０４及びＭＯＳトランジスタ１０５がオフ状態となり、ＭＯＳトランジスタ１０８がオン状態となることにより、アドレス信号ＲＡ00を「Ｈ」レベルから「Ｌ」レベルへ遷移させる。
しかしながら、デコーダＲＡＤ31は、アンド回路１０１の出力信号ＲＡＥ1が「Ｈ」レベル状態のままであるため、アドレス信号ＲＡＢ00を「Ｌ」レベルで保持している。
【０１９８】
この結果、サブワード線ＳＷＬ0000は、電荷を引き抜かれることにより、昇圧された電圧レベルから「Ｌ」レベルへ遷移する。
このとき、サブワード線ＳＷＬ0000は、サブワードブロックＳＢ0000において、ＭＯＳトランジスタＴ2がオン状態となり、ＭＯＳトランジスタＴ3及びＭＯＳトランジスタＴ4がオフ状態となり、かつＭＯＳトランジスタ１０８がオン状態となるため、▲４▼の経路のみにより電荷の引き抜きが行われる。
【０１９９】
ここで、第３の実施形態は、第１及び第２の実施形態と異なり、▲１▼及び▲４▼の経路によりサブワード線ＳＷＬ0000の電荷の引き抜きが行われないため、サブワードブロックＳＢ0000及びサブワードブロックＳＢ0002のＭＯＳトランジスタＴ4とＭＯＳトランジスタ１０８とを介して、ＧＮＤ線とＧＮＤＸＤＥＣ線とが電気的に接続されることがなく、ＧＮＤ線の電圧変動（ノイズ）はＧＮＤＸＤＥＣ線には伝わらない。
【０２００】
また、アンド回路１０１の出力が「Ｈ」レベルであり、制御信号ＲＡＮＥが「Ｈ」レベルとなり、ノア回路１０９の出力が「Ｌ」レベルとなることにより、ＭＯＳトランジスタ１０５がオフ状態となり、引き抜きの経路として▲２▼の経路は閉じている。
これにより、サブワード線ＳＷＬ0000は、ＭＯＳトランジスタ１０８を介した▲４▼の経路のみにより、急速に電荷が引き抜かれ、昇圧レベルの電圧から、「Ｌ」レベル（接地レベル）に遷移する。
【０２０１】
また、サブワード線ＳＷＬ0002は、主ワード線ＭＷＬ00が昇圧レベルの電圧の状態であり、サブデコーダブロックＳＢ0002のＭＯＳトランジスタＴ2がオン状態であり、制御信号ＲＡＮＥが「Ｌ」レベルから「Ｈ」レベルに遷移しているが、デコーダ１００’の出力信号が「Ｌ」レベルであるので、アンド回路１１２’の出力信号ＲＡＮＥ1’は「Ｌ」レベルのままであり、ＭＯＳトランジスタ１０８’がオフ状態のままであるため、▲１▼の経路により電荷の引き抜きが行われる。
ここで、アンド回路１０１’の出力信号ＲＡＥ1’は、「Ｌ」レベルで出力されている。
【０２０２】
このとき、サブワード線ＳＷＬ0002における▲２▼の経路の電荷の引き抜きは、制御信号ＲＡＮＥが「Ｌ」レベルから「Ｈ」レベルに遷移するが、デコーダ１００’の出力が「Ｌ」レベルで変化せず、かつ出力信号ＲＡＥ1’も「Ｌ」れべるのまま変化しないため、ノア回路１１１’の出力信号Ｑ2’が「Ｌ」レベルのままであり、ＭＯＳトランジスタ１０５’はオン状態のままである。
したがって、サブワード線ＳＷＬ0002は、▲１▼及び▲２▼の経路により、電荷の引き抜きが行われる。
【０２０３】
さらに、サブワード線ＳＷＬ0102は、時刻ｔ11のときと状態が変化せずに、▲１▼の経路により電荷の引き抜きが行われている。
しかしながら、主ワード線ＭＷＬ01が「Ｌ」レベルの非活性状態であり、サブワード線ＳＷＬ0100は、サブワードブロックＳＢ0100において、ＭＯＳトランジスタＴ2，ＭＯＳトランジスタＴ3及びＭＯＳトランジスタＴ4がオフ状態となり、ＭＯＳトランジスタ１０４及びＭＯＳトランジスタ１０５もオフ状態となるため、電荷の供給と電荷の引き抜きとのいずれも行われずに、フローティング状態となる。
【０２０４】
しかしながら、サブワード線ＳＷＬ0100は、時刻ｔ25以前に電荷が引き抜かれているため、接地レベルを保持した状態となっており、時刻ｔ25〜時刻ｔ26の間の時間がごく短いため、接地レベルから変動することはない。
これにより、第３の実施形態は、第１及び第２の実施形態と異なり、ＧＮＤＸＤＥＣ線にはサブワード線ＳＷＬ0100からの引き抜き電流が全く流れないため、ＧＮＤＸＤＥＣ線の接地レベルの変動をなくすことが出来る。
【０２０５】
次に、時刻ｔ26において、ＸデコーダＸＤＥＣ1が主ワードラインＭＷＬ00を「Ｈ」レベルから「Ｌ」レベルへ遷移させるとともに、図示しない制御回路は、制御信号ＲＡＥを「Ｈ」レベルから「Ｌ」レベルに遷移させる。
これにより、アンド回路１０１は、出力信号ＲＡＥ1を「Ｈ」レベルから「Ｌ」レベルへ遷移させる。
この結果、バッファ回路１０３は、「Ｌ」レベルの信号が入力されることにより、アドレス信号ＲＡＢ00を「Ｈ」レベルで出力する。
【０２０６】
また、サブデコーダブロックＳＢ0000及びサブデコーダＳＢ0002のＭＯＳトランジスタＴ2がオフ状態となり、▲４▼の経路が閉じられ、▲４▼の経路によるサブワードラインＳＷＬ0000からの電荷の引き抜きが停止される。
さらに、アドレス信号ＲＡＢ00を「Ｈ」レベルとなることにより、サブデコーダブロックＳＢ0000及びサブデコーダＳＢ0002のＭＯＳトランジスタＴ4がオン状態となり、サブワード線ＳＷＬ0000及びサブワード線ＳＷＬ0002は、▲１▼の経路により電荷の引き抜きが行われて、接地レベルの電圧に保持される。
【０２０７】
これにより、サブワード線ＳＷＬ0000，サブワード線ＳＷＬ0100，サブワード線ＳＷＬ0002及びサブワード線ＳＷＬ0102は、全て▲１▼の経路のみによる接地レベルへの保持が行われることとなる。
次に、時刻ｔ27において、外部から入力されるアドレス信号Ｘ0〜アドレス信号Ｘjが、サブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102のいずれも選択しない状態に遷移する。
【０２０８】
ここで、各サブデコーダブロックのＭＯＳトランジスタＴ2には、アクセスタイムを向上させるために、高速にサブワード線を立ち上げる必要から、ＭＯＳトランジスタＴ4に比較して電流容量の大きい（トランジスタサイズがＭＯＳトランジスタＴ4に比較して大きい）トランジスタが用いられている。
これにより、本願発明によれば、チップサイズの増加を行わず、かつ第１の接地線の配線抵抗を下げるために製造プロセスを変更することなく、このＭＯＳトランジスタＴ2を介した▲４▼の経路を用いることにより、サブワード線の電荷の引き抜きも高速に行え、半導体記憶装置のアクセスタイムを向上させることが可能となる。
【０２０９】
さらに、本発明の第３の実施形態によれば、サブワード線の昇圧レベルから「Ｌ」レベルへ遷移させるための、電荷の引き抜きを、サブデコーダブロックの電流容量の小さなトランジスタＴ４でＧＮＤＸＤＥＣ線に電荷を引き抜くとともに、大きな電流容量を有するトランジスタ１０８で周辺回路用のＧＮＤ線に電荷を引き抜く経路が付加され、ＧＮＤ線に引き抜き電流が流れ込み、引き抜き電流が完全にＧＮＤＸＤＥ線に流れ込まない構成となっているため、従来例のように、ＧＮＤＸＤＥ線の電圧レベルが、上述したサブワード線ＳＷＬ0000からの電荷の引き抜きにより、接地レベルから上昇して浮いてしまうということがなく、非選択状態にあり、ＧＮＤＸＤＥＣ線を共有するサブワード線、例えばサブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100，サブワード線ＳＷＬ0102の電圧レベルが、通常状態における接地電位から、このＧＮＤＸＤＥＣ線に流入する電流量に比例した電圧レベルへと上昇する状態も起こらない。
【０２１０】
これにより、本願発明の第３の実施形態によれば、サブワード線の昇圧レベルから「Ｌ」レベルへ遷移させるための、サブワード線からの電荷の引き抜き操作によって、上記サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100，サブワード線ＳＷＬ0102に接続されているメモリセルのアクセス用ＭＯＳトランジスタが準オン状態となり、すなわち、サブワード線の電圧レベルの浮きによるしきい値電圧Ｖt性のリーク状態を発生させ、メモリセルのコンデンサに蓄積される電荷を変動させ、記憶されているデータを破壊してしまうホールド劣化が起こるという従来例の問題を解決することができる。
【０２１１】
また、上述の第１の実施形態〜第３の実施形態において、アドレス信号Ｘ0〜アドレス信号Ｘjが変化する前に、選択されたサブワード線の非活性化の処理が行われる。
これは、半導体記憶装置の読み出し／書込処理におけるサイクルタイムを高速化するために、次のアドレス信号Ｘ0〜アドレス信号Ｘjの指し示すサブワード線の活性化を高速に行う必要があり、この前に非活性化するサブワード線が確実に接地電位に落ち着かせるためである。
【０２１２】
以上、本発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
例えば、上述した第１の実施形態〜第３の実施形態において、サブワード線の電荷の引き抜きについて述べてきたが、主ワード線をサブワード線に分割せずに、主ワード線がメモりセルのアクセス用ＭＯＳトランジスタに直接接続されている場合には、主ワード線の非活性化において、主ワード線からの電荷の引き抜き処理に対して、ＧＮＤ線に引き抜き電流を流し、ＧＮＤＸＤＥＣ線で非選択時に保持することが可能である。
また、高速化のために、回路の一部には、高圧された電源電圧を使用しているが、高圧されていない電源電圧を用いることも可能である。
【０２１３】
【発明の効果】
さらに、本発明によれば、サブワード線の昇圧レベルから接地レベルへ遷移させるとき、電荷の引き抜きを行うためサブワード線を第２の接地線へ電気的に接続する第２トランジスタ（ＭＯＳトランジスタ１０８）を、サブワード線の電圧レベルを接地電圧に保持させるため、サブワード線を第１の接地線へ電気的に接続する第１のトランジスタ（ＭＯＳトランジスタ１０５，ＭＯＳトランジスタＴ4，ドライバＢＦ0（ＢＦ1）のトランジスタＴＢ0）と別に設け、第２ＭＯＳトランジスタを介して第２の接地線（ＧＮＤ線）に引き抜き電流を流し込むため、選択されて昇圧レベルの電圧にあったサブワード線から電流量の多い引き抜き電流が第１の接地線に流れ込み、従来例のように、第１の接地線（ＧＮＤＸＤＥ線）の電圧レベルが、選択されていたサブワード線からの電荷の引き抜きにより、接地レベルから上昇して浮いてしまうということがなく、非選択状態にあり、第１の接地線を共有するサブワード線の電圧レベルが、通常状態における接地電位から、この第１の接地線に流入する電流量に比例した電圧レベルへと上昇する状態も起こらない。
【０２１４】
これにより、本願発明によれば、第１の接地線の幅を広げることによるチップサイズの増加を行わず、かつ第１の接地線の配線抵抗を下げるために製造プロセスを変更することなく、従来例の問題点である、サブワード線の昇圧レベルから接地レベルへ遷移させるための、サブワード線からの電荷の引き抜き操作によって、他のサブワード線に接続されているメモリセルのアクセス用トランジスタが準オン状態となり、すなわち、サブワード線の電圧レベルの浮きによるしきい値電圧Ｖt性のリーク状態を発生させ、メモリセルのコンデンサに蓄積される電荷を変動させ、記憶されているデータを破壊してしまうホールド劣化を防止することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態による半導体記憶装置を説明する、図８からサブワードデコーダＳＷＤ1とサブワード線ＳＷＬ0000〜サブワード線ＳＷＬ0102との部分を取り出したブロック図である。
【図２】 図１の本発明の第１の実施形態によるデコーダＲＡＤ11（ＲＡＤ12，ＲＡＤ13，ＲＡＤ14，ＲＡＤ15）の構成を示すブロック図である。
【図３】 図１及び図２における各サブワード線の選択動作及び非選択動作を説明するタイミングチャートである。
【図４】 図１の本発明の第２の実施形態によるデコーダＲＡＤ21（ＲＡＤ22，ＲＡＤ23，ＲＡＤ24，ＲＡＤ25）の構成を示すブロック図である。
【図５】 図１及び図４における各サブワード線の選択動作及び非選択動作を説明するタイミングチャートである。
【図６】 図１の本発明の第３の実施形態によるデコーダＲＡＤ31（ＲＡＤ32，ＲＡＤ33，ＲＡＤ34，ＲＡＤ35）の構成を示すブロック図である。
【図７】 図１及び図６における各サブワード線の選択動作及び非選択動作を説明するタイミングチャートである。
【図８】 ＤＲＡＭの主ワード線とメモリセル領域との構成例を示すブロック図である。
【図９】 図８のサブワードデコーダＳＷＤ1，サブワードデコーダＳＷＤ5，センスアンプＳＡ0，センスアンプＳＡ1及びメモリセル領域ＣＥＬＬ0の部分を詳細に示した図である。
【図１０】 図９のサブデコーダブロックＳＢ0000の構成を示すブロック図である。
【図１１】 サブデコーダブロックＳＢ0000の動作例を示すタイミングチャートである。
【図１２】 サブワード線ＳＷＬ0000が選択動作から非選択動作へ遷移する場合、サブワード線ＳＷＬ0000の電荷を引き抜く経路を、▲１▼〜▲３▼の３種類示している概念図である。
【図１３】 非選択動作において▲１▼の電荷の引き抜き経路（接地電圧レベルに保持する）となる場合の主ワード線ＭＷＬ00，アドレス信号ＲＡ00，サブワード線ＳＷＬ0000の電圧変化を示すタイミングチャートである。
【図１４】 非選択動作において▲２▼の電荷の引き抜き経路（接地電圧レベルに保持する）となる場合の主ワード線ＭＷＬ00，アドレス信号ＲＡ00，サブワード線ＳＷＬ0000の電圧変化を示すタイミングチャートである。
【図１５】 非選択動作において▲３▼の電荷の引き抜き経路（接地電圧レベルに保持する）となる場合の主ワード線ＭＷＬ00，アドレス信号ＲＡ00，サブワード線ＳＷＬ0000の電圧変化を示すタイミングチャートである。
【図１６】 図９から、例えば、サブワード線ＳＷＬ0000〜サブワード線ＳＷＬ0102の部分を取り出したブロック図である。
【図１７】 図１６におけるデコーダＲＡＤ1（ＲＡＤ2，ＲＡＤ3，ＲＡＤ4，ＲＡＤ5）の構成を示すブロック図である。
【図１８】 各サブワード線の選択動作及び非選択動作を説明するタイミングチャートである。
【符号の説明】
Ｔ1，Ｔ2，Ｔ3，Ｔ4， ＭＯＳトランジスタ
１００，１００’ デコーダ
１０２，１０２’，１０３，１０３’，１０７，１０７’ インバータ
１０９，１０９’，１１１，１１１’ ノア回路
１０１，１０１’，１１２，１１２’ アンド回路
１１０，１１０’ 論理ゲート
１０４，１０５，１０６，１０８ ＭＯＳトランジスタ
１０４’，１０５’，１０６’，１０８’ ＭＯＳトランジスタ
ＢＦ0，ＢＦ1 バッファ
ＢＴ1，ＢＴ2，ＢＴ3，ＢＴ4 ビット線
ＣＥＬＬ0，ＣＥＬＬ1，ＣＥＬＬ2，ＣＥＬＬ3，ＣＥＬＬ4 メモリセル領域
ＣＥＬＬ5，ＣＥＬＬ6，ＣＥＬＬ7，ＣＥＬＬ8，ＣＥＬＬ9 メモリセル領域
ＣＥＬＬ10，ＣＥＬＬ11，ＣＥＬＬ12，ＣＥＬＬ13 メモリセル領域
ＣＥＬＬ14，ＣＥＬＬ15 メモリセル領域
ＲＡＤ1，ＲＡＤ11，ＲＡＤ21，ＲＡＤ31 デコーダ
ＲＡＤ2，ＲＡＤ12，ＲＡＤ22，ＲＡＤ32 デコーダ
ＲＡＤ3，ＲＡＤ13，ＲＡＤ23，ＲＡＤ33 デコーダ
ＲＡＤ4，ＲＡＤ14，ＲＡＤ24，ＲＡＤ34 デコーダ
ＲＡＤ5，ＲＡＤ15，ＲＡＤ25，ＲＡＤ35 デコーダ
ＳＡ0，ＳＡ1，ＳＡ2，ＳＡ3，ＳＡ4 センスアンプ
ＳＡ5，ＳＡ6，ＳＡ7，ＳＡ8，ＳＡ9 センスアンプ
ＳＡ10，ＳＡ11，ＳＡ12，ＳＡ13，ＳＡ14 センスアンプ
ＳＡ15，ＳＡ16，ＳＡ17，ＳＡ18，ＳＡ19 センスアンプ
ＳＷＤ1，ＳＷＤ2，ＳＷＤ3，ＳＷＤ4，ＳＷＤ5 サブワードデコーダ
ＳＷＤ6，ＳＷＤ7，ＳＷＤ8，ＳＷＤ9，ＳＷＤ10 サブワードデコーダ
ＳＷＤ11，ＳＷＤ12，ＳＷＤ13 サブワードデコーダ
ＳＷＤ14，ＳＷＤ15，ＳＷＤ16 サブワードデコーダ
ＳＢ0000，ＳＢ0002，ＳＢ0100，ＳＢ0i00，ＳＢ0i02 サブデコーダブロック
ＸＤＥＣ1，ＸＤＥＣ2，ＸＤＥＣ3，ＸＤＥＣ4 Ｘデコーダ

Claims (13)

1. カラムアドレスとロウアドレスとにより選択されるメモリセルが複数配置されたメモリセルアレイと、
   前記メモリセルのアクセス用トランジスタのゲートに接続される複数のワード線と、
   前記ロウアドレスに基づき、前記複数のワード線のなかから選択された選択ワード線を活性化するデコーダ回路と、
   前記選択ワード線以外の前記ワード線の電圧レベルを接地電圧に保持する第１の接地線と、
   前記選択ワード線を非活性化するとき、この選択ワード線から引き抜いた電荷を流し込む第２の接地線と、
   接地電源パッドと、を具備し、
   前記第１の接地線及び前記第２の接地線は、互いに独立して前記接地電源パッドに接続されていることを特徴とする半導体記憶装置。
2. 前記デコーダ回路が、選択されない前記ワード線を第１の接地線へ電気的に接続する第１のトランジスタと、前記選択ワード線を非活性化するときに前記第２の接地線へ電気的に接続する第２のトランジスタとを具備していることを特徴とする請求項１記載の半導体記憶装置。
3. 前記第２のトランジスタの電流容量が前記第１のトランジスタの電流容量に比較して大きいことを特徴とする請求項２に記載の半導体記憶装置。
4. 前記ワード線が、主ワード線とこの主ワード線を分割したサブワード線とから構成されており、
   前記第２のトランジスタがこのサブワード線と前記第２の接地線との間に介挿されていることを特徴とする請求項１ないし請求項３のいずれかに記載の半導体記憶装置。
5. 前記第２のトランジスタがＭＯＳトランジスタであることを特徴とする請求項１ないし請求項４のいずれかに記載の半導体記憶装置。
6. 前記選択ワード線を非活性化するとき、昇圧された電圧で前記第２のトランジスタのオン／オフ制御を行うことを特徴とする請求項１ないし請求項５の何れかに記載の半導体記憶装置。
7. 次のアドレスが設定される前に、前記選択ワード線に対する非活性化の処理が行われることを特徴とする請求項１ないし請求項６の何れかに記載の半導体記憶装置。
8. カラムアドレスとロウアドレスとにより選択されるメモリセルが複数配置されたメモリセルアレイにおいて、デコーダ回路が前記ロウアドレスに基づき、前記メモリセルのアクセス用トランジスタのゲートに接続されるワード線を選択する第１の過程と、
   選択されないワード線を第１の接地線に電気的に接続し、この選択されないワード線の電圧レベルを接地電圧に保持する第２の過程と、
   前記デコーダ回路が前記ワード線のなかから選択された選択ワード線を活性化する第３の過程と、
   活性化された前記選択ワード線の接続されているメモリセルのデータをアクセスする第４の過程と、
   前記デコーダ回路が前記選択ワード線を非活性化するとき、この選択ワード線から引き抜いた電荷を第２の接地線へ流し込む第５の過程と、を有し、
   前記第１の接地線及び前記第２の接地線は、互いに独立して接地電源パッドに接続されていることを特徴とする半導体記憶装置のメモリセルアクセス方法。
9. 前記デコーダ回路において、第１のトランジスタが選択されない前記ワード線を第１の接地線へ電気的に接続し、第２のトランジスタが前記選択ワード線を非活性化するときに、該選択ワード線を前記第２の接地線へ電気的に接続するとを具備していることを特徴とする請求項８記載の半導体記憶装置のメモリセルアクセス方法。
10. 前記ワード線が、主ワード線とこの主ワード線を分割したサブワード線とから構成されており、
    前記第２のトランジスタがこのサブワード線と前記第２の接地線との間を電気的に接続または非接続とすることを特徴とする請求項８または請求項９に記載の半導体記憶装置のメモリセルアクセス方法。
11. 前記第２のトランジスタがＭＯＳトランジスタであり、ゲートの電圧を制御することにより、オン／オフ制御されることを特徴とする請求項８ないし請求項１０のいずれかに記載の半導体記憶装置のメモリセルアクセス方法。
12. 前記選択ワード線を非活性化するとき、昇圧された電圧で前記第２のトランジスタのオン／オフ制御を行うことを特徴とする請求項８ないし請求項１１の何れかに記載の半導体記憶装置のメモリセルアクセス方法。
13. 次のアドレスが設定される前に、前記選択ワード線に対する非活性化の処理が行われることを特徴とする請求項８ないし請求項１２の何れかに記載の半導体記憶装置のメモリセルアクセス方法。

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