JP2002042470A - 半導体記憶装置及びそのメモリセルアクセス方法 - Google Patents

Abstract

(57)【要約】 【課題】 サブワード線からの電荷の引き抜きが高速に
行え、かつ、チップサイズを増加させずに、メモリセル
のアクセス用ＭＯＳトランジスタのしきい値電圧Ｖt性
のリーク状態の発生を防止することが可能な半導体記憶
装置を提供する。 【解決手段】 MOSトランジスタ104のソースとMOSトラ
ンジスタ105のドレインとの接続は、アドレス信号RA00
の信号線に接続され、MOSトランジスタ104'のソースとM
OSトランジスタ105'のドレインとの接続はアドレス信号
RA02に接続されている。MOSトランジスタ108は、ゲート
に制御信号RANEが入力され、ドレインがアドレス信号RA
00の信号線に接続され、ソースがGND線に接続されてい
る。MOSトランジスタ105,105'は、GNDXDEC線に各サブワ
ード線を接続して、接地電位を保持する小さなゲート幅
で形成され、MOSトランジスタ108,108'は高速に昇圧電
位から接地電位へ、サブワード線を遷移させる電流容量
が得られるゲート幅を有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、メモリセルトランジスタのゲートに接続されたワ
ード線の制御に係わるものである。

【０００２】

【従来の技術】近年、プロセス技術の進展により、半導
体記憶装置の集積度が向上し、動作速度が向上してい
る。特に、ＣＰＵ（中央処理装置）における動作速度の
向上に著しいものがある。このため、ＣＰＵの動作速度
に対応して、データを高速に読み出し、書き込む必要が
あり、半導体記憶装置のメモリセルに対するアクセス時
における動作速度の向上が要求されている。

【０００３】このため、メモリセルトランジスタのゲー
トに接続されたワード線を高速に立ち上げ、読み出すた
めに、ワード線には、昇圧された電圧がかけられてい
る。また、読み出しまたは書き込みの処理が終了した時
点で、ワード線の電圧を、高速に下げてトランジスタを
オフ状態とするために、ワード線の電荷を強制的に引き
抜くことが行われている。

【０００４】例えば、図８は、ＤＲＡＭのメモリバンク
内の主ワード線とメモリセル領域との構成例を示すブロ
ック図である。図８に示すように、ＤＲＡＭ（Dynamic
Random Access Memory）における各メモリバンクがブロ
ックＢ１，ブロックＢ２，ブロックＢ３，ブロックＢ４
に分割されているとする。ここで、アドレス信号Ｘ2〜
アドレス信号Ｘjの上位アドレス信号の値により、Ｘデ
コーダＸＤＥＣ1〜ＸデコーダＸＤＥＣ4の何れかが、例
えば、ＸデコーダＸＤＥＣ1が選択される。

【０００５】そして、選択されたＸデコーダＸＤＥＣ1
は、アドレス信号Ｘ2〜アドレス信号Ｘjの下位アドレス
信号の値により、主ワード線ＭＷＬ00〜主ワード線ＭＷ
Ｌ0iの中からいずれか１本を活性化（「Ｈ(Hi)」レベル
とする）する。また、デコーダＲＡＤ1〜デコーダＲＡ
Ｄ5は、アドレス信号Ｘ0及びアドレス信号Ｘ1の値によ
り、サブワード線を選択するためのアドレス信号ＲＡ00
及びアドレス信号ＲＡ02，…，アドレス信号ＲＡ40及び
アドレス信号ＲＡ42を出力する。図示しない他のメモリ
セル領域に対応するデコーダＲＡＤも、上述のデコーダ
ＲＡＤ1〜デコーダＲＡＤ5と同様な構成である。

【０００６】ここで、ＲＡＤ1〜デコーダＲＡＤ5は、例
えば、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ(Low)，Ｌ｝の
場合、アドレス信号ＲＡ00，アドレス信号ＲＡ20，アド
レス信号ＲＡ40を「Ｈ」レベルで出力し、アドレス信号
ＲＡ02，アドレス信号ＲＡ11，アドレス信号ＲＡ13，ア
ドレス信号ＲＡ22，アドレス信号ＲＡ31，アドレス信号
ＲＡ33，アドレス信号ＲＡ42を「Ｌ」レベルで出力す
る。

【０００７】また、ＲＡＤ1〜デコーダＲＡＤ5は、アド
レス信号｛Ｘ1，Ｘ0｝＝｛Ｈ，Ｌ｝の場合、アドレス信
号ＲＡ02，アドレス信号ＲＡ22，アドレス信号ＲＡ42を
「Ｈ」レベルで出力し、アドレス信号ＲＡ00，アドレス
信号ＲＡ11，アドレス信号ＲＡ13，アドレス信号ＲＡ2
0，アドレス信号ＲＡ31，アドレス信号ＲＡ33，アドレ
ス信号ＲＡ40を「Ｌ」レベルで出力する。

【０００８】さらに、ＲＡＤ1〜デコーダＲＡＤ5は、例
えば、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｈ｝の場合、
アドレス信号ＲＡ11，アドレス信号ＲＡ31を「Ｈ」レベ
ルで出力し、アドレス信号ＲＡ00，アドレス信号ＲＡ0
2，アドレス信号ＲＡ13，アドレス信号ＲＡ20，アドレ
ス信号ＲＡ22，アドレス信号ＲＡ33，アドレス信号ＲＡ
40，アドレス信号ＲＡ42を「Ｌ」レベルで出力する。

【０００９】また、ＲＡＤ1〜デコーダＲＡＤ5は、アド
レス信号｛Ｘ1，Ｘ0｝＝｛Ｈ，Ｈ｝の場合、アドレス信
号ＲＡ13，アドレス信号ＲＡ33を「Ｈ」レベルで出力
し、アドレス信号ＲＡ00，アドレス信号ＲＡ02，アドレ
ス信号ＲＡ11，アドレス信号ＲＡ20，アドレス信号ＲＡ
22，アドレス信号ＲＡ31，アドレス信号ＲＡ40，アドレ
ス信号ＲＡ42を「Ｌ」レベルで出力する。

【００１０】図８には示していないが、アドレス信号Ｒ
Ａ00、アドレス信号ＲＡ11，…，アドレス信号ＲＡ40，
アドレス信号ＲＡ42は、各々反転信号であるアドレス信
号ＲＡＢ00、アドレス信号ＲＡＢ11，…，アドレス信号
ＲＡＢ40，アドレス信号ＲＡＢ42とペアで出力される。

【００１１】図８の（ ）内に示すデコーダＲＡＤは、
第１の実施形態のデコーダＲＡＤ11〜デコーダＲＡＤ1
5、第２の実施形態のデコーダＲＡＤ21〜デコーダＲＡ
Ｄ25及び第３の実施形態のデコーダＲＡＤ31〜デコーダ
ＲＡＤ35も各々、上述したアドレス信号｛Ｘ1，Ｘ0｝に
基づいた、アドレス信号ＲＡ00、アドレス信号ＲＡ02，
…，アドレス信号ＲＡ40，アドレス信号ＲＡ42の出力を
行う。

【００１２】図９は、図８のサブワードデコーダＳＷＤ
1，サブワードデコーダＳＷＤ5，センスアンプＳＡ0，
センスアンプＳＡ1及びメモリセル領域ＣＥＬＬ0の部分
を模式的に示した図である。さらに、図９に示すよう
に、サブワードデコーダＳＷＤ1及びサブワードデコー
ダＳＷＤ5は、主ワード線ＭＷＬ00が活性化されている
場合、アドレス信号ＲＡ00，アドレス信号ＲＡＢ00，ア
ドレス信号ＲＡ02及びアドレス信号ＲＡＢ02，アドレス
信号ＲＡ01及びアドレス信号ＲＡＢ01，アドレス信号Ｒ
Ａ03及びアドレス信号ＲＡＢ03の値に基づき、メモリセ
ル領域ＣＥＬＬ0のメモリセルのアクセス用ＭＯＳトラ
ンジスタのゲートに接続されているサブワード線ＳＷＬ
0000，サブワード線ＳＷＬ0002，サブワード線ＳＷＬ00
01，サブワード線ＳＷＬ0003の何れか１本を活性化す
る。

【００１３】すなわち、各主ワード線は、サブワードデ
コーダにより４本のサブワード線に分割されて構成され
ている。例えば、主ワード線ＭＷＬ00は、サブワード線
ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線Ｓ
ＷＬ0001及びサブワード線ＳＷＬ0003の４本に分割され
ている。

【００１４】同様に、主ワード線ＭＷＬ01は、サブワー
ド線ＳＷＬ0100，サブワード線ＳＷＬ0102，サブワード
線ＳＷＬ0101及びサブワード線ＳＷＬ0103の４本に分割
されている。また、他のサブデコーダ及びメモリセル領
域も、上述したメモリセル領域ＣＥＬＬ0と、サブワー
ドデコーダＳＷＤ1及びサブワードデコーダＳＷＤ5との
構成と同様な構成である。

【００１５】各サブワード線を活性化するサブワードデ
コーダＳＷＤ1及びサブワードデコーダＳＷＤ5等のサブ
ワードデコーダは、複数のサブデコーダブロックから構
成されている。例えば、サブワードデコーダＳＷＤ1
は、サブデコーダブロックＳＢ0000，サブデコーダブロ
ックＳＢ0002，サブデコーダブロックＳＢ0100，…，サ
ブデコーダブロックＳＢ0i00，サブデコーダブロックＳ
Ｂ0i02とから構成されている。

【００１６】同様に、サブワードデコーダＳＷＤ5は、
サブデコーダブロックＳＢ0001，サブデコーダブロック
ＳＢ0003，サブデコーダブロックＳＢ0101，…，サブデ
コーダブロックＳＢ0i01，サブデコーダブロックＳＢ0i
03とから構成されている。また、アドレス信号ＲＡ０
０，ＲＡ０２は、メモリセル領域ＣＥＬＬ０のサブワー
ド線ＳＷＬ0000，ＳＷＬ0002を選択する様に構成され、
アドレス信号ＲＡ０１，ＲＡ０３はメモリセル領域ＣＥ
ＬＬ０及びＣＥＬＬ１の２つのメモリセル領域のサブワ
ード線ＳＷＬ0001，ＳＷＬ0003を選択する様に構成され
ている。

【００１７】サブワードデコーダは、メモリセル領域の
中間部に配置された場合は、両側のメモリセル領域にサ
ブワード線を供給し、メモリセル領域の端部に配置され
た場合は、片側のみのメモリセル領域にサブワード線を
供給する様に構成されるが、これらのサブワードデコー
ダの構成，動作は基本的に同一のものである。ここで、
図に示すように、主ワード線ＭＷＬ00は、サブデコーダ
ブロックＳＢ0000，サブデコーダブロックＳＢ0001，サ
ブデコーダブロックＳＢ0002，サブデコーダブロックＳ
Ｂ0003により、サブワード線ＳＷＬ0000，サブワード線
ＳＷＬ0001，サブワード線ＳＷＬ0002及びサブワード線
ＳＷＬ0003の４本に分割されている。

【００１８】また、図８における他のサブワードデコー
ダＳＷＤ2〜サブワードデコーダＳＷＤ20の構成も、同
様に構成されている。ここで、サブデコーダブロックＳ
Ｂ0000は、入力される主ワード線ＭＷＬ00，アドレス信
号ＲＡ00及びアドレス信号ＲＡＢ00の値により、サブワ
ード線ＳＷＬ0000を活性化するか否かの制御を行う。

【００１９】また、サブワード線ＳＷＬ0000には、例え
ば、メモリセルＭ１及びメモリセルＭ２が接続されてい
る。さらに、このメモリセルＭ１にはビット線ＢＴ2が
接続され、メモリセルＭ２にはビット線ＢＴ4が接続さ
れている。そして、これらのメモリセルＭ１及びメモリ
セルＭ２の何れからの出力をデータとして出力するか
を、図示しないセンスアンプＳＡ0の出力信号の選択を
行うＹセレクタにより行う。ここでは、サブワード線Ｓ
ＷＬ0000に２つのメモリセルしか接続させない例を示し
たが、複数のメモリセルを接続させて、Ｙセレクタによ
り、複数のメモリセルの出力信号の選択が可能なように
することも出来る。

【００２０】Ｙセレクタは、入力されるアドレス信号に
おいて、カラムアドレス信号によりセンスアンプの出力
を選択する。このメモリセルＭ１及びメモリセルＭ２
は、ｎチャネル型のＭＯＳ（金属-酸化物-半導体）トラ
ンジスタとこのＭＯＳトランジスタと直列に接続された
コンデンサとで構成されている。

【００２１】すなわち、メモリセルＭ１のＭＯＳトラン
ジスタのゲートはサブワード線ＳＷＬ0000と接続され、
このＭＯＳトランジスタのドレインはビット線ＢＴ2と
接続され、このトランジスタのソースはコンデンサの一
方の端子に接続され、コンデンサの他方の端子は所定の
電圧（例えば、接地電圧，1/2Ｖcc（電源電圧の半分）
など）の電源配線に接続されている。ここで、Ｖccは電
源電圧である。

【００２２】そして、メモリセルＭ１及びメモリセルＭ
２等の各メモリセル領域におけるメモリセルにおいて
は、このコンデンサに蓄えられる電荷の量により、
「Ｈ」または「Ｌ」のいずれかのデータが記憶されてい
る。ここで、メモリセルのコンデンサへのデータの書き
込み処理、及びメモリセルのコンデンサからのデータの
読み出し処理は、メモリセルのアクセス用ＭＯＳトラン
ジスタのオン／オフ制御により行われる。

【００２３】また、他のメモリセルも、ＭＯＳトランジ
スタのゲートに接続されるサブワード線及びこのＭＯＳ
トランジスタのドレインに接続されるビット線が各々に
対応するものになるのみであり、上述したメモリセルＭ
1及びメモリセルＭ2と同様な構成をしている。

【００２４】次に、サブデコーダブロックの説明を図１
０を用いて行う。図１０は、サブデコーダブロックＳＢ
0000の構成例を示すブロック図である。図１０におい
て、ＭＯＳトランジスタＴ1，Ｔ2，Ｔ3，Ｔ4は、ｎチャ
ネル型のＭＯＳトランジスタである。ＭＯＳトランジス
タＴ1は、ゲートに図示しない昇圧回路から得られる昇
圧電圧が印加されて、常にオン状態に設定されており、
セルフブートにより得られた、ＭＯＳトランジスタＴ2
のゲート（すなわち、Ａ点）に発生する昇圧された電圧
を保持する。

【００２５】また、主ワード信号ＭＷＬ00，アドレス信
号ＲＡ00及びアドレス信号ＲＡＢ00における「Ｈ」レベ
ルの電圧は、上記昇圧回路により昇圧された昇圧電圧の
レベルにより出力されている。ここで、アドレス信号Ｒ
ＡＢ00は、アドレス信号ＲＡ00の反転信号である。

【００２６】ＭＯＳトランジスタＴ2は、主ワード線Ｍ
ＷＬ00及びアドレス信号ＲＡ00が共に「Ｈ」レベルであ
るとき、サブワード線ＳＷＬ0000を「Ｌ」レベルから
「Ｈ」レベルに遷移させる。ＭＯＳトランジスタＴ2の
ソース（すなわち、Ｂ点）の電圧が上昇することで、Ｍ
ＯＳトランジスタＴ2のゲートとソースとの間のカップ
リングにより、ＭＯＳトランジスタＴ2のゲート（すな
わち、Ａ点）の電圧が押し上げられてセルフブートがか
かる。

【００２７】これにより、ＭＯＳトランジスタＴ2のコ
ンダクタンスが上昇し、ＭＯＳトランジスタＴ2は、ア
ドレス信号ＲＡ00からより多くの電流をサブワード線Ｓ
ＷＬ0000へ供給し、高速にサブワード線ＳＷＬ0000の電
圧を上昇させて、「Ｈ」レベルへの遷移（活性化）を行
う。また、他のサブデコーダブロックＳＢ0002，…，サ
ブデコーダブロックＳＢ0i02も上述したサブデコーダブ
ロックＳＢ0000と同様な構成であるため説明を省略す
る。

【００２８】すなわち、サブデコーダブロックＳＢ0000
は、図１１に示すタイミングチャートの様に動作する。
図１１は、メモリセルＭ1がアクセスされるときの、サ
ブデコーダブロックＳＢ0000の動作例を示すタイミング
チャートである。時刻ｔ100において、半導体記憶装置
の外部から入力されるアドレス信号が、現在アクセスし
ているメモリセルと異なるメモリセルを選択したとす
る。例えば、アドレス信号Ｘ0〜アドレス信号Ｘjは、
{Ｘj，…，Ｘ2，Ｘ1，Ｘ0}＝{０，…，１，０，１}の値
から、{Ｘj，…，Ｘ2，Ｘ1，Ｘ0}＝{０，…，０，０，
０}の値に遷移される。このとき、ＸデコーダＸＤＥＣ1
は、主アドレスＭＷＬ00を活性化する。

【００２９】これにより、時刻ｔ101において、Ｘデコ
ーダＸＤＥＣ1は、例えば、アドレス信号Ｘ2〜アドレス
信号Ｘjが、{Ｘj，…，Ｘ2}＝{０，…，０}であるた
め、主アドレスＭＷＬ00を活性化する。次に、時刻ｔ10
2において、ＸデコーダＸＤＥＣ1によって、主ワード線
ＭＷＬ00が活性化されることにより、ＭＯＳトランジス
タＴ1を介して供給される「Ｈ」レベルの電圧により、
ＭＯＳトランジスタＴ2がオン状態となる。

【００３０】そして、時刻ｔ103において、図示しない
制御回路は、主ワード信号ＭＷＬ00の立ち上がりから、
所定の遅延を受けて制御信号ＲＡＥを「Ｈ」レベルの所
定の幅のパルスとして出力する。この結果、デコーダＲ
ＡＤ1は、入力されているアドレス信号Ｘ0及びアドレス
信号Ｘ1が、{Ｘ1，Ｘ0}＝{０，０}であると、制御信号
ＲＡＥの立ち上がりに同期して、アドレス信号ＲＡ00を
「Ｌ」レベルから「Ｈ」レベルに遷移させ、アドレス信
号ＲＡＢ00を「Ｈ」レベルから「Ｌ」レベルに遷移させ
る。

【００３１】これにより、ＭＯＳトランジスタＴ4はオ
フ状態となり、点Ｂ、すなわちサブワード線ＳＷＬ0000
の電圧は、ＭＯＳトランジスタＴ2を介して供給される
電荷により徐々に上昇を始める。この結果、ＭＯＳトラ
ンジスタＴ2のカップリングによるセルフブートによ
り、点Ａの電圧が上昇することで、ＭＯＳトランジスタ
Ｔ2のコンダクタンスが増大し、サブワード線ＳＷＬ000
0の電圧が高速に上昇する。

【００３２】次に、時刻ｔ104において、上記制御回路
は、上記制御信号ＲＡＥを、「Ｈ」レベルから「Ｌ」レ
ベルへ立ち下げる。これにより、デコーダＲＡＤ1は、
制御信号ＲＡＥの立ち上がりに同期して、アドレス信号
ＲＡ00を「Ｈ」レベルから「Ｌ」レベルに遷移させ、ア
ドレス信号ＲＡＢ00を「Ｌ」レベルから「Ｈ」レベルに
遷移させる。

【００３３】次に、時刻ｔ105において、ＭＯＳトラン
ジスタＴ3はオフ状態となり、ＭＯＳトランジスタＴ4は
オン状態となり、サブワード線ＳＷＬ0000は電荷が引き
抜かれて、電圧が「Ｈ」レベルから「Ｌ」レベルに遷移
する。また、点Ａの電圧は、サブワード線ＳＷＬ0000の
電圧が「Ｌ」レベル、すなわち、点Ｂの電圧が「Ｌ」レ
ベルとなることにより、昇圧された電圧から、内部で使
用されている「Ｈ」レベルの電圧に戻る。

【００３４】そして、時刻ｔ106において、入力される
アドレス信号Ｘ0〜アドレス信号Ｘjが、{Ｘj，…，Ｘ
2，Ｘ1，Ｘ0}＝{０，…，０，０，０}から異なった値に
遷移するため、ＸデコーダＸＤＥＣ1は主ワード線ＭＷ
Ｌ00を非活性化し、主ワード線ＭＷＬ00を「Ｈ」レベル
から「Ｌ」レベルへ遷移させる。

【００３５】これにより、点Ａの電圧は、主ワード線Ｍ
ＷＬ00が「Ｌ」レベルに変化することにより、蓄積され
ている電荷が主ワード線ＭＷＬ00へ引き抜かれて、
「Ｈ」レベルから「Ｌ」レベルへ遷移する。このとき、
他のサブデコーダブロックＳＢ0002，サブデコーダブロ
ックＳＢ0100，……，サブデコーダブロックＳＢ0i00，
サブデコーダブロックＳＢ0i02は、非選択のままであ
り”Ｌ”レベルとなっている。

【００３６】また、サブワードデコーダＳＷＤ1におけ
る他のサブデコーダブロックＳＢ0002，サブデコーダブ
ロックＳＢ0100，……，サブデコーダブロックＳＢ0i0
0，サブデコーダブロックＳＢ0i02も、サブデコーダブ
ロックＳＢ0000と、対応する主ワード線とアドレス信号
との値に応じて同様の動作を行う。

【００３７】さらに、他のサブワードデコーダＳＷＤ2
〜サブワードデコーダＳＷＤ20もサブワードデコーダＳ
ＷＤ1と同様な構成である。上述したように、サブワー
ドデコーダＳＷＤ1は、主ワード線ＭＷＬ00，アドレス
信号ＲＡ00，アドレス信号ＲＡＢ00，アドレス信号ＲＡ
02及びアドレス信号ＲＡＢ02の値に基づき、サブワード
線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線
ＳＷＬ0100，…，サブワード線ＳＷＬ0i02の活性化の制
御を行う。

【００３８】次に、上述したサブワード線の制御におい
て、各サブワード線の電圧レベルを「Ｌ」レベル、すな
わち接地レベルとするときの、各サブワード線から電荷
を引き抜く経路を図を用いて説明する。図１２は、例え
ば、サブワード線ＳＷＬ0000が選択動作から非選択動作
へ遷移する場合、サブワード線ＳＷＬ0000の電荷を引き
抜く経路の、〜の３種類を示している概念図であ
る。ここで、ＭＯＳトランジスタＴ1は、常にゲートに
昇圧された電圧が印加されており、オン状態となってい
る。

【００３９】の経路は、図１３に示すように、主ワー
ド線ＭＷＬ00が「Ｌ」レベルであり、アドレス信号ＲＡ
00が「Ｌ」レベル，アドレス信号ＲＡＢ00が「Ｈ」レベ
ルの場合におけるサブワード線ＳＷＬ0000の電荷を引き
抜く経路を示している。図１３は、非選択動作において
の電荷の引き抜き経路（接地電圧レベルに保持する）
となる場合の主ワード線ＭＷＬ00，アドレス信号ＲＡ0
0，アドレス信号ＲＡＢ00，サブワード線ＳＷＬ0000の
電圧変化を示すタイミングチャートである。

【００４０】このとき、主ワード線ＭＷＬ00及びアドレ
ス信号ＲＡ00が「Ｌ」レベルであるため、ＭＯＳトラン
ジスタＴ2及びＭＯＳトランジスタＴ3はオフ状態にあ
る。また、アドレス信号ＲＡＢ00が「Ｈ」レベルである
ため、トランジスタＴ4はオン状態にある。この結果、
サブワード線ＳＷＬ0000は、ＭＯＳトランジスタＴ4を
介して接地されている（接地レベルまで電荷が引き抜か
れている）。ここで、このＭＯＳトランジスタＴ4は、
主ワード線ＭＷＬ00及びアドレス信号ＲＡ00が何ら選択
されておらず、接地（ＧＮＤ）レベルを保持するのみで
あるため、電流容量が小さくてもよい（トランジスタサ
イズが小さくてもよい）。

【００４１】次に、の経路は、図１４に示すように、
主ワード線ＭＷＬ00が「Ｈ」レベルであり、アドレス信
号ＲＡ00が「Ｌ」レベル，アドレス信号ＲＡＢ00が
「Ｈ」レベルの場合におけるサブワード線ＳＷＬ0000の
電荷を引き抜く経路を示している。図１４は、非選択動
作においての電荷の引き抜き経路となる場合の主ワー
ド線ＭＷＬ00，アドレス信号ＲＡ00，アドレス信号ＲＡ
Ｂ00，サブワード線ＳＷＬ0000の電圧変化を示す。

【００４２】例えば、主ワード線ＭＷＬ00が「Ｈ」レベ
ルとされて活性化されており、アドレス信号ＲＡ00が
「Ｌ」レベル，アドレス信号ＲＡＢ00が「Ｈ」レベル
で、サブワード線ＳＷＬ0000が非活性化状態であり、ア
ドレス信号ＲＡ02が「Ｈ」レベル，アドレス信号ＲＡＢ
02が「Ｌ」レベルで、サブワード線ＳＷＬ0002が活性化
されている状態のときが考えられる。ここで、時刻ｔ20
0の前の時刻においてと、時刻ｔ201以降も時刻において
は、図１３に示すの経路におけるサブワード線ＳＷＬ
0000の電荷の引き抜きが行われている。

【００４３】そして、時刻ｔ200〜時刻201の間の時間
は、主アドレスワード線ＭＷＬ00が「Ｈ」レベルであ
り、このため、点Ａの電圧レベルが「Ｈ」レベルとな
り、ＭＯＳトランジスタＴ2がオン状態となる。このと
き、ＭＯＳトランジスタＴ2及びＭＯＳトランジスタＴ4
はオン状態であり、ＭＯＳトランジスタＴ3はアドレス
信号ＲＡ00が「Ｌ」レベルのためオフ状態である。そし
て、サブワード線ＳＷＬ0000は、ＭＯＳトランジスタＴ
2及びアドレス信号ＲＡ00の信号線を介して、接地され
る（の経路）。また、サブワード線ＳＷＬ0000は、Ｍ
ＯＳトランジスタＴ4はオン状態であるため、Ｍ０Ｓト
ランジスタを介しても接地されている（の経路）。

【００４４】次に、の経路は、図１５に示すように、
主ワード線ＭＷＬ00が「Ｌ」レベルであり、アドレス信
号ＲＡ00が「Ｈ」レベル，アドレス信号ＲＡＢ00が
「Ｌ」レベルの場合におけるサブワード線ＳＷＬ0000の
電荷を引き抜く経路を示している。図１５は、非選択動
作においての電荷の引き抜き経路となる場合の主ワー
ド線ＭＷＬ00，アドレス信号ＲＡ00，サブワード線ＳＷ
Ｌ0000の電圧変化を示す。

【００４５】例えば、主ワード線ＭＷＬ00が「Ｌ」レベ
ルとされて非活性状態であり、アドレス信号ＲＡ00が
「Ｈ」レベルで、アドレス信号ＲＡＢ00が「Ｌ」レベル
で、サブワード線ＳＷＬ0000が非活性化状態で、主ワー
ド線ＭＷＬ01が活性化されて「Ｈ」レベルで、サブワー
ド線ＳＷＬ0100が活性化されている状態のときが考えら
れる。ここで、時刻ｔ202の前の時刻においてと、時刻
ｔ203以降も時刻においては、図１３に示すの経路に
おけるサブワード線ＳＷＬ0000の電荷の引き抜きが行わ
れている。

【００４６】そして、時刻ｔ202〜時刻203の間の時間
は、主アドレスワード線ＭＷＬ00が「Ｌ」レベルであ
り、このため、点Ａの電圧レベルは「Ｌ」レベルとなっ
ている。このとき、ＭＯＳトランジスタＴ3はオン状態
であり、ＭＯＳトランジスタＴ2及びＭＯＳトランジス
タＴ4はオフ状態である。

【００４７】そして、サブワード線ＳＷＬ0000は、ＭＯ
ＳトランジスタＴ3及び主ワード線ＭＷＬ00のドライバ
ＢＦ0のトランジスタＴＢ0（図１６参照）を介して接地
される（の経路）。すなわち、ＸＤＥＣ1からの入力
が「Ｌ」レベルであり、トランジスタＴＢ0がオン状態
となり、ドライバＢＦ0は、主ワード線ＭＷＬ00を
「Ｌ」レベルとしている。

【００４８】次に、このサブワード線の制御において、
メモリセルのアクセス時において、デコーダＲＡＤ1の
動作を含めた各サブワード線の電圧レベルを「Ｌ」レベ
ル、すなわち接地レベルとするときの、電荷を引き抜く
動作を図を用いて説明する。図１６，図１７及び図１８
を用いて、各サブワード線の選択動作及び非選択動作に
おける、各々のサブワード線の電荷を引き抜きの動作を
説明する。図１６は、図９から、例えば、サブワード線
ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線Ｓ
ＷＬ0100及びサブワード線ＳＷＬ0102の関連部分を取り
出したブロック図である。

【００４９】この図１６において、バッファＢＦ0（及
びバッファＢＦ1）は、ＣＭＯＳのインバータが直列に
２段接続されて構成されており、の経路での電荷の引
き抜き電流が流れる出力段のトランジスタＴＢ0は、ｎ
チャネル型のＭＯＳトランジスタである。図１７は、デ
コーダＲＡＤ1の構成を示すブロック図である。図１８
は、各サブワード線の選択動作及び非選択動作を説明す
るタイミングチャートである。

【００５０】ここで、全体的な動作の説明の前に、図１
７を用いてデコーダＲＡＤ1の構成を説明する。デコー
ダＲＡＤ1は、アドレス信号Ｘ0及びアドレス信号Ｘ1に
基づき、アドレス信号ＲＡ00及びアドレス信号ＲＡＢ00
を出力するデコーダＲＡＤ１Aと、アドレス信号ＲＡ02
及びアドレス信号ＲＡＢ02を出力するデコーダＲＡＤ１
Bとから構成されている。図１７は、デコーダＲＡＤ1A
（デコーダＲＡＤ1B）の構成を示すブロック図である。

【００５１】まず、デコーダＲＡＤ1Aを図１７を用いて
説明する。デコーダ１００は、アドレス信号Ｘ0及びア
ドレス信号Ｘ1の値により、デコード信号を出力する。
例えば、デコーダ１００は、アドレス信号｛Ｘ1，Ｘ0｝
＝｛Ｌ，Ｌ｝の場合に、「Ｈ」レベルのデコード信号を
出力する。ここで、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，
Ｌ｝は、アドレス信号Ｘ1が「Ｌ」レベルであり、アド
レス信号Ｘ0が「Ｌ」レベルであることを示している。
アンド回路１０１は、デコーダ１００の出力するデコー
ド信号の値と、制御信号ＲＡＥの値との論理積の演算を
行う。

【００５２】インバータ１０２及びインバータ１０３
は、アンド回路１０１の出力信号の「Ｌ」レベルを昇圧
された電圧レベルに値に変換し、アンド回路１０１の出
力信号の「Ｈ」レベルを「Ｌ」レベルに変換して出力す
る。ここで、インバータ１０３の出力は、アドレス信号
ＲＡＢ00として出力される。ここで、デコーダ１００，
アンド回路１０１，インバータ１０２及びインバータ１
０３の接地は、ＧＮＤ線により行われている。

【００５３】ｐチャネル型のＭＯＳトランジスタ１０４
とｎチャンネル型のＭＯＳトランジスタ１０５とは、Ｃ
ＭＯＳ（複合ＭＯＳ）のインバータを形成し、インバー
タ１０２の出力信号の反転信号をアドレス信号ＲＡ00と
して出力している。そして、このＭＯＳトランジスタ１
０５のソースは、周辺回路用の接地レベルの電源線であ
るＧＮＤ線ではなく、メモリ内のワード線接地レベルの
電源線であるＧＮＤＸＤＥＣ線へ接続されている。ま
た、ＭＯＳトランジスタ１０５は、アドレス信号線ＲＡ
00の電荷を高速に引き抜く必要性から、電流容量を多く
するため、ゲート幅が他のＭＯＳトランジスタと比較し
て大きく作成されている。

【００５４】この結果、制御信号ＲＡＥが「Ｈ」レベル
の状態のとき、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝
が入力された場合、上述のデコーダＲＡＤ1Aは、アドレ
ス信号ＲＡ00を「Ｈ」レベルで出力し、アドレス信号Ｒ
ＡＢ00を「Ｌ」レベルで出力する。一方、このデコーダ
ＲＡＤ1Aは、制御信号ＲＡＥが「Ｈ」レベルの状態のと
き、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝以外の値が
入力された場合、アドレス信号ＲＡ00を「Ｌ」レベルで
出力し、アドレス信号ＲＡＢ00を「Ｈ」レベルで出力す
る。

【００５５】次に、図１７を用いて、デコーダＲＡＤ1
における、アドレス信号ＲＡ02及びアドレス信号ＲＡＢ
02を出力するデコーダＲＡＤ1Bを説明する。このデコー
ダＲＡＤ1Bは、図１７に示す「’」が付された（ ）内
の符号による構成要素により、デコーダＲＡＤ1Aと同様
に構成されている。このデコーダＲＡＤ1Bは、制御信号
ＲＡＥが「Ｈ」レベルの状態のとき、アドレス信号｛Ｘ
1，Ｘ0｝＝｛Ｈ，Ｌ｝が入力された場合、アドレス信号
ＲＡ02を「Ｈ」レベルで出力し、アドレス信号ＲＡＢ02
を「Ｌ」レベルで出力する。

【００５６】一方、このデコーダＲＡＤ１Ｂは、制御信
号ＲＡＥが「Ｈ」レベルの状態のとき、アドレス信号
｛Ｘ1，Ｘ0｝＝｛Ｈ，Ｌ｝以外の値が入力された場合、
アドレス信号ＲＡ02を「Ｌ」レベルで出力し、アドレス
信号ＲＡＢ02を「Ｈ」レベルで出力する。デコーダＲＡ
Ｄ1は、上述したようにデコーダＲＡＤ1A及びデコーダ
ＲＡＤ1Bで構成されている。また、他のデコーダ、すな
わちデコーダＲＡＤ2，デコーダＲＡＤ3，デコーダＲＡ
Ｄ4，デコーダＲＡＤ5も上記デコーダＲＡＤ1と同様の
回路構成を有し、夫々のアドレス信号｛Ｘ1，Ｘ0｝に対
応するように構成されている。

【００５７】また、ＧＮＤ線及びＧＮＤＸＤＥＣ線は、
双方とも同一のＧＮＤパッド（ＧＮＤＰＡＤ；接地レベ
ルの電源端子）に別々の配線により接続されており、互
いの配線の配線抵抗Ｒ1及び配線抵抗Ｒ2により、各々の
配線の電位変動が分離された状態となっており、互いの
線の電圧変動が他方へ伝達され難くなる構成となってい
る。

【００５８】次に、図１８において、各サブワード線の
選択動作及び非選択動作における、各々のサブワード線
の電荷を引き抜きの動作を説明する。ここで、サブワー
ド線ＳＷＬ0000が、例えば、非選択状態→選択状態→非
選択状態へと状態が遷移していくとして、他のサブワー
ド線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワー
ド線ＳＷＬ0102を含めた動作として説明する。

【００５９】初期状態としては、主ワード線ＭＷＬ00，
ＭＷＬ02が「Ｌ」レベルであり、かつアドレス信号ＲＡ
00，ＲＡ02が「Ｌ」レベルであり、アドレス信号ＲＡＢ
00，ＲＡＢ02が「Ｈ」レベルであるとする。このとき、
図１３で説明したように、サブワード線ＳＷＬ0000，サ
ブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及サブ
ワード線ＳＷＬ0102からの電荷の引き抜きの経路は、
の経路となっている。

【００６０】時刻ｔ300において、アドレス信号Ｘ0〜ア
ドレス信号Ｘj（ＸＡＤＤ）が、{Ｘj，…，Ｘ2，Ｘ1，
Ｘ0}＝{０，…，０，０，０}となり、サブワード線ＳＷ
Ｌ0000を選択する値に遷移したとする。これにより、時
刻ｔ301において、主ワード線ＭＷＬ00は、Ｘデコーダ
ＸＤＥＣ１により活性化されると、バッファＢＦ0によ
り、「Ｈ」レベルの入力が昇圧された電圧レベルで出力
されるが、アドレス信号ＲＡ00は、まだ「Ｌ」レベルの
ままである。

【００６１】このとき、サブワード線ＳＷＬ0000，サブ
ワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブ
ワード線ＳＷＬ0102の各サブワード線は、の経路から
電荷の引き抜きが行われている。また、サブワード線Ｓ
ＷＬ0000及びサブワード線ＳＷＬ0002は、サブデコーダ
ブロックＳＢ0000及びサブデコーダブロックＳＢ0002の
ＭＯＳトランジスタＴ2がオン状態となるため、の経
路においても電荷の引き抜きが行われている。

【００６２】そして、時刻ｔ302において、図示しない
制御回路は、ロウアドレスの変化に基づき、所定の遅延
時間の経過後に制御信号ＲＡＥを「Ｌ」レベルから
「Ｈ」レベルへ遷移させる。これにより、デコーダＲＡ
Ｄ1は、アドレス信号ＲＡ00を「Ｌ」レベルから「Ｈ」
レベルへ遷移させ、アドレス信号ＲＡＢ00を「Ｈ」レベ
ルから「Ｌ」レベルへ遷移させる。

【００６３】この結果、時刻ｔ303において、サブワー
ド線ＳＷＬ0000は、サブワードブロックＳＢ0000により
活性化され、昇圧された電圧レベルへ遷移される。そし
て、このサブワード線ＳＷＬ0000がメモリセルＭ1のア
クセス用トランジスタをオン状態とし、メモリセルＭ１
に記憶されているデータがビット線ＢＴ2へ出力され
る。

【００６４】このとき、サブワード線ＳＷＬ0002は、ア
ドレス信号ＲＡ02が非活性のままで、時刻ｔ301のとき
と状態が変化せずに、及びの経路により引き続き、
電荷の引き抜きが行われている。また、サブワード線Ｓ
ＷＬ0102も、主ワード線ＭＷＬ01及びアドレス信号ＲＡ
02が非活性のままで、時刻ｔ301のときと状態が変化せ
ずに、の経路により電荷の引き抜きが行われている。

【００６５】しかしながら、サブワード線ＳＷＬ0100
は、主ワード線ＭＷＬ01が「Ｌ」レベルの非活性状態で
あり、アドレス信号ＲＡ00が「Ｈ」レベルとなり、アド
レス信号ＲＡＢ00が「Ｌ」レベルとなることにより、サ
ブワードブロックＳＢ0100において、ＭＯＳトランジス
タＴ2及びＭＯＳトランジスタＴ4がオフ状態となり、Ｍ
ＯＳトランジスタＴ3がオン状態となるため、の経路
により電荷の引き抜きが行われる。

【００６６】次に、時刻ｔ304において、図示しない制
御回路が制御信号ＲＡＥを「Ｈ」レベルから「Ｌ」レベ
ルへ遷移させる。これにより、デコーダＲＡＤ1は、ア
ドレス信号ＲＡ00を「Ｈ」レベルから「Ｌ」レベルへ遷
移させ、アドレス信号ＲＡＢ00を「Ｌ」レベルから
「Ｈ」レベルへ遷移させる。

【００６７】この結果、サブワード線ＳＷＬ0000は、電
荷を引き抜かれることにより、昇圧された電圧レベルか
ら「Ｌ」レベルへ遷移する。このとき、サブワード線Ｓ
ＷＬ0000は、サブワードブロックＳＢ0000において、Ｍ
ＯＳトランジスタＴ2及びＭＯＳトランジスタＴ4がオン
状態となり、ＭＯＳトランジスタＴ3がオフ状態となる
ため、及びの経路により電荷の引き抜きが行われ
る。

【００６８】また、サブワード線ＳＷＬ0002は、時刻ｔ
301のときと状態が変化せずに、及びの経路により
電荷の引き抜きが行われている。さらに、サブワード線
ＳＷＬ0102も、時刻ｔ301のときと状態が変化せずに、
の経路により電荷の引き抜きが行われている。しかし
ながら、サブワード線ＳＷＬ0100は、主ワード線ＭＷＬ
01が「Ｌ」レベルの非活性状態であり、アドレス信号Ｒ
Ａ00が「Ｌ」レベルとなり、アドレス信号ＲＡＢ00が
「Ｈ」レベルとなることにより、サブワードブロックＳ
Ｂ0100において、ＭＯＳトランジスタＴ2及びＭＯＳト
ランジスタＴ3がオフ状態となり、ＭＯＳトランジスタ
Ｔ4がオン状態となるため、の経路により電荷の引き
抜きが行われる。

【００６９】次に、アドレス信号Ｘ0〜アドレス信号Ｘj
がサブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，
サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102の
いずれも選択しない状態に遷移したことにより、時刻ｔ
305において、メインワード線ＭＷＬ00が「Ｈ」レベル
から「Ｌ」レベルに遷移する。これにより、サブデコー
ドブロックＳＢ0000及びサブデコードブロックＳＢ0100
におけるＭＯＳトランジスタＴ2がオフ状態となり、サ
ブワード線ＳＷＬ0000及びサブワード線ＳＷＬ0002の電
荷の引き抜きは、の経路のみにより行われる。

【００７０】ここで、各サブデコーダブロックのＭＯＳ
トランジスタＴ2には、アクセスタイムを向上させるた
めに、高速にサブワード線を立ち上げる必要から、ＭＯ
ＳトランジスタＴ4に比較して電流容量の大きい（トラ
ンジスタサイズがＭＯＳトランジスタＴ4に比較して大
きい）トランジスタが用いられている。これにより、Ｍ
ＯＳトランジスタＴ2を介したの経路を用いることに
より、サブワード線の電荷の引き抜きも高速に行え、半
導体記憶装置のアクセスタイムを向上させることが可能
となる。

【００７１】

【発明が解決しようとする課題】しかしながら、上述し
た半導体記憶装置には、上述したように、アクセスタイ
ムを向上させるため、サブワード線の電圧レベルを昇圧
電圧レベルから「Ｌ（接地電圧）」レベルへ遷移させる
とき、電流容量の大きいＭＯＳトランジスタを用いてサ
ブワード線から電荷を引き抜くため、ＧＮＤＸＤＥＣ線
に瞬間的に大量の電流が流れ込み、ＧＮＤＸＤＥＣ線の
電圧レベルが変動するという欠点がある。

【００７２】このとき、サブワード線の容量だけでな
く、このサブワード線に接続されているＭＯＳトランジ
スタＴ2，ＭＯＳトランジスタＴ3及びＭＯＳトランジス
タＴ4の拡散層の容量と、アドレス信号ＲＡ00の信号線
と、この信号線に接続されたＭＯＳトランジスタＴ2の
拡散層及びＭＯＳトランジスタＴ3のゲートとの容量に
蓄積された電荷を引き抜くこととなり、ＧＮＤＸＤＥ線
に流れ込む電流は、大きな電流量となる。ここで、アド
レス信号ＲＡ00の信号線は、サブワードデコーダＳＷＤ
1〜サブワードデコーダＳＷＤ4（図８参照）における全
てのサブデコーダブロックの上記ＭＯＳトランジスタＴ
2の拡散層及びＭＯＳトランジスタＴ3のゲートに接続さ
れている。

【００７３】すなわち、従来の半導体記憶装置には、図
１８に示すように、サブワード線ＳＷＬ0000が昇圧電圧
レベルから「Ｌ」レベルへ遷移する時刻ｔ304におい
て、ＧＮＤＸＤＥＣ線の電圧レベルは、上述したサブワ
ード線ＳＷＬ0000からの電荷の引き抜きにより、接地レ
ベルから上昇して浮いてしまう（変動する）という欠点
がある。

【００７４】これにより、非選択状態にあり、ＧＮＤＸ
ＤＥＣ線を共有するサブワード線、例えばサブワード線
ＳＷＬ0002，サブワード線ＳＷＬ0100，サブワード線Ｓ
ＷＬ0102の電圧レベルが、通常状態における接地電位か
ら、このＧＮＤＸＤＥＣ線に流入する電流量に比例した
電圧レベルへと上昇する。そもそも、ＧＮＤＸＤＥＣ線
は、周辺回路の駆動電流により、サブワード線の電圧が
変動しないように、周辺回路の駆動電流を流すＧＮＤ線
と、接地レベルの電圧の別の電源線として設けているも
のであるが、ＧＮＤＸＤＥＣ線の電圧が変動すること
は、ＧＮＤ線を分離した目的を達しないことになる。

【００７５】この結果、従来の半導体記憶装置には、上
記サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100，
サブワード線ＳＷＬ0102に接続されているメモリセルの
アクセス用ＭＯＳトランジスタが準オン状態となり、す
なわち、サブワード線の電圧レベルの浮きによるしきい
値電圧Ｖt性のリーク状態を発生させてしまい、メモリ
セルのコンデンサに蓄積される電荷を変動（そのときの
ビット線の状態に基づく）させ、記憶されているデータ
を破壊してしまうホールド劣化が起こるという問題があ
る。

【００７６】さらに、上述の問題点を解決する方法とし
て、サブワード線の電荷を引き抜く際に流れ込む引き抜
き電流の影響を低減させる目的で、ＧＮＤＸＤＥＣ線の
電流容量を上げるために、ＧＮＤＸＤＥＣ配線の配線幅
を広げることが考えられる。しかしながら、このために
は、ＧＮＤＸＤＥＣ線の配線幅を引き抜き電流により浮
かない程度に引き上げる必要があり、各メモリブロック
に対応して行うとするとチップ面積が増大してしまう。

【００７７】また、チップサイズを増加させずに配線抵
抗を下げる方法として、配線幅を広げる代わりに配線材
料にシート抵抗の低い材料を用いる事が考えられる。し
かしながら、この方法では、シート抵抗の低い材料を用
いるために、半導体記憶装置の製造プロセスを変更しな
ければならず、プロセス設計の検討，製造装置の変更等
のためのコストがかかり、半導体記憶装置の製造コスト
が上昇してしまう問題がある。

【００７８】上記問題を解決するために、ＧＮＤＸＤＥ
Ｃ線の電流容量を増加させるために配線幅を広げるこ
と、及びサブワード線の電荷を引き抜くときに、この引
き抜き電流を流し出すサブワード線専用のＧＮＤ（接
地）ラインを設けることが考えられるが、ＧＮＤＸＤＥ
Ｃ線配線幅を広げても流れ込む電流による電圧レベルの
浮きの問題を根本的に解決できる訳ではなく、かつ双方
ともに半導体記憶装置のチップサイズを増加させてしま
うという問題がある。

【００７９】本発明はこのような背景の下になされたも
ので、サブワード線からの電荷の引き抜きが高速に行
え、かつ、チップサイズを増加させずに、メモリセルの
アクセス用ＭＯＳトランジスタのしきい値電圧Ｖt性の
リーク状態の発生を防止することが可能な半導体記憶装
置を提供する事にある。

【００８０】

【課題を解決するための手段】請求項１記載の発明は、
半導体記憶装置において、カラムアドレスとロウアドレ
スとにより選択されるメモリセルが複数配置されたメモ
リセルアレイと、前記メモリセルのアクセス用トランジ
スタのゲートに接続されるワード線と、前記ロウアドレ
スに基づき、前記ワード線のなかから選択された選択ワ
ード線を活性化するデコーダ回路と、前記選択ワード線
以外の前記ワード線の電圧レベルを接地電圧に保持する
第１の接地線と、前記選択ワード線を非活性化すると
き、この選択ワード線から引き抜いた電荷を流し込む第
２の接地線とを具備することを特徴とする。

【００８１】請求項２記載の発明は、請求項１記載の半
導体記憶装置において、前記デコーダ回路が、選択され
ない前記ワード線を第１の接地線へ電気的に接続する第
１のトランジスタと、前記選択ワード線を非活性化する
ときに前記第２の接地線へ電気的に接続する第２のトラ
ンジスタとを具備し、サブワード線の電圧レベルを接地
線圧に保持する第１の接地線と、サブワード線からの引
き抜き電流を流し込む第２の接地線とを用途により使い
分けていることを特徴とする。請求項３記載の発明は、
請求項２に記載の半導体記憶装置において、前記第２の
トランジスタの電流容量を前記第１のトランジスタの電
流容量に比較して大きくし、この第１のトランジスタを
ワード線の接地レベルへの電圧の保持に用い、第２のト
ランジスタの電圧を高速にサブワード線の電荷を引き抜
き接地レベルへ遷移させることを特徴とする。

【００８２】請求項４記載の発明は、請求項１ないし請
求項３のいずれかに記載の半導体記憶装置において、前
記ワード線が、主ワード線とこの主ワード線を分割した
サブワード線とから構成されており、前記第２のトラン
ジスタがこのサブワード線と前記第２の接地線との間に
介挿されていることを特徴とする。請求項５記載の発明
は、請求項１ないし請求項４のいずれかに記載の半導体
記憶装置において、前記第２のトランジスタがＭＯＳト
ランジスタであることを特徴とする。

【００８３】請求項６記載の発明は、請求項１ないし請
求項５の何れかに記載の半導体記憶装置において、前記
選択ワード線を非活性化するとき、昇圧された電圧で前
記第２のトランジスタのオン／オフ制御を行うことを特
徴とする。請求項７記載の発明は、請求項１ないし請求
項６の何れかに記載の半導体記憶装置において、メモリ
アクセスのサイクルタイムの短縮、すなわち選択された
選択ワード線を高速に接地レベルへ遷移させ、アクセス
タイムを高速化させるために、次のアドレスが設定され
る前に、前記選択ワード線に対する非活性化の処理が行
われることを特徴とする。

【００８４】請求項８記載の発明は、半導体記憶装置の
メモリセルアクセス方法において、カラムアドレスとロ
ウアドレスとにより選択されるメモリセルが複数配置さ
れたメモリセルアレイにおいて、デコーダ回路が前記ロ
ウアドレスに基づき、前記メモリセルのアクセス用トラ
ンジスタのゲートに接続されるワード線を選択する第１
の過程と、選択されないワード線を第２の接地線に電気
的に接続し、この選択されないワード線の電圧レベルを
接地電圧に保持する第２の過程と、前記デコーダ回路が
前記ワード線のなかから選択された選択ワード線を活性
化する第３の過程と、活性化された前記選択ワード線の
接続されているメモリセルのデータをアクセスする第４
の過程と、前記デコーダ回路が前記選択ワード線を非活
性化するとき、この選択ワード線から引き抜いた電荷を
第２の接地線へ流し込む第５の過程とを有することを特
徴とする。

【００８５】請求項９記載の発明は、請求項８記載の半
導体記憶装置のメモリセルアクセス方法において、前記
デコーダ回路において、第１のトランジスタが選択され
ない前記ワード線を第１の接地線へ電気的に接続し、第
２のトランジスタが前記選択ワード線を非活性化すると
きに、該選択ワード線を前記第２の接地線へ電気的に接
続するとを具備していることを特徴とする。請求項１０
記載の発明は、請求項８または請求項９に記載の半導体
記憶装置のメモリセルアクセス方法において、前記ワー
ド線が、主ワード線とこの主ワード線を分割したサブワ
ード線とから構成されており、前記第２のトランジスタ
がこのサブワード線と前記第２の接地線との間を電気的
に接続または非接続することを特徴とする。

【００８６】請求項１１記載の発明は、請求項８ないし
請求項１０のいずれかに記載の半導体記憶装置のメモリ
セルアクセス方法において、前記第２のトランジスタが
ＭＯＳトランジスタであり、ゲート電圧を制御すること
により、オン／オフ制御されることを特徴とする。請求
項１２記載の発明は、請求項８ないし請求項１１の何れ
かに記載の半導体記憶装置のメモリセルアクセス方法に
おいて、前記選択ワード線を非活性化するとき、昇圧さ
れた電圧で前記第２のトランジスタのオン／オフ制御を
行うことを特徴とする。請求項１３記載の発明は、請求
項８ないし請求項１２の何れかに記載の半導体記憶装置
のメモリセルアクセス方法において、次のアドレスが設
定される前に、前記選択ワード線に対する非活性化の処
理が行われることを特徴とする。

【００８７】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。以下の各図において従来例と
同様な構成については同一の符号を付し、この説明を省
略する。 ＜第１の実施形態＞第１の実施形態を図１，図２及び図
３に示す。第１の実施形態の全体の構成は、従来例の図
８〜図１０に示す構成と共通である。

【００８８】図１は、図８から、例えば、サブワードデ
コーダＳＷＤ1とサブワード線ＳＷＬ0000〜サブワード
線ＳＷＬ0102との部分を取り出したブロック図であり、
図２はデコーダＲＡＤ１１の構成を示し、図３はサブワ
ード線のタイミングチャートである。また、第１の実施
形態のデコーダの構成は、従来例の図１６，図１７の構
成と同様であり、かつ、各サブワード線の電圧レベルの
遷移の動作は図１８に示す動作と同様である。

【００８９】この第１の実施形態において、従来例と異
なる部分は、読み出しまたは書き込みにおけるメモリセ
ルのアクセス時において、活性化されたサブワード線の
電圧を、昇圧された電圧レベルから「Ｌ」レベルへ遷移
させるとき、このサブワード線からの電荷の引き抜き経
路を、の経路からの経路に変更した構成のデコーダ
ＲＡＤ11，デコーダＲＡＤ12，デコーダＲＡＤ13，デコ
ーダＲＡＤ14及びデコーダＲＡＤ15を用いた点にある。

【００９０】次に、図２を用いてデコーダＲＡＤ11の構
成を説明する。デコーダＲＡＤ11は、アドレス信号ＲＡ
00及びアドレス信号ＲＡＢ00を出力するデコーダＲＡＤ
11Aと、アドレス信号ＲＡ02及びアドレス信号ＲＡＢ02
を出力するデコーダＲＡＤ11Bとから構成されている。
図２は、デコーダＲＡＤ11A（デコーダＲＡＤ11B）の構
成を示すブロック図である。まず、デコーダＲＡＤ11A
を図２を用いて説明する。デコーダ１００は、アドレス
信号Ｘ0及びアドレス信号Ｘ1の値により、デコード信号
を出力する。例えば、デコーダ１００は、アドレス信号
｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝の場合に、「Ｈ」レベルのデ
コード信号を出力する。

【００９１】アンド回路１０１は、デコーダ１００の出
力するデコード信号の値と、制御信号ＲＡＥの値との論
理積の演算を行う。インバータ１０２及びインバータ１
０３は、アンド回路１０１の出力信号の「Ｌ」レベルを
昇圧された電圧レベルに変換し、アンド回路１０１の出
力信号の「Ｈ」レベルを「Ｌ」レベルに変換して出力す
る。ここで、インバータ１０３の出力は、アドレス信号
ＲＡＢ00として出力される。

【００９２】ｐチャネル型のＭＯＳトランジスタ１０４
と、ｎチャンネル型のＭＯＳトランジスタ１０５と、ｎ
チャンネル型のＭＯＳトランジスタ１０６とは、直列に
接続されている。ここで、ＭＯＳトランジスタ１０６
は、制御信号ＲＡＥがゲートに入力され、ドレインがＭ
ＯＳトランジスタ１０５のソースと接続され、ソースが
ＧＮＤＸＤＥＣ線に接続されている。

【００９３】このため、ＭＯＳトランジスタ１０４及び
ＭＯＳトランジスタ１０５は、ＣＭＯＳ（複合ＭＯＳ）
のインバータとして働き、インバータ１０２の出力信号
の反転信号を出力する。ここで、ＭＯＳトランジスタ１
０４のドレインとＭＯＳトランジスタ１０５のドレイン
との接続点は、アドレス信号ＲＡ00を出力する。

【００９４】インバータ１０７は、入力される制御信号
ＲＡＥを昇圧された電圧レベルに変換し、反転レベルと
して出力している。ｎチャネル型のＭＯＳトランジスタ
１０８は、ゲートにインバータ１０７の出力信号が入力
され、ドレインがアドレス信号ＲＡ00の信号線に接続さ
れ、ソースがＧＮＤ線に接続されている。

【００９５】このＭＯＳトランジスタ１０８は、それぞ
れＭＯＳトランジスタＴ4とＭＯＳトランジスタ１０５
及びトランジスタ１０６とに比較して非常に大きな電流
容量となるゲート幅（Ｗ）で形成されている。すなわ
ち、ＭＯＳトランジスタＴ4とＭＯＳトランジスタ１０
５及びトランジスタ１０６は、ＧＮＤＸＤＥＣ線に各サ
ブワード線を電気的に接続して、接地電位を保持するた
めの用途にのみ使用するため、大きな電流容量が必要な
く、電圧変動を抑える電流量を流すために必要な（小さ
な）ゲート幅で形成されている。

【００９６】一方、ＭＯＳトランジスタ１０８は、高速
に昇圧レベルの電圧から「Ｌ」レベル（接地電位）へ、
サブワード線を遷移させるため、各メモリセルへのアク
セスの動作において、必要な最小限の時間で十分サブワ
ード線を遷移させる電流容量が得られるゲート幅を有し
ている。

【００９７】また、ＭＯＳトランジスタ１０８は、オン
状態とされるとき、ゲートに昇圧された電圧レベルが印
加されるため、通常の「Ｈ」レベルの電圧が印加される
場合に比較して、コンダクタンスが向上することにより
電流容量が増加し、高速にアドレス信号ＲＡ00の信号線
の電荷を引き抜くことが可能となる。

【００９８】すなわち、サブデコーダブロックＳＢ0000
のＭＯＳトランジスタＴ2がオン状態であり、制御信号
ＲＡＥが「Ｌ」レベルでＭＯＳトランジスタ１０８がオ
ン状態であるとき、アドレス信号ＲＡ00の信号線がＧＮ
Ｄ線に電気的に接続されることとなり、の経路とし
て、サブワード線ＳＷＬ0000の電荷の引き抜き経路が構
成される。この構成は、他のサブデコーダブロックにお
いても同様である。ここで、デコーダ１００，アンド回
路１０１，インバータ１０２，インバータ１０３及びイ
ンバータ１０７の接地は、ＧＮＤ線により行われてい
る。

【００９９】この結果、制御信号ＲＡＥが「Ｈ」レベル
の状態のとき、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝
が入力された場合、上述のデコーダＲＡＤ11Aは、アド
レス信号ＲＡ00を「Ｈ」レベルで出力し、アドレス信号
ＲＡＢ00を「Ｌ」レベルで出力する。一方、このデコー
ダＲＡＤ11Aは、制御信号ＲＡＥが「Ｈ」レベルの状態
のとき、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝以外の
値が入力された場合、アドレス信号ＲＡ00を「Ｌ」レベ
ルで出力し、アドレス信号ＲＡＢ00を「Ｈ」レベルで出
力する。

【０１００】次に、図２を用いて、デコーダＲＡＤ11に
おける、アドレス信号ＲＡ02及びアドレス信号ＲＡＢ02
を出力するデコーダＲＡＤ11Bを説明する。このデコー
ダＲＡＤ11Bは、図において「’」が付された（ ）内
の符号による構成要素により、上記デコーダＲＡＤ11A
と同様に構成されている。デコーダＲＡＤ11Bは、制御
信号ＲＡＥが「Ｈ」レベルの状態のとき、アドレス信号
｛Ｘ1，Ｘ0｝＝｛Ｈ，Ｌ｝が入力された場合、アドレス
信号ＲＡ02を「Ｈ」レベルで出力し、アドレス信号ＲＡ
Ｂ02を「Ｌ」レベルで出力する。すなわち、デコーダ１
００’は、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｈ，Ｌ｝が入
力された場合、「Ｈ」レベルの信号を出力する。

【０１０１】一方、デコーダＲＡＤ11Bは、制御信号Ｒ
ＡＥが「Ｈ」レベルの状態のとき、アドレス信号｛Ｘ
1，Ｘ0｝＝｛Ｈ，Ｌ｝以外の値が入力された場合、アド
レス信号ＲＡ02を「Ｌ」レベルで出力し、アドレス信号
ＲＡＢ02を「Ｈ」レベルで出力する。デコーダＲＡＤ11
は、上述したようにデコーダＲＡＤ11A及びデコーダＲ
ＡＤ11Bで構成されている。また、他のデコーダ、すな
わちデコーダＲＡＤ12，デコーダＲＡＤ13，デコーダＲ
ＡＤ14，デコーダＲＡＤ15も、上記デコーダＲＡＤ11と
同様に構成され、夫々のアドレス信号｛Ｘ1，Ｘ0｝に対
応して出力する。

【０１０２】ここで、ＧＮＤ線及びＧＮＤＸＤＥＣ線
は、双方とも同一のＧＮＤパッド（接地レベルの電源端
子）に別々の配線により接続されており、互いの配線の
配線抵抗Ｒ1及び配線抵抗Ｒ2により、各々の配線の電位
変動が分離された状態となっている。したがって、サブ
ワード線の容量だけでなく、このサブワード線に接続さ
れているＭＯＳトランジスタＴ2，ＭＯＳトランジスタ
Ｔ3及びＭＯＳトランジスタＴ4の拡散層の容量と、アド
レス信号ＲＡ00の信号線と、この信号線に接続されたＭ
ＯＳトランジスタＴ2の拡散層及びＭＯＳトランジスタ
Ｔ3のゲートとの容量に蓄積された電荷を引き抜くこと
となり、の経路においては、ＧＮＤ線に流れ込む電流
は大きな電流量となるが、ＧＮＤＸＤＥＣ線への影響は
少なく、ＧＮＤＸＤＥＣ線の電圧レベルは変動すること
なく安定する。

【０１０３】この結果、従来例のように、ＧＮＤＸＤＥ
線の電圧レベルは、上述したサブワード線ＳＷＬ0000か
らの電荷の引き抜きにより、接地レベルから上昇して浮
いてしまう（変動してしまう）ということがなく、非選
択状態にあり、ＧＮＤＸＤＥＣ線を共有するサブワード
線、例えばサブワード線ＳＷＬ0002，サブワード線ＳＷ
Ｌ0100，サブワード線ＳＷＬ0102の電圧レベルが、通常
状態における接地電位から、このＧＮＤＸＤＥＣ線に流
入する電流量に比例した電圧レベルへと上昇する状態は
起こらない。

【０１０４】これにより、本願発明の第１の実施形態に
よれば、上記サブワード線ＳＷＬ0002，サブワード線Ｓ
ＷＬ0100，サブワード線ＳＷＬ0102に接続されているメ
モリセルのアクセス用ＭＯＳトランジスタが準オン状態
となり、すなわち、サブワード線の電圧レベルの浮きに
より、アクセス用ＭＯＳトランジスタのしきい値近傍と
なるしきい値電圧Ｖt性のリーク状態を発生させてしま
い、メモリセルのコンデンサに蓄積される電荷を変動さ
せ、記憶されているデータを破壊してしまうホールド劣
化が起こるという従来例の問題を防止することができ
る。

【０１０５】次に、図１、図２および図３を参照し、第
１の実施形態の動作例を説明する。例えば、ここで、サ
ブワード線ＳＷＬ0000が、非選択状態→選択状態→非選
択状態へと状態が遷移していくとして、他のサブワード
線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワード
線ＳＷＬ0102を含めた動作として説明する。

【０１０６】初期状態としては、アドレス信号Ｘ0〜ア
ドレス信号Ｘj（ＸＡＤＤ）がサブワード線ＳＷＬ0000
を選択する値でなく、主ワード線ＭＷＬ00及び主ワード
線ＭＷＬ01が「Ｌ」レベルの非活性状態であり、かつア
ドレス信号ＲＡ00及びアドレス信号ＲＡ02が「Ｌ」レベ
ルであり、アドレス信号ＲＡＢ00及びアドレス信号ＲＡ
Ｂ02が「Ｈ」であるとする。このとき、図１３で説明し
たように、サブワード線ＳＷＬ0000，サブワード線ＳＷ
Ｌ0002，サブワード線ＳＷＬ0100及びサブワード線ＳＷ
Ｌ0102からの電荷の引き抜きの経路は、の経路となっ
ている。

【０１０７】時刻ｔ1において、アドレス信号Ｘ0〜アド
レス信号Ｘj（ＸＡＤＤ）がサブワード線ＳＷＬ0000を
選択する値、すなわち{Ｘj，…，Ｘ2，Ｘ1，Ｘ0}＝
{０，…，０，０，０}に遷移したとする。これにより、
時刻ｔ2において、ＸデコーダＸＤＥＣ1は、主ワード線
ＭＷＬ00を「Ｌ」レベルから「Ｈ」レベル（ここでは昇
圧レベル）に遷移させる。

【０１０８】このとき、サブワード線ＳＷＬ0000，サブ
ワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブ
ワード線ＳＷＬ0102の各サブワード線は、の経路から
電荷の引き抜きが行われている。また、サブワード線Ｓ
ＷＬ0000及びサブワード線ＳＷＬ0002は、主ワード線Ｍ
ＷＬ00が「Ｈ」レベルであり、サブデコーダブロックＳ
Ｂ0000及びサブデコーダブロックＳＢ0002のＭＯＳトラ
ンジスタＴ2がオン状態となるため、の経路において
も電荷の引き抜きが行われている。

【０１０９】そして、時刻ｔ3において、図示しない制
御回路は、ロウアドレス信号Ｘ0〜ロウアドレス信号Ｘj
の値の変化に基づき、所定の遅延時間の経過後に制御信
号ＲＡＥを「Ｌ」レベルから「Ｈ」レベルへ遷移させ
る。これにより、デコーダＲＡＤ11は、アドレス信号
｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝で入力されているため、アド
レス信号ＲＡ00を「Ｌ」レベルから「Ｈ」レベルへ遷移
させ、アドレス信号ＲＡＢ00を「Ｈ」レベルから「Ｌ」
レベルへ遷移させる。

【０１１０】この結果、時刻ｔ4において、サブワード
線ＳＷＬ0000は、サブワードブロックＳＢ0000により活
性化され、昇圧された電圧レベルへ遷移される。そし
て、このサブワード線ＳＷＬ0000がメモリセルＭ１のア
クセス用トランジスタをオン状態とし、メモリセルＭ１
に記憶されているデータがビット線ＢＴ2へ出力され
る。

【０１１１】このとき、サブワード線ＳＷＬ0002は、制
御信号ＲＡＥが「Ｌ」レベルから「Ｈ」レベルに遷移し
たため、ＭＯＳトランジスタ１０８’がオフ状態とな
り、の経路が閉じ、ＭＯＳトランジスタ１０６’がオ
ン状態となるため及びの経路により電荷の引き抜き
が行われる。また、サブワード線ＳＷＬ0102は、時刻ｔ
1のときと状態が変化せずに、の経路により電荷の引
き抜きが行われている。

【０１１２】しかしながら、サブワード線ＳＷＬ0100
は、主ワード線ＭＷＬ01が「Ｌ」レベルの非活性状態で
あり、アドレス信号ＲＡ00が「Ｈ」レベルとなり、アド
レス信号ＲＡＢ00が「Ｌ」レベルとなることにより、サ
ブワードブロックＳＢ0100において、ＭＯＳトランジス
タＴ2及びＭＯＳトランジスタＴ4がオフ状態となり、Ｍ
ＯＳトランジスタＴ3がオン状態となるため、の経路
により電荷の引き抜きが行われる。

【０１１３】次に、時刻ｔ5において、図示しない制御
回路が、設定された所定の時間経過したことにより、制
御信号ＲＡＥを「Ｈ」レベルから「Ｌ」レベルへ遷移さ
せる。これにより、デコーダＲＡＤ11は、アドレス信号
ＲＡ00を「Ｈ」レベルから「Ｌ」レベルへ遷移させ、ア
ドレス信号ＲＡＢ00を「Ｌ」レベルから「Ｈ」レベルへ
遷移させる。また、制御信号ＲＡＥが「Ｌ」レベルとな
ることにより、サブワードブロックＳＢ0002におけるＭ
ＯＳトランジスタ１０６’がオフ状態となり、サブワー
ド線ＳＷＬ0002の電荷の引き抜きの経路は閉じる。

【０１１４】この結果、サブワード線ＳＷＬ0000は、電
荷を引き抜かれることにより、昇圧された電圧レベルか
ら「Ｌ」レベルへ遷移する。このとき、サブワード線Ｓ
ＷＬ0000は、サブワードブロックＳＢ0000において、Ｍ
ＯＳトランジスタＴ2及びＭＯＳトランジスタＴ4がオン
状態となり、ＭＯＳトランジスタＴ3がオフ状態とな
り、かつＭＯＳトランジスタ１０８がオン状態となるた
め、及びの経路により電荷の引き抜きが行われる。
これにより、サブワード線ＳＷＬ0000は、大きな電流容
量を有するＭＯＳトランジスタ１０８により、周辺回路
のＧＮＤ線へ急速に電荷が引き抜かれ、昇圧レベルの電
圧から、「Ｌ」レベル（接地レベル）に遷移する。

【０１１５】ここで、及びの経路によりサブワード
線の電荷の引き抜きが行われるとき、ＭＯＳトランジス
タＴ4とＭＯＳトランジスタ１０８とを介して、ＧＮＤ
線とＧＮＤＸＤＥＣ線とが電気的に接続されるが、ＭＯ
ＳトランジスタＴ4の電流容量が非常に小さいため（コ
ンダクタンスが小さい、すなわちＭＯＳトランジスタ幅
Ｗが狭く作成されている）、ＧＮＤ線の電圧変動（ノイ
ズ）はＧＮＤＸＤＥＣ線には伝達されない。

【０１１６】また、サブワード線ＳＷＬ0002は、主ワー
ド線ＭＷＬ00が昇圧レベルの電圧の状態において、制御
信号ＲＡＥが「Ｈ」レベルから「Ｌ」レベルに遷移して
ＭＯＳトランジスタ１０８’がオン状態となるため、
の経路が開き、及びの経路により電荷の引き抜きが
行われる。

【０１１７】さらに、サブワード線ＳＷＬ0102も、時刻
ｔ1のときと状態が変化せずに、の経路により電荷の
引き抜きが行われている。しかしながら、サブワード線
ＳＷＬ0100は、主ワード線ＭＷＬ01が「Ｌ」レベルの非
活性状態であり、アドレス信号ＲＡ00が「Ｌ」レベルと
なり、アドレス信号ＲＡＢ00が「Ｈ」レベルとなること
により、サブワードブロックＳＢ0100において、ＭＯＳ
トランジスタＴ2及びＭＯＳトランジスタＴ3がオフ状態
となり、ＭＯＳトランジスタＴ4がオン状態となるた
め、の経路により電荷の引き抜きが行われる。

【０１１８】次に、アドレス信号Ｘ0〜アドレス信号Ｘj
がサブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，
サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102の
いずれも選択しない状態に遷移したことにより、時刻ｔ
6において、メインワード線ＭＷＬ00が「Ｈ」レベルか
ら「Ｌ」レベルに遷移する。これにより、サブデコード
ブロックＳＢ0000及びサブデコードブロックＳＢ0002に
おけるＭＯＳトランジスタＴ2がオフ状態となり、サブ
ワード線ＳＷＬ0000及びサブワード線ＳＷＬ0002の電荷
の引き抜きも、の経路のみにより行われる。

【０１１９】ここで、各サブデコーダブロックのＭＯＳ
トランジスタＴ2には、アクセスタイムを向上させるた
めに、高速にサブワード線を立ち上げる必要から、ＭＯ
ＳトランジスタＴ4に比較して電流容量の大きい（トラ
ンジスタサイズがＭＯＳトランジスタＴ4に比較して大
きい）トランジスタが用いられている。これにより、こ
のＭＯＳトランジスタＴ2を介したの経路を用いるこ
とにより、サブワード線の電荷の引き抜きも高速に行
え、半導体記憶装置のアクセスタイムを向上させること
が可能となる。

【０１２０】さらに、本発明の第１の実施形態によれ
ば、サブワード線の昇圧レベルから「Ｌ」レベルへ遷移
させるための、電荷の引き抜きをサブデコーダブロック
の電流容量の小さなトランジスタＴ４でＧＮＤＸＤＥＣ
線に電荷を引き抜くとともに、大きな電流容量を有する
トランジスタ１０８で周辺回路用のＧＮＤ線に電荷を引
き抜く経路が付加され、ＧＮＤ線に引き抜き電流が流れ
込み、従来例のように、ＧＮＤＸＤＥ線の電圧レベル
が、上述したサブワード線ＳＷＬ0000からの電荷の引き
抜きにより、接地レベルから上昇して浮いてしまうとい
うことがなく、非選択状態にあり、ＧＮＤＸＤＥＣ線を
共有するサブワード線、例えばサブワード線ＳＷＬ000
2，サブワード線ＳＷＬ0100，サブワード線ＳＷＬ0102
の電圧レベルが、通常状態における接地電位から、この
ＧＮＤＸＤＥＣ線に流入する電流量に比例した電圧レベ
ルへと上昇する状態も起こらない。

【０１２１】これにより、本願発明の第１の実施形態に
よれば、サブワード線の昇圧レベルから「Ｌ」レベルへ
遷移させるための、サブワード線からの電荷の引き抜き
操作によって、上記サブワード線ＳＷＬ0002，サブワー
ド線ＳＷＬ0100，サブワード線ＳＷＬ0102に接続されて
いるメモリセルのアクセス用ＭＯＳトランジスタが準オ
ン状態となり、すなわち、サブワード線の電圧レベルの
浮きによるしきい値電圧Ｖt性のリーク状態を発生さ
せ、メモリセルのコンデンサに蓄積される電荷を変動さ
せ、記憶されているデータを破壊してしまうホールド劣
化が起こるという従来例の問題を解決することができ
る。

【０１２２】＜第２の実施形態＞図４は、図１における
デコーダＲＡＤ21の第２の実施形態の構成を示すブロッ
ク図である。第２の実施形態の半導体記憶装置の構成
は、第１の実施形態と同様に、従来例の図１６，図１７
の構成と同様であり、かつ、サブワード線の電圧レベル
の遷移の動作は図１８に示す動作と同様である。

【０１２３】この第２の実施形態において、第１の実施
形態と異なる点は、メモリセルのアクセス時において、
メインワード線が活性化された後に、サブワード線が活
性化されるまでの、サブワード線からの電荷の引き抜き
経路を、の経路からの経路に変更したデコーダＲＡ
Ｄ21，デコーダＲＡＤ22，デコーダＲＡＤ23，デコーダ
ＲＡＤ24及びデコーダＲＡＤ25を用いた点にある。

【０１２４】次に、図４を用いてデコーダＲＡＤ21の構
成を説明する。デコーダＲＡＤ21は、アドレス信号ＲＡ
00及びアドレス信号ＲＡＢ00を出力するデコーダＲＡＤ
21Aと、アドレス信号ＲＡ02及びアドレス信号ＲＡＢ02
を出力するデコーダＲＡＤ21Bとから構成されている。
図４は、デコーダＲＡＤ21A（デコーダＲＡＤ21B）の構
成を示すブロック図である。

【０１２５】まず、デコーダＲＡＤ21Aを図4を用いて説
明する。デコーダ１００は、アドレス信号Ｘ0及びアド
レス信号Ｘ1の値により、デコード信号を出力する。例
えば、デコーダ１００は、アドレス信号｛Ｘ1，Ｘ0｝＝
｛Ｌ，Ｌ｝の場合に、「Ｈ」レベルのデコード信号を出
力する。

【０１２６】アンド回路１０１は、デコーダ１００の出
力するデコード信号の値と、制御信号ＲＡＥの値との論
理積の演算を行う。インバータ１０２及びインバータ１
０３は、アンド回路１０１の出力信号の「Ｌ」レベルを
昇圧された電圧レベルの昇圧レベルに変換し、アンド回
路１０１の出力信号の「Ｈ」レベルを「Ｌ」レベルに変
換して出力する。ここで、インバータ１０３の出力は、
アドレス信号ＲＡＢ00として出力される。

【０１２７】ｐチャネル型のＭＯＳトランジスタ１０４
及びｎチャンネル型のＭＯＳトランジスタ１０５は、直
列に接続されている。ここで、ＭＯＳトランジスタ１０
４は、ゲートにインバータ１０２の出力が入力されてお
り、ソースが昇圧レベル（昇圧された電圧レベル）の電
源線に接続され、ドレインがＭＯＳトランジスタ１０５
のドレインと接続されている。

【０１２８】また、ＭＯＳトランジスタ１０５は、ゲー
トがノア回路（否定的論理和回路）１０９の出力に接続
され、ソースがＧＮＤＸＤＥＣ線に接続されている。ノ
ア回路１０９は、アンド回路１０１の出力と制御信号Ｒ
ＡＮＥとの否定的論理和の演算を行い、演算結果を出力
信号として出力する。

【０１２９】ここで用いられる制御信号ＲＡＮＥは、制
御信号ＲＡＥを出力する図示しない制御回路により生成
される負論理のパルスであり、ロウアドレス信号Ｘ0〜
ロウアドレス信号Ｘjの何れかの変化に同期して、
「Ｈ」レベルから「Ｌ」レベルに遷移し、所定の時間経
過後に「Ｌ」レベルから「Ｈ」レベルに遷移する。上記
制御回路は、制御信号ＲＡＥを「Ｈ」レベルから「Ｌ」
レベルに遷移させるときに、制御信号ＲＡＮＥも「Ｌ」
レベルから「Ｈ」レベルへ遷移させる。

【０１３０】ＭＯＳトランジスタ１０４は、ｐチャネル
型でインバータ１０２の出力をゲート入力としている。
ＭＯＳトランジスタ１０５は、アンド回路１０１の出力
と制御信号ＲＡＡＮＥとが双方ともに「Ｌ」レベルの場
合にオン状態となり、アンド回路１０１の出力及び制御
信号ＲＡＮＥのいずれか一方でも「Ｈ」レベルの場合に
オフ状態となる。

【０１３１】ここで、ＭＯＳトランジスタ１０４のドレ
インとＭＯＳトランジスタ１０５のドレインとの接続点
は、アドレス信号ＲＡ00を出力する。ｎチャネル型のＭ
ＯＳトランジスタ１０８は、ゲートに制御信号ＲＡＮＥ
が入力され、ドレインがアドレス信号ＲＡ00の信号線に
接続され、ソースがＧＮＤ線に接続されている。

【０１３２】このＭＯＳトランジスタ１０８は、それぞ
れＭＯＳトランジスタＴ4とＭＯＳトランジスタ１０５
に比較して非常に大きな電流容量となるゲート幅で形成
されている。すなわち、ＭＯＳトランジスタＴ4とＭＯ
Ｓトランジスタ１０５は、ＧＮＤＸＤＥＣ線に各サブワ
ード線を電気的に接続して、接地電位を保持するための
用途にのみ使用するため、大きな電流容量が必要なく、
電圧変動を抑える電流量を流すために必要な（小さな）
ゲート幅で形成されている。一方、ＭＯＳトランジスタ
１０８は、高速に昇圧レベルの電圧から「Ｌ」レベル
（接地電位）へ、サブワード線を遷移させるため、必要
な最小限の時間で十分サブワード線を遷移させる電流容
量が得られるゲート幅を有している。

【０１３３】すなわち、サブデコーダブロックＳＢ0000
のＭＯＳトランジスタＴ2がオン状態であり、制御信号
ＲＡＥが「Ｌ」レベルでＭＯＳトランジスタ１０８がオ
ン状態であるとき、アドレス信号ＲＡ00の信号線がＧＮ
Ｄ線に電気的に接続されることとなり、の経路とし
て、サブワード線ＳＷＬ0000の電荷の引き抜き経路が構
成される。この構成は、他のサブデコーダブロックにお
いても同様である。ここで、デコーダ１００，アンド回
路１０１，インバータ１０２，インバータ１０３及びノ
ア回路１０９の接地は、ＧＮＤ線により行われている。

【０１３４】この結果、制御信号ＲＡＥが「Ｈ」レベル
で、かつ、制御信号ＲＡＮＥが「Ｌ」レベルの状態のと
き、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝が入力され
た場合、上述のデコーダＲＡＤ21Aは、アドレス信号Ｒ
Ａ00を「Ｈ」レベルで出力し、アドレス信号ＲＡＢ00を
「Ｌ」レベルで出力する。一方、このデコーダＲＡＤ21
Aは、制御信号ＲＡＥが「Ｈ」レベルで、かつ、制御信
号ＲＡＮＥが「Ｌ」レベルの状態のとき、アドレス信号
｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝以外の値が入力された場合、
アドレス信号ＲＡ00を「Ｌ」レベルで出力し、アドレス
信号ＲＡＢ00を「Ｈ」レベルで出力する。

【０１３５】次に、図４を用いて、デコーダＲＡＤ21に
おける、アドレス信号ＲＡ02及びアドレス信号ＲＡＢ02
を出力するデコーダＲＡＤ21Bを説明する。また、この
デコーダＲＡＤ21Bは、図において「’」が付された
（ ）内の符号による構成要素により、上記デコーダＲ
ＡＤ21Aと同様に構成されている。

【０１３６】このデコーダＲＡＤ21Bは、は、制御信号
ＲＡＥが「Ｈ」レベルで、かつ、制御信号ＲＡＮＥが
「Ｌ」レベルの状態のとき、アドレス信号｛Ｘ1，Ｘ0｝
＝｛Ｈ，Ｌ｝が入力された場合、アドレス信号ＲＡ02を
「Ｈ」レベルで出力し、アドレス信号ＲＡＢ02を「Ｌ」
レベルで出力する。すなわち、デコーダ１００’は、ア
ドレス信号｛Ｘ1，Ｘ0｝＝｛Ｈ，Ｌ｝が入力された場
合、「Ｈ」レベルの信号を出力する。

【０１３７】一方、デコーダＲＡＤ21Bは、は、制御信
号ＲＡＥが「Ｈ」レベルで、かつ、制御信号ＲＡＮＥが
「Ｌ」レベルの状態のとき、アドレス信号｛Ｘ1，Ｘ0｝
＝｛Ｈ，Ｌ｝以外の値が入力された場合、アドレス信号
ＲＡ02を「Ｌ」レベルで出力し、アドレス信号ＲＡＢ02
を「Ｈ」レベルで出力する。デコーダＲＡＤ21は、上述
したようにデコーダＲＡＤ21A及びデコーダＲＡＤ21Bで
構成されている。また、他のデコーダ、すなわちデコー
ダＲＡＤ22，デコーダＲＡＤ23，デコーダＲＡＤ24，デ
コーダＲＡＤ25も、上記デコーダＲＡＤ21と同様に構成
され、夫々のアドレス信号｛Ｘ1，Ｘ0｝に対応して出力
する。

【０１３８】ここで、ＧＮＤ線及びＧＮＤＸＤＥＣ線
は、双方とも同一のＧＮＤパッド（接地レベルの電源端
子）に別々の配線により接続されており、互いの配線の
配線抵抗Ｒ1及び配線抵抗Ｒ2により、各々の配線の電位
変動が分離された状態となっている。

【０１３９】したがって、サブワード線の容量だけでな
く、このサブワード線に接続されているＭＯＳトランジ
スタＴ2，ＭＯＳトランジスタＴ3及びＭＯＳトランジス
タＴ4の拡散層の容量と、アドレス信号ＲＡ00の信号線
と、この信号線に接続されたＭＯＳトランジスタＴ2の
拡散層及びＭＯＳトランジスタＴ3のゲートとの容量に
蓄積された電荷を引き抜くこととなり、の経路におい
ては、ＧＮＤ線に流れ込む電流は大きな電流量となる
が、ＧＮＤＸＤＥＣ線への影響はなく、ＧＮＤＸＤＥＣ
線の電圧レベルがは変動することなく安定する。

【０１４０】この結果、従来例のように、ＧＮＤＸＤＥ
線の電圧レベルは、上述したサブワード線ＳＷＬ0000か
らの電荷の引き抜きにより、接地レベルから上昇して浮
いてしまうということがなく、非選択状態にあり、ＧＮ
ＤＸＤＥＣ線を共有するサブワード線、例えばサブワー
ド線ＳＷＬ0002，サブワード線ＳＷＬ0100，サブワード
線ＳＷＬ0102の電圧レベルが、通常状態における接地電
位から、このＧＮＤＸＤＥＣ線に流入する電流量に比例
した電圧レベルへと上昇する状態は起こらない。

【０１４１】これにより、本願発明の第２の実施形態に
よれば、上記サブワード線ＳＷＬ0002，サブワード線Ｓ
ＷＬ0100，サブワード線ＳＷＬ0102に接続されているメ
モリセルのアクセス用ＭＯＳトランジスタが準オン状態
となり、すなわち、サブワード線の電圧レベルの浮きに
よるしきい値電圧Ｖt性のリーク状態を発生させてしま
い、メモリセルのコンデンサに蓄積される電荷を変動さ
せ、記憶されているデータを破壊してしまうホールド劣
化が起こるという従来例の問題を防止することができ
る。

【０１４２】次に、図１、図４および図５を参照し、第
２の実施形態の動作例を説明する。図５は、各サブワー
ド線の選択動作及び非選択動作を説明するタイミングチ
ャートである。例えば、ここで、サブワード線ＳＷＬ00
00が、非選択状態→選択状態→非選択状態へと状態が遷
移していくとして、他のサブワード線ＳＷＬ0002，サブ
ワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102を含め
た動作として説明する。

【０１４３】初期状態としては、ロウアドレス信号Ｘ0
〜ロウアドレス信号Ｘj（ＸＡＤＤ）がサブワード線Ｓ
ＷＬ0000を選択する値でなく、主ワード線ＭＷＬ00及び
主ワード線ＭＷＬ01が「Ｌ」レベルであり、かつアドレ
ス信号ＲＡ00及びアドレス信号ＲＡ02が「Ｌ」レベルで
あり、アドレス信号ＲＡＢ00及びアドレス信号ＲＡＢ02
が「Ｈ」であるとする。このとき、図１３で説明したよ
うに、サブワード線ＳＷＬ0000，サブワード線ＳＷＬ00
02，サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ01
02からの電荷の引き抜きの経路は、の経路となってい
る。

【０１４４】また、制御信号ＲＡＮＥが「Ｈ」レベルで
あり、ＭＯＳトランジスタ１０８及びＭＯＳトランジス
タ１０８’がオン状態となっているが、主ワード線ＭＷ
Ｌ00が「Ｌ」レベルで、サブデコーダブロックＳＢ000
0，サブデコーダブロックＳＢ0100，サブデコーダブロ
ックＳＢ0002，サブデコーダブロックＳＢ0102における
ＭＯＳトランジスタＴ2がオフ状態のため、の経路が
閉じており、の経路による電荷の引き抜きは行われな
い状態にある。したがって、サブワード線ＳＷＬ0000，
サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及び
サブワード線ＳＷＬ0102からの電荷の引き抜きの経路
は、の経路のみとなっている。

【０１４５】時刻ｔ11において、アドレス信号Ｘ0〜ア
ドレス信号Ｘj（ＸＡＤＤ）がサブワード線ＳＷＬ0000
を選択する値、すなわち{Ｘj，…，Ｘ2，Ｘ1，Ｘ0}＝
{０，…，０，０，０}に遷移したとする。これにより、
図示しない制御回路は、制御信号ＲＡＮＥを「Ｈ」レベ
ルから「Ｌ」レベルへ遷移させる。そして、時刻ｔ12に
おいて、ＸデコーダＸＤＥＣ1は、主ワード線ＭＷＬ00
を「Ｌ」レベルから「Ｈ」レベル（ここでは昇圧レベ
ル）に遷移させる。

【０１４６】このとき、サブワード線ＳＷＬ0000，サブ
ワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブ
ワード線ＳＷＬ0102の各サブワード線は、の経路から
電荷の引き抜きが行われている。また、サブワード線Ｓ
ＷＬ0000及びサブワード線ＳＷＬ0002は、サブデコーダ
ブロックＳＢ0000及びサブデコーダブロックＳＢ0002の
ＭＯＳトランジスタＴ2がオン状態となるため、の経
路においても電荷の引き抜きが行われている。

【０１４７】ここで、アンド回路１０１の出力が「Ｌ」
レベルであり、制御信号ＲＡＮＥが「Ｌ」レベルとなる
ため、ノア回路１０９の出力が「Ｈ」レベルとなり、
の経路における電荷の引き抜きがＭＯＳトランジスタ１
０５を介して行われている。アンド回路１０１は、アド
レス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝であり、デコーダ１
００の出力が「Ｈ」レベルとなっているが、制御信号Ｒ
ＡＥが「Ｌ」レベルのため、「Ｌ」レベルの出力信号を
出力している。

【０１４８】そして、時刻ｔ13において、図示しない制
御回路は、ロウアドレス信号Ｘ0〜ロウアドレス信号Ｘj
の値の変化に基づいて、所定の遅延時間の経過後に制御
信号ＲＡＥを「Ｌ」レベルから「Ｈ」レベルへ遷移させ
る。すなわち、デコーダ１００の出力が「Ｈ」レベルで
あり、制御信号ＲＡＥが「Ｈ」レベルへ遷移することに
より、アンド回路１０１の出力が「Ｈ」レベルとなり、
インバータ１０２の出力が「Ｌ」レベルに遷移し、ＭＯ
Ｓトランジスタ１０４がオン状態となる。

【０１４９】また、制御信号ＲＡＮＥが「Ｌ」レベルで
あり、アンド回路１０１の出力が「Ｈ」レベルであるた
め、ＭＯＳトランジスタ１０５は、オフ状態となる。こ
のとき、ＭＯＳトランジスタ１０８は、制御信号ＲＡＮ
Ｅが「Ｌ」レベルのため、オフ状態となっている。これ
により、デコーダＲＡＤ11は、アドレス信号｛Ｘ1，Ｘ
0｝＝｛Ｌ，Ｌ｝で入力されているため、アドレス信号
ＲＡ00を「Ｌ」レベルから「Ｈ」レベルへ遷移させ、ア
ドレス信号ＲＡＢ00を「Ｈ」レベルから「Ｌ」レベルへ
遷移させる。

【０１５０】この結果、時刻ｔ14において、サブワード
線ＳＷＬ0000は、サブワードブロックＳＢ0000により活
性化され、昇圧された電圧レベルへ遷移される。そし
て、このサブワード線ＳＷＬ0000がゲートに接続された
トランジスタがオン状態となり、メモリセルＭ１に記憶
されているデータがビット線ＢＴ2へ出力される。

【０１５１】このとき、サブワード線ＳＷＬ0002は、制
御信号ＲＡ02が「Ｌ」レベルであり、状態が変化しない
ため、及びの経路において、電荷の引き抜きが行わ
れている。また、サブワード線ＳＷＬ0102は、時刻ｔ11
のときと状態が変化せずに、の経路により電荷の引き
抜きが行われている。

【０１５２】しかしながら、サブワード線ＳＷＬ0100
は、主ワード線ＭＷＬ01が「Ｌ」レベルの非活性状態で
あり、アドレス信号ＲＡ00が「Ｈ」レベルとなり、アド
レス信号ＲＡＢ00が「Ｌ」レベルとなることにより、サ
ブワードブロックＳＢ0100において、ＭＯＳトランジス
タＴ2及びＭＯＳトランジスタＴ4がオフ状態となり、Ｍ
ＯＳトランジスタＴ3がオン状態であるため、の経路
により電荷の引き抜きが行われている。

【０１５３】次に、時刻ｔ15において、図示しない制御
回路は、設定された所定の時間が経過したことにより、
制御信号ＲＡＥを「Ｈ」レベルから「Ｌ」レベルへ遷移
させ、同時に、制御信号ＲＡＮＥを「Ｌ」レベルから
「Ｈ」レベルに遷移させる。これにより、デコーダＲＡ
Ｄ11は、アドレス信号ＲＡ00を「Ｈ」レベルから「Ｌ」
レベルへ遷移させ、アドレス信号ＲＡＢ00を「Ｌ」レベ
ルから「Ｈ」レベルへ遷移させる。

【０１５４】この結果、サブワード線ＳＷＬ0000は、電
荷を引き抜かれることにより、昇圧された電圧レベルか
ら「Ｌ」レベルへ遷移する。このとき、サブワード線Ｓ
ＷＬ0000は、サブワードブロックＳＢ0000において、Ｍ
ＯＳトランジスタＴ2及びＭＯＳトランジスタＴ4がオン
状態となり、ＭＯＳトランジスタＴ3がオフ状態とな
り、かつＭＯＳトランジスタ１０８がオン状態となるた
め、及びの経路により電荷の引き抜きが行われる。

【０１５５】ここで、及びの経路によりサブワード
線の電荷の引き抜きが行われるとき、サブワードブロッ
クＳＢ0000及びサブワードブロックＳＢ0100のＭＯＳト
ランジスタＴ4とＭＯＳトランジスタ１０８とを介し
て、ＧＮＤ線とＧＮＤＸＤＥＣ線とが接続されるが、Ｍ
ＯＳトランジスタＴ4の電流容量が非常に小さいため
（コンダクタンスが小さい、すなわちＭＯＳトランジス
タ幅Ｗが狭く作成されている）、ＧＮＤ線の電圧変動
（ノイズ）はＧＮＤＸＤＥＣ線には伝わらない。

【０１５６】また、アンド回路１０１の出力が「Ｈ」レ
ベルであり、制御信号ＲＡＮＥが「Ｈ」レベルとなり、
ノア回路１０９の出力が「Ｌ」レベルとなることによ
り、ＭＯＳトランジスタ１０５がオフ状態となり、引き
抜きの経路としての経路は閉じている。これにより、
サブワード線ＳＷＬ0000は、ＭＯＳトランジスタ１０８
を介したの経路により、急速に電荷が引き抜かれ、昇
圧レベルの電圧から、「Ｌ」レベル（接地レベル）に遷
移する。

【０１５７】また、サブワード線ＳＷＬ0002は、主ワー
ド線ＭＷＬ00が昇圧レベルの電圧の状態であり、サブデ
コーダブロックＳＢ0002のＭＯＳトランジスタＴ2がオ
ン状態であり、制御信号ＲＡＮＥが「Ｌ」レベルから
「Ｈ」レベルに遷移してＭＯＳトランジスタ１０８’が
オン状態となるため、の経路が開き、及びの経路
により電荷の引き抜きが行われる。このとき、の経路
における電荷の引き抜きは、制御信号ＲＡＮＥが「Ｈ」
レベルであり、ノア回路１０９の出力が「Ｌ」レベルと
なるため、ＭＯＳトランジスタ１０５’が閉じているた
めに行われない。

【０１５８】さらに、サブワード線ＳＷＬ0102は、時刻
ｔ11のときと状態が変化せずに、の経路により電荷の
引き抜きが行われている。しかしながら、サブワード線
ＳＷＬ0100は、主ワード線ＭＷＬ01が「Ｌ」レベルの非
活性状態であり、アドレス信号ＲＡ00が「Ｌ」レベルと
なり、アドレス信号ＲＡＢ00が「Ｈ」レベルとなること
により、サブワードブロックＳＢ0100において、ＭＯＳ
トランジスタＴ2及びＭＯＳトランジスタＴ3がオフ状態
となり、ＭＯＳトランジスタＴ4がオン状態となるた
め、の経路により電荷の引き抜きが行われる。

【０１５９】次に、アドレス信号Ｘ0〜アドレス信号Ｘj
がサブワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，
サブワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102の
いずれも選択しない状態に遷移したことにより、時刻ｔ
16において、メインワード線ＭＷＬ00が「Ｈ」レベルか
ら「Ｌ」レベルに遷移する。これにより、サブデコード
ブロックＳＢ0000及びサブデコードブロックＳＢ0100に
おけるＭＯＳトランジスタＴ2がオフ状態となり、サブ
ワード線ＳＷＬ0000及びサブワード線ＳＷＬ0002の電荷
の引き抜きも、の経路が閉じるため、の経路のみに
より行われる。

【０１６０】ここで、各サブデコーダブロックのＭＯＳ
トランジスタＴ2には、アクセスタイムを向上させるた
めに、高速にサブワード線を立ち上げる必要から、ＭＯ
ＳトランジスタＴ4に比較して電流容量の大きい（トラ
ンジスタサイズがＭＯＳトランジスタＴ4に比較して大
きい）トランジスタが用いられている。これにより、本
願発明によれば、チップサイズの増加を行わず、かつ第
１の接地線の配線抵抗を下げるために製造プロセスを変
更することなく、このＭＯＳトランジスタＴ2を介した
の経路を用いることにより、サブワード線の電荷の引
き抜きも高速に行え、半導体記憶装置のアクセスタイム
を向上させることが可能となる。

【０１６１】さらに、本発明の第２の実施形態によれ
ば、サブワード線の昇圧レベルから「Ｌ」レベルへ遷移
させるための、電荷の引き抜きをサブデコーダブロック
の電流容量の小さなトランジスタＴ４でＧＮＤＸＤＥＣ
線に電荷を引き抜くとともに、大きな電流容量を有する
トランジスタ１０８で周辺回路用のＧＮＤ線に電荷を引
き抜く経路が付加され、ＧＮＤ線に引き抜き電流が流れ
込み、従来例のように、ＧＮＤＸＤＥ線の電圧レベル
が、上述したサブワード線ＳＷＬ0000からの電荷の引き
抜きにより、接地レベルから上昇して浮いてしまうとい
うことがなく、非選択状態にあり、ＧＮＤＸＤＥＣ線を
共有するサブワード線、例えばサブワード線ＳＷＬ000
2，サブワード線ＳＷＬ0100，サブワード線ＳＷＬ0102
の電圧レベルが、通常状態における接地電位から、この
ＧＮＤＸＤＥＣ線に流入する電流量に比例した電圧レベ
ルへと上昇する状態も起こらない。

【０１６２】これにより、本願発明の第２の実施形態に
よれば、サブワード線の昇圧レベルから「Ｌ」レベルへ
遷移させるための、サブワード線からの電荷の引き抜き
操作によって、上記サブワード線ＳＷＬ0002，サブワー
ド線ＳＷＬ0100，サブワード線ＳＷＬ0102に接続されて
いるメモリセルのアクセス用ＭＯＳトランジスタが準オ
ン状態となり、すなわち、サブワード線の電圧レベルの
浮きによるしきい値電圧Ｖt性のリーク状態を発生さ
せ、メモリセルのコンデンサに蓄積される電荷を変動さ
せ、記憶されているデータを破壊してしまうホールド劣
化が起こるという従来例の問題を解決することができ
る。

【０１６３】＜第３の実施形態＞図６は、図１における
第３の実施形態によるデコーダ３１の構成を示すブロッ
ク図である。第３の実施形態の半導体記憶装置の構成
は、第１及び第２の実施形態と同様に、従来例の図１
６，図１７の構成と同様であり、かつ、サブワード線の
電圧レベルの遷移の動作は図１８に示す動作と同様であ
る。

【０１６４】この第３の実施形態において、第１の実施
形態及び第２の実施形態と異なる点は、メモリセルのア
クセス時において、活性化されているサブワード線を非
活性とするとき、サブワード線からの電荷の引き抜き経
路を、の経路のみで行うデコーダＲＡＤ31，デコーダ
ＲＡＤ32，デコーダＲＡＤ33，デコーダＲＡＤ34及びデ
コーダＲＡＤ35を用いた点にある。

【０１６５】次に、図６を用いてデコーダＲＡＤ31の構
成を説明する。デコーダＲＡＤ31は、アドレス信号ＲＡ
00及びアドレス信号ＲＡＢ00を出力するデコーダＲＡＤ
31Aと、アドレス信号ＲＡ02及びアドレス信号ＲＡＢ02
を出力するデコーダＲＡＤ31Bとから構成されている。
図６は、デコーダＲＡＤ31A（デコーダＲＡＤ31B）の構
成を示すブロック図である。まず、デコーダＲＡＤ31A
を図６を用いて説明する。デコーダ１００は、アドレス
信号Ｘ0及びアドレス信号Ｘ1の値により、デコード信号
を出力する。例えば、デコーダ１００は、アドレス信号
｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝の場合に、「Ｈ」レベルのデ
コード信号を出力する。

【０１６６】アンド回路１０１は、デコーダ１００の出
力するデコード信号の値と、制御信号ＲＡＥの値との論
理積の演算を行い、この演算結果として出力信号ＲＡＥ
1を出力する。アンド回路１１２は、デコーダ１００の
出力するデコード信号の値と、制御信号ＲＡＮＥの値と
の論理積の演算を行い、この演算結果として出力信号Ｒ
ＡＮＥ1を出力する。

【０１６７】論路ゲート１１０は、出力信号ＲＡＥＮ1
の反転信号と、出力信号ＲＡＥ1との否定的論理積の演
算を行い、この演算結果として出力信号Ｑ1を出力す
る。

【０１６８】ノア回路１１１は、出力信号ＲＡＥ1と出
力信号ＲＡＮＥ1との否定的論理和の演算を行い、この
演算結果として出力信号Ｑ2を出力する。インバータ１
０３は、アンド回路１０１の出力信号の「Ｌ」レベルを
昇圧された電圧レベルの昇圧レベルに変換し、アンド回
路１０１の出力信号の「Ｈ」レベルを「Ｌ」レベルに変
換し、この変換結果としてアドレス信号ＲＡＢ00を出力
する。

【０１６９】ｐチャネル型のＭＯＳトランジスタ１０４
及びｎチャンネル型のＭＯＳトランジスタ１０５は、直
列に接続されている。ここで、ＭＯＳトランジスタ１０
４は、ゲートに出力信号Ｑ1が入力されており、ソース
が昇圧レベル（昇圧された電圧レベル）の電源線に接続
され、ドレインがＭＯＳトランジスタ１０５のドレイン
と接続されている。また、ＭＯＳトランジスタ１０５
は、ゲートに出力信号Ｑ2が入力されており、ソースが
ＧＮＤＸＤＥＣ線に接続されている。

【０１７０】ここで用いられる制御信号ＲＡＮＥは、制
御信号ＲＡＥを出力する図示しない制御回路により生成
される負論理のパルスであり、ロウアドレス信号Ｘ0〜
ロウアドレス信号Ｘjの何れかの変化に同期して、
「Ｈ」レベルから「Ｌ」レベルに遷移し、所定の時間経
過後に「Ｌ」レベルから「Ｈ」レベルに遷移する。上記
制御回路は、制御信号ＲＡＥを「Ｈ」レベルから「Ｌ」
レベルに遷移させるときに、制御信号ＲＡＮＥも「Ｌ」
レベルから「Ｈ」レベルへ遷移させる。

【０１７１】すなわち、図示しない制御回路は、主ワー
ド信号ＭＷＬ00の立ち上がりから、所定の遅延を受けて
制御信号ＲＡＥを「Ｈ」レベルの所定の幅のパルスとし
て、また制御信号ＲＡＮＥを「Ｌ」レベルの所定の幅の
パルスとして出力する。アンド回路１１２は、デコーダ
１００の出力と制御信号ＲＡＮＥとの信号レベルの論理
積の結果を、制御信号ＲＡＮＥ１として出力する。

【０１７２】ＭＯＳトランジスタ１０４は、出力信号Ｑ
1が「Ｌ」レベルのときにオン状態となり、出力信号Ｑ1
が「Ｈ」レベルのときにオフ状態となる。ＭＯＳトラン
ジスタ１０５は、出力信号Ｑ2が「Ｈ」レベルの場合に
オン状態となり、出力信号Ｑ2が「Ｌ」レベルの場合に
オフ状態となる。

【０１７３】ここで、ＭＯＳトランジスタ１０４のドレ
インとＭＯＳトランジスタ１０５のドレインとの接続点
は、アドレス信号ＲＡ00を出力する。ｎチャネル型のＭ
ＯＳトランジスタ１０８は、ゲートに制御信号ＲＡＮＥ
１が入力され、ドレインがアドレス信号ＲＡ00の信号線
に接続され、ソースがＧＮＤ線に接続されている。

【０１７４】このＭＯＳトランジスタ１０８は、それぞ
れＭＯＳトランジスタＴ4とＭＯＳトランジスタ１０５
とに比較して非常に大きな電流容量となるゲート幅で形
成されている。すなわち、ＭＯＳトランジスタＴ4とＭ
ＯＳトランジスタ１０５とは、ＧＮＤＸＤＥＣ線に各サ
ブワード線を電気的に接続して、接地電位を保持するた
めの用途にのみ使用するため、大きな電流容量が必要な
く、電圧変動を抑える電流量を流すために必要な（小さ
な）ゲート幅で形成されている。

【０１７５】一方、ＭＯＳトランジスタ１０８は、高速
に昇圧レベルの電圧から「Ｌ」レベル（接地電位）へ、
サブワード線を遷移させるため、メモリセルのアクセス
において、必要な最小限の時間で十分サブワード線を遷
移させる電流容量が得られるゲート幅に形成されてい
る。

【０１７６】すなわち、サブデコーダブロックＳＢ0000
のＭＯＳトランジスタＴ2がオン状態であり、制御信号
ＲＡＮＥ１が「Ｈ」レベルとなりＭＯＳトランジスタ１
０８がオン状態であるとき、アドレス信号ＲＡ00の信号
線がＧＮＤ線に電気的に接続されることとなり、の経
路として、サブワード線ＳＷＬ0000の電荷の引き抜き経
路が構成される。この構成は、他のサブデコーダブロッ
クにおいても同様である。ここで、デコーダ１００，ア
ンド回路１０１，アンド回路１１２，インバータ１０
３，論理ゲート１１０，ノア回路１１１の接地は、ＧＮ
Ｄ線により行われている。

【０１７７】この結果、制御信号ＲＡＥが「Ｈ」レベル
で、かつ、制御信号ＲＡＮＥが「Ｌ」レベルの状態のと
き、アドレス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝が入力され
た場合、上述のデコーダＲＡＤ31Aは、アドレス信号Ｒ
Ａ00を「Ｈ」レベルで出力し、アドレス信号ＲＡＢ00を
「Ｌ」レベルで出力する。一方、このデコーダＲＡＤ31
Aは、制御信号ＲＡＥが「Ｈ」レベルで、かつ、制御信
号ＲＡＮＥが「Ｌ」レベルの状態のとき、アドレス信号
｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝以外の値が入力された場合、
アドレス信号ＲＡ00を「Ｌ」レベルで出力し、アドレス
信号ＲＡＢ00を「Ｈ」レベルで出力する。

【０１７８】次に、図６を用いて、デコーダＲＡＤ31に
おける、アドレス信号ＲＡ02及びアドレス信号ＲＡＢ02
を出力するデコーダＲＡＤ31Bを説明する。また、この
デコーダＲＡＤ31Bは、図において「’」が付された
（ ）内の符号による構成要素により、上記デコーダＲ
ＡＤ31Aと同様に構成されている。

【０１７９】このデコーダＲＡＤ31Bは、制御信号ＲＡ
Ｅが「Ｈ」レベルで、かつ、制御信号ＲＡＮＥが「Ｌ」
レベルの状態のとき、アドレス信号｛Ｘ1，Ｘ0｝＝
｛Ｈ，Ｌ｝が入力された場合、アドレス信号ＲＡ02を
「Ｈ」レベルで出力し、アドレス信号ＲＡＢ02を「Ｌ」
レベルで出力する。すなわち、デコーダ１００’は、ア
ドレス信号｛Ｘ1，Ｘ0｝＝｛Ｈ，Ｌ｝が入力された場
合、「Ｈ」レベルの信号を出力する。

【０１８０】一方、このデコーダＲＡＤ31Bは、制御信
号ＲＡＥが「Ｈ」レベルで、かつ、制御信号ＲＡＮＥが
「Ｌ」レベルの状態のとき、アドレス信号｛Ｘ1，Ｘ0｝
＝｛Ｈ，Ｌ｝以外の値が入力された場合、アドレス信号
ＲＡ02を「Ｌ」レベルで出力し、アドレス信号ＲＡＢ02
を「Ｈ」レベルで出力する。デコーダＲＡＤ31は、上述
したようにデコーダＲＡＤ31A及びデコーダＲＡＤ31Bで
構成されている。また、他のデコーダ、すなわちデコー
ダＲＡＤ32，デコーダＲＡＤ33，デコーダＲＡＤ34，デ
コーダＲＡＤ35も、上記デコーダＲＡＤ31と同様に構成
され、夫々のアドレス信号｛Ｘ1，Ｘ0｝に対応してい
る。

【０１８１】ここで、ＧＮＤ線及びＧＮＤＸＤＥＣ線
は、双方とも同一のＧＮＤパッド（接地レベルの電源端
子）に別々の配線により接続されており、互いの配線の
配線抵抗Ｒ1及び配線抵抗Ｒ2により、各々の配線の電位
変動が分離された状態となっている。したがって、サブ
ワード線の容量だけでなく、このサブワード線に接続さ
れているＭＯＳトランジスタＴ2，ＭＯＳトランジスタ
Ｔ3及びＭＯＳトランジスタＴ4の拡散層の容量と、アド
レス信号ＲＡ00の信号線と、この信号線に接続されたＭ
ＯＳトランジスタＴ2の拡散層及びＭＯＳトランジスタ
Ｔ3のゲートとの容量に蓄積された電荷を引き抜くこと
となり、の経路においては、ＧＮＤ線に流れ込む電流
は大きな電流量となるが、ＧＮＤＸＤＥＣ線への影響は
なく、ＧＮＤＸＤＥＣ線の電圧レベルがは変動すること
なく安定する。

【０１８２】この結果、従来例のように、ＧＮＤＸＤＥ
線の電圧レベルは、上述したサブワード線ＳＷＬ0000か
らの電荷の引き抜きにより、接地レベルから上昇して浮
いてしまうということがなく、非選択状態にあり、ＧＮ
ＤＸＤＥＣ線を共有するサブワード線、例えばサブワー
ド線ＳＷＬ0002，サブワード線ＳＷＬ0100，サブワード
線ＳＷＬ0102の電圧レベルが、通常状態における接地電
位から、このＧＮＤＸＤＥＣ線に流入する電流量に比例
した電圧レベルへと上昇する状態は起こらない。

【０１８３】これにより、本願発明の第３の実施形態に
よれば、上記サブワード線ＳＷＬ0002，サブワード線Ｓ
ＷＬ0100，サブワード線ＳＷＬ0102に接続されているメ
モリセルのアクセス用ＭＯＳトランジスタが準オン状態
となり、すなわち、サブワード線の電圧レベルの浮きに
よるしきい値電圧Ｖt性のリーク状態を発生させてしま
い、メモリセルのコンデンサに蓄積される電荷を変動さ
せ、記憶されているデータを破壊してしまうホールド劣
化が起こるという従来例の問題を防止することができ
る。

【０１８４】次に、図１、図６および図７を参照し、第
３の実施形態の動作例を説明する。図７は、各サブワー
ド線の選択動作及び非選択動作を説明するタイミングチ
ャートである。例えば、ここで、サブワード線ＳＷＬ00
00が、非選択状態→選択状態→非選択状態へと状態が遷
移していくとして、他のサブワード線ＳＷＬ0002，サブ
ワード線ＳＷＬ0100及びサブワード線ＳＷＬ0102を含め
た動作として説明する。

【０１８５】初期状態としては、ロウアドレス信号Ｘ0
〜ロウアドレス信号Ｘj（ＸＡＤＤ）がサブワード線Ｓ
ＷＬ0000を選択する値、すなわち{Ｘj，…，Ｘ2，Ｘ1，
Ｘ0}＝{０，…，０，０，０}でなく、主ワード線ＭＷＬ
00が「Ｌ」レベルであり、かつアドレス信号ＲＡ00が
「Ｌ」レベルであり、アドレス信号ＲＡＢ00が「Ｈ」で
あるとする。このとき、図１３で説明したように、サブ
ワード線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワ
ード線ＳＷＬ0100及びサブワード線ＳＷＬ0102からの電
荷の引き抜きの経路は、の経路となっている。

【０１８６】また、制御信号ＲＡＮＥが「Ｈ」レベル
で、デコーダ１００の出力が「Ｌ」レベルであるため、
制御信号ＲＡＮＥ1及び制御信号ＲＡＮＥ1’が「Ｌ」レ
ベルであり、ＭＯＳトランジスタ１０８及びＭＯＳトラ
ンジスタ１０８’が各々オフ状態となっており、また、
主ワード線ＭＷＬ00が「Ｌ」レベルで、サブデコーダブ
ロックＳＢ0000，サブデコーダブロックＳＢ0100，サブ
デコーダブロックＳＢ0002，サブデコーダブロックＳＢ
0102におけるＭＯＳトランジスタＴ2がオフ状態のた
め、の経路が閉じており、の経路による電荷の引き
抜きは行われない状態にある。したがって、サブワード
線ＳＷＬ0000，サブワード線ＳＷＬ0002，サブワード線
ＳＷＬ0100及びサブワード線ＳＷＬ0102からの電荷の引
き抜きの経路は、の経路のみとなっている。

【０１８７】時刻ｔ21において、アドレス信号Ｘ0〜ア
ドレス信号Ｘj（ＸＡＤＤ）がサブワード線ＳＷＬ0000
を選択する値、すなわち{Ｘj，…，Ｘ2，Ｘ1，Ｘ0}＝
{０，…，０，０，０}に遷移したとする。これにより、
図示しない制御回路は、制御信号ＲＡＮＥを「Ｈ」レベ
ルから「Ｌ」レベルへ遷移させる。そして、時刻ｔ22に
おいて、ＸデコーダＸＤＥＣ1は、主ワード線ＭＷＬ00
を「Ｌ」レベルから「Ｈ」レベル（ここでは昇圧レベ
ル）に遷移させる。

【０１８８】このとき、サブワード線ＳＷＬ0000，サブ
ワード線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブ
ワード線ＳＷＬ0102の各サブワード線は、の経路から
電荷の引き抜きが行われている。また、サブワード線Ｓ
ＷＬ0000及びサブワード線ＳＷＬ0002は、サブデコーダ
ブロックＳＢ0000及びサブデコーダブロックＳＢ0002の
ＭＯＳトランジスタＴ2がオン状態となるため、の経
路においても電荷の引き抜きが行われている。

【０１８９】ここで、アンド回路１０１の出力信号ＲＡ
Ｅ1が「Ｌ」レベルであり、アンド回路１１２の出力信
号ＲＡＮＥ1が「Ｌ」レベルとなるため、ノア回路１１
１の出力が「Ｈ」レベルとなり、ＭＯＳトランジスタ１
０５がオン状態となり、の経路における電荷の引き抜
きがＭＯＳトランジスタ１０５を介して行われている。

【０１９０】アンド回路１０１は、アドレス信号｛Ｘ
1，Ｘ0｝＝｛Ｌ，Ｌ｝であり、デコーダ１００の出力が
「Ｈ」レベルとなっているが、制御信号ＲＡＥが「Ｌ」
レベルのため、「Ｌ」レベルの出力信号ＲＡＥ1を出力
している。このとき、デコーダ回路１００’は、アドレ
ス信号｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝のため、「Ｌ」レベル
の出力信号を出力している。

【０１９１】そして、時刻ｔ23において、図示しない制
御回路は、ロウアドレス信号Ｘ0〜ロウアドレス信号Ｘj
の値の変化に基づいて、所定の遅延時間の経過後に制御
信号ＲＡＥを「Ｌ」レベルから「Ｈ」レベルへ遷移させ
る。すなわち、デコーダ１００の出力が「Ｈ」レベルで
あり、制御信号ＲＡＥが「Ｈ」レベルへ遷移することに
より、アンド回路１０１の出力信号ＲＡＥ1が「Ｈ」レ
ベルとなり、制御信号ＲＡＮＥが「Ｌ」レベルであるた
め、論理ゲート１１０の出力信号Ｑ１が「Ｌ」レベルに
遷移し、ＭＯＳトランジスタ１０４がオン状態となる。

【０１９２】また、制御信号ＲＡＮＥが「Ｌ」レベルで
あり、アンド回路１０１の出力が「Ｈ」レベルであるた
め、ノア回路１１１の出力信号Ｑ2が「Ｌ」レベルとな
り、ＭＯＳトランジスタ１０５は、オフ状態となる。こ
のとき、ＭＯＳトランジスタ１０８は、制御信号ＲＡＮ
Ｅが「Ｌ」レベルのため、アンド回路１１２の出力信号
ＲＡＮＥ1が「Ｌ」レベルであり、オフ状態となってい
る。これにより、デコーダＲＡＤ31は、アドレス信号
｛Ｘ1，Ｘ0｝＝｛Ｌ，Ｌ｝で入力されているため、アド
レス信号ＲＡ00を「Ｌ」レベルから「Ｈ」レベルへ遷移
させ、アドレス信号ＲＡＢ00を「Ｈ」レベルから「Ｌ」
レベルへ遷移させる。

【０１９３】この結果、時刻ｔ24において、サブワード
線ＳＷＬ0000は、サブワードブロックＳＢ0000により活
性化され、昇圧された電圧レベルへ遷移される。そし
て、このサブワード線ＳＷＬ0000がゲートに接続された
トランジスタがオン状態となり、メモリセルＭ１に記憶
されているデータがビット線ＢＴ2へ出力される。

【０１９４】このとき、サブワード線ＳＷＬ0002は、主
ワード線ＭＷＬ00が昇圧された電圧レベルとなってお
り、制御信号ＲＡ02が「Ｌ」レベルであり、状態が変化
しないため、及びの経路において、電荷の引き抜き
が行われている。また、サブワード線ＳＷＬ0102は、時
刻ｔ11のときと状態が変化せずに、の経路により電荷
の引き抜きが行われている。

【０１９５】しかしながら、サブワード線ＳＷＬ0100
は、主ワード線ＭＷＬ01が「Ｌ」レベルの非活性状態で
あり、アドレス信号ＲＡ00が「Ｈ」レベルとなり、アド
レス信号ＲＡＢ00が「Ｌ」レベルとなることにより、サ
ブワードブロックＳＢ0100において、ＭＯＳトランジス
タＴ2及びＭＯＳトランジスタＴ4がオフ状態となり、Ｍ
ＯＳトランジスタＴ3がオン状態であるため、の経路
により電荷の引き抜きが行われている。

【０１９６】次に、時刻ｔ25において、図示しない制御
回路が制御信号ＲＡＮＥを「Ｌ」レベルから「Ｈ」レベ
ルに遷移させる。これにより、制御信号ＲＡＮＥが
「Ｌ」レベルから「Ｈ」レベルへ遷移するため、出力信
号Ｑ1が「Ｈ」レベルとなり、出力信号Ｑ2が「Ｌ」レベ
ルとなり、出力信号ＲＡＮＥ1が「Ｈ」レベルとなる。

【０１９７】そして、デコーダＲＡＤ11は、ＭＯＳトラ
ンジスタ１０４及びＭＯＳトランジスタ１０５がオフ状
態となり、ＭＯＳトランジスタ１０８がオン状態となる
ことにより、アドレス信号ＲＡ00を「Ｈ」レベルから
「Ｌ」レベルへ遷移させる。しかしながら、デコーダＲ
ＡＤ31は、アンド回路１０１の出力信号ＲＡＥ1が
「Ｈ」レベル状態のままであるため、アドレス信号ＲＡ
Ｂ00を「Ｌ」レベルで保持している。

【０１９８】この結果、サブワード線ＳＷＬ0000は、電
荷を引き抜かれることにより、昇圧された電圧レベルか
ら「Ｌ」レベルへ遷移する。このとき、サブワード線Ｓ
ＷＬ0000は、サブワードブロックＳＢ0000において、Ｍ
ＯＳトランジスタＴ2がオン状態となり、ＭＯＳトラン
ジスタＴ3及びＭＯＳトランジスタＴ4がオフ状態とな
り、かつＭＯＳトランジスタ１０８がオン状態となるた
め、の経路のみにより電荷の引き抜きが行われる。

【０１９９】ここで、第３の実施形態は、第１及び第２
の実施形態と異なり、及びの経路によりサブワード
線ＳＷＬ0000の電荷の引き抜きが行われないため、サブ
ワードブロックＳＢ0000及びサブワードブロックＳＢ00
02のＭＯＳトランジスタＴ4とＭＯＳトランジスタ１０
８とを介して、ＧＮＤ線とＧＮＤＸＤＥＣ線とが電気的
に接続されることがなく、ＧＮＤ線の電圧変動（ノイ
ズ）はＧＮＤＸＤＥＣ線には伝わらない。

【０２００】また、アンド回路１０１の出力が「Ｈ」レ
ベルであり、制御信号ＲＡＮＥが「Ｈ」レベルとなり、
ノア回路１０９の出力が「Ｌ」レベルとなることによ
り、ＭＯＳトランジスタ１０５がオフ状態となり、引き
抜きの経路としての経路は閉じている。これにより、
サブワード線ＳＷＬ0000は、ＭＯＳトランジスタ１０８
を介したの経路のみにより、急速に電荷が引き抜か
れ、昇圧レベルの電圧から、「Ｌ」レベル（接地レベ
ル）に遷移する。

【０２０１】また、サブワード線ＳＷＬ0002は、主ワー
ド線ＭＷＬ00が昇圧レベルの電圧の状態であり、サブデ
コーダブロックＳＢ0002のＭＯＳトランジスタＴ2がオ
ン状態であり、制御信号ＲＡＮＥが「Ｌ」レベルから
「Ｈ」レベルに遷移しているが、デコーダ１００’の出
力信号が「Ｌ」レベルであるので、アンド回路１１２’
の出力信号ＲＡＮＥ1’は「Ｌ」レベルのままであり、
ＭＯＳトランジスタ１０８’がオフ状態のままであるた
め、の経路により電荷の引き抜きが行われる。ここ
で、アンド回路１０１’の出力信号ＲＡＥ1’は、
「Ｌ」レベルで出力されている。

【０２０２】このとき、サブワード線ＳＷＬ0002におけ
るの経路の電荷の引き抜きは、制御信号ＲＡＮＥが
「Ｌ」レベルから「Ｈ」レベルに遷移するが、デコーダ
１００’の出力が「Ｌ」レベルで変化せず、かつ出力信
号ＲＡＥ1’も「Ｌ」れべるのまま変化しないため、ノ
ア回路１１１’の出力信号Ｑ2’が「Ｌ」レベルのまま
であり、ＭＯＳトランジスタ１０５’はオン状態のまま
である。したがって、サブワード線ＳＷＬ0002は、及
びの経路により、電荷の引き抜きが行われる。

【０２０３】さらに、サブワード線ＳＷＬ0102は、時刻
ｔ11のときと状態が変化せずに、の経路により電荷の
引き抜きが行われている。しかしながら、主ワード線Ｍ
ＷＬ01が「Ｌ」レベルの非活性状態であり、サブワード
線ＳＷＬ0100は、サブワードブロックＳＢ0100におい
て、ＭＯＳトランジスタＴ2，ＭＯＳトランジスタＴ3及
びＭＯＳトランジスタＴ4がオフ状態となり、ＭＯＳト
ランジスタ１０４及びＭＯＳトランジスタ１０５もオフ
状態となるため、電荷の供給と電荷の引き抜きとのいず
れも行われずに、フローティング状態となる。

【０２０４】しかしながら、サブワード線ＳＷＬ0100
は、時刻ｔ25以前に電荷が引き抜かれているため、接地
レベルを保持した状態となっており、時刻ｔ25〜時刻ｔ
26の間の時間がごく短いため、接地レベルから変動する
ことはない。これにより、第３の実施形態は、第１及び
第２の実施形態と異なり、ＧＮＤＸＤＥＣ線にはサブワ
ード線ＳＷＬ0100からの引き抜き電流が全く流れないた
め、ＧＮＤＸＤＥＣ線の接地レベルの変動をなくすこと
が出来る。

【０２０５】次に、時刻ｔ26において、ＸデコーダＸＤ
ＥＣ1が主ワードラインＭＷＬ00を「Ｈ」レベルから
「Ｌ」レベルへ遷移させるとともに、図示しない制御回
路は、制御信号ＲＡＥを「Ｈ」レベルから「Ｌ」レベル
に遷移させる。これにより、アンド回路１０１は、出力
信号ＲＡＥ1を「Ｈ」レベルから「Ｌ」レベルへ遷移さ
せる。この結果、バッファ回路１０３は、「Ｌ」レベル
の信号が入力されることにより、アドレス信号ＲＡＢ00
を「Ｈ」レベルで出力する。

【０２０６】また、サブデコーダブロックＳＢ0000及び
サブデコーダＳＢ0002のＭＯＳトランジスタＴ2がオフ
状態となり、の経路が閉じられ、の経路によるサブ
ワードラインＳＷＬ0000からの電荷の引き抜きが停止さ
れる。さらに、アドレス信号ＲＡＢ00を「Ｈ」レベルと
なることにより、サブデコーダブロックＳＢ0000及びサ
ブデコーダＳＢ0002のＭＯＳトランジスタＴ4がオン状
態となり、サブワード線ＳＷＬ0000及びサブワード線Ｓ
ＷＬ0002は、の経路により電荷の引き抜きが行われ
て、接地レベルの電圧に保持される。

【０２０７】これにより、サブワード線ＳＷＬ0000，サ
ブワード線ＳＷＬ0100，サブワード線ＳＷＬ0002及びサ
ブワード線ＳＷＬ0102は、全ての経路のみによる接地
レベルへの保持が行われることとなる。次に、時刻ｔ27
において、外部から入力されるアドレス信号Ｘ0〜アド
レス信号Ｘjが、サブワード線ＳＷＬ0000，サブワード
線ＳＷＬ0002，サブワード線ＳＷＬ0100及びサブワード
線ＳＷＬ0102のいずれも選択しない状態に遷移する。

【０２０８】ここで、各サブデコーダブロックのＭＯＳ
トランジスタＴ2には、アクセスタイムを向上させるた
めに、高速にサブワード線を立ち上げる必要から、ＭＯ
ＳトランジスタＴ4に比較して電流容量の大きい（トラ
ンジスタサイズがＭＯＳトランジスタＴ4に比較して大
きい）トランジスタが用いられている。これにより、本
願発明によれば、チップサイズの増加を行わず、かつ第
１の接地線の配線抵抗を下げるために製造プロセスを変
更することなく、このＭＯＳトランジスタＴ2を介した
の経路を用いることにより、サブワード線の電荷の引
き抜きも高速に行え、半導体記憶装置のアクセスタイム
を向上させることが可能となる。

【０２０９】さらに、本発明の第３の実施形態によれ
ば、サブワード線の昇圧レベルから「Ｌ」レベルへ遷移
させるための、電荷の引き抜きを、サブデコーダブロッ
クの電流容量の小さなトランジスタＴ４でＧＮＤＸＤＥ
Ｃ線に電荷を引き抜くとともに、大きな電流容量を有す
るトランジスタ１０８で周辺回路用のＧＮＤ線に電荷を
引き抜く経路が付加され、ＧＮＤ線に引き抜き電流が流
れ込み、引き抜き電流が完全にＧＮＤＸＤＥ線に流れ込
まない構成となっているため、従来例のように、ＧＮＤ
ＸＤＥ線の電圧レベルが、上述したサブワード線ＳＷＬ
0000からの電荷の引き抜きにより、接地レベルから上昇
して浮いてしまうということがなく、非選択状態にあ
り、ＧＮＤＸＤＥＣ線を共有するサブワード線、例えば
サブワード線ＳＷＬ0002，サブワード線ＳＷＬ0100，サ
ブワード線ＳＷＬ0102の電圧レベルが、通常状態におけ
る接地電位から、このＧＮＤＸＤＥＣ線に流入する電流
量に比例した電圧レベルへと上昇する状態も起こらな
い。

【０２１０】これにより、本願発明の第３の実施形態に
よれば、サブワード線の昇圧レベルから「Ｌ」レベルへ
遷移させるための、サブワード線からの電荷の引き抜き
操作によって、上記サブワード線ＳＷＬ0002，サブワー
ド線ＳＷＬ0100，サブワード線ＳＷＬ0102に接続されて
いるメモリセルのアクセス用ＭＯＳトランジスタが準オ
ン状態となり、すなわち、サブワード線の電圧レベルの
浮きによるしきい値電圧Ｖt性のリーク状態を発生さ
せ、メモリセルのコンデンサに蓄積される電荷を変動さ
せ、記憶されているデータを破壊してしまうホールド劣
化が起こるという従来例の問題を解決することができ
る。

【０２１１】また、上述の第１の実施形態〜第３の実施
形態において、アドレス信号Ｘ0〜アドレス信号Ｘjが変
化する前に、選択されたサブワード線の非活性化の処理
が行われる。これは、半導体記憶装置の読み出し／書込
処理におけるサイクルタイムを高速化するために、次の
アドレス信号Ｘ0〜アドレス信号Ｘjの指し示すサブワー
ド線の活性化を高速に行う必要があり、この前に非活性
化するサブワード線が確実に接地電位に落ち着かせるた
めである。

【０２１２】以上、本発明の実施形態を図面を参照して
詳述してきたが、具体的な構成はこの実施形態に限られ
るものではなく、本発明の要旨を逸脱しない範囲の設計
変更等があっても本発明に含まれる。例えば、上述した
第１の実施形態〜第３の実施形態において、サブワード
線の電荷の引き抜きについて述べてきたが、主ワード線
をサブワード線に分割せずに、主ワード線がメモりセル
のアクセス用ＭＯＳトランジスタに直接接続されている
場合には、主ワード線の非活性化において、主ワード線
からの電荷の引き抜き処理に対して、ＧＮＤ線に引き抜
き電流を流し、ＧＮＤＸＤＥＣ線で非選択時に保持する
ことが可能である。また、高速化のために、回路の一部
には、高圧された電源電圧を使用しているが、高圧され
ていない電源電圧を用いることも可能である。

【０２１３】

【発明の効果】さらに、本発明によれば、サブワード線
の昇圧レベルから接地レベルへ遷移させるとき、電荷の
引き抜きを行うためサブワード線を第２の接地線へ電気
的に接続する第２トランジスタ（ＭＯＳトランジスタ１
０８）を、サブワード線の電圧レベルを接地電圧に保持
させるため、サブワード線を第１の接地線へ電気的に接
続する第１のトランジスタ（ＭＯＳトランジスタ１０
５，ＭＯＳトランジスタＴ4，ドライバＢＦ0（ＢＦ1）
のトランジスタＴＢ0）と別に設け、第２ＭＯＳトラン
ジスタを介して第２の接地線（ＧＮＤ線）に引き抜き電
流を流し込むため、選択されて昇圧レベルの電圧にあっ
たサブワード線から電流量の多い引き抜き電流が第１の
接地線に流れ込み、従来例のように、第１の接地線（Ｇ
ＮＤＸＤＥ線）の電圧レベルが、選択されていたサブワ
ード線からの電荷の引き抜きにより、接地レベルから上
昇して浮いてしまうということがなく、非選択状態にあ
り、第１の接地線を共有するサブワード線の電圧レベル
が、通常状態における接地電位から、この第１の接地線
に流入する電流量に比例した電圧レベルへと上昇する状
態も起こらない。

【０２１４】これにより、本願発明によれば、第１の接
地線の幅を広げることによるチップサイズの増加を行わ
ず、かつ第１の接地線の配線抵抗を下げるために製造プ
ロセスを変更することなく、従来例の問題点である、サ
ブワード線の昇圧レベルから接地レベルへ遷移させるた
めの、サブワード線からの電荷の引き抜き操作によっ
て、他のサブワード線に接続されているメモリセルのア
クセス用トランジスタが準オン状態となり、すなわち、
サブワード線の電圧レベルの浮きによるしきい値電圧Ｖ
t性のリーク状態を発生させ、メモリセルのコンデンサ
に蓄積される電荷を変動させ、記憶されているデータを
破壊してしまうホールド劣化を防止することができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態による半導体記憶装
置を説明する、図８からサブワードデコーダＳＷＤ1と
サブワード線ＳＷＬ0000〜サブワード線ＳＷＬ0102との
部分を取り出したブロック図である。

【図２】 図１の本発明の第１の実施形態によるデコー
ダＲＡＤ11（ＲＡＤ12，ＲＡＤ13，ＲＡＤ14，ＲＡＤ1
5）の構成を示すブロック図である。

【図３】 図１及び図２における各サブワード線の選択
動作及び非選択動作を説明するタイミングチャートであ
る。

【図４】 図１の本発明の第２の実施形態によるデコー
ダＲＡＤ21（ＲＡＤ22，ＲＡＤ23，ＲＡＤ24，ＲＡＤ2
5）の構成を示すブロック図である。

【図５】 図１及び図４における各サブワード線の選択
動作及び非選択動作を説明するタイミングチャートであ
る。

【図６】 図１の本発明の第３の実施形態によるデコー
ダＲＡＤ31（ＲＡＤ32，ＲＡＤ33，ＲＡＤ34，ＲＡＤ3
5）の構成を示すブロック図である。

【図７】 図１及び図６における各サブワード線の選択
動作及び非選択動作を説明するタイミングチャートであ
る。

【図８】 ＤＲＡＭの主ワード線とメモリセル領域との
構成例を示すブロック図である。

【図９】 図８のサブワードデコーダＳＷＤ1，サブワ
ードデコーダＳＷＤ5，センスアンプＳＡ0，センスアン
プＳＡ1及びメモリセル領域ＣＥＬＬ0の部分を詳細に示
した図である。

【図１０】 図９のサブデコーダブロックＳＢ0000の構
成を示すブロック図である。

【図１１】 サブデコーダブロックＳＢ0000の動作例を
示すタイミングチャートである。

【図１２】 サブワード線ＳＷＬ0000が選択動作から非
選択動作へ遷移する場合、サブワード線ＳＷＬ0000の電
荷を引き抜く経路を、〜の３種類示している概念図
である。

【図１３】 非選択動作においての電荷の引き抜き経
路（接地電圧レベルに保持する）となる場合の主ワード
線ＭＷＬ00，アドレス信号ＲＡ00，サブワード線ＳＷＬ
0000の電圧変化を示すタイミングチャートである。

【図１４】 非選択動作においての電荷の引き抜き経
路（接地電圧レベルに保持する）となる場合の主ワード
線ＭＷＬ00，アドレス信号ＲＡ00，サブワード線ＳＷＬ
0000の電圧変化を示すタイミングチャートである。

【図１５】 非選択動作においての電荷の引き抜き経
路（接地電圧レベルに保持する）となる場合の主ワード
線ＭＷＬ00，アドレス信号ＲＡ00，サブワード線ＳＷＬ
0000の電圧変化を示すタイミングチャートである。

【図１６】 図９から、例えば、サブワード線ＳＷＬ00
00〜サブワード線ＳＷＬ0102の部分を取り出したブロッ
ク図である。

【図１７】 図１６におけるデコーダＲＡＤ1（ＲＡＤ
2，ＲＡＤ3，ＲＡＤ4，ＲＡＤ5）の構成を示すブロック
図である。

【図１８】 各サブワード線の選択動作及び非選択動作
を説明するタイミングチャートである。

【符号の説明】

Ｔ1，Ｔ2，Ｔ3，Ｔ4， ＭＯＳトランジスタ １００，１００’ デコーダ １０２，１０２’，１０３，１０３’，１０７，１０
７’ インバータ １０９，１０９’，１１１，１１１’ ノア回路 １０１，１０１’，１１２，１１２’ アンド回路 １１０，１１０’ 論理ゲート １０４，１０５，１０６，１０８ ＭＯＳトランジスタ １０４’，１０５’，１０６’，１０８’ ＭＯＳトラ
ンジスタ ＢＦ0，ＢＦ1 バッファ ＢＴ1，ＢＴ2，ＢＴ3，ＢＴ4 ビット線 ＣＥＬＬ0，ＣＥＬＬ1，ＣＥＬＬ2，ＣＥＬＬ3，ＣＥＬ
Ｌ4 メモリセル領域 ＣＥＬＬ5，ＣＥＬＬ6，ＣＥＬＬ7，ＣＥＬＬ8，ＣＥＬ
Ｌ9 メモリセル領域 ＣＥＬＬ10，ＣＥＬＬ11，ＣＥＬＬ12，ＣＥＬＬ13 メ
モリセル領域 ＣＥＬＬ14，ＣＥＬＬ15 メモリセル領域 ＲＡＤ1，ＲＡＤ11，ＲＡＤ21，ＲＡＤ31 デコーダ ＲＡＤ2，ＲＡＤ12，ＲＡＤ22，ＲＡＤ32 デコーダ ＲＡＤ3，ＲＡＤ13，ＲＡＤ23，ＲＡＤ33 デコーダ ＲＡＤ4，ＲＡＤ14，ＲＡＤ24，ＲＡＤ34 デコーダ ＲＡＤ5，ＲＡＤ15，ＲＡＤ25，ＲＡＤ35 デコーダ ＳＡ0，ＳＡ1，ＳＡ2，ＳＡ3，ＳＡ4 センスアンプ ＳＡ5，ＳＡ6，ＳＡ7，ＳＡ8，ＳＡ9 センスアンプ ＳＡ10，ＳＡ11，ＳＡ12，ＳＡ13，ＳＡ14 センスアン
プ ＳＡ15，ＳＡ16，ＳＡ17，ＳＡ18，ＳＡ19 センスアン
プ ＳＷＤ1，ＳＷＤ2，ＳＷＤ3，ＳＷＤ4，ＳＷＤ5 サブ
ワードデコーダ ＳＷＤ6，ＳＷＤ7，ＳＷＤ8，ＳＷＤ9，ＳＷＤ10 サブ
ワードデコーダ ＳＷＤ11，ＳＷＤ12，ＳＷＤ13 サブワードデコーダ ＳＷＤ14，ＳＷＤ15，ＳＷＤ16 サブワードデコーダ ＳＢ0000，ＳＢ0002，ＳＢ0100，ＳＢ0i00，ＳＢ0i02
サブデコーダブロック ＸＤＥＣ1，ＸＤＥＣ2，ＸＤＥＣ3，ＸＤＥＣ4 Ｘデコ
ーダ

Claims (13)

【特許請求の範囲】
1. 【請求項１】 カラムアドレスとロウアドレスとにより
   選択されるメモリセルが複数配置されたメモリセルアレ
   イと、 前記メモリセルのアクセス用トランジスタのゲートに接
   続されるワード線と、 前記ロウアドレスに基づき、前記ワード線のなかから選
   択された選択ワード線を活性化するデコーダ回路と、 前記選択ワード線以外の前記ワード線の電圧レベルを接
   地電圧に保持する第１の接地線と、 前記選択ワード線を非活性化するとき、この選択ワード
   線から引き抜いた電荷を流し込む第２の接地線とを具備
   することを特徴とする半導体記憶装置。
2. 【請求項２】 前記デコーダ回路が、選択されない前記
   ワード線を第１の接地線へ電気的に接続する第１のトラ
   ンジスタと、前記選択ワード線を非活性化するときに前
   記第２の接地線へ電気的に接続する第２のトランジスタ
   とを具備していることを特徴とする請求項１記載の半導
   体記憶装置。
3. 【請求項３】 前記第２のトランジスタの電流容量が前
   記第１のトランジスタの電流容量に比較して大きいこと
   を特徴とする請求項２に記載の半導体記憶装置。
4. 【請求項４】 前記ワード線が、主ワード線とこの主ワ
   ード線を分割したサブワード線とから構成されており、 前記第２のトランジスタがこのサブワード線と前記第２
   の接地線との間に介挿されていることを特徴とする請求
   項１ないし請求項３のいずれかに記載の半導体記憶装
   置。
5. 【請求項５】 前記第２のトランジスタがＭＯＳトラン
   ジスタであることを特徴とする請求項１ないし請求項４
   のいずれかに記載の半導体記憶装置。
6. 【請求項６】 前記選択ワード線を非活性化するとき、
   昇圧された電圧で前記第２のトランジスタのオン／オフ
   制御を行うことを特徴とする請求項１ないし請求項５の
   何れかに記載の半導体記憶装置。
7. 【請求項７】 次のアドレスが設定される前に、前記選
   択ワード線に対する非活性化の処理が行われることを特
   徴とする請求項１ないし請求項６の何れかに記載の半導
   体記憶装置。
8. 【請求項８】 カラムアドレスとロウアドレスとにより
   選択されるメモリセルが複数配置されたメモリセルアレ
   イにおいて、デコーダ回路が前記ロウアドレスに基づ
   き、前記メモリセルのアクセス用トランジスタのゲート
   に接続されるワード線を選択する第１の過程と、 選択されないワード線を第２の接地線に電気的に接続
   し、この選択されないワード線の電圧レベルを接地電圧
   に保持する第２の過程と、 前記デコーダ回路が前記ワード線のなかから選択された
   選択ワード線を活性化する第３の過程と、 活性化された前記選択ワード線の接続されているメモリ
   セルのデータをアクセスする第４の過程と、 前記デコーダ回路が前記選択ワード線を非活性化すると
   き、この選択ワード線から引き抜いた電荷を第２の接地
   線へ流し込む第５の過程とを有することを特徴とする半
   導体記憶装置のメモリセルアクセス方法。
9. 【請求項９】 前記デコーダ回路において、第１のトラ
   ンジスタが選択されない前記ワード線を第１の接地線へ
   電気的に接続し、第２のトランジスタが前記選択ワード
   線を非活性化するときに、該選択ワード線を前記第２の
   接地線へ電気的に接続するとを具備していることを特徴
   とする請求項８記載の半導体記憶装置のメモリセルアク
   セス方法。
10. 【請求項１０】 前記ワード線が、主ワード線とこの主
    ワード線を分割したサブワード線とから構成されてお
    り、 前記第２のトランジスタがこのサブワード線と前記第２
    の接地線との間を電気的に接続または非接続とすること
    を特徴とする請求項８または請求項９に記載の半導体記
    憶装置のメモリセルアクセス方法。
11. 【請求項１１】 前記第２のトランジスタがＭＯＳトラ
    ンジスタであり、ゲートの電圧を制御することにより、
    オン／オフ制御されることを特徴とする請求項８ないし
    請求項１０のいずれかに記載の半導体記憶装置のメモリ
    セルアクセス方法。
12. 【請求項１２】 前記選択ワード線を非活性化すると
    き、昇圧された電圧で前記第２のトランジスタのオン／
    オフ制御を行うことを特徴とする請求項８ないし請求項
    １１の何れかに記載の半導体記憶装置のメモリセルアク
    セス方法。
13. 【請求項１３】 次のアドレスが設定される前に、前記
    選択ワード線に対する非活性化の処理が行われることを
    特徴とする請求項８ないし請求項１２の何れかに記載の
    半導体記憶装置のメモリセルアクセス方法。