JP2000036191A

JP2000036191A - 半導体装置

Info

Publication number: JP2000036191A
Application number: JP10202307A
Authority: JP
Inventors: Masahito Takita; 雅人瀧田; Masato Matsumiya; 正人松宮; Satoshi Eto; 聡江渡; Toshikazu Nakamura; 俊和中村; Masatomo Hasegawa; 正智長谷川; Ayako Kitamoto; 綾子北本; Kuninori Kawabata; 邦範川畑; Hideki Kano; 英樹加納; Toru Koga; 徹古賀; Yuki Ishii; 祐樹石井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-07-16
Filing date: 1998-07-16
Publication date: 2000-02-02
Anticipated expiration: 2018-07-16
Also published as: JP4086368B2

Abstract

(57)【要約】【課題】セルアレイ内のメモリセルを活性化状態から
スタンバイ状態に復帰させるために、メモリセルに接続
されたワード線を駆動してリセット動作を行う機能を有
する半導体装置に関し、ワード線をリセットするために
ワード線をマイナス電位に設定する場合でも、消費電力
の増加を極力抑えることを目的とする。【解決手段】メモリセルに接続されたワード線を駆動
してワード線をリセットするワード線駆動回路を備え、
ワード線のリセット動作を行う際に設定されるワード線
駆動回路のリセットレベルを、接地電位等の第１の電位
と、マイナス電位等の第２の電位との間で切り替えるよ
うに構成される。好ましくは、リセットレベルの第２の
電位への切り替えは、リセット動作が開始され、ワード
線のレベルが低下した後に行うようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリのセ
ルアレイ内の特定のメモリセルを活性化状態からスタン
バイ状態に復帰させるために、上記メモリセルに接続さ
れたワード線を駆動して同ワード線のリセット動作を行
う機能を有する半導体装置に関する。近年、ランダム・
アクセス・メモリ（以後、ＤＲＡＭと略記する）等の半
導体メモリからなる半導体装置には、バッテリー駆動を
見据えた低消費電力への対応が要求されている。このた
め、上記のようなリセット動作を行うための回路にて消
費される電力も可能な限り節減していく必要がある。

【０００２】

【従来の技術】一般に、ＤＲＡＭ内のセルアレイを構成
する複数のメモリセルの各々は、データの書き込みまた
は読み出しを行うための１個のセルトランジスタと、こ
のセルトランジスタのソースに接続された１個のセルキ
ャパシタとを有している。このセルキャパシタは、メモ
リセルに書き込まれるデータの“１”または“０”の状
態に応じて電荷を蓄積するものである。さらに、各々の
セルトランジスタのゲートには、このセルトランジスタ
を動作状態（活性化状態）にするために必要な電圧を供
給するワード線が接続されている。

【０００３】さらに、各々のメモリセル内のセルトラン
ジスタとしてＮチャネル型トランジスタを使用している
場合、このＮチャネル型トランジスタのゲート−ソース
間のしきい値電圧を考慮する必要がある。すなわち、複
数のメモリセル内の特定のメモリセルを選択してデータ
の書き込みまたは読み出しを行う場合、当該メモリセル
内のセルトランジスタを確実にスタンバイ状態から活性
化状態にするために、Ｎチャネル型トランジスタのゲー
ト−ソース間のしきい値電圧の分以上に高くした昇圧電
圧を、ワード線からＮチャネル型トランジスタのゲート
へ供給するようにしている。さらに、ＤＲＡＭの高速化
を実現するために、選択されたメモリセルに対しデータ
の書き込みまたは読み出しを実行した後に、当該メモリ
セル内のセルトランジスタを活性化状態からスタンバイ
状態に速やかに復帰させなければならない。

【０００４】このように、活性化状態のセルトランジス
タをスタンバイ状態に復帰させるために、ワード線から
上記セルトランジスタへ所定のレベルのリセット信号を
供給する動作は、通常、ワード線のリセット動作とよば
れている。このリセット動作においては、セルキャパシ
タに蓄積された蓄積電荷のリークをできる限り低減させ
るために、ワード線駆動回路から出力されるリセット信
号のレベル（リセットレベル、すなわちリセット電位）
を、接地電位ではなく負の電圧レベルの電位（負電位、
すなわち、マイナス電位）に設定する技術が採用されて
きている。

【０００５】ここで、ＤＲＡＭ内のメモリセルに対する
リセット動作を行う際に、ワード線のリセット電位を負
電位に設定する場合の問題点を分かり易くするために、
添付の図面（図１６および図１７）を参照しながら、従
来のリセット動作を行う機能を有するＤＲＡＭ等の半導
体装置の構成および動作を説明する。図１６は、従来の
リセット電位を負電位に設定する機能を備えた半導体装
置の構成を示す回路図であり、図１７は、図１６の従来
技術の動作を説明するためのタイミングチャートであ
る。ただし、この場合は、説明を簡単にするために、半
導体装置内でワード線を駆動するための回路構成を図示
することとする。

【０００６】図１６においては、メモリセル内のセルト
ランジスタのゲートに接続されたワード線に対し、所定
の電圧レベルの駆動信号ＳＷＬを供給するためのワード
線駆動回路２００が設けられている。このワード線駆動
回路２００は、選択信号ＭＷＬに基づいて駆動信号ＳＷ
Ｌを出力するためのＰチャネル型トランジスタ２１０お
よびＮチャネル型トランジスタ２２０からなるインバー
タと、リセット制御信号ＳＷＤＸに基づいてワード線を
所定のリセットレベル（リセット電位）にクランプする
ためのＮチャネル型トランジスタ２３０とを有してい
る。Ｎチャネル型トランジスタ２２０、２３０のソース
は、ワード線をリセットするための負の電圧Ｖnwl の電
源（マイナス電源）に接続されている。ワード線のリセ
ット動作時には、Ｎチャネル型トランジスタ２３０が動
作状態（オン状態）になり、ワード線駆動回路から出力
される駆動信号ＳＷＬの出力レベルがマイナス電源の電
位にほぼ等しくなる。

【０００７】さらに、図１６においては、ワード線駆動
回路２００のＰチャネル型トランジスタ２１０のソース
に対し、高電圧側電源供給信号ＳＷＤＺを供給して駆動
信号ＳＷＬの電圧レベルを制御するためのワード線駆動
制御回路１００が設けられている。このワード線駆動制
御回路１００は、Ｐチャネル型トランジスタ１１０およ
びＮチャネル型トランジスタ１２０からなるインバータ
を有している。Ｐチャネル型トランジスタ１１０のソー
スは、昇圧電圧Ｖppの電源（昇圧電源）に接続され、Ｎ
チャネル型トランジスタ１２０のソースは、負の電圧Ｖ
nwl のマイナス電源に接続される。ここでは、上記イン
バータの入力側のノードｎ０１から入力される制御信号
に基づいて、ワード線駆動回路２００の高電圧側電源に
対し、昇圧電圧Ｖppまたは負の電圧Ｖnwl の高電圧側電
源供給信号ＳＷＤＺが供給されることになる。

【０００８】図１６の半導体装置の動作は図１７のタイ
ミングチャートに示すとおりである。図１７から明らか
なように、まず、メモリセルがスタンバイ状態にある場
合、ノードｎ０１での信号のレベル、および各部の信号
のレベルは、次のようになっている。ノードｎ０１での
信号のレベル＝Ｖpp（高電圧レベル（“Ｈ（High）”レ
ベル）、高電圧側電源供給信号ＳＷＤＺ＝Ｖnwl （低電
圧レベル（“Ｌ（Low ）”レベル）、選択信号ＭＷＬ＝
Ｖpp、リセット制御信号ＳＷＤＸ＝Ｖii（“Ｈ”レベ
ル）、これにより、駆動信号ＳＷＬ＝Ｖnwl となる。こ
こで、Ｖiiは、ＤＲＡＭ内部の降圧電源の電圧を表して
おり、昇圧電圧Ｖppの“Ｈ”レベルよりも低い“Ｈ”レ
ベルを意味する。

【０００９】つぎに、メモリセルがアクティブ動作を開
始して活性化状態になった場合、ノードｎ０１での信号
のレベルが負の電圧Ｖnwl に等しくなり、高電圧側電源
供給信号ＳＷＤＺのレベルが昇圧電圧Ｖppになるように
駆動される。これと同じタイミングで、リセット制御信
号ＳＷＤＸ＝Ｖnwl になるように制御される。さらに、
選択信号ＭＷＬのレベルを負の電圧Ｖnwl に設定するこ
とによって、駆動信号ＳＷＬが昇圧電圧Ｖppにまで立ち
上がる。

【００１０】また、上記メモリセルの活性化状態をスタ
ンバイ状態に戻すときに、ワード線のリセット動作が行
われる。この場合、まず、ノードｎ０１を昇圧電圧Ｖpp
にすることにより、高電圧側電源供給信号ＳＷＤＺのレ
ベルが電圧Ｖnwl になるように駆動される。このとき、
選択信号ＭＷＬのレベルは負の電圧Ｖnwl のままなの
で、Ｐチャネル型トランジスタ２１０が動作状態になっ
て同Ｐチャネル型トランジスタ２１０のソースがノード
ＳＷＬに接続された状態になり、ワード線に充電されて
いた電荷が、Ｐチャネル型トランジスタ２１０を通じて
マイナス電源に吸収され、駆動信号ＳＷＬが出力される
ノード（ワード線）の電位が低下する。このノードの電
位が低下していくと、Ｐチャネル型トランジスタ２１０
のしきい値が見えてくるため、適切なタイミングによ
り、選択信号ＭＷＬ＝Ｖppとなるよう制御する。さら
に、Ｎチャネル型トランジスタ２２０を通じて、駆動信
号ＳＷＬが出力されるノードをリセットし、負の電圧Ｖ
nwl にクランプする。このようにしてクランプされる負
の電圧Ｖnwl が、ワード線のリセット電位に相当する。

【００１１】この場合、駆動信号ＳＷＬが出力されるノ
ードに充電されていた電荷Ｑの全て（Ｑ＝（Ｖpp−Ｖnw
l ）×Ｃswl ）を、負の電圧Ｖnwl のマイナス電源にて
吸収しなければならない。ここで、Ｃswl は、上記ノー
ドが持つ全容量を示している。

【００１２】

【発明が解決しようとする課題】上記のようなワード線
のリセット動作にて使用される負の電圧Ｖnwl に相当す
る負の電位は、ＤＲＡＭの外部から印加されないため
に、ＤＲＡＭの内部で発生させなければならない。この
ような負の電位を発生させるための負電位発生回路（詳
細な回路構成は図６にて後述する）としては、接地電位
を基準にして、発振回路部とポンプ回路部により構成さ
れる回路が一般に知られている。しかしながら、一般的
にいって、上記の発振回路部およびポンプ回路部により
負の電位を発生させるようなマイナス電源は、電源の効
率が悪く、消費電力が比較的大きい。

【００１３】このために、セルトランジスタが活性化状
態のときに昇圧電圧に充電されたワード線の電荷をマイ
ナス電源にて吸収するような従来の半導体装置の構成
は、接地電位の電源にて吸収する構成と比較して、大幅
に消費電力が増大してしまうという問題が生じる。また
一方で、セルキャパシタに蓄積された蓄積電荷のリーク
をできる限り低減させるために、ワード線のリセット動
作時の電位を、できる限り低い電圧レベルに設定するこ
とが不可欠である。

【００１４】本発明は上記問題点に鑑みてなされたもの
であり、ワード線をリセットするために同ワード線をマ
イナス電位に設定する場合でも、消費電力の増加を極力
少なくすることが可能な半導体装置を提供することを目
的とするものである。

【００１５】

【課題を解決するための手段】上記問題点を解決するた
めに、本発明の半導体装置は、複数のメモリセルを含む
セルアレイ内の特定のメモリセルを活性化状態からスタ
ンバイ状態に復帰させる場合に、この特定のメモリセル
に接続されたワード線を駆動して上記ワード線をリセッ
トする機能を有するワード線駆動回路を備えており、上
記ワード線のリセット動作を行う際に設定される上記ワ
ード線駆動回路のリセットレベルを、第１の電位と第２
の電位との間で切り替えるように構成される。

【００１６】好ましくは、本発明の半導体装置において
は、上記ワード線駆動回路内に、上記リセットレベルの
上記第１の電位と上記第２の電位との切り替えを行うリ
セットレベル切替スイッチ回路部を設けるようにしてい
る。さらに、好ましくは、本発明の半導体装置において
は、上記リセットレベルの上記第１の電位と上記第２の
電位との切り替えを行うリセットレベル切替スイッチ回
路を、上記ワード線駆動回路とは別に設けるようにして
いる。

【００１７】さらに、好ましくは、本発明の半導体装置
は、複数のメモリセルを含むセルアレイ内の特定のメモ
リセルを活性化状態からスタンバイ状態に復帰させる場
合に、この特定のメモリセルに接続されたワード線を駆
動して該ワード線をリセットする機能を有する複数のワ
ード線駆動回路を備え、さらに、上記ワード線のリセッ
ト動作を行う際に設定される上記複数のワード線駆動回
路のリセットレベルを、第１の電位と第２の電位との間
で切り替えるリセットレベル切替スイッチ回路を、上記
複数のワード線駆動ドライバ回路とは別に設けており、
これらの複数のワード線駆動回路に対し、上記リセット
レベル切替スイッチ回路による上記リセットレベルの上
記第１の電位と上記第２の電位との切り替えを一括して
行うようにしている。

【００１８】さらに、好ましくは、本発明の半導体装置
においては、上記第２の電位が、上記第１の電位よりも
低いレベルに設定される。さらに、好ましくは、本発明
の半導体装置においては、上記リセットレベルの上記第
１の電位が接地電位であり、上記第２の電位が負の電圧
レベルの電位であるように設定される。

【００１９】さらに、好ましくは、本発明の半導体装置
においては、上記リセットレベルの上記第１の電位への
切り替えは、上記ワード線のリセット動作を開始する前
に行うようになっている。さらに、好ましくは、本発明
の半導体装置においては、上記リセットレベルの上記第
２の電位への切り替えは、上記リセット動作が開始さ
れ、上記ワード線のレベルが低下した後に行うようにな
っている。

【００２０】さらに、好ましくは、本発明の半導体装置
は、上記リセット動作が開始されてから上記ワード線の
レベルが所定のレベルに低下するまでの時間を予め設定
し、上記リセット動作の開始のタイミングから上記時間
が経過した後に、上記リセットレベルの上記第１の電位
と上記第２の電位との切り替えを行うためのリセットレ
ベル切替制御タイミング回路を有する。

【００２１】さらに、好ましくは、本発明の半導体装置
は、上記ワード線の電位を監視して上記ワード線の電位
が所定のレベルより低下したことを検出したときに、上
記リセットレベルの上記第１の電位と上記第２の電位と
の切り替えを行うためのワード線電位判定回路を有す
る。さらに、好ましくは、本発明の半導体装置において
は、上記リセットレベルの上記第１の電位と上記第２の
電位との切り替えは、上記セルアレイに設けられたセン
スアンプを活性化したり非活性化したりするための活性
化信号および非活性化信号を用いて行うようになってい
る。

【００２２】前述のような半導体装置内部での消費電力
が増大するという問題点は、そもそも、“Ｈ”レベル、
特に昇圧電圧のレベルに充電された電荷を、全て半導体
装置内部の発生電源であるマイナス電源にて吸収するこ
とに起因するものと考えられる。そこで、本発明の半導
体装置では、ワード線のリセット動作の最初の期間で
は、“Ｈ”レベルに充電された電荷を第１の電位（例え
ば、接地電位）の電源に吸収させ、ワード線のレベルが
充分低下した後に、第１の電位よりも低い第２の電位
（例えば、負の電圧レベルの電位）の電源（例えば、マ
イナス電源）に残りの電荷を吸収させるようにしてい
る。

【００２３】このようにすれば、ワード線のリセット動
作を行う前に“Ｈ”レベルに充電されていたワード線の
ノードが有する電荷の大部分をまず、接地電位の電源へ
逃がしてやることで、電源効率の悪いマイナス電源へ逃
がす電荷量が大幅に減少する。かくして、本発明では、
従来技術に比べて、半導体装置内部での消費電力を大幅
に節減することが可能になる。

【００２４】

【発明の実施の形態】以下、添付図面（図１〜図１５）
を参照しながら、本発明の好ましい実施例を説明するこ
ととする。図１は、本発明の第１の実施例の構成を示す
回路図であり、図２は、図１の実施例の動作を説明する
ためのタイミングチャートである。ただし、この場合
も、説明を簡単にするために、半導体装置内でワード線
を駆動するための回路構成を図示することとする。

【００２５】図１に示す第１の実施例においては、メモ
リセル内のセルトランジスタのゲートに接続されたワー
ド線に対し、所定の電圧レベルの駆動信号ＳＷＬを供給
するためのワード線駆動回路２が設けられている。この
ワード線駆動回路２は、選択信号ＭＷＬに基づいて駆動
信号ＳＷＬを出力するためのＰチャネル型トランジスタ
２１およびＮチャネル型トランジスタ２２からなるイン
バータと、リセット制御信号ＳＷＤＸに基づいてワード
線をリセット電位にクランプするためのＮチャネル型ト
ランジスタ２３とを有している。

【００２６】上記ワード線駆動回路２内のＰチャネル型
トランジスタ２１、Ｎチャネル型トランジスタ２２、お
よびＮチャネル型トランジスタ２３は、それぞれ、前述
の従来例（図１６参照）のワード線駆動回路２００内の
Ｐチャネル型トランジスタ２１０、Ｎチャネル型トラン
ジスタ２２０、およびＮチャネル型トランジスタ２３０
にほぼ対応するものである。

【００２７】さらに、図１の実施例においては、ワード
線駆動回路２のＰチャネル型トランジスタ２１のソース
に対し、高電圧側電源供給信号ＳＷＤＺを供給して駆動
信号ＳＷＬの電圧レベルを制御するためのワード線駆動
制御回路１が設けられている。このワード線駆動制御回
路１は、Ｐチャネル型トランジスタ１１およびＮチャネ
ル型トランジスタ１２からなるインバータを有してい
る。Ｐチャネル型トランジスタ１１のソースは、昇圧電
圧Ｖppの電源（昇圧電源）に接続され、Ｎチャネル型ト
ランジスタ１２のソースは、負の電圧Ｖnwl のマイナス
電源に接続される。ここでは、上記インバータの入力側
のノードｎ０１から入力される制御信号に基づいて、ワ
ード線駆動回路２の高電圧側電源に対し、昇圧電圧Ｖpp
または負の電圧Ｖnwl の高電圧側電源供給信号ＳＷＤＺ
が供給されることになる。

【００２８】上記ワード線駆動制御回路１内のＰチャネ
ル型トランジスタ１１およびＮチャネル型トランジスタ
１２は、それぞれ、前述の従来例（図１６参照）のワー
ド線駆動制御回路１００内のＰチャネル型トランジスタ
１１０およびＮチャネル型トランジスタ１２０にほぼ対
応するものである。さらに、図１の実施例においては、
上記ワード線駆動回路２の内部に、リセットレベルの接
地電圧Ｖssの電位と、負の電圧Ｖnwl の電位との切り替
え（すなわち、リセット電位の切り替え）を行うリセッ
トレベル切替スイッチ回路部３を設けている。このリセ
ットレベル切替スイッチ回路部３は、接地電圧Ｖssと負
の電圧Ｖnwl の間で、ワード線のノードに接続されたＮ
チャネル型トランジスタ２２のソースの電位を切り替え
るためのＮチャネル型トランジスタ３１、３２と、Ｎチ
ャネル型トランジスタ３１のゲートとＮチャネル型トラ
ンジスタ３２のゲートとの間に接続されるインバータ３
３とを有している。さらに、上記のリセットレベル切替
スイッチ回路部３は、接地電圧Ｖssと負の電圧Ｖnwl の
間で、ワード線のノードに接続されたＮチャネル型トラ
ンジスタ２３のソースの電位を切り替えるためのＮチャ
ネル型トランジスタ３４、３５とを有している。

【００２９】ワード線のリセット動作を行う場合、ワー
ド線駆動回路２のＮチャネル型トランジスタ２２のノー
ドｎ０３のレベル（すなわち、リセットレベル）は、ノ
ードｎ０２からＮチャネル型トランジスタ３１、３２の
ゲートに供給されるリセット電位切替用制御信号に応じ
て、接地電圧Ｖssの電位（第１の電位）、または負の電
圧Ｖnwl の電位（第２の電位）に設定される。ワード線
のリセット動作が開始されたときに、まず、ノードｎ０
２から“Ｌ”レベルの制御信号が供給されてＮチャネル
型トランジスタ３２が動作状態になり、リセットレベル
が接地電圧Ｖssの電位になる。さらに、上記ワード線の
レベル（すなわち、駆動信号ＳＷＬのレベル）が充分低
下した後に、ノードｎ０２から“Ｈ”レベルの制御信号
が供給されてＮチャネル型トランジスタ３１が動作状態
になり、リセットレベルが負の電圧Ｖnwl の電位に切り
替わる。

【００３０】図１の実施例の動作は図２のタイミングチ
ャートに示すとおりである。図１から明らかなように、
まず、メモリセルがスタンバイ状態にある場合、ノード
ｎ０１、ｎ０２およびｎ０３、ならびに各部の信号のレ
ベルは、次の状態になっている。ノードｎ０１での信号
のレベル＝Ｖpp（“Ｈ”レベル）、ノードｎ０２での信
号のレベル＝Ｖii（“Ｈ”レベル）、高電圧側電源供給
信号ＳＷＤＺ＝Ｖnwl （低電圧レベル（“Ｌ”レベ
ル）、選択信号ＭＷＬ＝Ｖpp、リセット制御信号ＳＷＤ
Ｘ＝Ｖii（“Ｈ”レベル）、これにより、駆動信号ＳＷ
Ｌ＝Ｖnwl となる。ここで、Ｖiiは、前述したように、
ＤＲＡＭ内部の降圧電源の電圧を表している。

【００３１】つぎに、メモリセルがアクティブ動作を開
始して活性化状態になった場合、ノードｎ０１での信号
のレベルが負の電圧Ｖnwl に等しくなり、高電圧側電源
供給信号ＳＷＤＺのレベルが昇圧電圧Ｖppになるように
駆動される。これと同じタイミングで、リセット制御信
号ＳＷＤＸ＝Ｖnwl になるように制御される。さらに、
選択信号ＭＷＬのレベルを負の電圧Ｖnwl に設定するこ
とによって、駆動信号ＳＷＬが昇圧電圧Ｖppにまで立ち
上がる。

【００３２】さらに、上記メモリセルの活性化状態をス
タンバイ状態に戻すために、ワード線のリセット動作が
行われる。この場合、ワード線のリセット動作は、選択
信号ＭＷＬ＝Ｖppに設定し、ワード線駆動回路２のＮチ
ャネル型トランジスタ２２、３２を通じて接地電圧Ｖss
の電源に電荷を引き抜くことによって行われる。このと
きに、ノードｎ０２での信号のレベルは、既に負の電圧
Ｖnwl になっている。このようなノードｎ０２でのレベ
ル変化は、ワード線の電位が昇圧電圧Ｖppになるように
立ち上がって活性化状態の期間中になるように制御する
ことにより実現される。

【００３３】このようにして、ワード線駆動回路２のＮ
チャネル型トランジスタ２２、３２を介して、ワード線
に充電された電荷を接地電圧Ｖssの電源に吸収させる
（駆動信号ＳＷＬの波形参照）。その後、駆動信号ＳＷ
Ｌのレベルに相当するワード線の電位が充分低下した後
に、ノードｎ０２＝“Ｖii”になるように制御し、Ｎチ
ャネル型トランジスタ３２を非動作状態（オフ状態）に
すると共に、Ｎチャネル型トランジスタ３１を動作状態
にして、負の電圧Ｖnwl のマイナス電源へ電荷吸収の経
路を切り替え、ワード線のリセット電位を上記マイナス
電源にクランプする。上記ワード線の電位が充分低下し
た後に、ノードｎ０２＝“Ｖii”になるように制御する
方法として、ワード線の電位が充分低下する時間を、
タイミング回路で模倣し制御する方法、および、ワー
ド線の電位を半導体装置内部で監視し、ノードｎ０２の
電位を自動的に変化させる方法が考えられる。これらの
制御方法を実現するための具体的な回路構成は、図１２
〜図１５にて後述する。

【００３４】上記第１の実施例において、ワード線のリ
セット動作を行う場合の電荷の流れに関していえば、リ
セット動作の開始時は、ワード線→Ｎチャネル型トラン
ジスタ２２→Ｎチャネル型トランジスタ３２→接地電圧
Ｖssの電源のようになっており、ワード線の電位が充分
低下したときは、ワード線→Ｎチャネル型トランジスタ
２２→Ｎチャネル型トランジスタ３１→負の電圧Ｖnwl
の電源のようになっている。換言すれば、ワード線のリ
セット動作の開始時にワード線のノードが持っている電
荷の大部分をまず、接地電圧Ｖssの電源へ逃がしてやる
ことにより、電源効率の悪いマイナス電源へ逃がす電荷
量が大幅に減少する。それゆえに、半導体装置内部での
消費電力を大幅に節減することが可能になる。

【００３５】図３は、本発明の第２の実施例の構成を示
す回路図、図４は、図３の実施例におけるリセット電位
発生回路の詳細な構成を示す回路図、そして、図５は、
図３の実施例の動作を説明するためのタイミングチャー
トである。ただし、この場合も、説明を簡単にするため
に、半導体装置内でワード線を駆動するための回路構成
を図示することとする。なお、これ以降、前述した構成
要素と同様のものについては、同一の参照番号を付して
表すこととする。

【００３６】図３に示す第２の実施例においては、メモ
リセル内のセルトランジスタのゲートに接続されたワー
ド線に対し、所定の電圧レベルの駆動信号ＳＷＬを供給
するためのワード線駆動回路２ａが設けられている。こ
のワード線駆動回路２ａは、選択信号ＭＷＬに基づいて
駆動信号ＳＷＬを出力するためのＰチャネル型トランジ
スタ２４およびＮチャネル型トランジスタ２５からなる
インバータと、リセット制御信号ＳＷＤＸに基づいてワ
ード線を所定のリセット電位にクランプするためのＮチ
ャネル型トランジスタ２６とを有している。Ｎチャネル
型トランジスタ２５、２６のソースは、ワード線をリセ
ットするための負の電圧Ｖnwl の電源（マイナス電源）
に接続されている。

【００３７】上記ワード線駆動回路２ａ内のＰチャネル
型トランジスタ２４、Ｎチャネル型トランジスタ２５、
およびＮチャネル型トランジスタ２６は、それぞれ、前
述の従来例（図１６参照）のワード線駆動回路２００内
のＰチャネル型トランジスタ２１０、Ｎチャネル型トラ
ンジスタ２２０、およびＮチャネル型トランジスタ２３
０にほぼ対応するものである。

【００３８】さらに、図３の実施例においては、前述の
第１の実施例（図１参照）の場合と同じように、ワード
線駆動回路２ａのＰチャネル型トランジスタ２４のソー
スに対し、高電圧側電源供給信号ＳＷＤＺを供給して駆
動信号ＳＷＬの電圧レベルを制御するためのワード線駆
動制御回路１が設けられている。このワード線駆動制御
回路１は、前述の第１の実施例の場合と同じように、Ｐ
チャネル型トランジスタ１１およびＮチャネル型トラン
ジスタ１２からなるインバータを有している。Ｐチャネ
ル型トランジスタ１１のソースは、昇圧電圧Ｖppの電源
（昇圧電源）に接続され、Ｎチャネル型トランジスタ１
２のソースは、リセット電位発生回路４の出力端子に接
続される。このリセット電位発生回路４の出力端子から
Ｎチャネル型トランジスタ１２のソースに対し、ワード
線のリセット電源供給信号ＶＲＳＴが供給される。

【００３９】この場合、リセット電位発生回路４は、ワ
ード線駆動回路２ａのリセットレベルの第１の電位と第
２の電位との切り替えを行うリセットレベル切替スイッ
チ回路の機能を有しており、ワード線駆動回路２ａとは
別個に設けられる。上記のリセット電位発生回路４の詳
細な構成を図４に示す。ここでは、リセット電位発生回
路４は、２個のＮチャネル型トランジスタ４１、４２
と、一方のＮチャネル型トランジスタ４１のゲートと他
方のＮチャネル型トランジスタ４２のゲートとの間に接
続されるインバータ４３とを有している。ワード線のリ
セット動作を行う場合、リセット電源供給信号ＶＲＳＴ
のレベル（すなわち、リセットレベル）は、ノードｎ０
２からＮチャネル型トランジスタ４１、４２のゲートに
供給されるリセット電位切替用制御信号に応じて、接地
電圧Ｖssの電位、または負の電圧Ｖnwl の電位に設定さ
れる。ワード線のリセット動作が開始されたときに、ま
ず、ノードｎ０２から“Ｌ”レベルの制御信号が供給さ
れてＮチャネル型トランジスタ４２が動作状態になり、
リセットレベルが接地電圧Ｖssの電位になる。さらに、
ワード線のレベル（すなわち、駆動信号ＳＷＬのレベ
ル）が充分低下した後に、ノードｎ０２から“Ｈ”レベ
ルの制御信号が供給されてＮチャネル型トランジスタ４
１が動作状態になり、リセットレベルが負の電圧Ｖnwl
の電位に切り替わる。

【００４０】図３および図４の実施例の動作は図５のタ
イミングチャートに示すとおりである。図３から明らか
なように、まず、メモリセルがスタンバイ状態にある場
合、ノードｎ０１、ｎ０２、および各部の信号のレベル
は、次の状態になっている。ノードｎ０１での信号のレ
ベル＝Ｖpp（“Ｈ”レベル）、ノードｎ０２での信号の
レベル＝Ｖii（“Ｈ”レベル）、高電圧側電源供給信号
ＳＷＤＺ＝Ｖnwl （低電圧レベル（“Ｌ”レベル）、選
択信号ＭＷＬ＝Ｖpp、リセット制御信号ＳＷＤＸ＝Ｖi
i、これにより、駆動信号ＳＷＬ＝Ｖnwl となる。

【００４１】つぎに、メモリセルがアクティブ動作を開
始して活性化状態になった場合、ノードｎ０１での信号
のレベルが負の電圧Ｖnwl に等しくなり、高電圧側電源
供給信号ＳＷＤＺのレベルが昇圧電圧Ｖppになるように
駆動される。これと同じタイミングで、リセット制御信
号ＳＷＤＸ＝Ｖnwl になるように制御される。さらに、
選択信号ＭＷＬのレベルを負の電圧Ｖnwl に設定するこ
とによって、駆動信号ＳＷＬが昇圧電圧Ｖppにまで立ち
上がる。

【００４２】また、上記メモリセルの活性化状態をスタ
ンバイ状態に戻すときに、ワード線のリセット動作が行
われる。この場合、ワード線のリセット動作は、ノード
ｎ０１での信号のレベルを昇圧電圧Ｖppに設定し、ワー
ド線駆動回路２ａのＰチャネル型トランジスタ２４を通
じて、リセット電位発生回路４内の接地電圧Ｖssの電源
に電荷を引き抜くことによって行われる。このときに、
ノードｎ０２での信号のレベルは、既に負の電圧Ｖnwl
になっている。このようなノードｎ０２でのレベル変化
は、ワード線の電位が昇圧電圧Ｖppになるように立ち上
がって活性化状態の期間中になるように制御することに
より実現される。

【００４３】このようにして、ワード線駆動制御回路１
のＮチャネル型トランジスタ１２とリセット電位発生回
路４のＮチャネル型トランジスタ４２を介して、ワード
線に充電された電荷を接地電圧Ｖssの電源に吸収させる
（駆動信号ＳＷＬの波形参照）。その後、駆動信号ＳＷ
Ｌのレベルに相当するワード線の電位が充分低下した後
に、ノードｎ０２＝“Ｖii”になるように制御し、Ｎチ
ャネル型トランジスタ４２を非動作状態にすると共に、
Ｎチャネル型トランジスタ４１を動作状態にして、負の
電圧Ｖnwl のマイナス電源へ電荷吸収の経路を切り替
え、ワード線のリセット電位を上記マイナス電源にクラ
ンプする。

【００４４】この経路には、ワード線駆動回路２ａのＰ
チャネル型トランジスタ２４が介在しているので、Ｐチ
ャネル型トランジスタのしきい値電圧が見えてしまうこ
とになり、負の電圧Ｖnwl のマイナス電源へ電荷を充分
に吸収させることができない。このような事態を回避す
るために、適切なタイミングにて選択信号ＭＷＬおよび
リセット制御信号ＳＷＤＸを“Ｈ”レベルにし、ワード
線のリセット電位を上記マイナス電源にクランプする。

【００４５】このような構成にすることによって、ワー
ド線のリセット動作時にマイナス電源（負の電圧Ｖnwl
）で吸収しなければならない電荷Ｑの量は、従来の場
合と比べて格段に小さくなる〔Ｑ＝｛（Ｖnwl ＋Ｖthp
）−Ｖnwl ｝×Ｃswl 〕。ここで、Ｃswl は、ワード
線のノードが持つ全容量を示しており、Ｖthp は、ワー
ド線駆動回路２ａのＰチャネル型トランジスタ２４のゲ
ート−ソース間のしきい値電圧を示している。この場
合、Ｐチャネル型トランジスタ２４のソースの電位は、
Ｖnwl ＋Ｖthp しか下がらない。

【００４６】上記ワード線の電位が十分低下した後に、
ノードｎ０２＝“Ｖii”になるように制御する方法とし
ては、前述の第１の実施例の場合と同じように、ワー
ド線の電位が充分低下する時間を、タイミング回路で模
倣し制御する方法、および、ワード線の電位を半導体
装置内部で監視し、ノードｎ０２の電位を自動的に変化
させる方法が考えられる。

【００４７】上記第２の実施例において、ワード線のリ
セット動作を行う場合の電荷の流れに関していえば、リ
セット動作の開始時は、ワード線→Ｎチャネル型トラン
ジスタ２４→Ｎチャネル型トランジスタ１２→リセット
電源供給信号ＶＲＳＴの信号ライン→Ｎチャネル型トラ
ンジスタ４２→接地電圧Ｖssの電源のようになってお
り、ワード線の電位が充分低下したときは、ワード線→
Ｎチャネル型トランジスタ２４→Ｎチャネル型トランジ
スタ１２→リセット電源供給信号ＶＲＳＴの信号ライン
→Ｎチャネル型トランジスタ４１→負の電圧Ｖnwl の電
源のようになっている。前述の第１の実施例では、ワー
ド線駆動回路からなるワードデコーダのＮチャネル型ト
ランジスタから直接電荷を引き抜いていたが、上記第２
の実施例では、Ｐチャネル型トランジスタを介して電荷
を引き抜くことになる。

【００４８】さらに、前述の第１の実施例では、ワード
デコーダの内部にリセットレベル切替スイッチ回路部を
設けていたが、上記第２の実施例では、リセットレベル
切替スイッチ回路（例えば、リセット電位発生回路４）
のみをワードデコーダから独立させて配置している。一
般に、ワードデコーダの図面では、メモリセルに接続さ
れたワード線のピッチに対応している幅が決まってしま
うため、リセットレベル切替スイッチ回路部等の構成素
子の増加は、ワードデコーダの長さの増加を招く結果に
なる。さらに、最近では、ワード線の抵抗の影響を小さ
くするために、ワードデコーダを複数配置してワード線
を短く分割するといった手法も多く用いられている。こ
のため、ワードデコーダを構成する素子の数が多くなる
ことは、チップ面積の増加につながる。

【００４９】このような不都合を解消するために、上記
第２の実施例では、制約の多いワードデコーダの部分か
らリセットレベル切替スイッチ回路を分離し、制約の少
ない箇所に配置することによって、半導体チップの面積
の増加を防止している。また一方で、リセットレベルの
切り替えを行う際に、切り替えのための特別な制御信号
を用いることなく、センスアンプの非活性化信号を用い
ることが可能である。センスアンプの活性化および非活
性化のタイミングは、次のようになっている。すなわ
ち、ワード線が立ち上がり、セルキャパシタに蓄積され
た電荷がビット線を伝搬し、ビット線対に電位差がつく
頃合いで活性化が行われ、また一方で、メモリセルへの
再書き込みを行い、ワード線の電位を下げ、セルトラン
ジスタが非動作状態になった頃合いで非活性化が行われ
る。このため、本発明の半導体装置にて所望される制御
信号の動作タイミングと、既存のセンスアンプの活性化
信号および非活性化信号の制御タイミングが一致するこ
とになる。制御信号の増加は、制御回路を増加させるこ
とになり、このことは回路動作による消費電力増加につ
ながるため、好ましくない。

【００５０】図６は、本発明の実施例に使用される負電
位発生回路の詳細な構成を示す回路図であり、図７は、
図６の負電位発生回路の動作を説明するためのタイミン
グチャートである。リセットレベルの負の電位への切り
替えのときに使用される負電位発生回路としては、図６
に示すように、接地電圧Ｖssの電位を基準にして、発振
回路部５ａとポンプ回路部５ｂにより構成された回路が
一般的に知られている。発振回路部５ａは、３つのイン
バータ５０〜５２をリング状に接続して形成される。ポ
ンプ回路部５ｂは、ポンピングキャパシタ５３と、２個
のＮチャネル型トランジスタ５４、５５とを有してい
る。発振回路部５ａから出力された矩形波の発振信号
は、ポンピングキャパシタ５３とＮチャネル型トランジ
スタ５４、５５によるポンピング動作によって、負の電
位が生成される。

【００５１】図６の負電位発生回路の動作は図７に示す
とおりである。図７から明らかなように、発振回路部５
ａの最終段目のインバータ５２（ノードＡ）から、電圧
Ｖddの矩形波の発振信号が出力される。さらに、ポンピ
ングキャパシタ５３のノードＢから、３つの電圧Ｖdd、
ＶＴ１、および−ＶＴ２を含むパルス状の電圧波形が得
られる。さらに、Ｎチャネル型トランジスタ５４、５５
によるポンピング動作に従って上記の３つの電圧を重畳
することにより、−Ｖdd＋ＶＴ１＋ＶＴ２の電圧レベル
を有する負の電位が生成される。一般的にいって、上記
のような負電位発生回路にて生成されるマイナス電源
は、電源効率が悪く、消費電力が大きい。

【００５２】本発明の実施例では、ワード線のリセット
動作の開始時にワード線のノードが持っている電荷の大
部分をまず、接地電圧Ｖssの電源へ逃がし、電源効率の
悪いマイナス電源へ逃がす電荷量を大幅に減少させるこ
とによって、消費電力をできる限り節減するようにして
いる。図８は、本発明の実施例に使用される半導体メモ
リの概略的構成を示す平面図である。ＤＲＡＭ等の半導
体メモリ６においては、図８に示すように、マトリクス
状に配置された複数のメモリセルを含むセルアレイ６０
に対し、複数のワード線６１と、これらのワード線６１
と直交する複数のビット線対６２が設けられている。複
数のワード線６１には、ワード線駆動回路からなるワー
ドデコーダ６３が接続されており、複数のビット線対６
２には、データの読み出し動作時に使用されるセンスア
ンプ６４が接続されている。上記ワードデコーダ６３か
ら複数のワード線６１に対し、選択されたメモリセルを
活性化状態にしたりスタンバイ状態に戻したりするため
の駆動信号が供給される。さらに、最近では、ワード線
の抵抗の影響を小さくするために、複数のワードデコー
ダを配置してワード線を短く分割するといった手法が用
いられる傾向にある。

【００５３】図９は、本発明の第１の実施例に係る半導
体メモリの主要部の構成を示す回路ブロック図である。
ここでは、図１に示したワード線駆動制御回路１、ワー
ド線駆動回路２およびリセットレベル切替スイッチ回路
部３を組み込んで形成した半導体メモリの構成を例示す
る。図９の第１の実施例に係る半導体メモリにおいて
は、複数のワードデコーダ２−１〜２−ｎ（ｎは２以上
の任意の正の整数）の内部に、複数のリセットレベル切
替スイッチ回路部３−１〜３−ｎがそれぞれ設けられて
いる。この場合、各々のワードデコーダに対し、一つの
リセットレベル切替スイッチ回路部を持つことになる。
さらに、複数のワードデコーダ２−１〜２−ｎとは独立
して、これらのワードデコーダの高電圧側電源供給信号
を供給するための複数の制御回路１−１〜１−ｎがそれ
ぞれ設けられている。これらの制御回路１−１〜１−ｎ
は、複数のワードデコーダ２−１〜２−ｎとセンスアン
プ６４が配置されていない場所に配置される。

【００５４】図９の半導体メモリにおける複数のワード
デコーダ２−１〜２−ｎの各々（例えば、第１のワード
デコーダ２−１）の構成は、前述の図１のワード線駆動
回路２の構成と同じである。さらに詳しく説明すると、
第１のワードデコーダ２−１は、選択信号ＭＷＬに基づ
いて駆動信号ＳＷＬを出力するためのＰチャネル型トラ
ンジスタ２１−１およびＮチャネル型トランジスタ２２
−１からなるＮＡＮＤ回路部と、リセット制御信号ＳＷ
ＤＸに基づいてワード線６１をリセット電位にクランプ
するためのＮチャネル型トランジスタ２３−１とを有し
ている。

【００５５】さらに、図９の半導体メモリにおいては、
第１のワードデコーダ２−１のＰチャネル型トランジス
タ２１−１のソースに対し、高電圧側電源供給信号ＳＷ
ＤＺを供給して駆動信号ＳＷＬの電圧レベルを制御する
ための第１の制御回路１−１が設けられている。この第
１の制御回路１−１は、Ｐチャネル型トランジスタ１１
−１およびＮチャネル型トランジスタ１２−１からなる
インバータを有している。Ｐチャネル型トランジスタ１
１−１のソースは、昇圧電圧Ｖppの電源に接続され、Ｎ
チャネル型トランジスタ１２−１のソースは、負の電圧
Ｖnwl のマイナス電源に接続される。ここでは、上記イ
ンバータの入力側のノードｎ０１から入力される制御信
号に基づいて、第１のワードデコーダ２−１の高電圧側
電源に対し、昇圧電圧Ｖppまたは負の電圧Ｖnwl の高電
圧側電源供給信号ＳＷＤＺが供給されることになる。

【００５６】さらに、図９の半導体メモリにおいては、
上記ワード線駆動回路２の内部に、リセットレベルの接
地電圧Ｖssの電位と、負の電圧Ｖnwl の電位との切り替
えを行う第１のリセットレベル切替スイッチ回路部３−
１を設けている。この第１のリセットレベル切替スイッ
チ回路部３−１は、接地電圧Ｖssと負の電圧Ｖnwl の間
で、ワード線６１のノードに接続されたＮチャネル型ト
ランジスタ２２−１のソースの電位を切り替えるための
Ｎチャネル型トランジスタ３１−１、３２−１と、Ｎチ
ャネル型トランジスタ３１−１のゲートとＮチャネル型
トランジスタ３２−１のゲートとの間に接続されるイン
バータ３３−１とを有している。さらに、上記第１のリ
セットレベル切替スイッチ回路部３−１は、接地電圧Ｖ
ssと負の電圧Ｖnwl の間で、ワード線６１のノードに接
続されたＮチャネル型トランジスタ２３−１のソースの
電位を切り替えるためのＮチャネル型トランジスタ３４
−１、３５−１とを有している。

【００５７】図１０は、本発明の第２の実施例に係る半
導体メモリの主要部の構成を示す回路ブロック図であ
る。ここでは、図３に示したワード線駆動回路１、ワー
ド線駆動回路２ａおよびリセット電位発生回路（すなわ
ち、リセットレベル切替スイッチ回路）４を組み込んで
形成した半導体メモリの構成を例示する。図１０の第２
の実施例に係る半導体メモリにおいては、複数のワード
デコーダ２ａ−１〜２ａ−ｎ（ｎは２以上の任意の正の
整数）から複数のリセット電位発生回路４−１〜４−ｎ
を切り離し、複数の制御回路１−１〜１−ｎと同じ場所
に配置している。この場合も、各々のワードデコーダに
対し、一つのリセット電位発生回路、すなわち、リセッ
トレベル切替スイッチ回路を持つことになる。

【００５８】図１０の半導体メモリにおける複数のワー
ドデコーダ２ａ−１〜２ａ−ｎの各々（例えば、第１の
ワードデコーダ２ａ−１）の構成は、前述の図３のワー
ド線駆動回路２ａの構成と同じである。さらに詳しく説
明すると、第１のワードデコーダ２ａ−１は、選択信号
ＭＷＬに基づいて駆動信号ＳＷＬを出力するためのＰチ
ャネル型トランジスタ２４−１およびＮチャネル型トラ
ンジスタ２５−１からなるインバータと、リセット制御
信号ＳＷＤＸに基づいてワード線を所定のリセット電位
にクランプするためのＮチャネル型トランジスタ２６−
１とを有している。Ｎチャネル型トランジスタ２５−
１、２６−１のソースは、ワード線をリセットするため
の負の電圧Ｖnwl の電源に接続されている。

【００５９】さらに、図１０の半導体メモリにおいて
は、前述の図９の場合と同じように、第１のワードデコ
ーダ２ａ−１のＰチャネル型トランジスタ２４−１のソ
ースに対し、高電圧側電源供給信号ＳＷＤＺを供給して
駆動信号ＳＷＬの電圧レベルを制御するための第１の制
御回路１−１が設けられている。この第１の制御回路１
−１は、前述の図９の場合と同じように、Ｐチャネル型
トランジスタ１１−１およびＮチャネル型トランジスタ
１２−１からなるインバータを有している。Ｐチャネル
型トランジスタ１１−１のソースは、昇圧電圧Ｖppの電
源に接続され、Ｎチャネル型トランジスタ１２−１のソ
ースは、第１のリセット電位発生回路４−１の出力端子
に接続される。この第１のリセット電位発生回路４−１
の出力端子からＮチャネル型トランジスタ１２−１のソ
ースに対し、ワード線のリセット電源供給信号ＶＲＳＴ
が供給される。

【００６０】この場合、第１のリセット電位発生回路４
−１は、第１のワードデコーダ２ａ−１のリセットレベ
ルの切り替えを行うリセットレベル切替スイッチ回路の
機能を有している。上記第１のリセット電位発生回路４
−１は、第１のワードデコーダ２ａとは別個に設けら
れ、かつ、第１のリセット電位発生回路４−１と同じ場
所に配置される。

【００６１】図１１は、本発明の第３の実施例に係る半
導体メモリの主要部の構成を示す回路ブロック図であ
る。図１１の第３の実施例に係る半導体メモリにおいて
は、複数のワードデコーダ２ａ−１〜２ａ−ｎから複数
のリセット電位発生回路（すなわち、リセットレベル切
替スイッチ回路）４ｂ−１〜４ｂ−ｎ／２を切り離し、
複数の制御回路１ｂ−１〜１ｂ−ｎ／２と同じ場所に配
置している。基本的な回路構成や動作は、図１０の半導
体メモリと同じである。ただし、この場合は、ある単位
の複数のワードデコーダ（例えば、２つのワードデコー
ダ）が、一つのリセットレベル切替スイッチ回路を共有
し、上記の単位に基づいてリセットレベル切替スイッチ
回路によるリセットレベルの切り替えを一括して行うよ
うにしている。ここで、共有するワードデコーダの選択
は、選択信号ＭＷＬ等により他の系列から行うようにし
ている。

【００６２】図１１の半導体メモリにおける複数のワー
ドデコーダ２ａ−１〜２ａ−ｎの各々（例えば、第１の
ワードデコーダ２ａ−１）の構成は、前述の図１０のワ
ードデコーダの構成と同じである。さらに、複数の制御
回路１ｂ−１〜１ｂ−ｎ／２の各々（例えば、第１の制
御回路１ｂ−１）の構成は、前述の図１０の制御回路１
−１の構成と同じであり、複数のリセットレベル切替ス
イッチ回路４ｂ−１〜４ｂ−ｎ／２の各々（例えば、第
１のリセットレベル切替スイッチ回路４ｂ−１）の構成
は、前述の図１０のリセットレベル切替スイッチ回路４
−１の構成と同じである。したがって、ここでは、ワー
ドデコーダ、制御回路およびリセットレベル切替スイッ
チ回路の詳細な説明は省略することとする。

【００６３】本発明の第３の実施例に係る半導体メモリ
によれば、複数のワードデコーダに対し、リセットレベ
ル切替スイッチ回路によるリセットレベルの切り替えを
一括して行っているので、リセットレベル切替スイッチ
回路の数が少なくなって無駄な消費電力を抑えることが
可能になる。図１２は、本発明の実施例に使用されるリ
セットレベル切替制御タイミング回路の構成を示す回路
ブロック図であり、図１３は、図１２のリセットレベル
切替制御タイミング回路の動作を説明するためのタイミ
ングチャートである。

【００６４】図１２においては、ワード線のリセット動
作時に同ワード線の電位が充分低下した後に、ノードｎ
０２＝“Ｖii”になるように制御するための第１の方法
として、ワード線の電位が充分低下する時間を、リセッ
トレベル切替制御タイミング回路で模倣し制御する方法
を実行するためのリセットレベル切替制御タイミング回
路の構成を図示し、図１３においては、図１２のリセッ
トレベル切替制御タイミング回路の各部の信号波形を図
示することとする。

【００６５】さらに、図１２において、半導体装置がリ
セットコマンドを受けた際に出力される信号をＲＥＳＥ
Ｔとし、本発明にて注目されるワード線駆動回路をリセ
ットするためのトリガとなる信号（図１であれば選択信
号ＭＷＬ、図３であればノードｎ０１での信号）をＲＳ
Ｔとし、リセットレベルの切り替え信号をＳＷとする。
図１２のリセットレベル切替制御タイミング回路は、信
号ＲＥＳＥＴが入力されるロジック部７と、このロジッ
ク部のノードｓｗ００から出力される制御信号に所定の
遅延を与える制御信号ディレイ部８とを有している。こ
の制御信号ディレイ部８は、キャパシタ８１〜８３と抵
抗８４〜８６との組み合せにより、制御信号に対し所望
の遅延量を付与する。

【００６６】図１３のタイミングチャートから明らかな
ように、図１２のロジック部７に信号ＲＥＳＥＴが入力
されると、ロジック部７にて各種論理がとられ、信号Ｒ
ＳＴが出力されてワード線のリセットが開始される。こ
れと同時に、ロジック部７のノードｓｗ００から制御信
号が出力され、ワード線のレベルが充分低下するまでの
時間に予め設定された制御信号ディレイ部８を通過す
る。この制御信号ディレイ部８を伝搬した制御信号は、
リセットレベル切替スイッチ回路の切替信号ＳＷとして
出力される。このようにして出力された切替信号ＳＷ
は、リセット電位切替用制御信号として、図１または図
３のノードｎ０２に供給される。

【００６７】図１４は、本発明の実施例に使用されるワ
ード線電位判定回路の構成を示す回路ブロック図であ
り、図１５は、図１４のワード線電位判定回路の動作を
説明するためのタイミングチャートである。図１４にお
いては、ワード線のリセット動作時に同ワード線の電位
が充分低下した後に、ノードｎ０２＝“Ｖii”になるよ
うに制御するための第２の方法として、ワード線の電位
を半導体装置内部で監視し、ノードｎ０２の電位を自動
的に変化させる方法を実行するためのワード線電位判定
回路の構成を図示し、図１５においては、図１４のワー
ド線電位判定回路の各部の信号波形を図示することとす
る。

【００６８】さらに、図１４に示すワード線電位判定回
路は、信号ＲＥＳＥＴが入力されるロジック部７と、こ
のロジック部のノードｓｗ００から出力される制御信号
を分圧して所定のレベルの信号を得るための分圧回路部
と、ワード線の電位判定の基準となる抵抗９２と、３個
のＰチャネル型トランジスタ９１、９３および９５と、
２個のＮチャネル型トランジスタ９４、９６とを有して
いる。上記の分圧回路部は、４つの分圧用抵抗７４〜７
７と、Ｐチャネル型トランジスタ７２と、Ｎチャネル型
トランジスタ７３と、Ｐチャネル型トランジスタ７２の
ゲートとＮチャネル型トランジスタ７３のゲートとの間
に接続されるインバータ７１とを含む。

【００６９】図１５のタイミングチャートから明らかな
ように、図１４のロジック部７に信号ＲＥＳＥＴが入力
されると、ロジック部７にて各種論理がとられ、信号Ｒ
ＳＴが出力されてワード線のリセットが開始される。こ
れと同時に、ロジック部７のノードｓｗ００から制御信
号が出力され、ワード線の電位を監視しはじめる。この
場合、４つの分圧用抵抗７４〜７７の抵抗比によって分
圧された電位が、ノードｓｗ０１にて得られる。

【００７０】ノードｓｗ０１のレベルによって制御され
るＰチャネル型トランジスタ９１のオン抵抗と、抵抗９
２（抵抗値ｒ１０）の抵抗比によってノードｓｗ０２の
電位が得られ、このノードｓｗ０２電位が次段のインバ
ータを動作させている。ここで、ワード線の電位が高い
状態では、ノードｓｗ０１が“Ｈ”であると認識される
レベルにいるので、ノードｓｗ０２が“Ｌ”、切替信号
ＳＷが“Ｌ”となっている。つぎに、ワード線の電位が
充分低下すると、ノードｓｗ０１は“Ｌ”であると認識
されるレベルにまで低下し、次段のＰチャネル型トラン
ジスタ９１を動作状態にする。このとき、Ｐチャネル型
トランジスタ９１のオン抵抗が抵抗９２の抵抗値ｒ１０
よりも充分に小さくなって、ノードｓｗ０２が“Ｈ”と
なり、この結果として切替信号ＳＷは“Ｈ”となる。こ
のようにして“Ｌ”から“Ｈ”に変化した切替信号ＳＷ
は、リセット電位切替用制御信号として図１または図３
のノードｎ０２に供給される。

【００７１】

【発明の効果】以上説明したように、本発明の半導体装
置によれば、第１に、メモリセルに接続されたワード線
のリセット動作を行う際のリセットレベルを、接地電位
等の第１の電位と、マイナス電位等の第２の電位との間
で切り替えているので、ワード線のノードが有する電荷
の大部分を接地電位の電源へ逃がしてやることができる
ようになり、電源効率の悪いマイナス電位の電源へ逃が
す電荷量が大幅に減少し、消費電力を大幅に節減するこ
とが可能になる。

【００７２】さらに、本発明の半導体装置によれば、第
２に、ワード線駆動回路内に、リセットレベルの第１の
電位と第２の電位との切り替えを行うリセットレベル切
替スイッチ回路部を設けているので、ワード線のノード
が有する電荷の大部分を接地電位の電源へ直接引き抜く
ことができるようになり、トランジスタのしきい値電圧
に影響されることなくリセット動作が安定に行われる。

【００７３】さらに、本発明の半導体装置によれば、第
３に、リセットレベルの第１の電位と第２の電位との切
り替えを行うリセットレベル切替スイッチ回路を、ワー
ド線駆動回路とは別に設けているので、半導体チップ上
の空いている空間を有効に利用することができるように
なり、半導体チップの面積を最小限に抑えることが可能
になる。

【００７４】さらに、本発明の半導体装置によれば、第
４に、複数のワード線駆動回路に対しリセットレベル切
替スイッチ回路を共有し、リセットレベルの第１の電位
と第２の電位との切り替えを一括して行うようにしてい
るので、リセットレベル切替スイッチ回路による無駄な
消費電力を抑えることが可能になる。さらに、本発明の
半導体装置によれば、第５に、リセットレベルの接地電
位への切り替えを、ワード線のリセット動作を開始する
前に行うようにしているので、ワード線のノードが有す
る電荷の大部分を接地電位の電源へ逃がしてやることが
できるので、消費電力を大幅に節減することが可能にな
る。

【００７５】さらに、本発明の半導体装置によれば、第
６に、リセットレベルのマイナス電位への切り替えを、
ワード線のレベルが充分低下した後に行うようにしてい
るので、電源効率の悪いマイナス電源へ逃がす電荷量が
大幅に減少し、消費電力を大幅に節減することが可能に
なる。さらに、本発明の半導体装置によれば、第７に、
リセットレベルの第１の電位と第２の電位との切り替え
を、セルアレイに設けられたセンスアンプの活性化信号
および非活性化信号を用いて行えるので、リセットレベ
ル切り替えのための制御信号を付加する必要がなくな
り、このような制御信号による余計な回路動作に起因し
た消費電力の増加が抑制される。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示す回路図であ
る。

【図２】図１の実施例の動作を説明するためのタイミン
グチャートである。

【図３】本発明の第２の実施例の構成を示す回路図であ
る。

【図４】図３の実施例におけるリセット電位発生回路の
詳細な構成を示す回路図である。

【図５】図３の実施例の動作を説明するためのタイミン
グチャートである。

【図６】本発明の実施例に使用される負電位発生回路の
詳細な構成を示す回路図である。

【図７】図６の負電位発生回路の動作を説明するための
タイミングチャートである。

【図８】本発明の実施例に使用される半導体メモリの概
略的構成を示す平面図である。

【図９】本発明の第１の実施例に係る半導体メモリの主
要部の構成を示す回路ブロック図である。

【図１０】本発明の第２の実施例に係る半導体メモリの
主要部の構成を示す回路ブロック図である。

【図１１】本発明の第３の実施例に係る半導体メモリの
主要部の構成を示す回路ブロック図である。

【図１２】本発明の実施例に使用されるリセットレベル
切替制御タイミング回路の構成を示す回路ブロック図で
ある。

【図１３】図１２のリセットレベル切替制御タイミング
回路の動作を説明するためのタイミングチャートであ
る。

【図１４】本発明の実施例に使用されるワード線電位判
定回路の構成を示す回路ブロック図である。

【図１５】図１４のワード線電位判定回路の動作を説明
するためのタイミングチャートである。

【図１６】従来のリセット電位を負電位に設定する機能
を備えた半導体装置の構成を示す回路図である。

【図１７】図１６の従来技術の動作を説明するためのタ
イミングチャートである。

【符号の説明】

１…ワード線駆動制御回路２…ワード線駆動回路２ａ…ワード線駆動回路３…リセットレベル切替スイッチ回路部４…リセット電位発生回路５ａ…発振回路部５ｂ…ポンプ回路部６…半導体メモリ７…ロジック部８…制御信号ディレイ部１１…Ｐチャネル型トランジスタ１２…Ｎチャネル型トランジスタ２１…Ｐチャネル型トランジスタ２２、２３…Ｎチャネル型トランジスタ２４…Ｐチャネル型トランジスタ２５、２６…Ｎチャネル型トランジスタ３１、３２…Ｎチャネル型トランジスタ３３…インバータ３４、３５…Ｎチャネル型トランジスタ４１、４２…Ｎチャネル型トランジスタ４３…インバータ５０、５１および５２…インバータ５３…ポンピングキャパシタ５４、５５…Ｎチャネル型トランジスタ６０…セルアレイ６１…ワード線６２…ビット線対６３…ワードデコーダ６４…センスアンプ

───────────────────────────────────────────────────── フロントページの続き (72)発明者江渡聡神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者中村俊和神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者長谷川正智神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者北本綾子神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者川畑邦範神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者加納英樹神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者古賀徹神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者石井祐樹神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5B015 HH01 HH03 JJ03 KA23 KA28 KB62 KB82 KB91 PP07 5B024 AA01 BA13 BA21 BA27 BA29 CA07 CA11

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルを含むセルアレイ内の
特定のメモリセルを活性化状態からスタンバイ状態に復
帰させる場合に、該特定のメモリセルに接続されたワー
ド線を駆動して該ワード線をリセットする機能を有する
ワード線駆動回路を備えた半導体装置において、前記ワード線のリセット動作を行う際に設定される前記
ワード線駆動回路のリセットレベルを、第１の電位と第
２の電位との間で切り替えるように構成されることを特
徴とする半導体装置。
【請求項２】前記ワード線駆動回路内に、前記リセッ
トレベルの前記第１の電位と前記第２の電位との切り替
えを行うリセットレベル切替スイッチ回路部を設ける請
求項１記載の半導体装置。
【請求項３】前記リセットレベルの前記第１の電位と
前記第２の電位との切り替えを行うリセットレベル切替
スイッチ回路を、前記ワード線駆動回路とは別に設ける
請求項１記載の半導体装置。
【請求項４】複数のメモリセルを含むセルアレイ内の
特定のメモリセルを活性化状態からスタンバイ状態に復
帰させる場合に、該特定のメモリセルに接続されたワー
ド線を駆動して該ワード線をリセットする機能を有する
複数のワード線駆動回路を備えた半導体装置において、前記ワード線のリセット動作を行う際に設定される前記
複数のワード線駆動回路のリセットレベルを、第１の電
位と第２の電位との間で切り替えるリセットレベル切替
スイッチ回路を、前記複数のワード線駆動ドライバ回路
とは別に設け、該複数のワード線駆動回路に対し、前記リセットレベル
切替スッチ回路による前記リセットレベルの前記第１の
電位と前記第２の電位との切り替えを一括して行うこと
を特徴とする半導体装置。
【請求項５】前記第２の電位が、前記第１の電位より
も低いレベルに設定される請求項１から４のいずれか一
項に記載の半導体装置。
【請求項６】前記リセットレベルの前記第１の電位が
接地電位であり、前記第２の電位が負の電圧レベルの電
位である請求項１から４のいずれか一項に記載の半導体
装置。
【請求項７】前記リセットレベルの前記第１の電位へ
の切り替えは、前記ワード線のリセット動作を開始する
前に行う請求項１から６のいずれか一項に記載の半導体
装置。
【請求項８】前記リセットレベルの前記第２の電位へ
の切り替えは、前記リセット動作が開始され、前記ワー
ド線のレベルが低下した後に行う請求項１から６のいず
れか一項に記載の半導体装置。
【請求項９】前記半導体装置が、前記リセット動作が
開始されてから前記ワード線のレベルが所定のレベルに
低下するまでの時間を予め設定し、前記リセット動作の
開始のタイミングから該時間が経過した後に、前記リセ
ットレベルの前記第１の電位から前記第２の電位への切
り替えを行うためのリセットレベル切替制御タイミング
回路を有する請求項１から８のいずれか一項に記載の半
導体装置。
【請求項１０】前記半導体装置が、前記ワード線の電
位を監視し、該ワード線の電位が所定のレベルに低下し
たことを検出したときに、前記リセットレベルの前記第
１の電位から前記第２の電位への切り替えを行うための
ワード線電位判定回路を有する請求項１から８のいずれ
か一項に記載の半導体装置。
【請求項１１】前記リセットレベルの前記第１の電位
と前記第２の電位との切り替えは、前記セルアレイに設
けられたセンスアンプを活性化したり非活性化したりす
るための活性化信号および非活性化信号を用いて行う請
求項１から１０のいずれか一項に記載の半導体装置。