KR100566351B1 - 메모리 디바이스 - Google Patents

메모리 디바이스 Download PDF

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Abstract

본 발명은 메모리 디바이스에 관한 것으로, 특히, 내부 회로에 안정된 전원을 공급하기 위한 내부 전원 발생 회로를 갖는 메모리 디바이스에 관한 것이다.
종래와 같이, 블록마다 메인 펌프 회로와 서브 펌프 회로를 설치하면 메모리 셀 어레이의 면적에 대하여 펌프 회로의 면적 비율이 커지는 문제점이 있다.
본 발명은 외부 전원과는 다른 전압을 생성하는 내부 전원 발생 회로를 갖는 메모리 디바이스에 있어서, 메모리 셀 어레이를 갖는 복수의 뱅크와, 상기 복수의 뱅크 내에 각각 설치된 적어도 제1 및 제2 내부 전원 발생 회로를 포함하고, 상기 메모리 디바이스내의 공통 내부 전원 전압이 제1 전압 미만일 때는 상기 복수의 뱅크 내의 상기 제1 및 제2 내부 전원 발생 회로가 활성화되고, 상기 메모리 디바이스내의 공통 내부 전원 전압이 상기 제1 전압보다 높고 제2 전압 미만으로 상기 제1 전압보다 높을 때는 상기 복수의 뱅크 내의 제2 내부 전원 발생 회로가 활성화되며, 활성화 상태에 있는 뱅크 내의 내부 전원 전압이 제3 전압 미만일 때는 그 뱅크 내의 상기 제1 및 제2 내부 전원 발생 회로가 활성화되는 메모리 디바이스를 제공한다.

Description

메모리 디바이스{MEMORY DEVICE}
도 1은 본 발명의 실시 형태의 메모리 디바이스의 블록도.
도 2는 본 발명의 실시 형태의 메모리 디바이스의 회로도.
도 3은 본 발명의 실시 형태의 공통 내부 전원 전압 검출 회로의 동작 설명도.
도 4는 본 발명의 실시 형태의 뱅크용 내부 전원 전압 검출 회로의 동작 설명도.
도 5는 본 발명의 실시 형태의 공통 내부 전원 전압 검출 회로의 회로도.
도 6은 본 발명의 실시 형태의 뱅크용 내부 전원 전압 검출 회로의 회로도.
도 7은 본 발명의 실시 형태의 발진 회로의 회로도.
도 8은 본 발명의 실시 형태의 카운터 회로의 회로도.
도 9는 본 발명의 실시 형태의 펌프 회로의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
11, 14 : 카운터 회로
12, 15 : 펌프 회로
13, 23 : 뱅크용 내부 전원 전압 검출 회로
51 : 뱅크 디코더
52 : 공통 내부 전원 전압 검출 회로
53 : 발진 회로
64 : 메모리 셀 어레이
본 발명은 메모리 디바이스에 관한 것으로서, 특히 내부 회로에 안정된 전원을 공급하기 위한 내부 전원 발생 회로를 갖는 메모리 디바이스에 관한 것이다.
최근, 메모리 디바이스 특히, 다이나믹 랜덤 액세스 메모리(DRAM) 등의 반도체 기억 장치에서는 기록이나 독출 등의 동작을 고속화하기 위해서, 셀 트랜지스터의 게이트 전압이나 백 바이어스 전압으로 외부로부터 공급되는 전원 전압보다 높은 전압이 사용된다. 이 때문에, DRAM 등의 내부에 펌프 회로를 설치하여 공급되는 외부 전원 전압보다 높은 내부 전원 전압을 발생시키고 있다.
또, 펌프 회로로서 메인 펌프 회로와 서브 펌프 회로 2종류를 설치하고, 메인 펌프 회로는 주로 전원 기동시 및 셀 트랜지스터를 스위칭시킬 때에 동작시키고, 서브 펌프 회로는 셀 트랜지스터의 비동작시에 누설되는 전하를 보충할 목적으로 동작시키고 있다. 즉, 기록이나 독출 등의 동작을 행하지 않고 누설 전류만을 보충하면 되는 비활성시에는 전하 공급 능력이 낮고 소비 전류도 작은 서브 펌프 회로만을 동작시켜 DRAM의 소비 전력을 감소시키고 있다.
한편, DRAM은 기억 용량의 증대에 따라 복수의 뱅크 구성을 채용한다. 뱅크 구성은 메모리 셀 어레이를 복수의 뱅크로 구분하고, 또 각 뱅크를 복수의 블록으로 구분한다. 그리고, 각 뱅크를 각각 독립적으로 동작시켜 불필요한 뱅크의 동작을 없애 소비 전력의 감소를 도모한다. 또한, 각 블록의 메모리 셀 어레이에 낮은 임피던스로 전류를 공급하기 위해서 각 블록마다 메인 펌프 회로와 서브 펌프 회로를 설치하고 있었다.
최근, 메모리 디바이스 특히, DRAM에서는 기록 및 독출 속도 등의 고속화와 고집적화의 요청이 현저하다. 그러나, DRAM을 고속화시키면 셀 트랜지스터의 소비 전력이 증가하기 때문에, 펌프 회로는 전하 공급 능력이 높은 것이 필요하게 된다. 이 때문에, 펌프 회로의 회로 면적이 커져 펌프 회로 자체가 소비하는 전력도 커지게 된다.
또한, 각 블록마다 메인 펌프 회로와 서브 펌프 회로를 설치하고 비활성시 서브 펌프 회로만을 동작시킨 경우는 비활성시의 소비 전력은 감소되지만, 메모리 셀 어레이의 면적에 대하여 메인 펌프 회로와 서브 펌프 회로의 합계 면적의 비율이 커져 DRAM의 고집적화의 요청에 반하게 된다.
본 발명은 메모리 셀 어레이의 면적에 대하여 펌프 회로의 면적의 비율이 작고, 고집적화가 가능한 메모리 디바이스를 제공하는 것을 목적으로 한다.
또한, 본 발명은 메모리 셀에 대한 기록 또는 독출 동작시, 동작에 필요한 내부 전원으로 효율적으로 전류를 공급할 수 있고 저소비 전력화 및 고집적화가 가능한 메모리 디바이스를 제공하는 것을 목적으로 한다.
상기한 목적은 외부 전원과는 다른 전압을 생성하는 내부 전원 발생 회로를 갖는 메모리 디바이스에 있어서, 메모리 셀 어레이를 갖는 복수의 뱅크와, 상기 복수의 뱅크 내에 각각 설치된 적어도 제1 및 제2 내부 전원 발생 회로를 포함고, 상기 메모리 디바이스내의 공통 내부 전원 전압이 제1 전압 미만일 때는 상기 복수의 뱅크 내의 상기 제1 및 제2 내부 전원 발생 회로가 활성화되고, 상기 메모리 디바이스내의 공통 내부 전원 전압이 상기 제1 전압보다 높은 제2 전압 미만으로 상기 제1 전압보다 높을 때는 상기 복수의 뱅크 내의 제2 내부 전원 발생 회로가 활성화되며, 활성화 상태인 뱅크 내의 내부 전원 전압이 제3 전압 미만일 때는 상기 뱅크 내의 상기 제1 및 제2 내부 전원 발생 회로가 활성화되는 것을 특징으로 하는 메모리 디바이스를 제공함으로써 달성된다.
본 발명에 따르면, 전원 투입시 등 메모리 디바이스내의 공통 내부 전원 전압이 제1 전압 미만일 때는 복수의 뱅크 내의 제1 및 제2 내부 전원 발생 회로가 활성화되어 급속히 공통 내부 전원 전압을 상승시키고, 메모리 디바이스내의 공통 내부 전원 전압이 제1 전압보다 높고 제2 전압 미만일 때는 복수의 뱅크 내의 제2 내부 전원 발생 회로가 활성화되어 누설에 의한 내부 전원 전압의 저하를 보상한다. 또, 활성화 상태인 뱅크 내의 내부 전원 전압이 제3 전압 미만일 때는 그 뱅크 내의 제1 및 제2 내부 전원 발생 회로가 활성화되어 충분히 내부 전원을 구동하여 메모리 디바이스를 고속으로 동작시킨다. 따라서, 복수의 내부 전원 발생 회로를 뱅크마다 설치하여 공통 내부 전원 전압 레벨 및 활성 뱅크 내의 내부 전원 전 압 레벨에 따라서 동작시키는 내부 전원 발생 회로의 수를 변경함으로써 메모리 디바이스를 효율적으로 동작시키는 동시에 고집적화가 가능하게 된다.
또한, 상기한 목적은 바람직한 실시예에 의하면, 상기 메모리 디바이스내의 공통 내부 전원 전압이 상기 제1 전압 미만일 때 제1 활성화 신호를 생성하고, 상기 메모리 디바이스내의 공통 내부 전원 전압이 상기 제1 전압보다 높고 제2 전압 미만일 때는 제2 활성화 신호를 생성하는 공통 내부 전원 전압 검출 회로를 포함하고,상기 제1 활성화 신호에 응답하여 상기 복수의 뱅크 내의 상기 제1 및 제2 내부 전원 발생 회로가 활성화되고, 상기 제2 활성화 신호에 응답하여 상기 복수의 뱅크 내의 제2 내부 전원 발생 회로가 활성화되는 것을 특징으로 하는 메모리 디바이스를 제공함으로써 달성된다.
본 발명에 따르면, 메모리 디바이스내의 공통 내부 전원 전압이 제1 전압 미만일 때 복수의 뱅크 내의 제1 및 제2 내부 전원 발생 회로를 활성화되고, 메모리 디바이스내의 공통 내부 전원 전압이 제1 전압보다 높고 제2 전압 미만일 때에는 복수의 뱅크 내의 제2 내부 전원 발생 회로가 활성화되는 공통 내부 전원 전압 검출 회로를 포함하기 때문에, 메모리 디바이스내의 공통 내부 전원 전압에 대응하여 동작하는 내부 전원 발생 회로의 수를 변경하여 누설에 의한 내부 전원 전압의 저하를 효율적으로 보상할 수 있다.
상기 공통 내부 전원 전압 검출 회로는 메모리 디바이스의 활성화, 비활성화에 상관없이 동작한다. 또, 상기 제1, 제2 내부 전원 발생 회로는 바람직하게는 동일한 정도의 전원 발생 능력, 전류 구동 능력을 갖는다.
이하, 본 발명의 실시 형태의 예에 대해서 도면을 참조하여 설명한다. 그러나, 이러한 실시 형태의 예가 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1은 본 발명의 실시 형태의 메모리 디바이스의 블록도이다. 본 실시 형태의 메모리 디바이스, 예컨대 DRAM은 BANK0 내지 3의 4뱅크로 구성되며, 각 뱅크 (BANK0 내지 3)는 각각 독립적으로 동작이 가능하다.
뱅크(BANK) "0"에는 메모리 셀 어레이(64, 68), 센스 증폭기(62, 69), 행 디코더(63, 67), 열 디코더(61, 70), 카운터 회로(11, 14) 및 펌프 회로(12, 15) 등이 포함되어 있고, 이들 회로의 1조로 1블록이 구성된다. 따라서, 도 1의 예에서는 각 뱅크(BANK0 내지 3)는 2블록 구성이다.
상기 메모리 셀 어레이(64)에는 워드선(WL) 및 비트선(BL)에 접속된 셀 트랜지스터(65)와 콘덴서(66)로 이루어지는 메모리 셀이 매트릭스형으로 배치되고, 상기 행 디코더(63)와 열 디코더(61)로 선택된 메모리 셀에 기록 또는 독출이 행해진다. 다른 뱅크(BANK1 내지 3)도 뱅크 "0"과 동일한 구성이다.
싱기 각 뱅크(BANK0 내지 3)는 각각의 뱅크에 공급되는 내부 전원의 전압을 감시하는 뱅크용 내부 전원 전압 검출 회로(13) 등을 갖는다. 또한, 본 실시 형태의 DRAM은 액세스되는 뱅크를 로우 어드레스 신호를 디코드하여 검출하는 뱅크 디코더(51), DRAM의 중앙 부분에서 내부 전원의 전압을 감시하는 공통 내부 전원 전압 검출 회로(52) 및 내부 전원 발생 회로인 펌프 회로(12, 15) 등에 클록 신호를 공급하는 발진 회로(53) 등을 갖는다.
도 2는 본 발명의 실시 형태의 DRAM의 펌프 회로(12, 15) 등의 접속 관계를 나타내는 회로도이다. 상기 각 뱅크(BANK0 내지 3)의 펌프 회로(12, 15, 22, 25, 32, 35, 42, 45)에는 외부 전원 전압(Vcc)가 공급되어, 승압된 내부 전원 전압(Vpp)가 생성된다. 상기 각 뱅크(BANK0 내지 3)에는 펌프 회로(12, 15) 등이 2개씩 포함되고, 각각의 펌프 회로(12, 15) 등은 도 1에 도시된 메모리 셀 어레이(64, 68) 등의 근처에 배치된다. 이에 따라, 각 펌프 회로(12, 15) 등은 메모리 셀 어레이(64, 68) 등으로의 내부 전원 전압(Vpp)에 낮은 임피던스로 전류를 공급할 수 있다.
또한, 상기 펌프 회로(12, 15) 등은 내부 전원선에 공통으로 접속되기 때문에, 펌프 회로는 내부 전원 전압(Vpp)를 펌프 회로(12, 15) 등이 포함되는 뱅크에 공급하는 동시에, 예컨대 DRAM의 비활성시에 있어서, 누설에 의해 저하된 다른 뱅크의 내부 전원 전압(Vpp)을 보상하는 것도 가능하다. 이 경우, 상기 내부 전원 전압(Vpp)은 공통 내부 전원 전압 검출 회로(52) 및 뱅크용 내부 전원 전압 검출 회로(13, 23, 33, 43)에 의해 그 전압 변동이 감시된다.
상기 공통 내부 전원 전압 검출 회로(52)는 2개의 임계치 전압(LV, MV : LV＜MV : 제1, 제2 전압)과 내부 전원 전압(Vpp)을 비교하는 전압 비교기로, DRAM의 거의 중앙 부분에 배치되어 주로 전체적인 내부 전원 전압(Vpp)의 저하를 감시한다.
상기 공통 내부 전원 전압 검출 회로(52)는 내부 전원 전압(Vpp)이 임계치 전압(MV)보다 저하되면 검출 신호(VPM)를 H레벨로 하고, 내부 전원 전압(Vpp)이 임계치 전압(LV)보다 더 저하되면 검출 신호(VPL)를 H레벨로 한다.
상기 발진 회로(53)는 공통 내부 전원 전압 검출 회로(52)로부터 검출 신호(VPM, VPL)가 입력되고, 상기 검출 신호(VPM)의 H레벨에 응답하여 발진 신호(OSM)를 출력하여 4개의 펌프 회로(12, 22, 32, 42)를 동작시킨다. 또, 상기 검출 신호(VPL)의 H레벨에 응답하여 발진 신호(OSS)를 출력하고, 또한 4개의 펌프 회로(15, 25, 35, 45)를 동작시킨다. 이 경우, 전자의 4개의 펌프 회로(12, 22, 32, 42 : 내부 전원 전압 발생 회로)는 각 뱅크(BANK0 내지 3)내에서 상부, 하부, 상부, 하부로 배치되어 전체의 누설 전류에 의한 내부 전원 전압(Vpp)의 저하를 효율적으로 보상한다.
즉, 전원 투입시 상기 내부 전원 전압(Vpp)는 임계치 전압(LV) 이하로 되어 있기 때문에, 상기 공통 내부 전원 전압 검출 회로(52)는 8개의 펌프 회로를 전부 동작시켜 내부 전원 전압(Vpp)을 급속히 상승시킨다.
그리고, 상기 내부 전원 전압(Vpp)이 상승하여 임계치 전압(LV)보다 커지면, 일부의 펌프 회로, 예컨대 각 뱅크에서 1개씩 합한 4개의 펌프 회로(12, 22, 32, 42)를 동작시킨다. 상기 내부 전원 전압(Vpp)이 상승하여 임계치 전압(MV)보다 더 커지면 모든 펌프 회로의 동작을 정지하여 DRAM의 소비 전력을 감소시킨다. 그리고, 비활성 상태의 내부 전원 전압(Vpp)이 임계치 전압(MV) 이하가 되면, 다시 일부의 펌프 회로(12, 22, 32, 42)를 동작시켜 누설에 의한 전압 저하를 보상한다.
이와 같이, 본 실시 형태의 DRAM에서는 비활성 상태의 누설 전류에 의한 내부 전원 전압(Vpp)의 저하를 소수의 펌프 회로를 동작시켜 보상하고 있기 때문에 종래와 같이, 누설 전류의 보상을 위한 전용의 서브 펌프 회로를 설치할 필요가 없다. 따라서, 서브 펌프 회로를 위한 회로 면적이 필요하지 않게 되어 DRAM의 고집 적화가 가능해진다.
또, 본 실시 형태에서는 임계치 전압을 2개 설치하고, 또한 동작시키는 펌프 회로의 수를 4개와 8개의 2단계로 했지만, 임계치 전압을 더 세밀하게 설정하고 또, 동작시키는 펌프 회로의 수를 1개, 2개 및 4개 등으로 세밀하게 변경하는 것도 가능하다. 이와 같이 하면, 셀 트랜지스터의 동작을 보증하는 내부 전원 전압(Vpp)을 확보하면서 DRAM의 소비 전력을 더 감소시키는 것이 가능하다.
한편, 뱅크용 내부 전원 전압 검출 회로(13, 23, 33, 43)는 임계치 전압 [HV(MV≤HV)]과 내부 전원 전압(Vpp)을 비교하는 전압 비교기로, 각 뱅크(BANK0 내지 3)에 1개씩 설치되어 각 뱅크(BANK0 내지 3) 내의 내부 전원 전압(Vpp)을 감시한다.
상기 뱅크용 내부 전원 전압 검출 회로(13) 등은 내부 전원 전압(Vpp)이 임계치 전압(HV) 이하가 되면 검출 신호(VPH)를 출력한다. 상기 검출 신호(VPH)에 응답하여 뱅크 내의 2개의 내부 전압 발생 회로(12, 15) 등을 활성화하여 뱅크 내의 내부 전원 전압(Vpp)의 승압 동작을 행하게 한다. 이에 따라 각 뱅크(BANK0 내지 3)의 내부 전원 전압(Vpp)을 높게 유지할 수 있기 때문에 뱅크 내 메모리의 고속 동작을 보증할 수 있다.
또한, 상기 뱅크용 내부 전원 전압 검출 회로(13) 등은 뱅크용 내부 전원 전압 검출 회로(13) 자체의 소비 전력을 감소시키기 위해서, 그 뱅크가 활성화되었을 때에만 비교 동작을 행한다. 즉, 상기 뱅크용 내부 전원 전압 검출 회로(13) 등에는 로우 어드레스를 디코드하는 뱅크 디코더(51)로부터 뱅크 활성화 신호(BK0 내지 BK3)가 입력되고, 상기 뱅크 활성화 신호(BK0 내지 BK3)가 입력되었을 때에만 뱅크 내의 내부 전원 전압(Vpp)의 전압을 체크한다.
상기 발진 회로(53)의 발진 신호 "OSM" 또는 "OSS" 및 뱅크용 내부 전원 전압 검출 회로(13) 등의 검출 신호(VPH)는 카운터 회로(11, 14, 21, 24, 31, 34, 41, 44)에 입력된다. 상기 카운터 회로(11) 등은 이들 신호를 합성하여 펌프 회로(12) 등을 동작시키기 위한 클록 신호(CLK)를 출력한다.
상기 펌프 회로(12) 등은 클록 신호(CLK)가 입력되면 승압 동작을 행하여 외부 전원 전압(Vcc)의 거의 2배의 내부 전원 전압(Vpp)을 생성하여, 로우 디코더(63)의 내부 회로에 공급한다. 또, 뱅크 디코더(51)는 어드레스 신호(Add)의 행 어드레스로부터 뱅크 활성화 신호(BK0 내지 BK3)를 생성하여 각 뱅크용 내부 전원 전압 검출 회로(13) 등에 출력한다. 상기 뱅크용 내부 전원 전압 검출 회로(13) 등은 뱅크 활성화 신호(BK0 내지 BK3)에 응답하여 1회만 내부 전원 전압(Vpp)을 체크하고, 상기 내부 전원 전압(Vpp)이 저하되어 있으면 상기 뱅크 내의 펌프 회로(12, 15)를 1회만 구동한다.
도 3은 본 발명의 실시 형태의 공통 내부 전원 전압 검출 회로(52) 및 펌프 회로(12) 등의 동작 설명도이다. 상기 공통 내부 전원 전압 검출 회로(52)는 DRAM의 거의 중앙 부분에 설치되고, 각 뱅크(BANK0 내지 3)의 활성 및 비활성에 관계없이 내부 전원 전압(Vpp)을 감시하여 검출 신호(VPM, VPL)을 출력한다.
상기 공통 내부 전원 전압 검출 회로(52)는 상기한 바와 같이, 2개의 임계치 전압(LV, MV : LV＜MV)을 갖는 전압 비교기로, 상기 내부 전원 전압(Vpp)이 임계치 전압(MV)보다 큰 경우, 상기 검출 신호(VPM, VPL)는 모두 L레벨이다. 이 경우 비활성 상태에서의 내부 전원 전압(Vpp)은 충분히 확보되어 있기 때문에 모든 펌프 회로는 동작하지 않는다.
상기 내부 전원 전압(Vpp)이 임계치 전압(MV) 이하가 되면 상기 검출 신호(VPM)이 H레벨이 된다. 상기 검출 신호(VPM)의 H레벨 신호는 발진 회로(53)의 발진 동작이 시작되도록 하여 발진 신호(OSM)를 카운터 회로(11, 21, 31, 41)를 통해 펌프 회로(12, 22, 32, 42)에 보내기 때문에, 각 뱅크 내의 일방의 내부 전원 발생 회로가 동작된다. 즉, 이 경우는 비활성 상태의 누설 전류를 4개의 펌프 회로(12, 22, 32, 42)로 보상한다.
한편, 전원 투입시 또는 비상시 등의 경우에 상기 내부 전원 전압(Vpp)이 임계치 전압(LV) 이하가 되면, 상기 검출 신호(VPM)와 함께 검출 신호(VPL)도 H레벨이 된다. 상기 검출 신호(VPL)의 H레벨 신호는 발진 회로(53)내의 스위치를 전환하여 발진 신호(OSS)를 카운터 회로(14, 24, 34, 44)를 통해 펌프 회로(15, 25, 35, 45)로 보내기 때문에, 각 뱅크의 모든 내부 전원 발생 회로(펌프 회로)가 동작한다.
도 4는 본 발명의 실시 형태의 뱅크용 내부 전원 전압 검출 회로(13) 등 및 펌프 회로(12) 등의 동작 설명도이다. 상기 뱅크용 내부 전원 전압 검출 회로(13) 등은 각 뱅크(BANK0 내지 3)에 하나씩 설치되고, 상기 각 뱅크(BANK0 내지 3)의 활성시에 내부 전원 전압(Vpp)을 감시하여 검출 신호(VPH)를 출력한다.
상기 뱅크용 내부 전원 전압 검출 회로(13) 등은 상기한 바와 같이, 임계치 전압[HV(MV＜HV)]을 갖는 전압 비교기로, 상기 내부 전원 전압(Vpp)이 임계치 전압 (HV)보다 큰 경우 상기 검출 신호(VPH)는 L레벨이다. 이 경우는 활성 상태에서도 내부 전원 전압(Vpp)이 충분히 확보되어 있기 때문에 펌프 회로는 동작하지 않는다.
상기 내부 전원 전압(Vpp)이 임계치 전압(HV) 이하가 되면, 상기 검출 신호 (VPH)의 H레벨 신호가 출력된다. 상기 검출 신호(VPH)는 동일한 뱅크 내(예컨대 뱅크 "0")의 카운터 회로(11, 14)를 통해 펌프 회로(12, 15)에 보내져 활성화된 뱅크 "0"내의 2개의 펌프 회로(12, 15)를 동작시킨다. 즉, 이 경우는 활성화 상태의 뱅크 내의 내부 전원 전압(Vpp)의 레벨을 메모리의 정상 동작을 실현할 수 있는 레벨로 유지하기 위해서, 뱅크 내의 2개의 펌프 회로를 동작시켜 뱅크 내의 내부 전원 전압(Vpp)에 대하여 낮은 임피던스로 승압용 전류를 공급한다.
또, 상기 공통 내부 전원 전압 검출 회로(52)와 뱅크용 내부 전원 전압 검출 회로(13) 등은 각각 독립적으로 동작하기 때문에, 활성화시에 내부 전원 전압(Vpp)이 임계치 전압(MV) 이하가 된 경우는 활성화된 뱅크의 2개의 펌프 회로와 활성화되어 있지 않은 뱅크의 일방의 펌프 회로가 동시에 동작하는 경우도 발생할 수 있다. 또한, 본 실시 형태에서는 공통 내부 전원 전압 검출 회로(52)의 임계치(MV)를 뱅크용 내부 전원 전압 검출 회로(13) 등의 임계치(HV)보다 낮게 설정했지만, 상기 임계치(MV)를 임계치(HV)와 동일하게 설정하여도 좋다. 이 경우는 비활성 상태에서도 충분히 높은 내부 전원 전압(Vpp)이 보증되어 DRAM의 신뢰성을 더욱 향상시킬 수 있다.
도 5는 본 발명의 실시 형태의 공통 내부 전원 전압 검출 회로(52)의 개략의 회로도이다. 공통 내부 전원 전압 검출 회로(52)는 P채널 트랜지스터(103, 104)와 N채널 트랜지스터(105, 106, 107)로 구성되는 차동 증폭기(108), P채널 트랜지스터(113, 114)와 N채널 트랜지스터(115, 116, 117)로 구성되는 차동 증폭기(118), 저항(100, 101, 102) 및 인버터(109, 119)로 구성된다.
내부 전원 전압(Vpp)은 저항(100, 101, 102)에 의해 분압되어 상기 차동 증폭기(108, 118)에 입력된다. 상기 차동 증폭기(118)의 N채널 트랜지스터(115)의 게이트에 입력된 전압(LV)은 N채널 트랜지스터(116)의 게이트에 입력된 비교 전압 (Ref)과 비교된다. 따라서, 상기 내부 전원 전압(Vpp)이 임계치(MV)까지 저하되면 상기 N채널 트랜지스터(116)의 드레인이 L레벨이 되고, 그 신호가 인버터(119)에서 반전되어 검출 신호(VPM)가 H레벨이 된다.
또한, 상기 차동 증폭기(108)의 N채널 트랜지스터(105)의 게이트에 입력된 전압은 N채널 트랜지스터(106)의 게이트에 입력된 비교 전압(Ref)과 비교된다. 따라서, 상기 내부 전원 전압(Vpp)이 임계치(LV)까지 더 저하되면, 상기 N채널 트랜지스터(106)의 드레인이 L레벨이 되고, 그 신호가 인버터(109)에서 반전되어 검출 신호(VPL)가 H레벨이 된다. 이 경우, 상기 임계치(LV, MV)에 대응하는 전압은 저항(100, 101, 102)의 비로 설정된다.
도 6은 본 발명의 실시 형태의 뱅크용 내부 전원 전압 검출 회로(13)의 개략적인 회로도이다. 뱅크용 내부 전원 전압 검출 회로(13)는 인버터(120, 121, 122, 123)와 콘덴서(124, 125, 126)로 구성되는 지연 회로(144), NOR 회로(127, 128)로 구성되는 래치 회로(145), 인버터(129, 130, 141, 142, 143), 저항(131, 132), N채널 트랜지스터(133) 및 P채널 트랜지스터(134, 135, 137, 138)와 N채널 트랜지스터(136, 139, 140)로 구성되는 차동 증폭기(146)를 갖는다.
뱅크 디코더(51)로부터 출력되는 뱅크 활성화 신호(BK0 내지 BK3)가 입력되면, 상기 래치 회로(145)가 셋트되어 NOR 회로(127)의 출력은 L레벨이 되고 인버터(130)의 출력은 H레벨이 된다. 상기 인버터(130)의 H레벨 신호는 N채널 트랜지스터(133, 140)를 도통시켜 상기 차동 증폭기(146)의 비교 동작을 시작시킨다.
내부 전원 전압(Vpp)은 저항(131, 132)에 의해 분압되어 상기 차동 증폭기(146)의 N채널 트랜지스터(136)의 게이트에 입력된다. 한편, 상기 차동 증폭기(146)의 N채널 트랜지스터(139)의 게이트에는 비교 전압(Ref)이 입력된다. 따라서, 상기 내부 전원 전압(Vpp)이 임계치(HV)까지 저하되면, 상기 N채널 트랜지스터(139)의 드레인이 L레벨이 되고, 그 신호가 인버터(141, 142, 143)에서 반전되어 검출 신호(VPH)가 H레벨이 된다. 이 경우, 상기 임계치(HV)에 대응하는 전압은 저항(131, 132)의 비로 설정된다.
한편, 상기 인버터(142)의 출력 신호는 인버터(129)에서 반전되어 NOR 회로(128)에 입력되고, 상기 래치 회로(145)를 리셋하여 차동 증폭기(146)의 비교 동작을 종료시킨다. 또한, 상기 뱅크 활성화 신호(BK0 내지 BK3)도 지연 회로(144)에서 정해지는 소정 시간 후, 상기 NOR 회로(128)에 입력되어 래치 회로(145)를 리셋트한다. 따라서, 도 6의 뱅크용 내부 전원 전압 검출 회로(13)는 로우 어드레스에 대한 디코드 동작마다 1회만 뱅크 내의 내부 전원 전압(Vpp)의 전압 저하를 체크한다. 상기 지연 회로(144)의 지연 시간 동안에 Vpp의 저하가 검출되면 검출 신호(VPH)가 1펄스 출력된다. 이에 따라, 상기 차동 증폭기(146)의 비교 동작은 내부 전원 전압(Vpp)의 저하를 일으키는 워드선 구동 등의 로우 계의 동작의 빈도에 따라 행해져 최적의 타이밍에서 내부 전원 전압(Vpp)의 저하를 검출한다.
도 7은 본 발명의 실시 형태의 발진 회로(53)의 개략적인 회로도이다. 발진 회로(53)는 링 오실레이터(150), P채널 트랜지스터(152)와 N채널 트랜지스터(153)로 구성되는 트랜스퍼 게이트(154) 및 인버터(151)를 갖는다.
상기 발진 회로(53)는 내부 전원 전압(Vpp)가 임계치(MV)까지 저하하여 상기 공통 내부 전원 전압 검출 회로(52)로부터의 검출 신호(VPM)가 H레벨이 되면, 상기 링 오실레이터(150)가 발진을 시작한 후, 발진 신호(OSM)를 출력하여 각 뱅크 내의 일방의 펌프 회로(12, 22, 32, 42 : 합계 4개의 펌프 회로)를 동작시킨다. 이 시점에서 검출 신호(VPL)는 L레벨이 되어 있고, 트랜스퍼 게이트(154)는 도통되지 않는다.
한편, 상기 내부 전원 전압(Vpp)이 임계치(LV)까지 저하하여 상기 공통 내부 전원 전압 검출 회로(52)로부터의 검출 신호(VPL)가 H레벨이 되면, 상기 트랜스퍼 게이트(154)는 도통 상태가 된다. 이 때문에, 발진 신호(0SS)도 출력되고, 또한 각 뱅크 내의 다른 쪽 펌프 회로(15, 25, 35, 45 : 합계 4개)를 동작시킨다. 그 결과, 각 뱅크 내의 양쪽의 펌프 회로가 동작하여 전체적으로 8개의 펌프 회로가 동작한다.
도 8은 본 발명의 실시 형태의 카운터 회로(11)의 개략적인 회로도이다. 카 운터 회로(11)는 인버터(160, 161, 162)와 콘덴서(163, 164)로 구성되는 지연 회로(168), NOR 회로(165, 166) 및 카운터(167)를 갖는다.
상기 지연 회로(168)의 인버터(160)에는 발진 회로(53)에서 출력되는 발진 신호(OSM)가 입력된다. 상기 인버터(160)에 입력된 발진 신호(OSM)는 소정의 지연 시간의 지연을 발생시키고, 또 상기 인버터(162)에서 반전되어 NOR 회로(165)에 입력된다. 상기 NOR 회로(165)에는 발진 신호(OSM)도 입력되고, 상기 발진 신호(OSM)의 하강 타이밍에서 지연 회로(168)의 지연 시간에 상당하는 펄스 신호를 생성하여 상기 NOR 회로(166)에 출력한다.
상기 NOR 회로(166)는 NOR 회로(165)의 출력 신호와 뱅크용 내부 전원 전압 검출 회로(13)에서 출력되는 검출 신호(VPH)를 합성하고, 상기 검출 신호(VPH)가 L레벨일 동안 그 펄스 신호를 카운터(167)에 출력한다. 상기 카운터(167)는 그 합성 신호를 펌프 회로(12)를 동작시키는 주파수로 분주하여 클록 신호(CLK)를 펌프 회로(12)에 출력한다.
도 9는 본 발명의 실시 형태의 펌프 회로(12)의 개략적인 회로도이다. 펌프 회로(12)는 N채널 트랜지스터(173, 174, 176, 178), P채널 트랜지스터(175, 177), 콘덴서(171, 172, 179, 180) 및 인버터(170)를 갖는다.
상기N채널 트랜지스터(173, 174, 176, 178)의 드레인에는 외부 전원 전압(Vcc)이 입력되고, 상기 P채널 트랜지스터(175, 177)의 드레인으로부터 외부 전원 전압(Vcc)의 거의 2배로 승압된 내부 전원 전압(Vpp)이 출력된다.
우선, 상기 펌프 회로(12)의 우측의 동작에 대해서 설명한다. 전술한 카운 터 회로(11)에서 출력되는 클록 신호(CLK)는 인버터(170)에서 반전되어 반전 클록 신호(CLKB)가 된다. 우선, 상기 클록 신호(CLK)가 하강할 때, 상기 반전 클록 신호(CLKB)의 상승 엣지는 콘덴서(171)를 통해 노드(n171)의 전압을 상승시킨다. 이 때문에, 상기 N채널 트랜지스터(178)는 충분히 도통되고, 노드(n179)는 외부 전원 전압(Vcc) 레벨이 되며, 콘덴서(179)는 외부 전원 전압(Vcc)까지 충전된다.
이어, 상기 클록 신호(CLK)의 상승 엣지는 콘덴서(179)를 통해 노드(n179)의 전압을 (Vcc＋Vth) 이상으로 끌어 올린다. 이 때문에, 상기 N채널 트랜지스터(176)는 충분히 도통되어 노드(n180)의 전압을 거의 외부 전원 전압(Vcc)까지 상승시킨다.
이어, 상기 클록 신호(CLK)의 하강시에 반전 클록 신호(CLKB)의 상승 엣지에서, 상기 노드(n180)의 전압은 대용량의 콘덴서(180)를 통해 외부 전원 전압(Vcc)의 약 2배까지 상승되고, 상기 노드(n180)로부터 P채널 트랜지스터(177)를 통해 Vpp에 전류가 흘러 상기 Vpp를 외부 전원 전압(Vcc)의 약 2배로 끌어 올린다. 상기 펌프 회로(12)의 좌측은 우측의 역상 동작을 행하여 효율적으로 승압 동작을 실행한다.
이상 설명한 바와 같이, 본 발명에 따르면 메모리 셀 어레이의 면적에 대해 펌프 회로의 면적의 비율이 작고, 고집적화가 가능한 메모리 디바이스를 제공할 수 있다.
또한, 본 발명에 따르면 셀 트랜지스터의 기록 또는 독출 동작시에 효율적으 로 전류를 공급할 수 있고, 저소비 전력화가 가능한 메모리 디바이스를 제공할 수 있다.

Claims (8)

  1. 외부 전원과는 다른 전압을 생성하는 내부 전원 발생 회로를 갖는 메모리 디바이스에 있어서,
    메모리 셀 어레이를 갖는 복수의 뱅크와;
    상기 복수의 뱅크 내에 각각 설치된 적어도 제1 및 제2 내부 전원 발생 회로를 포함하고,
    상기 메모리 디바이스내의 공통 내부 전원 전압이 제1 전압 미만일 때는 상기 복수의 뱅크 내의 상기 제1 및 제2 내부 전원 발생 회로가 활성화되고, 상기 메모리 디바이스내의 공통 내부 전원 전압이 상기 제1 전압보다 높은 제2 전압 미만으로 상기 제1 전압보다 높을 때는 상기 복수의 뱅크 내의 제2 내부 전원 발생 회로가 활성화되며, 활성화 상태에 있는 뱅크 내의 내부 전원 전압이 제3 전압 미만일 때는 상기 뱅크 내의 상기 제1 및 제2 내부 전원 발생 회로가 활성화되는 것인 메모리 디바이스.
  2. 제1항에 있어서, 상기 제3 전압이 상기 제2 전압보다 높은 것인 메모리 디바이스.
  3. 제1항에 있어서, 상기 제3 전압이 상기 제2 전압과 거의 동등한 것인 메모리 디바이스.
  4. 제1항에 있어서, 상기 메모리 디바이스내의 공통 내부 전원 전압이 상기 제1 전압 미만일 때 제1 활성화 신호를 생성하고, 상기 메모리 디바이스내의 공통 내부 전원 전압이 상기 제1 전압보다 높고 제2 전압 미만일 때 제2 활성화 신호를 생성하는 공통 내부 전원 전압 검출 회로를 포함하고,
    상기 제1 활성화 신호에 응답하여 상기 복수의 뱅크 내의 상기 제1 및 제2 내부 전원 발생 회로가 활성화되고,
    상기 제2 활성화 신호에 응답하여 상기 복수의 뱅크 내의 제2 내부 전원 발생 회로가 활성화되는 것인 메모리 디바이스.
  5. 제1항 또는 제4항에 있어서, 상기 활성 상태의 뱅크 내의 내부 전원 전압이 상기 제3 전압 미만일 때에 제3 활성화 신호를 생성하는 뱅크용 내부 전원 전압 검출 회로를 각 뱅크 내에 포함하고,
    상기 제3 활성화 신호에 응답하여, 그 뱅크 내의 상기 제1 및 제2 내부 전원 발생 회로가 활성화되는 것인 메모리 디바이스.
  6. 제5항에 있어서, 상기 뱅크용 내부 전원 전압 검출 회로는, 대응하는 뱅크가 활성 상태로서, 로우 어드레스에 대한 디코드 동작마다 상기 뱅크 내의 내부 전원 전압의 저하를 검출하는 것인 메모리 디바이스.
  7. 제1항에 있어서, 상기 뱅크 내에 설치된 내부 전원 발생 회로는 거의 동등한 전원 발생 능력을 갖는 것인 메모리 디바이스.
  8. 외부 전원과는 다른 전압을 생성하는 내부 전원 발생 회로를 갖는 메모리 디바이스에 있어서,
    메모리 셀 어레이를 갖는 복수의 뱅크와;
    상기 복수의 뱅크 내에 각각 설치된 적어도 제1 및 제2 내부 전원 발생 회로를 포함하고,
    상기 메모리 디바이스내의 공통 내부 전원 전압이 제1 전압 미만일 때는 상기 복수의 뱅크 내의 상기 제1 및 제2 내부 전원 발생 회로가 활성화되고, 상기 메모리 디바이스내의 공통 내부 전원 전압이 상기 제1 전압보다 높고 제2 전압 미만일 때는 상기 복수의 뱅크 내의 제2 내부 전원 발생 회로가 활성화되는 것인 메모리 디바이스.
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