KR100578672B1 - 집적 반도체 메모리 - Google Patents

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Abstract

다수의 메모리 뱅크(1, 2, 3, 4)로 분할된 메모리 셀 필드를 포함하는 본 발명에 따른 집적 반도체 메모리에서는, 개별 메모리 뱅크가 하나의 메모리 셀에 대한 액세스를 위해서 작동되는 경우에만 더 높은 구동 성능을 갖는 공급 전위가 메모리 뱅크에 인가된다. 이 목적을 위해, 개별 메모리 뱅크(1)에 할당된 배전 전압 소스(10)는 메모리 뱅크(1)와 동일한 어드레스 신호(A11)에 의해서 트리거된다. 배전 전압 소스(10, 20, 30, 40)는 워드 라인 전위, 비트 라인 전위 또는 기판 전위를 형성한다. 그럼으로써 전력 손실이 절감된다.

Description

집적 반도체 메모리 {INTEGRATED SEMICONDUCTOR MEMORY}
도 1은 본 발명에 따른 집적 반도체 메모리의 원리적인 회로도.
도 2는 워드 라인 전압을 형성하기 위한 실시예의 상세한 단면도.
도 3은 비트 라인 전압을 형성하기 위한 실시예의 상세한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 2, 3, 4 : 메모리 뱅크 5 : 디코더
10, 20, 30, 40 : 배전 전압 소스 11, 21, 31, 41 : 단자
12, 22, 32, 42 : 공급 전위 13, 14, 15 : 메모리 셀
16, 131, 132 : 스위치 17, 133 : 어드레스 디코더
A11 : 출력 신호 AWL1 : 제어 신호
BL1, BL2 : 비트 라인 WL1, WL2 : 워드 라인
VDD, VSS : 배전 전압 VPP1, VBLH12 : 공급 전위
본 발명은 적어도 2개의 메모리 뱅크내에 배치된 다수의 메모리 셀을 포함하는 집적 반도체 메모리에 관한 것이다.
집적 반도체 메모리는 다수의 메모리 셀을 포함한다. US 5 109 265호에 나타난 바와 같이, 메모리 셀은 4개의 메모리 뱅크로 분할된다.
집적 반도체 메모리에서는 제공된 배전 전압으로부터 상이한 추가 전압 또는 전위가 형성되어 메모리 셀 필드에 인가된다. 예를 들어 기판에는 기판 바이어스 전압이 인가된다; 메모리 뱅크의 워드 라인에는 워드 라인 전압이 인가된다; 비트 라인에는 비트 라인 전압이 공급된다. 기판 전위는 외부로부터 반도체 칩에 공급되는 배전 전압보다 낮고, 워드 라인 전위는 외부로부터 공급되는 배전 전압보다 높으며, 비트 라인 전위는 외부로부터 공급되는 배전 전압 사이에 있다. 개별 전압 제너레이터는 특히 기판 바이어스 전압 및 워드 라인 전압의 경우에 적지 않은 전력 손실을 야기한다.
메모리 용량이 증가함에 따라, 예를 들어 워드 라인 커패시턴스, 비트 라인 커패시턴스 또는 기판 커패시턴스와 같은 개별 전압 소스에 의해서 구동되는 용량성 부하도 또한 증가한다. 이것은 상응하는 전압 제너레이터의 더 높은 구동 성능을 요구한다. 따라서 메모리 용량이 증가함에 따라 전압 소스의 전력 손실도 상승되어 나머지 전력 손실원에 비해서 더 이상 무시할 수 없을 정도로 유지된다. 상기 효과는 약 1Gbit의 메모리 용량부터 두드러지게 나타난다.
DE 195 13 667 A1호에는, 리프레시 또는 CBR-모드 동안에는 워드 라인 전압용 전압 제너레이터가 더 높은 구동 성능으로 작동되고 그렇지 않은 경우에는 더 낮은 구동 성능으로 작동되는 반도체 메모리가 기술되어 있다. 관련된 모든 메모리 셀은 동일한 어드레스 디코더에 의해서 트리거된다.
본 발명의 목적은, 전력 손실이 적은 집적 반도체 메모리를 제공하는 것이다.
상기 목적은 청구항 1항에 따라, 다수의 메모리 셀을 각각 가지고, 상기 메모리 셀들을 어드레싱하기 위한 어드레스 디코더를 각각 가지는 제 1 메모리 뱅크 및 추가의 메모리 뱅크들을 포함하며, 상기 각각의 어드레스 디코더는 관련 메모리 뱅크의 메모리 셀들만을 어드레싱할 수 있고, 상기 메모리 뱅크들은 각각의 공급 전위에 의해서 급전되며, 상기 메모리 뱅크들에 할당되고 개별 공급 전위를 공급하기 위한 배전 전압 소스를 각각 하나씩 포함하며, 메모리 액세스를 위해 개별 메모리 뱅크를 활성화시키거나 비활성화시킬 수 있는, 상기 메모리 뱅크를 위한 출력 신호를 하나씩 갖는 디코더를 포함하며, 상기 메모리 뱅크가 개별 출력 신호에 의해서 활성화되는 경우에는 상기 메모리 뱅크들 중 하나를 위한 공급 전위에 더 높은 구동력이 제공되고, 상기 메모리 뱅크가 개별 출력 신호에 의해서 활성화되지 않는 경우에는 더 낮은 구동력이 제공되는 방식으로 배전 전압 소스가 제어될 수 있도록 구성된 집적 반도체 메모리에 의해 달성된다.
본 발명에 따라, 집적 반도체 메모리 칩의 각각의 메모리 뱅크에는 배전 전압 소스가 할당된다. 배전 전압 소스는 선택적으로 또는 복합적으로 워드 전위, 비트 전위 또는 기판 전위를 발생시킨다. 하나의 메모리 뱅크가 메모리 액세스시에 활성화되고 이 목적을 위해 상응하게 디코딩된 어드레스 신호가 적합한 경우에는 관련 배전 전압 소스의 구동 성능이 상승된다. 다른 메모리 뱅크가 활성화되고, 그 후에 관심있는 메모리 뱅크가 활성화되지 않으면, 상기 배전 전압 소스의 구동 성능은 다시 저하된다. 전력 손실은 그에 상응하게 절감된다. 배전 전압 소스는 관련 메모리 뱅크의 활성화시에 전부하 상태로 작동된다. 메모리 뱅크가 활성화되지 않는 경우에는, 메모리 셀 필드내의 누설 전류 손실만이 보상되는 방식으로 전 부하에 비해 더 낮은 구동 성능으로 전압 소스가 작동된다; 또는 전압 소스가 완전히 차단된다.
워드 라인 전위 및 기판 전위용의 배전 전압 소스는, 발생된 출력 전압 또는 기준 전위와 관련하여 발생된 출력 전위가 입력측에 제공되는 배전 전압 외부에 놓이는 소위 전압 부스터이다. 그러한 전압 소스는 클럭 방식으로 작동되고 발진기를 포함한다. 전 부하로부터 부분 부하로 전환되는 경우에는 전압 소스의 클럭 주파수만이 강하된다.
워드 라인 전압, 기판 바이어스 전압 또는 비트 라인 전압을 위한 본 발명의 바람직한 실시예는 종속항에서 기술된다.
본 발명은 도면을 참조하여 하기에서 자세히 설명된다.
도 1에 도시된 반도체 메모리의 블록 회로도는 4개의 메모리 뱅크(1, 2, 3, 4)를 보여준다. 각각의 메모리 뱅크는 다수의 메모리 셀 및 상기 메모리 셀 뱅크내에 있는 메모리 셀을 판독 및 기록하기 위한 상응하는 기능 유닛들을 포함한다. 1Gbit-메모리에서는 각각의 메모리 뱅크가 256Mbit의 메모리 용량을 갖는다. 하나의 메모리 뱅크는 각각의 어드레스를 통해 선택될 수 있다. 이 선택을 위해서는 예를 들어 상응하는 메모리 셀의 어드레스의 2개의 최대값 비트(A1, A2)가 이용된다. 경우에 따라 미리 이루어지는 디코딩 과정 후에 비로소 얻어지는 이 비트들은 디코더(5)에 제공된다. 디코더(5)는 출력측에서 메모리 뱅크(1, 2, 3 및 4)를 위해 각각 하나의 라인(11, 21, 31, 41)을 포함한다. 이 라인들(11, 21, 31, 41) 중에서 하나의 라인이 활성화되면, 이것은 메모리 셀 중에서 하나의 메모리 셀에 대한 메모리 액세스가 개별 라인에 할당된 메모리 뱅크내에서 이루어진다는 것을 의미한다. 그 다음에 메모리 뱅크가 활성으로 스위칭된다. 즉, 전체 배전 전압 및 그밖의 경우에 메모리 액세스를 위해 필요한, 개별 메모리 뱅크내에 있는 기능 유닛들이 한가지 상태로 전환됨으로써, 결과적으로 메모리 뱅크내에서의 메모리 셀의 판독 또는 기록이 가능해진다.
각각의 메모리 뱅크(1, 2, 3, 4)에는 별도의 배전 전압 소스(10, 20, 30 및 40)가 할당된다. 배전 전압 소스(10)는 워드 라인 전압, 비트 라인 전압 또는 기판 바이어스 전압 및 접지(VSS)에 대해 상응하는 전위를 메모리 뱅크(1)에 제공되는 출력 라인(12)에서 형성한다. 배전 전압 소스(10)는 또한 상기 배전 전압들 중에서 하나 또는 다수의 전압을 병렬로 제공할 수도 있다. 상기 소스(10)는, 메모리 뱅크(1)가 활성화되는 경우, 즉 상기 메모리 뱅크내에 배치된 메모리 셀에 대한 액세스가 이루어지는 경우에는 이 소스가 더 높은 구동 능력을 갖는 전위를 송출하도록 제어된다. 메모리 뱅크(1)가 활성화되지 않는 경우, 다시 말해서 다른 메모리 뱅크(2, 3, 4) 중에서 하나의 메모리 뱅크에 대한 액세스가 진행되는 경우에는, 개별 배전 전압 또는 전위가 더 낮은 구동 능력을 갖는 배전 전압 소스(10)의 출력(12)에 제공된다. 이것은 배전 전압 소스(10)가 완전히 차단된다는 사실도 또한 내포한다.
구동 성능이 비교적 낮고 배전 전압 소스(10)가 차단되는 경우에는 이 소스가 전력 손실을 거의 또는 전혀 야기하지 않는다. 하나의 메모리 셀에 대해서만 메모리 액세스가 이루어지고 하나의 메모리 뱅크만이 활성화되는 한편, 다른 메모리 뱅크는 활성화되지 않는 경우, 가장 바람직하게는 전압 발생기의 전력 손실이 모든 메모리 영역에 동일하게 전력이 공급되는 종래의 배전 전압 소스 컨셉에 비해 단지 1/4에 달하게 된다.
배전 전압 소스(10)의 높은 구동 성능과 낮은 구동 성능 사이의 전환은 바람직하게 디코더 출력 라인(11)에 인가되는 신호에 의해서 야기된다. 이 목적을 위해 라인(11)은 메모리 뱅크(1)뿐만 아니라 배전 전압 소스(10)의 구동 성능을 조절하기 위한 상응하는 제어 입력과도 접속된다. 다른 배전 전압 소스(20, 30, 40)는 전술한 설명에 상응하는 기능 및 상응하는 구조를 갖는다.
도 1에서 각각의 메모리 뱅크에는 별도의 배전 전압 소스가 하나씩 할당된다. 그러나 이것은 실제의 실시예에서, 상기 배전 전압 소스의 일부가 상이한 메모리 뱅크에 의해서 공통으로 이용된다는 사실도 내포하고 있다. 바람직한 것은, 배전 전압 소스(10, 30)의 부분들이 통합되고 대략적으로는 개별 출력(12, 32)만이 접속 및 차단되는 것이다. 소스(20, 40)에 대해서도 동일하게 적용된다.
도 2에서는 집적 반도체 메모리의 상세한 단면이 보여지는데, 상기 도면에서 배전 전압 소스(10)는 라인(12)에 메모리 뱅크(1)의 워드 라인을 위한 공급 전위(VPP1)를 공급한다. 메모리 뱅크(1)는 메모리 셀(13, 14, 15)이 도시되어 있는 메모리 셀 필드를 포함한다. 하나의 메모리 셀을 선택하기 위해서는 워드 라인(WL1, WL2) 및 비트 라인(BL1, BL2)이 이용된다. 다수의 메모리 셀(13, 14)은 포지티브 전위를 통해 워드 라인(WL1)에서 응답된다. 그 다음에 상기 메모리 셀의 개별 액세스 트랜지스터가 도전 접속된다. 비트 라인, 예컨대 BL1의 선택에 의해서 워드 라인(WL1)과 비트 라인(BL1)의 교차점에 배치된 메모리 셀(13)의 데이터 정보가 판독 출력된다. 활성화 상태에서 워드 라인(WL1)의 전위(VPP1)는 외부로부터 반도체 칩에 공급되는 공급 전위(VDD)보다 높다. 그럼으로써 n-채널-MOS-트랜지스터로 구현된 메모리 셀의 액세스 트랜지스터는 완전히 도통되도록 제어되며, 메모리 셀내에 저장된 정보는 손실 없이 판독 출력 및 판독 입력될 수 있게 된다. 라인(12)을 통해 인가되는 전압은 외부로부터 인가되는 배전 전압(VDD, VSS)보다 더 높다. 라인(12)의 공급 전위(VPP1)는 각각 하나의 스위칭 가능한 증폭기를 통해서 워드 라인에 인가되며, 도면에는 워드 라인(BL1)을 위한 증폭기(16)가 도시되어 있다. 증폭기(16)가 활성화됨으로써, 결과적으로 워드 라인(WL1)이 메모리 셀(13)에 대한 액세스를 위해 활성화되는 경우에는 라인(12)의 전위(VPP1)가 워드 라인(WL1)에 접속된다. 이 목적을 위해 행 디코더(17)는 메모리 셀(13)의 어드레스(A1, ..., An) 및 그로부터 이미 사전에 디코딩된 어드레스를 포함하며, 하나의 행 디코더(17)에 의해 발생되는 제어 신호(AWL1)가 증폭기(16)에 제공된다.
라인(12)에서 상승된 공급 전위(VPP1)를 형성하기 위해 배전 전압 소스(10)는 충전 펌프 또는 부스트 회로로서 형성된다. 상기 배전 전압 소스는 드레인-소스-구간과 직렬로 접속된 2개의 n-채널-MOS-트랜지스터(101, 102)를 포함하며, 이 트랜지스터들은 반도체 칩의 공급 전위 단자(VDD)와 출력 단자(12) 사이에 접속된다. 트랜지스터(101, 102)의 결합 노드에는 커패시터(105)가 접속된다. 트랜지스터의 게이트 단자 및 커패시터의 다른 단자는 각각 하나의 제어 신호(E1, E2 및 E3)에 의해서 제어된다. 상기 제어 신호(E1, E2 및 E3)는 발진기(104)에 의해서 적동되는 논리 장치(103)내에서 발생된다. 메모리 액세스시에 상승된 출력 전압을 형성하기 위해서는 충전 펌프(10)가 전부하에서 작동된다. 즉, 단자(12)에서 출력 전위(VPP1)와 관련된 구동 능력은 높다. 이 목적을 위해 높은 주파수를 갖는 주기적인 제어 신호(E1, E2, E3)가 발생된다. 메모리 뱅크(1)에 대한 메모리 액세스가 이루어지지 않고 그럼으로써 신호(A11)에 의해 디코더(5)의 단자(11)에서 메모리 뱅크(1)가 차단되는 경우에는, 배전 전압 소스(10)의 출력 단자(12)에서 전위(VPP1)가 비교적 낮은 구동력으로 존재한다. 이것이 의미하는 것은, 배전 전압 소스(10)가 완전히 차단되거나 또는 비록 작동 상태중에 워드 라인 전압의 높이에 있지만 비교적 적은 구동력을 갖는 출력 전위가 전송된다는 것이다. 구동력은 누설 전류로부터의 손실이 보상될 정도로만 큰 것이 이상적이다. 배전 전압 소스(10)를 상기 작동 상태 사이에서 전환시키기 위해 라인(11)에 인가되는 신호(A11)가 상기 소스의 입력측에 공급되며, 상기 신호는 메모리 뱅크(21)도 활성화시킨다. 이 신호는 목적에 맞게 제어 신호(E1, E2, E3)를 발생시키기 위한 로직(103)을 제어한다. 대안적으로는, 발진기(104)의 주파수도 또한 높은 작동 주파수로부터 낮은 주파수로 전환될 수 있다.
배전 전압 소스(10)가 기판 바이어스 전압을 발생시키는 도시되지 않은 실시예의 경우에는 출력(12)이 기판 전위(VBB)를 접지(VSS)로 유도한다. 출력(12)은 도 2에 도시된 결합 대신 기판 단자와 결합되며, 이 기판 단자는 메모리 셀 뱅크(1)를 위한 기판 전위를 제공한다. 상기 기판 전위는 전체 반도체 칩내에서 나타나는 가장 낮은 전위이다. 이것은, 기판에서 발생하는 충전 캐리어가 방출됨으로써 스위칭 과정으로 인한 기판의 전위 상승이 저지되도록 작용한다. 그 효과는, 누설 전류가 감소되고 장벽층의 커패시턴스가 상승되며 래치-업 위험이 감소되는 것이다. 기판 전위는 외부로부터 제공되는 접지 전위(VSS)보다 낮다. 즉, 기판 바이어스 전압은 외부로부터 공급되는 반도체 칩의 배전 전압(VDD, VSS)보다 낮다. 이 목적을 위해 트랜지스터(102)는 도 2에 도시된 것과 달리 p-채널-MOS-트랜지스터로서 형성되고 배전 전압의 음극(VSS)과 접속되며, 제어 신호(E1, E2 및 E3)는 그에 상응하게 매칭된다.
나머지 공급 전위 소스(20, 30, 40)는 배전 전압 소스(10)에 상응하게 구성되며, 메모리 뱅크(1)와 관련한 설명은 메모리 뱅크(2, 3, 4)에 동일하게 적용된다.
도 3에서는 집적 반도체 메모리의 상세한 단면이 보여지는데, 도면에서 배전 전압 소스(10)는 라인(12)에서 메모리 뱅크(1)의 비트 라인을 위한 공급 전위(VBLH12)를 제공한다. 2개의 비트 라인(BL1, BL2)은 공통으로 판독 증폭기(130)의 역위상 입력에 연결된다. 판독 과정 전에는 비트 라인(BL1, BL2)이 공급 전위(VBLH12)에 프리차지(precharge)된다. 그 다음에, 비트 라인의 전위가 단락되어 보상됨으로써 판독 출력 과정이 시작된다. 이 목적을 위해서는 상응하는 제어 신호(VEQ)에 의해 도통 제어되는 트랜지스터(134)가 이용된다. 프리차지 전위(VBLH12)는 반도체 칩(VDD, VSS)의 외부로부터 제공되는 배전 전압 사이에 있다. 프리차지 전위(VBLH12)는 양의 공급 전위(VDD)보다 약 30% 정도 더 낮다. 제어 신호(A11)에 의해 메모리 뱅크(1) 및 배전 전압 소스(10)가 작동됨으로써, 상기 배전 전압 소스의 출력 단자(12)에서 비트 라인 프리차지 전압(VBLH12)이 구성된다. 비트 라인(BL1, BL2)은 열 디코딩 과정 후에 작동된다. 이 목적을 위해서, 제공된 어드레스(A1, ..., An)로부터 디코딩된 제어 신호(ABL12)를 작동시키는 열 디코더(133)가 제공된다. 제어 신호(ABL12)는 개별 증폭기(131, 132)에 접속되며, 이 증폭기들을 통해 비트 라인 프리차지 전압(VBLH12)이 비트 라인(BL1, BL2)에 인가된다.
이 경우 배전 전압 소스(10)는 조절된 배전 전압 소스이다. 상기 배전 전압 소스는 연산 증폭기(110)를 포함한다. 이 연산 증폭기는 츨력측에 전류 경로를 가지며, 이 전류 경로는 양의 공급 전위(VDD)측에 p-채널-MOS-트랜지스터(112)를 포함한다. 트랜지스터(112)의 게이트 단자는 추가의 p-채널-MOS-트랜지스터(111)를 통해 전위(VDD)용 단자와 접속된다. 트랜지스터(111)의 게이트 단자는 신호(A11)에 의해 제어된다. 그럼으로써 제너레이터가 접속 및 차단된다.
도 2 및 도 3에 도시된 바와 같이, 메모리 뱅크들은 메모리 액세스와 관련하여 서로 무관하게 동작한다. 즉, 하나의 메모리 뱅크에 대해 액세스가 이루어지는 경우에는 다른 메모리 뱅크는 관련되지 않는다. 다른 메모리 뱅크에 대해서는 동시에 마찬가지로 메모리 액세스가 실행될 수도 있고 실행되지 않을 수도 있다. 각각의 메모리 뱅크는 상기 메모리 뱅크에만 할당된 고유의 어드레스 디코더, 즉 행 디코더(17) 및 열 디코더(133)로 세분되는 어드레스 디코더를 포함한다. 하나의 메모리 뱅크의 어드레스 디코더를 통해서는 상기 메모리 뱅크내에 배치된 메모리 셀만이 어드레싱될 수 있다. 동일 어드레스 디코더를 통해서 상이한 메모리 뱅크의 메모리 셀이 어드레싱될 수는 없다. 행 어드레스 디코더에 의해서 어드레싱될 수 있는 워드 라인 및 열 어드레스 디코더에 의해서 어드레싱될 수 있는 비트 라인은 단지 하나의 메모리 뱅크 내부에서만 연장되고, 다른 메모리 뱅크내로는 유도되지 않는다. 기록 증폭기/판독 증폭기(감지 증폭기) 역시 메모리 셀에 의해 메모리 뱅크 내부에 저장되거나 판독 출력되는 데이터 신호를 증폭하기 위해서만 이용된다.
본 발명에 의해, 전력 손실이 적은 집적 반도체 메모리를 제공할 수 있게 되었다.

Claims (9)

  1. - 다수의 메모리 셀(13, 14, 15)을 각각 가지고, 상기 메모리 셀들을 어드레싱하기 위한 어드레스 디코더를 각각 가지는 제 1 메모리 뱅크(1) 및 추가의 메모리 뱅크들(2, 3, 4)을 포함하며, 상기 각각의 어드레스 디코더는 관련 메모리 뱅크의 메모리 셀들만을 어드레싱할 수 있고, 상기 메모리 뱅크들은 각각의 공급 전위(12, 22, 32, 42)에 의해서 급전되며,
    - 상기 메모리 뱅크들(1, 2, 3, 4)에 할당되고 개별 공급 전위를 공급하기 위한 배전 전압 소스(10, 20, 30, 40)를 각각 하나씩 포함하며,
    - 메모리 액세스를 위해 개별 메모리 뱅크(1)를 활성화시키거나 비활성화시킬 수 있는, 상기 메모리 뱅크(1)를 위한 출력 신호(A11)를 하나씩 갖는 디코더(5)를 포함하며,
    - 상기 메모리 뱅크(1)가 개별 출력 신호(A11)에 의해서 활성화되는 경우에는 상기 메모리 뱅크들 중 하나(1)를 위한 공급 전위에 더 높은 구동력이 제공되고, 상기 메모리 뱅크(1)가 개별 출력 신호(A11)에 의해서 활성화되지 않는 경우에는 더 낮은 구동력이 제공되는 방식으로 배전 전압 소스(10)가 제어될 수 있도록 구성된 집적 반도체 메모리.
  2. 제 1항에 있어서, 각각의 배전 전압 소스(10, 20, 30, 40) 측에서 배전 전압(VDD, VSS)이 공급될 수 있으며, 상기 배전 전압 소스(10, 20, 30, 40)의 출력측에서는 개별적으로 제공된 배전 전압(VDD, VSS)의 범위 외의 공급 전위가 발생할 수 있는 것을 특징으로 하는 집적 반도체 메모리.
  3. 제 1항 또는 제 2항에 있어서, 각각의 배전 전압 소스(10)는 클럭 방식으로 작동되며, 상기 배전 전압 소스(10)의 클럭 주파수는 개별적으로 할당된 메모리 뱅크(1)를 활성화시키거나 비활성화시킬 수 있는 디코더(5)의 출력 신호(A11)에 의해 제 1 주파수와 제 2 주파수 사이에서 전환될 수 있는 것을 특징으로 하는 집적 반도체 메모리.
  4. 제 1항 또는 제 2항에 있어서, 각각의 배전 전압 소스(10)는 개별적으로 할당된 메모리 뱅크(1)를 활성화시키거나 비활성화시킬 수 있는 디코더(5)의 출력 신호(A11)에 의해서 스위치-온 되거나 차단될 수 있는 것을 특징으로 하는 집적 반도체 메모리.
  5. 제 1항 또는 제 2항에 있어서, 상기 디코더(5)는 입력측에 다수의 메모리 셀(13, 14, 15)을 포함한 메모리 뱅크들(1, 2, 3, 4) 중에서 하나의 메모리 뱅크를 선택하기 위한 어드레스 신호(A1, A2)용 단자를 포함하고, 출력측에 상기 메모리 뱅크들(1, 2, 3, 4)을 위한 단자(11, 21, 31, 41)를 각각 하나씩 포함하며,
    상기 각각의 단자(11, 21, 31, 41)는 관련 메모리 뱅크(1, 2, 3, 4)와 접속되고, 상기 메모리 뱅크에 할당된 배전 전압 소스(10, 20, 30 40)와 접속되는 것을 특징으로 하는 집적 반도체 메모리.
  6. 제 1항 또는 제 2항에 있어서, 각각의 상기 메모리 뱅크(1)는 다수의 메모리 셀(13, 14, 15) 및 워드 라인(WL1, WL2)을 포함하고, 상기 메모리 셀 및 워드 라인에 의해서는 저장될 데이터 값을 판독 또는 기록하기 위해 상기 메모리 뱅크(1)내에 배치된 적어도 하나의 메모리 셀(13, 14, 15)이 각각 제어 신호(AWL1)에 의해 선택될 수 있으며,
    각각의 상기 배전 전압 소스(10)에 의해서 상기 워드 라인(WL1, WL2)을 위한 공급 전위(VPP1)가 형성될 수 있으며,
    상기 워드 라인(WL1, WL2)을 위한 공급 전위(VPP1)는 워드 라인(WL1)에 할당된 각각 하나의 스위치(16)를 통해서 제공될 수 있으며,
    상기 스위치(16)는 상기 제어 신호(AWL1)에 의해서 도통되도록 제어될 수 있는 것을 특징으로 하는 집적 반도체 메모리.
  7. 제 1항 또는 제 2항에 있어서, 상기 반도체 메모리는, 반도체 기판내에 구현되고, 각각의 배전 전압 소스에 의해 기판 전위가 형성될 수 있으며,
    상기 기판 전위는, 기판 내에서 배전 전압 소스가 할당된 메모리 뱅크가 배치되어 있는 부분에 제공될 수 있는 것을 특징으로 하는 집적 반도체 메모리.
  8. 제 1항 또는 제 2항에 있어서, 각각의 상기 메모리 뱅크(1)가 다수의 메모리 셀(13, 14, 15) 및 비트 라인(BL1, BL2)을 포함하고, 상기 메모리 셀 및 비트 라인에 의해서는 메모리 뱅크(1)내에 배치된 적어도 하나의 메모리 셀(13, 14, 15)의 데이터 값이 각각 판독을 위해 탭핑(tapping)될 수 있거나 또는 기록을 위해 제공될 수 있으며,
    각각의 상기 배전 전압 소스(10)에 의해서 상기 비트 라인(BL1, BL2)을 위한 공급 전위(VBLH12)가 형성될 수 있으며,
    상기 비트 라인(BL1, BL2)을 위한 공급 전위(VBLH12)는 각각 하나의 관련 스위치(131, 132)를 통해서 상기 비트 라인(BL1, BL2)에 제공될 수 있는 것을 특징으로 하는 집적 반도체 메모리.
  9. 제 1항 또는 제 2항에 있어서, 각각의 상기 메모리 뱅크(1, 2, 3, 4)가 메모리 셀(13, 14, 15)을 선택하기 위한 어드레스 디코더(17, 133)를 포함하며, 상기 디코더에 의해서는 상기 메모리 뱅크 내의 메모리 셀만이 선택될 수 있는 것을 특징으로 하는 집적 반도체 메모리.
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