TW457485B - Integrated semiconductor-memory - Google Patents

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五、發明說明（/ J 本發明偽關栌一楝模p #導體記億體.其具有許多記 憶濟單略.這心單除配置在至少二ί固記億徘i h 〃 n in屮 積·半導體記憶體S有許多記请體單胞。就像 Μ 5 U ij 2 中所示 樣，記ft »_胞割分喃j倨記億 ί# \ !ι ί· n k ) f, 幵猜體φ導體紀憶體屮由所傳送夂電源電壓而·生各横 不同之其它電壓或電位ft旃加於記億體單胞陣列中c例 如 體I:施加榫《 P預偏壓，在記憶排之宇線上 ^^1 >^i ^^1 —1 I m i^i m n ^^1 p^i I I --1^^1 I. ^1 ^、— I I - -_- t^i ill I .1^ Γ (請先閱讀背面之注咅？事項再填寫本頁) 五、發明說明（）） 力來驅動。所有觀察到之記億體單胞是由相同之位址解 碼器來控制。 {請先閱讀背面之注意事項再填寫本頁) 本發明之目的是提供一種積體半導體記億體，其功率 消耗較嵌。 此目的是由一種具有申請專利範圍第i項待徴之積體 半導體記憶體來達成。 依據本發明，積體半導體記億體晶Η之每一記憶排 (b an k )都設有電源電壓源。此種電源電壓源交替地 (a 11 e r n a t i V e ] y )或缒合地産生字線電位，位元線電位 或基體電位。若某一記億排在記億體存取時被驅動（其 中適用一種相對應之已解碼之位址信號），則可提高所 屬電源電壓源之驅動能力。若另一記憶排被驅動且所觀 察到之記憶排被去（d e -)驅動，則此電源電壓源之驅動 能力又再下降。這樣可使所消耗之功率降低。電源電壓 源在驅動所屬之記億排時是在金載（f u I i 1 〇 a d )時操作 ,在記憶排去驅動時此電壓源是以較全載時還低之驅動 功率來橾作，因此只須對記億體單胞陣列中之漏電流損 耗進行補償：或其完全被截止（off)。 經濟部智慧財產局員工消費合作社印製 字線電位和基體電位闬之電源電壓源是一種所謂電壓 升歷器，其所産生之輸出電壓或所産生之相對於參考電 位之輸出電位是位於輸入側所傳送之電源電瞪範圍外。 此棟電壓源是以時脈（c 1 〇 c k )來驅動且含有一個振盪器 。在全載轉換至部份負載時只有電壓源之畤脈頻率會下 降。 ~ ^ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1 :^4574 6 δ A7 經濟部智慧財產局員工消費合作社印製

*-------訂 *------' 本紙張尺度適用中國國家標準（CNS)A-i規格（210 X 297公釐） ΙΓ 五、發明說明（）

A7 457485 _B7_ 五、發明說明（* ) V W之電位，輸出線U連通至記憶排1 。電源電壓源1 0 亦可丨司時提供一個或多個此種電源電壓。須控制電源1 〇 ,使其在記憶排1受驅動時可以較高之驅動能力來産生 電位，即，可對配置於其中之記億體單胞中之一進行存 取n若記憶排1被去驅動（即，對其它記億排2 , 3 , 4中之 --進行存取時），則各電源電壓或電源電壓源i ϋ之輸出 端1 2上之電位可以較低之驅動能力而被提供β這亦包括 :電源電壓源1 0完全被切斷之情況。^ 在較低之驅動功率或電源電壓源1G切斷時，這幾乎不 會或根本不會消耗功率。若記億體存取只在單一之記億 體單胞中進行且R有各自之記憶排被驅動而其它記憶排 不被驅動時.則電壓産生器之功率消耗在最有利之情況 中只有傳統電源電壓源中者之四分之一，傳統中者所有 記憶體區域都以相同功率而被供電。 在電源電壓源]0之較高和較低驅動功率之間的轉換是 適當地Μ由解碼器輸出線Π上之信號來達成。導線11不 但與記億排1棑連接而且亦與柑對瞎之控制輸入端柑連 接以便控制電源電壓源1 Q之驅動功率β其它電源電壓源 2 0，3 0，4 0具有一種與上述相對應之功能以及一種相對應 之構造。 在第】圔中，一値各別之電源電壓源配屬於每一個記 憶排。但在實際之製作方式中這亦包括：這呰電源電壓 源之一部枴可由不同之記憶排所共同使用。適當之方式 是：電源電壓源1 ϋ , f)之一部枴須加以組合且大約只有 -G ^ 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） (請先閱讀背面之泫意事項再填寫本頁> 裝--------訂--------—線 經濟部智慧財產局員工消費合作社印製 B7 五、發明說明（)

A7 457485 B7_ 五、發明說明U ) (請先閱讀背面之注意事項再填寫本頁) 為了在導線12上産生較高之電源電位VPP1,則電源電 壓源10須以電荷泵（pump)或升壓電路構成，其含有二個 與其源極-汲極-區段相串聯之η -通道-Μ 0 S電晶體1 01 , 1 0 2，此二個電晶體連接在半導體晶片之電源電位端點 V D D和輸出端1 2之間，電容器1 0 5連接在電晶體1 (Η，1 Ο 2之 耦合節點處。電晶體之閘極端及電容器之另一端點是分 別由控制信號Ε 1，Ε 2或Ε 3所控制。控制信號Ε 1 , Ε 2和Ε 3在 邏輯元件1 0 3中産生，邏輯元件i (Π是由振盪器1 0 4所驅 動。為了在記憶體存取時産生較高之輸出電壓，則電荷 泵1 ϋ須在全載（f u 11 ] 〇 a d )情況下受驅動，即，驅動能力 經濟部智慧財產局員工消費合作社印製 相對於端點1 2上之輸出電位V P P 1而言是較高的^此畤須 産生較高頻率之週期性控制信號S1，E2,E3。若在記億排1 中不進行記億體之存取而使記億排1由於解碼器5之輸 出端1 1上之信號A 1 1而被斷開時，則電源電壓源1 0之輸出 端1 2上之電位V Ρ ί> 1所具有之驅動能力較小c這表示：電源 電壓源1 ϋ完金被斷開或其供應一種輸出電位，其在驅動 狀態時具有字線電壓之大小，但所具有之驅動能力較小 。理想情況時此種驅動能力須只具有一種大小，使此種 由於漏電流所造成之損耗可被補償。為了在電源電壓源 1U之各操作狀態之間進行轉換，則此種皰加至遵線Π.之 信號A 1 l·須傳送至電壓源之輸入側，其亦可驅動記憶排 2 U這可適當地控制邏輯元件1 G 3以使産生各控制信號 E 1，E 2 , E 3。另一方式是振盪器1 ϋ 4之頻率可由較高之操 作頻率切換至較低之頻率。 就此圖中未顯示之實施例（其中電源電壓源ΐϋ會産生 本紙張尺度適用尹國國家標準（CNS)A.l規格（2]〇χ 297公釐） 五、發明說明（7 )

457 4 8 Λ7 _B7_ 五、發明說明（4 ) 位V B L ίΠ 2小於半導體晶Η V D D，V S S之此種由外部所傳送 之電源電壓V 1) D，V S S。預充電電位V 1U HI 2大約較正的電 源電位V D D小3 0 % 記憶排1以及電壓源1 0是由控制信 號A 1],所驅動，使其輸出端ί 2上可形成此位元線之預充 電電歷V B L Η 1 2。位7C線B L 1 , Β !. 2在行（c 〇 i \i nt η )解碼過程 之後被驅動。此處設有一棟Π解碼器】U，其由所傳送 之位址A 1 , . . .，A fi來驅動已解碼之控制信號A B L 1 2。控制 谄號A iU 1 2連接於各別之放大器1:U，1 3 2。位元線預充電 電壓V (U H1 2經由這呰放大器而施加至位元線B L I，B L 2。 電壓源]0在此情況中是一種已調整之電壓源，其含有 一種蓮算放大器η 〇，其在輸出倒具有一種電流路徑， 電流路徑在IF. ( Ρ 0 S i t, i ν e )電源電位VI) D側包含一値Ρ -通 道-Μ ϋ S電晶體1 U。電晶體U 2之閘極端經由9 一 P -通道 -電晶體1 1_ 1而與電位V丨)D用之端點相建接^雷晶體1 1 1 之閛楔端是由信號A 1 1所控制P這樣就可接通或斷開上 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------; 裝--------訂---------線- (諳先閱讀背面之注意事項再填寫本頁) 億另行特 器經進 記則進獨"_碼 。胞 時 ，時個 W 解址單 取時同一器址定體 存排可有碼位行憶 醭億樣都解之進記 億記同排列排胞之 記一上憶成憶單排 在某排記分記體憶 ，取億一劃由億記 樺存記每其經記同 一若一 β ， 。 之不 示 ，另Π器3)中對 所即在進碼13排能 中 。 。不解 ，憶不 _ 作中可址如記器 。3操選亦位例於碼 器第地被或之?(置解 器 生和立會取它 I 配1έ 産 2 獨不存於Μ種位 壓第相排體！ϋτft此之 電像互億憶有彳對同 之就是記記只 ΐ 可相 ΪΙ徘一穐之17只由 經濟部智慧財產局員工消費合作社印製 _H7五、發明說明（9 ) " ]]!但ftsiil 位 。测排 ίτ_ 威愤 由延！紀 ΡΙ屮器仵 和 部 大-ί--Ι-ί· 綿内：g 諦 字锁s5E 之憶讀裔 ^紀·£:ο 定 個 出 所，寫 ，讀 器在 ^ 其 fKU 中倍由 解绰棑別或 :hl·;b.0¾φ "一 L'AΉ.- -Λ睁 列 ，的單 由 ^ 〇ρ 靜 -------------裝·-- 請先閲讀背面之注意事項再填寫本頁)

丁，. •Y'J .線 經濟部智慧財產局8工消費合作社 _I£_ 4 5 7 4 8 £ A7 五、發明說明（） 參考符號説明 I, 2,3,4.....記憶排 5.....解碼器 I ¢)，2 fl，3 D，4 0 ...,,雷壓潁 II, 21,31,41.....導線 1 ϋ , 3 2.....輪出端 13,14,15.....記憶體單胞 B i, 1 , fi L 2.....位元線 W !., 1 , 2 L 2.....字線 16.....放大器 U.....列解碼器 1 0 1 , 1 ί) 2 …, . Μ 0 ,S 電晶體 1 〇 3.....邏輯元件 10 4.....振憑器 1 〇 5.....電容器 1 1 〇.....蓮算放大器 111)112.....電晶體 13 1,13 2.....放大器 (請先閱讀背面之注意事項再填寫本頁) --------訂'---------I ' 經濟部智慧財產局員工消費合作社印製 器 器大 碼體放 解晶出 行電讀 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

1. ABCD

   -------------*-- (請先閱讀背面之注意事項再填寫本頁) .線· is- 457485 Hr A8 B8 C8 D8 六、申請專利範圍 第88 1 1 2278號「積體半導體記憶體」專利案 (90年4月修正） (請先閱讀背面之注意事項再填寫本頁) A申請專利範圍： 1·—種積體半導體記憶體，其特徵爲包括： -一個第一記憶排（1)(其具有許多記憶體單胞 (13,14,15))以及其它記憶排（2,3,4)，每一記憶排都 含有一個位址解碼器以便對記憶體單胞進行定址， 只有相關記憶排之記憶體單胞可由位址解碼器來定 址，且每一記憶排是由電源電位（12,22,32,4 2)來供電， -每一配屬於記憶排（1，2,3,4)之電壓源（1 0,20,30,40)是 用來提供各別之電源電位， -一個解碼器（5),對每一記憶排（1)分別具有一個輸 出信號（All),各別之記憶排（1)可藉由輸出信號 (All)而被驅動或去（de-)驅動以便進行記億體存取， 經濟部智慧財產局員工消費合作社印製 -須可對電壓源（10)進行控制，以便以較高之驅動能 力來提供記憶排（1)所需之電源電位，若此記憶排（1) 藉由各別之輸出信號（AU)來驅動時；或須以較低之 驅動能力來提供所需之電源電位，若此記億排（1)是 由各別之輸出信號（All)而被去（de-)驅動時。 2.如申請專利範圍第1項之積體半導體記憶體，其中電 壓源（10,20,30,40)中之每一個在其邊邊可由電源電壓 (VDD，VSS)所供應且在電壓源（10,20,30,40)上於輸出側 可產生一種電源電位，此電源電位是在各別所傳送之 電源電壓（VDD，VSS)範圍之外。 本紙張尺度適用中囷國家榇準（CNS ) A4規格（210X297公釐） 457485

   六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 3. 如申請專利範圍第1或第2項之積體半導體記憶體， 其中電壓源（10)之每一個是以時脈來驅動，且電壓源 (10)之時脈頻率可藉由解碼器（5)之各別之輸出信號 (All)(其可驅動或去（de-)驅動各相關之記憶排（1))而 在第一和第二頻率之間切換。 4. 如申請專利範圍第1或第2項之積體半導體記憶體， 其中電壓源（10)之每一個可由解碼器（5)之各別之輸出 信號（All)(其可驅動或去（de-)驅動各相關之記憶排（1)) 來接通或斷開。 5. 如申請專利範圍第1或第2項之積體半導體記憶體， 其中解碼器（5)在輸入側具有一些位址信號（A1，A2)用之 終端以便選取許多記憶體單胞（13,14,15)之記億排 (1,2,3,4)中之一；解碼器（5)在輸出側就每一記憶排 (1，2,3,4)而言分別具有一個終端（11,21,31,41);終端 (11，21，31，4 1)之每一個是與所屬之記憶排（1，2,3,4) 相連接且與屬於此記憶排之電壓源U〇,2〇,30,40)相連 接。 經濟部智慧財展局員工消費合作社印製 6. 如申請專利範圍第1或第2項之積體半導體記憶體， 其中記憶排（1)中之每一個都具有許多記憶體單胞 (13,14,15)且具有字線（双1^1，\¥1^);可藉由字線來選取 至少一個配置於記憶排（1)中之記憶體單胞（丨3,14,15)以 便藉由控制信號（AWL1)來讀出或寫入一種待儲存之資 料値；藉由電壓源（10)中之每一個可產生字線 (WL1.WL2)用之電源電位（VPP1);字線用之電源電位 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） ABCD 457485 六、申請專利範圍 (VPP1)可經由一個屬於各字線（WL1)之開關（16)而傳送； 開關（16)可由控制信號（AWL1)控制成接通狀態。 (請先閱讀背面之注意事項再填寫本頁) 7.如申請專利範圍第5項之積體半導體記憶體，其中記 憶排（1)中之每一個都具有許多記憶體單胞（13,14,15)且 具有字線（WL1，WL2);可藉由字線來選取至少一個配 置於記憶排（1)中之記憶體單胞（13,14,15)以便藉由控制 信號（AWL1)來讀出或寫入一種待儲存之資料値；藉由 電壓源（10)中之每一個可產生字線（WL1，WL2)用之電源 電位（VPP1);字線用之電源電位（VPP1)可經由一個屬 於各字線（WL1)之開關（16)而傳送；開關（16)可由控制 信號（AWL1)控制成接通狀態。 &如申請專利範圍第1或第2項之積體半導體記憶體， 其中半導體記憶體製作在半導體基體中；藉由每一電 源電壓源而可產生一種基體電位；基體電位可輸送至 基體之配置有記憶排（電壓源是配屬於此記憶排）之此 種部份中。 經漓部智茏对產局員工消費合作社印製 9.如申請專利範圍第1或第2項之積體半導體記憶體， 其中每一記憶排（1)具有一些記憶體單胞（13,14,15)以及 位元線（BL1，BL2)，藉由位元線可測得或傳送至少一配 置在記憶排（1)中之記憶體單胞U 3，14,15)之資料値以便 進行讀出或寫入；藉由每一電壓源（10)可產生一種位 元線（BL1，BL2)用之電源電位（VBLH12);此種位元線用 之電源電位（VBLH12)可經由各別所屬之開關（13M32) 而傳送至位元線（BL1，BL2)。 本紙張尺度適用中國囷家梂準（CNS ) A4規潘（210X297公釐）

   4574 8 5 f l〇〇AZl 六、申請專利範圍 10. 如申請專利範圍第5項之積體半導體記憶體，其中每 一記憶排（1)具有一搜記憶體單胞（1 3,1 4，1 5)以及位元線 (BLi，BL2),藉由位元線可測得或傳送至少一配置在記 憶排（1)中之記憶體單胞（1 3，1 4,1 5)之資料値以便進行讀 出或寫入；藉由每一電壓源（10)可產生一種位元線 (BL1,BL2)用之電源電位（VBLH12);此種位元線用之電 源電位（VBLH1 2)可經由各別所屬之開關（131,132)而傳 送至位元線（BL1，BL2)。 11. 如申請專利範圍第1或第2項之積體半導體記憶體， 其中每一記憶排（1，2,3,4)都包含一種位址解碼器 (17,133)以便選取記億體單胞（13,14,15)，藉由位址解 碼器只可選取此記億排之記憶體單胞。 12如申請專利範圍第5項之積體半導體記憶體，其中每 一記憶排（1，2,3,4)都包含一種位址解碼器（17,133)以便 選取記憶體單胞（13，14，15)，藉由位址解碼器只可選取 此記憶排之記憶體單胞。 (請先閱讀背面之注意事項再填寫本頁} 經濟部智慧財邊局R工消費合作社印製 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐）