KR20180047835A - 저항성 메모리 장치 - Google Patents

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Abstract

본 기술의 일 실시예에 의한 저항성 메모리 장치는 복수의 파티션으로 구분되는 메모리 회로 및 복수의 전원 공급 회로 및 출력 회로를 포함하는 입출력 회로를 포함하고, 복수의 전원 공급 회로 각각은 복수의 파티션 각각에 일대일 대응되도록 구성될 수 있다.

Description

저항성 메모리 장치{Resistive Memory Apparatus}
본 발명은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 저항성 메모리 장치에 관한 것이다.
저항성 메모리 장치는 한 쌍의 전극 사이에 데이터 저장물질층을 배치하고, 전류 또는 전압을 인가하여 데이터 저장물질층의 저항 상태를 변화시켜 데이터를 기록하는 메모리 장치이다.
저항성 메모리 장치는 날로 고집적화되고 있으며, 이에 따라 동작에 필요한 전류 소모량 또한 증가하고 있다.
저항성 메모리 장치를 동작시키기 위한 라이트/리드 회로는 메모리 영역의 일측에 배치될 수 있다. 라이트/리드 회로와 메모리 영역을 연결하는 배선의 길이는 메모리 영역 내 메모리 셀의 위치에 따라 달라진다.
그리고, 이러한 배선 상에 존재하는 기생 캐패시턴스, 배선 저항 등은 메모리 셀에 대한 동작 특성을 변화시키는 요인이 될 수 있다.
본 기술의 실시예는 메모리 셀의 위치에 무관하게 동일한 동작 특성을 나타낼 수 있는 저항성 메모리 장치를 제공할 수 있다.
본 기술의 일 실시예에 의한 저항성 메모리 장치는 복수의 파티션으로 구분되는 메모리 회로; 및 복수의 전원 공급 회로 및 출력 회로를 포함하는 입출력 회로;를 포함하고, 상기 복수의 전원 공급 회로 각각은 상기 복수의 파티션 각각에 일대일 대응되도록 구성될 수 있다.
본 기술의 일 실시예에 의한 저항성 메모리 장치는 복수의 파티션으로 구분되는 메모리 회로; 상기 복수의 파티션 각각에 인접 배치되는 복수의 전원 공급 회로; 및 상기 복수의 전원 공급 회로의 출력단이 공통 접속되는 출력 회로;를 포함하도록 구성될 수 있다.
본 기술에 의하면 라이트 및 리드 동작에 관여하는 입출력 회로의 배치 및 접속 관계를 최적화함에 의해 저항성 메모리 장치의 동작 특성을 균일하게 유지할 수 있다.
도 1은 일 실시예에 의한 저항성 메모리 장치의 구성도이다.
도 2는 일 실시예에 의한 전원 공급 회로의 구성도이다.
도 3은 일 실시예에 의한 출력 회로의 구성도이다.
도 4는 일 실시예에 의한 파티션 및 선택 회로의 구성도이다.
도 5 내지 도 9는 일 실시예에 의한 저항성 메모리 셀의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 저항성 메모리 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 저항성 메모리 장치(10)는 메모리 회로(110), 입출력 회로(120), 로우 선택 회로(130), 컬럼 선택 회로(140) 및 컨트롤러(150)를 포함할 수 있다.
메모리 회로(110)는 복수의 파티션(111-0~111-(n-1))으로 구분될 수 있다.
각 파티션(111 : 111-0~111-(n-1))은 적어도 하나의 워드라인으로 이루어지는 워드라인 그룹(WLG0~WLG(n-1))과 복수의 비트라인으로 이루어지는 비트라인 그룹(BLG0~BLG(n-1))의 교차점 상에 배치되는 복수의 메모리 셀을 포함할 수 있다.
메모리 회로(110)의 각 파티션(111-0~111-(n-1))을 구성하는 메모리 셀들은 데이터 저장 노드의 저항 상태에 따라 저장되는 데이터의 레벨이 결정되는 메모리 셀을 이용하여 구현할 수 있다. 메모리 셀들은 예를 들어 칼코겐 화합물을 이용한 사연화 메모리 셀, 자기 터널링 효과를 이용한 자성 메모리 셀, 전이 금속 산화물을 이용한 저항 메모리 셀, 폴리머 메모리 셀, 페로브스카이트를 이용한 메모리 셀, 강유전 캐패시터를 이용한 강유전 메모리 셀 등을 이용하여 구성할 수 있으나 이에 한정되지 않는다.
메모리 회로(110)의 각 파티션(111-0~111-(n-1))을 구성하는 각 메모리 셀은 하나의 셀에 1비트의 데이터를 저장할 수 있는 싱글 레벨 셀(Single Level Cell; SLC), 또는 하나의 메모리 셀에 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(Multi-Level Cell; MLC)일 수 있다.
입출력 회로(120)는 전원 공급 회로(121 : 121-0~121-(n-1)) 및 출력 회로(123)를 포함할 수 있다.
일 실시예에서, 전원 공급 회로(121 : 121-0~121-(n-1))는 각 파티션(111-0~111-(n-1))에 일대일 대응하도록 구성될 수 있다. 특정 파티션(111-0~111-(n-1))에 동작 전압을 공급하기 위한 특정 전원 공급 회로(121 : 121-0~121-(n-1))는 해당 파티션(111-0~111-(n-1))에 물리적으로 인접하도록 배치될 수 있다.
일 실시예에서, 각 파티션(111-0~111-(n-1))과 각 전원 공급 회로(121 : 121-0~121-(n-1))가 물리적으로 교대로 배치될 수 있으나, 이에 한정되는 것은 아니다.
출력 회로(123)는 메모리 회로(110)의 일측에 배치되며, 전원 공급 회로(121 : 121-0~121-(n-1))의 출력단이 공통 접속되도록 구성될 수 있다.
각 파티션(111-0~111-(n-1))과, 여기에 전원을 공급하는 대응 전원 공급 회로(121 : 121-0~121-(n-1))는 글로벌 비트라인(GBL0~GBL(n-1))을 통해 접속될 수 있다. 아울러, 전원 공급 회로(121 : 121-0~121-(n-1))의 출력단은 글로벌 비트라인(GBL0~GBL(n-1))이 아닌 다른 배선을 통해 출력 회로(123)에 접속될 수 있다.
일 실시예에서, 각 파티션(111-0~111-(n-1))은 비트라인 단위로 복수(K개)의 블럭으로 구분될 수 있다. 이 경우, 복수(K개)의 블럭마다 전원 공급 회로가 구비될 수 있다.
로우 선택 회로(130) 및 컬럼 선택 회로(140)는 어드레스 디코더일 수 있으며, 각각 어드레스 신호를 인가받도록 구성될 수 있다. 로우 선택 회로(130)는 컨트롤러(150)의 제어에 의해 액세스하고자 하는 메모리 셀의 로우 어드레스 즉, 워드라인 어드레스를 인가받아 디코딩할 수 있다. 컬럼 선택 회로(140)는 컨트롤러(150)의 제어에 의해 액세스하고자 하는 메모리 셀의 컬럼 어드레스 즉, 비트라인 어드레스를 인가받아 디코딩할 수 있다.
컨트롤러(150)는 호스트 장치(미도시)와 저항성 메모리 장치(10) 간에 데이터가 송수신될 수 있도록 저항성 메모리 장치(10)의 전반적인 동작을 제어할 수 있다.
메모리 회로(110)에 대한 리드 동작 및 라이트 동작시 선택된 파티션의 선택된 메모리 셀로 동작 전압을 공급할 수 있다. 이 때, 전원 공급 회로(121)가 파티션(111)에 일대일 대응 및 인접 배치되어 있으므로, 선택된 파티션(111)으로 공급되는 동작 전압은 모든 파티션(111)에 대해 균일한 레벨을 가질 수 있다.
그러므로, 입출력 회로와 메모리 셀 간의 접속 배선 상에 존재하는 기생 캐패시턴스 성분 및 배선 저항으로 인한 전압 강하 현상 없이, 각각의 파티션(111) 내 모든 메모리 셀에 동일한 동작 전압을 제공할 수 있다.
나아가, 글로벌 비트라인(GBL)은 배선 저항 및 기생 캐패시턴스에 의한 영향이 다소 큰 특징이 있다. 따라서, 전원 공급 회로(121)의 출력단과 출력 회로(123)를 글로벌 비트라인(GBL)이 아닌 다른 배선을 통해 연결함에 의해 각 파티션 마다의 리드 마진을 동일하게 유지할 수 있다.
도 2는 일 실시예에 의한 전원 공급 회로의 구성도이다.
도 2를 참조하면, 일 실시예에 의한 전원 공급 회로(20)는 프리차지 회로(210), 구동 회로(220) 및 전원 회로(230)를 포함할 수 있다.
프리차지 회로(210)는 각 파티션(111)으로부터 연장되는 글로벌 비트라인(GBL)에 전기적으로 접속되고, 프리차지 명령(PCG)에 응답하여 글로벌 비트라인(GBL)의 전압을 지정된 레벨로 프리차지하도록 구성될 수 있다.
구동 회로(220)는 글로벌 비트라인(GBL)에 접속되며, 인에이블 신호(EN)에 응답하여 글로벌 비트라인(GBL)과 전원 회로(230)를 전기적으로 연결 또는 차단하도록 구성될 수 있다.
전원 회로(230)는 리드전압 제공 회로(231), 제 1 쓰기전압 제공 회로(233) 및 제 2 쓰기전압 제공 회로(235)를 포함할 수 있다.
리드전압 제공 회로(231)는 리드 명령(RDB)에 응답하여 글로벌 비트라인(GBL)에 리드전압(VRD)이 인가되도록 구성될 수 있다.
제 1 쓰기전압 제공 회로(233)는 제 1 쓰기 명령(PGB)에 응답하여 글로벌 비트라인(GBL)에 제 1 쓰기전압(VPG)이 인가되도록 구성될 수 있다. 일 실시예에서, 제 1 쓰기 명령(PGB)은 제 1 레벨의 데이터를 기록하기 위한 프로그램 명령일 수 있다.
제 2 쓰기전압 제공 회로(235)는 제 2 쓰기 명령(ERASEB)에 응답하여 글로벌 비트라인(GBL)에 제 2 쓰기전압(VERS)이 인가되도록 구성될 수 있다. 일 실시예에서, 제 2 쓰기 명령(ERASEB)은 제 2 레벨의 데이터를 기록하기 위한 프로그램 명령일 수 있다.
글로벌 비트라인(GBL)은 특정 배선(M)을 통해 출력 회로(123)에 전기적으로 연결될 수 있다. 아울러, 각 전원 공급 회로(121-0~121-(n-1))의 각 출력단은 특정 배선(M)을 통해 출력 회로(123)에 공통 접속될 수 있다.
도 3은 일 실시예에 의한 출력 회로의 구성도이다.
일 실시예에서, 출력 회로(30)는 리드 동작시, 전원 공급 회로(20)의 출력단에 인가되는 전압과 기준전압(VREF)을 비교하여 출력 데이터(DOUT)를 생성하는 비교회로(310)를 포함할 수 있다.
도 4는 일 실시예에 의한 파티션 및 선택 회로의 구성도이다.
도 4를 참조하면, 일 실시예에 의한 파티션(410)는 적어도 하나의 워드라인(WL0~WL(i-1); 워드라인 그룹)과 적어도 하나의 비트라인(BL0~BL(j-1); 비트라인 그룹) 간에 접속되는 복수의 메모리 셀(MC)을 포함할 수 있다.
비트라인(BL0~BL(j-1))은 계층 구조를 가질 수 있다. 이 경우, 컬럼 선택 회로(140)는 로컬 컬럼 선택 회로(420) 및 글로벌 컬럼 선택 회로(430)를 포함할 수 있다.
로컬 컬럼 선택 회로(420)는 컨트롤러(150)의 제어에 따라, 컬럼 어드레스를 수신하여 로컬 비트라인(LBL)들의 선택을 제어하도록 구성될 수 있다. 글로벌 컬럼 선택 회로(430)는 컨트롤러(150)의 제어에 따라, 컬럼 어드레스를 수신하여 글로벌 비트라인(GBL)들의 선택을 제어하도록 구성될 수 있다.
따라서, 액세스하고자 하는 메모리 셀의 워드라인(WL)은 로우 선택 회로(440)에 의해 활성화될 수 있다. 워드라인(WL)을 활성화한다는 것은, 워드라인(WL)에 대해 리드 전압, 쓰기 전압, 검증 전압을 제공하여 워드라인(WL)에 연결된 메모리 셀들이 동작을 수행할 수 있도록 함을 의미한다.
또한, 액세스하고자 하는 메모리 셀의 비트라인(BL)은 글로벌 컬럼 선택 회로 및 로컬 컬럼 선택 회로에 의해 활성화될 수 있다. 비트라인(BL)을 활성화한다는 것은, 비트라인(BL)에 연결된 스위치 등을 연결시켜 비트라인(BL)의 경로를 활성화함을 의미한다. 비트라인(BL)이 활성화된 경우, 비트라인(BL)의 활성화된 경로에 해당하는 메모리 셀에 대해 데이터를 쓰거나 읽어 낼 수 있다.
본 기술에서는 저항성 메모리 장치(10)를 동작시키기 위한 비트라인 동작 전압은 각 파티션(111)별로 공급하고, 글로벌 비트라인(GBL)보다 배선 저항 및 기생 캐패시턴스가 작은 배선(M)을 통해 각 파티션의 신호를 출력 회로(123)로 제공할 수 있다.
이에 따라, 각 파티션(111)의 위치에 무관하게 균일한 레벨의 동작 전압을 제공할 수 있다.
도 5 내지 도 9는 일 실시예에 의한 저항성 메모리 셀의 구성도이다.
도 5는 저항성 메모리 셀(MC-1)의 일 예로서, 한 쌍의 배선 사이에 저장노드(SN1)로서 가변저항을 배치한 경우를 도시한다.
도 6은 메모리 셀(MC-2)의 일 예로서, 한 쌍의 배선 사이에 저장노드(SN2)와 액세스 소자로서의 다이오드(D)가 전기적으로 접속된 접속된 형태를 나타낸다. 다이오드(D)는 수직 채널 트랜지스터, 수평 채널 트랜지스터 중에서 선택될 수 있다.
도 7은 메모리 셀(MC-3)의 일 예로서, 한 쌍의 배선 사이에 저장노드(SN3)와 액세스 소자로서의 양방향 다이오드(BD)가 전기적으로 접속된 형태를 나타낸다.
도 8은 메모리 셀(MC-4)의 일 예로서, 한 쌍의 배선 사이에 저장노드(SN4)와 액세스 소자로서의 오보닉 임계 스위칭 소자(Ovonic Threshold Switching device)(OTS)가 전기적으로 접속된 형태를 나타낸다.
도 9는 메모리 셀(MC-5)의 일 예로서, 한 쌍의 배선 사이에 저장노드(SN5)와 액세스 소자로서의 트랜지스터(TR)가 전기적으로 접속된 형태를 나타낸다. 트랜지스터(TR)는 모스 트랜지스터일 수 있으며, 바람직하게는 수직채널 트랜지스터일 수 있다.
도 5 내지 도 9에서, 각 저장노드(SN1~SN5)는 인가되는 전류량에 따라 저항값이 변화되는 물질을 이용하여 구성할 수 있다. 아울러, 한 쌍의 배선은 각각 워드라인 및 비트라인일 수 있다.
메모리 회로(110)를 구성하는 메모리 셀(MC)에 읽기 또는 쓰기 동작을 위해 액세스할 때, 각 파티션마다 비트라인 측 전원 공급 회로가 구비되므로 파티션 별로 안정적인 동작전압을 균일하게 제공할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 저항성 메모리 장치
20 : 전원 공급 회로
30 : 출력 회로

Claims (10)

  1. 복수의 파티션으로 구분되는 메모리 회로; 및
    복수의 전원 공급 회로 및 출력 회로를 포함하는 입출력 회로;를 포함하고,
    상기 복수의 전원 공급 회로 각각은 상기 복수의 파티션 각각에 일대일 대응되도록 구성되는 저항성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 파티션 각각은 적어도 하나의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 저항성 메모리 셀을 포함하고,
    상기 복수의 전원 공급 회로 각각은 상기 비트라인에 전원을 공급하도록 구성되는 저항성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 복수의 파티션 각각은 적어도 하나의 워드라인 및 적어도 하나의 비트라인 간에 접속되는 복수의 저항성 메모리 셀을 포함하고,
    상기 복수의 전원 공급 회로 각각은 리드 전압, 제 1 쓰기 전압 및 제 2 쓰기 전압을 대응하는 파티션의 비트라인에 공급하도록 구성되는 저항성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 복수의 전원 공급 회로 각각의 출력단은 상기 입출력 회로에 공통 접속되도록 구성되는 저항성 메모리 장치.
  5. 제 1 항에 있어서,
    각각의 파티션 및 각각의 전원 공급 회로는 교대로 배치되는 저항성 메모리 장치.
  6. 복수의 파티션으로 구분되는 메모리 회로;
    상기 복수의 파티션 각각에 인접 배치되는 복수의 전원 공급 회로; 및
    상기 복수의 전원 공급 회로의 출력단이 공통 접속되는 출력 회로;
    를 포함하도록 구성되는 저항성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 복수의 파티션 각각 및 상기 복수의 전원 공급 회로 각각은 교대로 배치되는 저항성 메모리 장치.
  8. 제 6 항에 있어서,
    상기 복수의 파티션 각각은 적어도 하나의 워드라인 및 적어도 하나의 비트라인 간에 접속되는 복수의 저항성 메모리 셀을 포함하고,
    상기 복수의 전원 공급 회로 각각은 상기 비트라인에 전원을 공급하도록 구성되는 저항성 메모리 장치.
  9. 제 6 항에 있어서,
    상기 복수의 파티션 각각은 적어도 하나의 워드라인 및 적어도 하나의 비트라인 간에 접속되는 복수의 저항성 메모리 셀을 포함하고,
    상기 복수의 전원 공급 회로 각각은 리드 전압, 제 1 쓰기 전압 및 제 2 쓰기 전압을 대응하는 파티션의 비트라인에 공급하도록 구성되는 저항성 메모리 장치.
  10. 제 6 항에 있어서,
    상기 복수의 전원 공급 회로 각각의 출력단은 상기 입출력 회로에 공통 접속되도록 구성되는 저항성 메모리 장치.
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