TW201818404A - 電阻式記憶體裝置 - Google Patents

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Abstract

本技術的電阻式記憶體裝置包括被劃分為多個分區的記憶體電路以及包括多個電源電路和輸出電路的輸入/輸出（I/O）電路。多個電源電路被配置成與多個分區一一對應。

Description

電阻式記憶體裝置
各種實施例整體而言可以關於一種半導體集成裝置，更具體地，關於一種電阻式記憶體裝置。
電阻式記憶體裝置可以是其中數據儲存材料層被佈置在一對電極之間並且透過施加的電流或電壓改變數據儲存材料層的電阻狀態來編程數據的記憶體裝置。
電阻式記憶體裝置已經越來越高度集成，並且記憶體裝置的操作所需的電流消耗量也已增加。
被配置為操作電阻式記憶體裝置的讀取/寫入電路可以設置在記憶體區域的一側。耦接讀取/寫入電路和記憶體區域的接線的長度可以根據記憶體區域中記憶體單元的位置來改變。
在接線上的寄生電容、接線電阻等可以用作改變記憶體單元的操作特性的要素。
相關申請案的交叉引用： 本申請案請求2016年11月1日在韓國智慧財產局提交的申請號為10-2016-0144595的韓國專利申請案的優先權，其透過引用整體合併於此。
在本發明的一個實施例中，電阻式記憶體裝置可以包括：記憶體電路，其被劃分為多個分區；以及輸入/輸出（I/O）電路，其包括多個電源電路和輸出電路。多個電源電路可以被配置成與多個分區一一對應。
在本發明的另一個實施例中，電阻式記憶體裝置可以包括：記憶體電路，其被劃分為多個分區；多個電源電路，每個電源電路被佈置為緊挨多個分區的至少一個分區；以及輸出電路，多個電源電路的輸出端子共同耦接到輸出電路。
下面在標題為「實施方式」的部分中描述這些和其它特徵、方面以及實施例。
將參考附圖更詳細地描述本發明的各種實施例。附圖是各種實施例（和中間結構）的示意圖。依此，由於例如製造技術和/或公差造成的圖示的配置和形狀的變化是被預期的。因此，所描述的實施例不應被解釋為限於本文所示的特定配置和形狀，而是可以包括不脫離如所附申請專利範圍中所限定的本發明的精神和範圍的配置和形狀的偏差。
本文中將參考本發明的理想化實施例的橫截面圖和/或平面圖來描述本發明。然而，本發明的實施例不應被解釋為限制本發明的概念。儘管將示出和描述本發明的一些實施例，但是本領域普通技術人員將理解，在不脫離本發明的原理和精神的情況下，可以對這些實施例做出改變。
圖1是示出根據實施例的電阻式記憶體裝置的配置圖。
參考圖1，根據實施例的電阻式記憶體裝置10可以包括記憶體電路110、輸入/輸出（I/O）電路120、行選擇電路130、列選擇電路140以及控制器150。
記憶體電路110可以被劃分為可以統稱為111的分區111-0至分區111-（N-1）的多個分區。
分區111-0至分區111-（N-1）中的每個分區可以包括佈置在字元線組WLG0至字元線組WLG（n-1）與位元線組BLG0至位元線組BLG（n-1）的交叉點上的多個記憶體單元，其中字元線組WLG0至字元線組WLG（n-1）的每個字元線組可以包括至少一個字元線，其中位元線組BLG0至位元線組BLG（n-1）的每個位元線組可以包括多個位元線。
構成記憶體電路110的分區111-0至分區111-（N-1）中的每個分區的記憶體單元可以使用記憶體單元來實現，在記憶體單元中根據數據儲存節點的電阻狀態來確定儲存的數據位準。記憶體單元可以被配置為包括使用硫族化物合金的相變隨機存取記憶體（PRAM）單元、使用隧穿磁阻（TMR）效應的磁性RAM（MRAM）單元、使用過渡金屬氧化物的阻變RAM（RERAM）單元、聚合物RAM單元、使用鈣鈦礦的RAM單元、使用鐵電式電容器的鐵電式RAM（FRAM）單元等，但是記憶體單元不限於此。
構成記憶體電路110的分區111-0至分區111-（N-1）的每個記憶體單元可以是將1位元數據儲存在一個記憶體單元中的單位準單元（SLC）或將2位元數據或更多位元數據儲存在一個記憶體單元中的多位準單元（MLC）。
I/O電路120可以包括電源電路121和輸出電路123。電源電路121可以包括電源電路121-0至電源電路121-（N-1）的多個電源電路。
在一個實施例中，多個電源電路可以被配置成與分區111-0至分區111-（N-1）一一對應。被配置為將操作電壓供給到分區111-0至分區111-（N-1）中的特定分區的電源電路121-0至電源電路121-（N-1）中的特定電源電路可以被佈置成物理地靠近（例如緊挨）分區111-0至分區111-（N-1）中的特定分區。
在一個實施例中，分區111-0至分區111-（N-1）和電源電路121-0至電源電路121-（N-1）可以以物理方式交替佈置，使得分區111-0緊挨電源電路121-0，電源電路121-0在分區111-0與分區111-1之間，等等，但不限於此。
輸出電路123可以被配置為佈置在記憶體電路110的一側，並且電源電路121-0至電源電路121-（N-1）的輸出端子可以共同耦接到輸出電路123。
分區111-0至分區111-（N-1）和與分區111-0至分區111-（N-1）相對應的電源電路121-0至電源電路121-（N-1）可以透過全域位元線GBL0至全域位元線GBL（n-1）來耦接，其中電源電路121-0至電源電路121-（N-1）中的每個電源電路可以被配置為將電源電壓供給到全域位元線GBL0至全域位元線GBL（n-1）。電源電路120-1至電源電路121-（N-1）的輸出端子可以透過除了全域位元線GBL0至GBL（n-1）之外的其它接線耦接到輸出電路123。
在一個實施例中，分區111-0至分區111-（N-1）中的每個分區可以被劃分為多個塊，例如，以位元為單位的K個塊。
行選擇電路130和列選擇電路140可以是位址解碼器，並且可以被配置為接收位址信號。行選擇電路130可以透過控制器150的控制接收要存取的記憶體單元的行位址，例如字元線位址，並且對接收到的字元線位址進行解碼。列選擇電路140可以透過控制器150的控制接收要存取的記憶體單元的列位址，例如位元線位址，並且對接收到的位元線位址進行解碼。
控制器150可以控制電阻式記憶體裝置10的整體操作，使得數據可以在主機裝置（未示出）與電阻式記憶體裝置10之間傳輸和接收。
在記憶體電路110的讀取操作和寫入操作中，操作電壓可以被供給到選中的分區的選中的記憶體單元。因為電源電路121-0至電源電路121-（N-1）以一一對應的形式被佈置為靠近分區111-0至分區111-（N-1），所以供給到選中的分區111-0的操作電壓例如可以具有相對於所有分區中分區111-0至分區111-（N-1）的統一位準。
因此，由於在I/O電路與記憶體單元之間的連接接線上的寄生電容元件和接線電阻，相同的操作電壓可以在沒有壓降的情況下被提供給分區中的所有記憶體單元。
全域位元線GBL可以受到接線電阻和寄生電容的輕微影響。因此，可以透過除了全域位元線（GBL）之外的接線使電源電路121-0至電源電路121-（N-1）的輸出端子與輸出電路123耦接來同等地維持分區的讀取裕度。
圖2是示出根據實施例的電源電路的配置圖。
參考圖2，根據實施例，可以與圖1的電源電路121相對應的電源電路20可以包括預充電電路210、驅動電路220以及功率電路230。
預充電電路210可以被配置為電耦接到從分區111（參見圖1）延伸的全域位元線GBL，並且回應於預充電命令PCG來將全域位元線GBL的電壓預充電到固定位準。
驅動電路220可以被配置為電耦接到全域位元線GBL，並且回應於致能信號EN來將全域位元線GBL與功率電路230電耦接或斷開。
功率電路230可以包括讀取電壓提供單元231、第一寫入電壓提供單元233以及第二寫入電壓提供單元235。
讀取電壓提供單元231可以被配置為回應於讀取命令RDB來允許讀取電壓VRD被施加到全域位元線GBL。
第一寫入電壓提供單元233可以被配置為回應於第一寫入命令PGB來允許第一寫入電壓VPG被施加到全域位元線GBL。在一個實施例中，第一寫入命令PGB可以是用於對第一位準的數據進行編程的程式命令。
第二寫入電壓提供單元235可以被配置為回應於第二寫入命令ERASERB來允許第二寫入電壓VERS被施加到全域位元線GBL。在一個實施例中，第二寫入命令ERASERB可以是用於對第二位準的數據進行編程的程式命令。因此，多個電源電路121（參見圖1）中的每個電源電路可以被配置為將讀取電壓VRD、第一寫入電壓VPG以及第二寫入電壓VERS中的至少一個供給到與電源電路121相對應的分區111的全域位元線GBL。
全域位元線GBL可以透過特定接線M電耦接到輸出電路123（參見圖1）。電源電路121-0至電源電路121-（N-1）（參見圖1）的輸出端子可以透過特定接線M共同耦接到輸出電路123。
圖3是示出根據實施例的輸出電路的配置圖。
在一個實施例中，輸出電路30可以包括比較電路310，比較電路310被配置為在讀取操作中透過將施加到電源電路20的輸出端子的電壓與參考電壓VREF進行比較來產生輸出數據DOUT。
圖4是示出根據實施例的分區和選擇電路的配置圖。
參考圖4，根據實施例的分區410可以包括耦接在至少一個字元線WL0至字元線WL（i-1）（例如，字元線組）與至少一個位元線BL0至位元線BL（j-1）（例如，位元線組）之間的多個記憶體單元MC，例如電阻式記憶體單元。
位元線BL0至位元線BL（j-1）可以具有例如層級結構。在該示例中，列選擇電路140（參見圖1）可以包括局部列選擇電路420和全域列選擇電路430。
局部列選擇電路420可以被配置為根據控制器150（參見圖1）的控制透過接收列位址來控制局部位元線LBL的選擇。全域列選擇電路430可以被配置為根據控制器150的控制透過接收列位址來控制全域位元線GBL的選擇。
因此，要存取的記憶體單元的字元線WL可以透過行選擇電路440來啟動。詞語「啟動字元線WL」可以意味著透過將讀取電壓、寫入電壓以及驗證電壓提供給字元線WL來致能與字元線WL耦接的記憶體單元以執行至少一種操作。
要存取的記憶體單元的位元線BL可以透過全域列選擇電路和局部列選擇電路來啟動。詞語「啟動位元線BL」可以意味著透過將開關等與位元線BL耦接來啟動位元線BL的路徑。當位元線被啟動時，數據可以從與位元線BL的被啟動路徑相對應的記憶體單元讀取或寫入該記憶體單元。
暫時返回圖1，在該技術中，用於操作電阻式記憶體裝置10的位元線操作電壓可以根據分區111來提供，並且分區111的信號可以透過接線M來提供給輸出電路123，接線M與全域位元線GBL相比具有小的接線電阻和寄生電容。
因此，不管分區111的位置如何，具有統一位準的操作電壓可以被提供給分區111。
圖5至圖9是示出根據實施例的電阻式記憶體單元的配置圖。
圖5示出了記憶體單元MC-1的示例，該記憶體單元MC-1包括佈置在一對接線之間的作為儲存節點SN1來操作的可變電阻器。
圖6示出了記憶體單元MC-2的示例，該記憶體單元MC-2包括電耦接在一對接線之間的作為存取元件來操作的儲存節點SN2和二極體D。在本實施例中，二極體D可以選自垂直通道電晶體和水平通道電晶體。
圖7示出了記憶體單元MC-3的示例，該記憶體單元MC-3包括電耦接在一對接線之間的作為存取元件來操作的儲存節點SN3和雙向二極體BD。
圖8示出了記憶體單元MC-4的示例，該記憶體單元MC-4包括電耦接在一對接線之間的作為存取元件來操作的儲存節點SN4和雙向閾值切換裝置OTS。
圖9示出了記憶體單元MC-5的示例，該記憶體單元MC-5包括電耦接在一對接線之間的作為存取元件來操作的儲存節點SN5和電晶體TR。在本實施例中，電晶體TR可以是MOS電晶體，例如，垂直通道電晶體。
圖5至圖9中的儲存節點SN1至儲存節點SN5可以使用具有根據被施加的電流量而改變的電阻值的材料來配置。該對接線可以包括字元線和位元線。
當構成記憶體電路110的記憶體單元MC為了讀取操作或寫入操作被存取時，因為位元線側電源電路設置在每個分區中，所以穩定的操作電壓可以被統一地提供給分區。
本發明的上述實施例旨在說明而非限制本發明。各種替代方案和等同方案是可能的。本發明不受本文所述的實施例的限制。本發明也不限於任何特定類型的半導體裝置。其它添加、刪減或修改相對於本發明是顯而易見的，並且旨在落入所附申請專利範圍的範圍內。
上述半導體裝置和/或電阻式記憶體裝置（參見圖1至圖9）在記憶體裝置、處理器和電腦系統的設計中特別有用。例如，參考圖10，示出了採用根據各種實施例的半導體裝置和/或電阻式記憶體裝置的系統的方塊圖，並且整體上由附圖標記1000表示。系統1000可以包括一個或更多個處理器（即，處理器）或者，例如但不限於，中央處理單元（「CPU」）1100。處理器（即，CPU）1100可以單獨使用或與其它處理器（即，CPU）組合使用。雖然處理器（即，CPU）1100將主要以單數來表示，但是本領域技術人員將理解，可以實現具有任何數量的物理處理器或邏輯處理器（即，CPU）的系統1000。
晶片組1150可以可操作地耦接到處理器（即，CPU）1100。晶片組1150是用於處理器（即，CPU）1100與系統1000的其它組件之間的信號的通信路徑。系統1000的其它組件可以包括記憶體控制器1200、輸入/輸出（「I/O」）匯流排1250以及磁碟控制器1300。根據系統1000的配置，多個不同信號中的任意一個可以透過晶片組1150來傳輸，並且本領域技術人員將理解，遍及系統1000的信號的路徑可以在不改變系統1000的基本特性的情況下被容易地調整。
如上所述，記憶體控制器1200可以可操作地耦接到晶片組1150。記憶體控制器1200可以包括如上參考圖1至圖9所討論的至少一個半導體裝置和/或電阻式記憶體裝置。因此，記憶體控制器1200可以透過晶片組1150來接收從處理器（即，CPU）1100提供的請求。在替代實施例中，記憶體控制器1200可以集成到晶片組1150中。記憶體控制器1200可以可操作地耦接到一個或更多個記憶體裝置1350。在一個實施例中，記憶體裝置1350可以包括如上關於圖1至圖9所討論的至少一個半導體裝置和/或電阻式記憶體裝置，記憶體裝置1350可以包括用於限定多個記憶體單元的多個字元線和多個位元線。記憶體裝置1350可以是許多工業標準記憶體類型中的任意一種，包括但不限於單直列記憶體模組（「SIMM」）和雙直列記憶體模組（「DIMM」）。此外，記憶體裝置1350可以透過儲存指令和數據兩者來促進外部數據儲存裝置的安全移除。
晶片組1150還可以耦接到I/O匯流排1250。I/O匯流排1250可以用作從晶片組1150到I/O設備1410、I/O設備1420和I/O設備1430的信號的通信路徑。I/O設備1410、I/O設備1420和I/O設備1430可以包括：例如但不限於，滑鼠1410、視訊顯示器1420或鍵盤1430。I/O匯流排1250可以採用多種通信協定中的任意一種以與I/O設備1410、I/O設備1420和I/O設備1430通信。在一個實施例中，I/O匯流排1250可以集成到晶片組1150中。
磁碟控制器1300可以可操作地耦接到晶片組1150。磁碟控制器1300可以用作晶片組1150與一個內部磁碟1450或多於一個的內部磁碟1450之間的通信路徑。內部磁碟1450可以透過儲存指令和數據兩者來促進外部數據儲存裝置的斷開。磁碟控制器1300和內部磁碟1450可以使用實際上任何類型的通信協定（包括：例如但不限於，關於I/O匯流排1250的上述所有通信協定）來彼此通信或與晶片組1150通信。
重要的是注意到上面關於圖10描述的系統1000僅是採用如上關於圖1至圖9所討論的半導體裝置和/或電阻式記憶體裝置的系統1000的一個示例。在替代實施例中，諸如，例如但不限於手機或數位相機的元件可以不同於圖10所示的實施例。
10‧‧‧電阻式記憶體裝置
110‧‧‧記憶體電路
111-0~111-（N-1）‧‧‧分區
120‧‧‧輸入/輸出電路
121‧‧‧電源電路
121-0~121-（N-1）‧‧‧電源電路
123‧‧‧輸出電路
130‧‧‧行選擇電路
140‧‧‧列選擇電路
150‧‧‧控制器
20‧‧‧電源電路
210‧‧‧預充電電路
220‧‧‧驅動電路
230‧‧‧功率電路
231‧‧‧讀取電壓提供單元
233‧‧‧第一寫入電壓提供單元
235‧‧‧第二寫入電壓提供單元
30‧‧‧輸出電路
310‧‧‧比較電路
410‧‧‧分區
420‧‧‧局部列選擇電路
430‧‧‧全域列選擇電路
440‧‧‧行選擇電路
1000‧‧‧系統
1100‧‧‧處理器
1150‧‧‧晶片組
1200‧‧‧記憶體控制器
1250‧‧‧I/O匯流排
1300‧‧‧磁碟控制器
1350‧‧‧記憶體裝置
1410‧‧‧I/O設備
1420‧‧‧I/O 設備
1430‧‧‧I/O 設備
1450‧‧‧內部磁碟
BD‧‧‧雙向二極體
BL0~BL（j-1）‧‧‧位元線
BLG0~BLG（n-1）‧‧‧位元線組
D‧‧‧二極體
DOUT‧‧‧輸出數據
EN‧‧‧致能信號
ERASEB‧‧‧第二寫入命令
GBL‧‧‧全域位元線
GBL0~GBL（n-1）‧‧‧全域位元線
LBL‧‧‧局部位元線
M‧‧‧接線
MC-1‧‧‧記憶體單元
MC-2‧‧‧記憶體單元
MC-3‧‧‧記憶體單元
MC-4‧‧‧記憶體單元
MC-5‧‧‧記憶體單元
OTS‧‧‧雙向閾值切換裝置
PCG‧‧‧預充電命令
PGB‧‧‧第一寫入命令
RDB‧‧‧讀取命令
SN1‧‧‧儲存節點
SN2‧‧‧儲存節點
SN3‧‧‧儲存節點
SN4‧‧‧儲存節點
SN5‧‧‧儲存節點
TR‧‧‧電晶體
VERS‧‧‧第二寫入電壓
VPG‧‧‧第一寫入電壓
VRD‧‧‧讀取電壓
VREF‧‧‧參考電壓
WL0~WL（i-1）‧‧‧字元線
WLG0~WLG（n-1）‧‧‧字元線組
從下面結合附圖的詳細描述中將更清楚地理解本發明的主題的上述和其它方面、特徵和優點，其中： 圖1是示出根據本發明的實施例的電阻式記憶體裝置的配置圖； 圖2是示出根據本發明的實施例的電源電路的配置圖； 圖3是示出根據本發明的實施例的輸出電路的配置圖； 圖4是示出根據本發明的實施例的分區和選擇電路的配置圖； 圖5至圖9是示出根據本發明的實施例的電阻式記憶體單元的配置圖；以及 圖10示出採用根據上面關於圖1至圖9討論的各種實施例的半導體裝置的示例系統的方塊圖。
無

Claims (16)

  1. 一種電阻式記憶體裝置，包括： 記憶體電路，其被劃分為多個分區；以及 輸入/輸出I/O電路，其包括多個電源電路和輸出電路， 其中，多個電源電路被配置成與多個分區一一對應。
  2. 如請求項1所述的電阻式記憶體裝置，其中，多個分區中的每個分區包括耦接在至少一個字元線與至少一個位元線之間的多個電阻式記憶體單元，以及多個電源電路中的每個電源電路被配置為將電源電壓供給到位元線。
  3. 如請求項2所述的電阻式記憶體裝置，其中，每個電阻式記憶體單元包括將1位元數據儲存在單個記憶體單元中的單位準單元或將2位元數據或更多位元數據儲存在單個記憶體單元中的多位準單元。
  4. 如請求項1所述的電阻式記憶體裝置，其中，多個分區中的每個分區包括耦接在至少一個字元線與至少一個位元線之間的多個電阻式記憶體單元，以及多個電源電路中的每個電源電路被配置為將讀取電壓、第一寫入電壓以及第二寫入電壓供給到與電源電路相對應的分區的位元線。
  5. 如請求項4所述的電阻式記憶體裝置，其中，記憶體單元包括使用硫族化物合金的相變隨機存取記憶體單元、使用隧穿磁阻效應的磁性隨機存取記憶體RAM單元、使用過渡金屬氧化物的阻變RAM單元、聚合物RAM單元、使用鈣鈦礦的RAM單元以及使用鐵電式電容器的鐵電式RAM單元中的至少一種。
  6. 如請求項1所述的電阻式記憶體裝置，其中，多個電源電路的輸出端子共同耦接到I/O電路。
  7. 如請求項1所述的電阻式記憶體裝置，其中，多個分區和多個電源電路交替佈置。
  8. 如請求項1所述的電阻式記憶體裝置，其中，相同位準的操作電壓被提供給分區內的所有記憶體單元。
  9. 一種電阻式記憶體裝置，包括： 記憶體電路，其被劃分為多個分區； 多個電源電路，每個電源電路被佈置為緊挨多個分區的至少一個分區；以及 輸出電路，多個電源電路的輸出端子共同耦接到輸出電路。
  10. 如請求項9所述的電阻式記憶體裝置，其中，多個電源電路被配置成與多個分區一一對應。
  11. 如請求項9所述的電阻式記憶體裝置，還包括佈置在記憶體電路和多個電源電路的一側的輸出電路。
  12. 如請求項9所述的電阻式記憶體裝置，其中，多個分區和多個電源電路交替佈置。
  13. 如請求項9所述的電阻式記憶體裝置，其中，多個分區中的每個分區包括耦接在至少一個字元線與至少一個位元線之間的多個電阻式記憶體單元，以及多個電源電路中的每個電源電路被配置為將電源電壓供給到位線。
  14. 如請求項9所述的電阻式記憶體裝置，其中，多個分區中的每個分區包括耦接在至少一個字元線與至少一個位元線之間的多個電阻式記憶體單元，以及多個電源電路中的每個電源電路被配置為將讀取電壓、第一寫入電壓以及第二寫入電壓供給到與電源電路相對應的分區的位元線。
  15. 如請求項9所述的電阻式記憶體裝置，其中，供給到多個分區中的每個分區的操作電壓具有相同的位準。
  16. 如請求項9所述的電阻式記憶體裝置，其中，多個電源電路的輸出端子共同耦接到I/O電路。
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