TWI550608B - 存取基於電阻式儲存元件之記憶體胞元陣列之技術 - Google Patents

存取基於電阻式儲存元件之記憶體胞元陣列之技術 Download PDF

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Description

存取基於電阻式儲存元件之記憶體胞元陣列之技術
本發明係有關於存取基於電阻式儲存元件之記憶體胞元陣列之技術。
發明背景
為儲存有關一系統之各種不同操作的資料，半導體記憶體裝置典型用於該電腦系統中。該記憶體裝置可封裝為一半導體封裝中的一單元以形成一“記憶體晶片”，而若干該類晶片可以一模組(例如，一雙行記憶體模組(DIMM))的型式組合一起，使得若干模組可形成，例如，該電腦系統之系統記憶體。
一電腦系統習知已包含依電性與非依電性儲存裝置兩者。該方式中，由於其相當快的存取時間，依電性記憶體裝置，諸如動態隨機存取記憶體(DRAM)裝置，習知已用來形成該電腦系統之工作記憶體。該系統關機時為了保存電腦系統的資料，資料習知已儲存在與較低存取時間相關聯之非依電性大量儲存裝置中，諸如磁性媒體式或光學媒體式的大量儲存裝置。
相當高密度、固態非依電性記憶體技術之發展正 接近該等兩技術間之差距，而本身來說，非依電性記憶體裝置正漸增地用來形成習知“記憶體”與“儲存”功能兩者之一工作、持續性記憶體。
依據本發明之一實施例，係特地提出一種方法，包含下列步驟：讀取一記憶體胞元陣列之一橫列的記憶體胞元，該等記憶體胞元之每一個包含一電阻式儲存元件並與一直行線相關聯；以及與該讀取相關聯、將該等直行線耦合至一接地連接。
100‧‧‧電腦系統
102‧‧‧中央處理單元
104‧‧‧記憶體控制器
106‧‧‧記憶體匯流排
110‧‧‧記憶體裝置
200‧‧‧記憶體胞元陣列
204、208、212‧‧‧輸入端子
218‧‧‧輸出端子
220‧‧‧輸入資料緩衝器
224‧‧‧感測放大器電路
230‧‧‧輸出資料緩衝器
240‧‧‧直行解碼器
250‧‧‧橫列解碼器
300‧‧‧記憶體胞元
301‧‧‧頂部
303‧‧‧底部
400、400-1‧‧‧橫列線
404‧‧‧直行線
810‧‧‧運算放大器式電路
812‧‧‧運算放大器
814‧‧‧回饋電阻器
900‧‧‧電流鏡式放大器
910‧‧‧電流鏡
912、914‧‧‧n通道金氧半導體場效電晶體
916‧‧‧輸出節點
920、1024‧‧‧p通道金氧半導體場效電晶體
1000‧‧‧圖形
1020‧‧‧偏壓電路
1026‧‧‧電流源
1100‧‧‧技術
1104、1108、1112‧‧‧方塊
圖1是一根據一示範實施態樣之一電腦系統的示意圖。
圖2是一根據一示範實施態樣，圖1之該電腦系統的一記憶體裝置之示意圖。
圖3A是一根據一示範實施態樣，規劃一電阻式儲存元件來具有一低電阻狀態(LRS)之圖形。
圖3B是一根據一示範實施態樣，規劃一電阻式儲存元件來具有一高電阻狀態(HRS)之圖形。
圖4是一根據一示範實施態樣之一記憶體胞元陣列的示意圖。
圖5、圖6與圖7是根據示範實施態樣，施加至該記憶體胞元陣列之橫列與直行線以讀取一橫列記憶體胞元的電壓圖。
圖8是一根據一示範實施態樣，繪示使用運算放 大器來感測記憶體胞元值並建立虛擬接地之一記憶體胞元陣列的示意圖。
圖9是一根據一示範實施態樣，繪示使用一電流鏡電路來檢測儲存在一記憶體胞元中之一數值並提供一虛擬接地的示意圖。
圖10是一根據一示範實施態樣，使用電流鏡電路來建立虛擬接地並讀取儲存在一選擇橫列的記憶體胞元中之數值的一記憶體胞元陣列之示意圖。
圖11是一根據一示範實施態樣，描繪讀取儲存在一橫列的記憶體胞元中之數值的一技術之流程圖。
較佳實施例之詳細說明
一種記憶體胞元類型使用一電阻式儲存元件來儲存該胞元之一數值。該上下文中，一“電阻式儲存元件”一般參照為一非依電性記憶體，其電阻指出一儲存值並可(例如，經由一電流來)被讀取或感測以擷取該儲存值。此外，該元件之狀態可經由該電壓來改變/規劃以便使該元件具有一特定電阻並因此設定該元件儲存之數值。如本文進一步說明，一雙極性憶阻器胞元、或電阻式隨機存取記憶體(RRAM)胞元為該類電阻式儲存元件之一範例。然而，本文揭示之系統與技術可與其他電阻式儲存元件一起使用，諸如一單極性RRAM胞元、一相變隨機存取記憶體胞元(PCRAM)、一磁阻隨機存取記憶體胞元(MRAM)、等等。
本文揭示之技術與系統係以一種若無法消除、但 可降低存在於該非選擇的記憶體胞元中之非理想電流的“潛洩”電流之方式來讀取一記憶體胞元陣列之基於電阻式儲存元件。更特別是，本文揭示之技術與系統係用來一次讀取基於電阻式儲存元件之記憶體胞元的一整個橫列、以及將該選擇的胞元之直行線耦合至一共同、固定電位(如範例，非接地、接地、或一虛擬接地之一電位)。
參照圖1，從電阻式儲存元件形成之一記憶體胞元陣列200可形成圖1中一般繪示之一電腦系統100的一記憶體裝置110的一部分。參照圖1，該電腦系統100為由實際硬體與實際軟體(亦即，機器可執行指令)組成之一實體機器。此方面中，該電腦系統100可包括一或多個中央處理單元(CPUs)；而每一CPU 102可包括一或多個處理核心。此方面中，該CPU 102可封裝在一特定半導體封裝體中，其可建構為經由一相關聯連接器、或插座來機械或電氣安裝於該電腦系統100之一母板。此方式中，該插座可建構來容納該半導體封裝體之至少一部分，其包含該封裝體之電氣接點，而該插座具有機器性特徵來將該半導體封裝體固定在該插座。如一更特定範例，根據示範實施態樣，該CPU 102可包含在一表面安裝封裝體中，其具有用來形成與該容納插座的對應接腳之電氣連接的一平面柵格陣列(LGA)。根據其他示範實施態樣，亦可使用其他半導體封裝體。
如圖1進一步描述，該電腦系統100可包括一或多個記憶體控制器104。此方式中，根據示範實施態樣，一或多個記憶體控制器104可整合為一給定CPU 102來允許該 CPU 102之處理核心經由一記憶體匯流排106來存取該電腦系統100之一或多個記憶體模組。每一記憶體模組可包括一或多個記憶體裝置110。
參照圖2與圖4，根據示範實施態樣，該記憶體胞元陣列200為包括橫列線400與直行線404之一交叉點陣列。該陣列200包括與該等橫列以及直行線之相交相關聯的記憶體胞元300。此方式中，一般而言，該記憶體胞元陣列200之一給定記憶體胞元300可由對應至該胞元300之橫列以及直行線配對來存取(以便從該胞元讀取一數值或將一數值寫入該胞元)。
針對一給定記憶體操作之一目標記憶體胞元組合可由該記憶體裝置110接收之直行與橫列位址信號來選擇。參照圖2，一般而言，該記憶體裝置110包括一直行解碼器240，其在連接目標記憶體胞元之輸入端子204接收直行位址信號，並將該等信號解碼以產生信號來選擇該記憶體胞元陣列200之對應直行線404。該記憶體裝置110更包括一橫列解碼器250，其在其輸入端子208將橫列位址信號解碼以產生信號來選擇該記憶體胞元陣列200之適當橫列線400。針對此目的，該橫列解碼器250可作為一控制電路，其產生選擇的橫列線400之適當讀取電壓、並將未選擇的橫列線400耦合至固定、非讀取電位或者允許該等未選擇的橫列線400浮動，其將於本文進一步說明。
如圖2所描述，該記憶體裝置110更包括一輸入資料緩衝器220，其(經由輸入端子212)接收與寫入操作相關聯 之輸入資料。根據示範實施態樣，針對一寫入操作，該輸入資料可傳達至該記憶體裝置110之一感測放大器電路224，其在記憶體胞元上產生適當的規劃電壓，該電壓由該寫入操作作為目標來將數值寫入該等胞元300。針對一讀取操作，該感測放大器電路224感測儲存於該等記憶體胞元300中的數值，其由該讀取操作來作為目標以形成儲存於一輸出資料緩衝器230中對應的數值。此方式中，該讀取資料可從該輸出資料緩衝器230之輸出端子218擷取。
應注意圖2之記憶體裝置架構僅為該記憶體裝置110之示範構件的一簡化範例，而根據其他實施態樣，該記憶體裝置110可具有其他架構與其他構件。
根據示範實施態樣，該記憶體胞元300從一電阻式儲存元件形成，其耦合於一橫列線400與直行線404之間(而因此，由其致動來選擇或定址)(參照圖4)。一般而言，該電阻式儲存元件具有一電阻，其指出該記憶體胞元300之一對應儲存值(例如，一邏輯一或邏輯零)。圖3A與圖3B繪示根據示範實施態樣，該記憶體胞元300之電阻狀態的規劃。該電阻式儲存元件可規劃來藉由在該電阻式儲存元件之頂部301與底部303電極間施加一正向規劃電壓值(稱為“VPROG”)來展現一低電阻狀態(LRS)(如圖3A所繪示)，或者藉由在該頂部301與底部303電極間施加一負向VPROG規劃電壓值來展現一高電阻狀態(HRS)(如圖3B所繪示)。該VPROG規劃電壓之絕對振幅可高於一讀取電壓之絕對振幅，其可施加在該電阻式儲存元件之每一方向以便感測該 元件之電阻(亦即，感測該元件位於該LRS或該HRS)，亦即，來讀取該記憶體胞元300儲存之數值。
為了達到一相當高密度的記憶體產品，從該等規劃電阻式元件來建構之記憶體胞元300可安排在一交叉點陣列中，諸如圖4之陣列200。一交叉點陣列的其中之一特性為一讀取或寫入電壓施加至該陣列的目標或選擇胞元時，某些該電壓亦可出現在大量的非選擇記憶體胞元中。該等“部分選擇”之胞元會分別地傳導稱為“潛洩電流”之電流，而該等潛洩電流會藉由，例如，消耗超過該讀取/寫入操作所需之功率的過多功率；讀取操作期間遮蔽來自該選擇胞元之信號；該潛洩路徑電阻器-電容器(R-C)充電/放電時，使往返該選擇胞元之信號變慢；等等而干擾該等選擇胞元的運作。此外，該潛洩電流會造成一電場施加在該等未選擇的胞元上，因而潛在地擾亂該等胞元之內容。
本文揭示之系統與技術係用於，若無法消除，可降低讀取操作期間之潛洩電流。更特別是，根據示範實施態樣，該記憶體胞元陣列200之整個橫列同時讀取，使得該等相關橫列線導體中之電流被完全使用。此方式中，圖5繪示根據示範實施態樣，記憶體胞元300之一橫列的讀取。針對該範例，橫列線400-1被選擇使得與該選擇的橫列線400-1相關聯之記憶體胞元300被讀取。如圖5所繪示，針對此目的，圖5中，該橫列線400-1接收稱為“V”之一讀取電壓；而該等未選擇的橫列線400、以及該等直行線404耦合至一零電位、或接地(以“0”表示)。如本文進一步說明，該等 選擇記憶體胞元300中之電流可被感測，而該讀取電壓可被施加來感測儲存於該等胞元300中之數值。
藉由將該等直行線與未選擇的橫列線全設定為零電壓、或全設定為某些相同的非零電壓，則該讀取操作期間，該等未選擇橫列之胞元300中無潛洩電流存在。此表示讀取該胞元狀態時，耦合至該等直行線404來檢測/感測該等儲存值之感測放大器亦分別地維持接地。
圖6繪示根據其他實施態樣，可用來讀取該等記憶體胞元300之一橫列的另一技術。針對此技術，該等未選擇的橫列線400與直行線404可保持為該相同的固定電位(不需為零電壓)，如以圖6之“A”電壓表示。此外，參照圖7，另一示範實施態樣中，為讀取該等記憶體胞元之一橫列，該等直行線404可設定為該A電位，而該等未選擇的橫列線400可允許為浮動(亦即，如圖7所描述，該等未選擇的橫列線400不耦合至接地亦不耦合至任何固定電位)。這是因為該等相關直行導體間僅有極微至完全無壓差。
根據示範實施態樣，直行線404可耦合至分別的虛擬接地。此方式中，參照圖8，根據示範實施態樣，如圖8所繪示，該等直行線404可耦合至運算放大器式電路810。此方面中，一給定直行線404可耦合至針對該直行線404一相關聯放大器電路810建立之一虛擬接地，而該虛擬接地由一運算放大器810之輸入端子所建立。更特別是，針對此範例，該運算放大器812用來形成一反向放大器電路，其中該運算放大器812之非反向輸入端子耦合至接地；而該運算放 大器812之反向與輸出端子經由一回饋電阻器814耦合一起。
例如，該等直行線連接至一固定電位的實施態樣中(參見圖7)，可使用圖9之一電流鏡式放大器900。參照圖9，該放大器900包括耦合至該直行線404之一電流鏡910。此方面中，該電流鏡910包括一n通道金氧半導體場效電晶體(nMOSFET)912，其組配來作為一“MOSFET二極體”來將該直行線404耦合至一相當小的電位(例如，小於1伏特的電壓)。
此方面中，該直行線404耦合至該nMOSFET 912之汲極，其中該nMOSFET 912之汲極耦合至其閘極端子，而該nMOSFET 912之源極耦合至接地。為了形成該電流鏡，另一nMOSFET 914具有耦合至該nMOSFET 912之閘極端子的閘極端子，其中該nMOSFET 914之源極耦合至接地而該nMOSFET 914之汲極提供該放大器900之一輸出節點916的一輸出信號(圖9中稱為“VOUT”)。如圖9所示，一上拉式p通道MOSFET(pMOSFET)920耦合於該節點916與一電壓供應器條軌(圖9中，稱為“VDD”)之間。此方面中，該pMOSFET 920之源極至閘極路徑耦合於該VDD供應器條軌與該節點916之間，而該pMOSFET 920之閘極接收一偏壓。
圖10是一根據示範實施態樣，描繪使用具有該記憶體胞元陣列200之放大器900的圖形1000。參照圖10，多個感測放大器900耦合至該直行線404。此方式中，該放 大器900之節點916提供指出儲存在該橫列之選擇記憶體胞元中的分別數值之電壓。如一範例，該等pMOSFET之閘極端子可耦合至一偏壓電路1020。針對此範例，偏壓電路1020映射該等pMOSFET 920之每一個中的一偏壓電流(圖10中，稱為“IBIAS”)。更特別是，該pMOSFET 1024之汲極與閘極端子耦合一起，該pMOSFET 1024之源極端子耦合至該VDD供應器條軌，而該pMOSFET 1024之源極至汲極路徑傳導該IBIAS電流(亦即，顯示為串聯耦合至一IBIAS電流源1026)。
因此，參照圖11，根據示範實施態樣，一技術1100包括施加(方塊1104)一信號來選擇一基於電阻式元件之記憶體胞元陣列的一橫列線，以讀取儲存於該等胞元中之數值。該技術1100包括將該陣列之直行線耦合(方塊1108)至一固定電位(例如，一接地、接近接地的電位、一固定電位或虛擬接地)；以及感測(方塊1112)該等直行線中之電流以檢測儲存在與該選擇的橫列線相關聯之胞元中的數值。
本文揭示之該等系統與技術的優點中，使用電阻式元件之交叉點記憶體陣列中的潛洩電流若無法消除、則可顯著減緩；功率可得以節省；記憶體存取時間可得以降低；讀取邊際可得以改善；以及讀取操作期間未選擇胞元之操作可不被擾亂；僅列舉若干範例。亦可考量該等後附請求項之範疇中的其他以及不同的優點。
本發明已參照具有本揭示內容之益處的有限數量實施例來說明，業界熟於此技者可體認其可有若干修改 與變化型態。該等後附請求項意欲涵蓋位於本發明之真實精神與範疇中的所有該類修改與變化型態。
1100‧‧‧技術
1104、1108、1112‧‧‧方塊

Claims (15)

  1. 一種用以存取記憶體之方法，包含下列步驟：讀取一記憶體胞元陣列之一列的記憶體胞元，該等記憶體胞元中之每一個包含一電阻式儲存元件並與一行線相關聯；以及與該讀取相關聯，將該等行線耦合至一接地連接。
  2. 如請求項1之方法，其中耦合該等行線包含將該等行線耦合至一實際接地端或至一虛擬接地端。
  3. 如請求項1之方法，其中耦合該等行線包含將該等行線耦合至一固定電位來減少潛洩電流。
  4. 如請求項1之方法，更包含下列步驟：與該讀取相關聯，將該記憶體胞元陣列之未選擇列線耦合至一固定電位。
  5. 如請求項1之方法，更包含下列步驟：與該讀取相關聯，使未選擇的列線浮接。
  6. 如請求項1之方法，更包含使用至少一感測放大器來於該等行線的至少其中之一上執行一虛擬接地。
  7. 如請求項1之方法，其中使用至少一感測放大器包含使用具有一回饋路徑之一運算放大器與使用一電流鏡。
  8. 一種記憶體裝置，包含有：一記憶體胞元陣列，其由多條列線、與形成該陣列之記憶體胞元的電阻式儲存元件所組成；一第一電路，其將一電壓施加至該陣列之該等多條 列線的一給定列線，以便從與該給定列線相關聯之該等記憶體胞元的一子集合讀取數值，其中該子集合之記憶體胞元更與行線相關聯；以及一第二電路，其將一接地連接施加於該等行線來減少潛洩電流。
  9. 如請求項8之裝置，其中該第二電路使一虛擬接地端或一實際接地端耦合至該等行線。
  10. 如請求項8之裝置，其中該第一電路將未選擇的列線耦合至一固定電位。
  11. 如請求項8之裝置，其中該第一電路允許未選擇的列線浮接。
  12. 如請求項8之裝置，其中該等記憶體胞元的至少其中之一包含一RRAM胞元、一PCRAM胞元或一MRAM胞元。
  13. 一種記憶體裝置，包含有：多條列線；多條行線；記憶體胞元，每一記憶體胞元包含一電阻式儲存元件，其與該等多條行線的其中之一行線以及該等多條列線的其中之一列線相關聯以形成用以選擇該等記憶體胞元之一交叉點陣列；以及感測放大器，其耦合至該等行線以便用以響應與於一讀取操作中選擇之胞元相關聯的該等列線中之一給定列線來感測該等記憶體胞元儲存之數值、以及將該等行線耦合至接地連接。
  14. 如請求項13之裝置，其中該等感測放大器將該等行線耦合至一虛擬接地端或一實際接地端。
  15. 如請求項13之裝置，更包含用以將未選擇的列線耦合至一固定電位或允許該等未選擇的列線浮接之一電路。
TW103144305A 2014-01-31 2014-12-18 存取基於電阻式儲存元件之記憶體胞元陣列之技術 TWI550608B (zh)

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