JP6246509B2 - 抵抗性メモリの感知増幅回路 - Google Patents

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Description

本発明は抵抗性メモリの感知増幅回路に関する。
本発明は抵抗性メモリの感知増幅回路に関し、さらに具体的には電流再使用機能（ｃｕｒｒｅｎｔ ｒｅ−ｕｓｉｎｇ ｃａｐａｂｉｌｉｔｉｅｓ）、高いノイズ耐性特性、そして読出し及び／又は再使用動作モード（ｒｅａｄ／ｒｅ−ｗｒｉｔｅ ｏｐｅｒａｔｉｏｎ ｍｏｄｅｓ）を有する抵抗性メモリの感知増幅回路に関する。
抵抗性メモリは他の次世代不揮発性メモリの中でも、市場でより広く使用されることと予想される。抵抗性メモリは、例えば、ＳＴＴ−ＭＲＡＭ（ｓｐｉｎ ｔｒａｎｓｆｅｒ ｔｏｒｑｕｅ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＭＲＡＭ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ｍｅｍｒｉｓｔｏｒ ＲＡＭ、ＲｅＲＡＭ、ＣＢＲＡＭ等を包含することができる。
図１Ａは従来技術による感知増幅器を示す回路図である。図１Ａを参照すれば、ラッチ回路は各々読出し電流ソース（ｒｅａｄ ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ、ＩＲ１）及び参照電流ソース（ｒｅｆｅｒｅｎｃｅ ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ、ＩＲ２）に対応するＭ１、Ｍ２、Ｍ３、Ｍ４のＭＯＳトランジスター及びＭ５、Ｍ６のＭＯＳトランジスターで構成される。感知増幅器はＭ７、Ｍ８のＭＯＳトランジスターで構成される読出し回路１５の動作は（ａ）プリ−チャージモード（ｐｒｅ−ｃｈａｒｇｅ ｍｏｄｅ）、（ｂ）増幅モード（ａｍｐｌｉｆｉｃａｔｉｏｎ ｍｏｄｅ）、（ｃ）ラッチ及び再読出しモード（ｌａｔｃｈ＋ｒｅｗｒｉｔｅ ｍｏｄｅ）を含む。各モードは図１Ｂ〜１Ｄに参考として図示されている。初期状態で、スイッチコントローラからのコントロール信号Φ１、Φ２、Φ３はロー状態（“Ｌ”）に設定される。
図１Ｂ〜１Ｄは従来技術において、互に異なる状態での動作を示す図１Ａの等価回路である。
図１Ｂはプリ−チャージモードでの等価回路を示す。コントロール信号Φ２は読出し電流パス（ｒｅａｄ ｃｕｒｒｅｎｔ ｐａｔｈ）に対するプリ−チャージを開始するためにハイ(“Ｈ”)に設定される。プリ−チャージ電流はプリ−チャージトランジスターＭ５、Ｍ６（ＰＭＯＳトランジスター）からＭＲＡＭセル１３と参照セル１３’方向に流れ、図１Ａのラッチ回路の一部であり、交差して連結されたトランジスターＭ３、Ｍ４（ＮＭＯＳトランジスター）とクランプトランジスターＭ１１、Ｍ１２（ＮＭＯＳトランジスター）を流れる。プリ−チャージモードと安定モード（ｓｔａｂｌｅ ｍｏｄｅ）で、読出しデータ（Ｏｕｔ、／Ｏｕｔ）はプリ−チャージトランジスターＭ５、Ｍ６と等化トランジスターＭｅｑ（ＰＭＯＳトランジスター）によって、パワー供給電圧ＶＤＤに近い電圧に設定される。したがって、トランジスターＭ１、Ｍ２はオフ状態になり、トランジスターＭ１〜Ｍ４を含むラッチ回路は動作しない。
図１Ｃは増幅モードでの等価回路を示す。コントロール信号Φ１はハイ“Ｈ”に設定され、トランジスターＭ５、Ｍ６、Ｍｅｑはターンオフされる。データ（Ｏｕｔ、／Ｏｕｔ）はパワー供給電圧ＶＤＤからトランジスターＭ１、Ｍ２まで減少し、トランジスターＭ１〜Ｍ４を含むラッチ回路の正のフィードバック（ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ）による増幅、そしてデータ（Ｏｕｔ、／Ｏｕｔ）が決定される。この時、読出し電流パスはラッチ回路のドライブ電流パス（ｄｒｉｖｅ ｃｕｒｒｅｎｔ ｐａｔｈ）と同一であり、コントロール信号Φ１はハイ“Ｈ”になって、動作が連続的にプリ−チャージモードから増幅モードに変化される。たとえ増幅モード間の全般的な回路が図示されているが、図１ＣではクランプトランジスターＭ１１、Ｍ１２が図示されない。
図１Ｄはラッチ及び再書込みモードでの等価回路である。図１Ｄに示したように、出力（Ｏｕｔ、／Ｏｕｔ）の間の電圧差が十分に大きい時、トランジスターＭ７、Ｍ８をブースティングするようにコントロール信号Φ３がハイ“Ｈ”に設定され、トランジスターＭ１〜Ｍ４を含むラッチ回路の増幅が加速される。ラッチ回路からの出力、データ（Ｏｕｔ、／Ｏｕｔ）が決定される時、再書込み動作が遂行される。
従来の抵抗性メモリで使用される感知増幅技術は問題が発生することができる。例えば、従来の感知増幅器は複数のビットラインと複数の参照ラインに使用される並列電流によって過渡な正の電流を使用しなければならない。結果的に、電流消耗量が許容値を超過され得る。また、従来の感知増幅技術のノイズ減少（ｎｏｉｓｅ ｉｍｍｕｎｉｔｙ）は許容値より低いことがあり得る。
また、抵抗性メモリの感知増幅器技術を改善しようとする時、特別な問題が発生することができる。例えば、ＭＲＡＭメモリセルにおいて、メモリセルに格納されたデータが“１”であるか、“０”であるかを判別する時、ＭＲＡＭセルに過渡な電流が流れれば、読出しディスターブ（ｒｅａｄ ｄｉｓｔｕｒｂ）問題が発生する。言い換えれば、メモリセルに格納された値が意図せずに“１”から“０”に、又はその反対に変更されてしまうことがある。
読出しディスターブを避けるための１つの方案は感知増幅器の読出し電流を減少させることである。しかし、このような方法は応答時間の遅くなること、出力信号レベルの減少、データ読出し比率の減少、望まない電磁気ノイズ及び他のディスターブに対する敏感度の増加のような意図しなかった問題を発生させ得る。このようなパフォーマンス劣化は望まないことである。さらに、このような電磁気ノイズはそれ自体にセル又は感知増幅器の出力信号のデータが変わってしまう場合があり得る。
したがって、低い電力消耗及び強いノイズ減少特性を有し、低い供給電圧でも速く応答する読出し／再書込み機能を提供する抵抗性メモリの感知増幅器が要求される。
発明が解決しようする課題
本発明の目的は電流再使用機能（ｃｕｒｒｅｎｔ ｒｅ−ｕｓｉｎｇ ｃａｐａｂｉｌｉｔｉｅｓ）、高いノイズ耐性特性、そして読出し及び／又は再使用動作モード（ｒｅａｄ／ｒｅ−ｗｒｉｔｅ ｏｐｅｒａｔｉｏｎ ｍｏｄｅｓ）を有する抵抗性メモリの感知増幅回路を提供することにある。
本発明による抵抗性メモリの感知増幅回路は、第１出力信号を出力する第１差動出力端子と、前記第１出力信号と反対である第２出力信号を出力する第２差動出力端子と、抵抗性メモリセルと連関されたビットラインに連結された第１入力端子と、参照メモリセルと連関された参照ラインに連結された第２入力端子と、前記第２入力端子及び前記第１差動出力端子に連結され、参照ライン電流を通過させる第１トランジスターと、前記第１差動出力端子に連結され、前記第１トランジスターと直列に配列され、ビットライン電流を通過させる第２トランジスターと、を含み、前記第１差動出力端子の電圧レベルは前記参照ライン電流と前記ビットライン電流との間のデルタ平均電流にしたがって変化する。
本発明にしたがう実施形態において、抵抗性メモリに格納されたビット情報を感知する方法、感知増幅回路のプリチャージ段階で、プリチャージ部分によって少なくともビットライン又は参照ラインをプリチャージする段階と、前記感知増幅回路の増幅段階で、参照ライン電流を前記参照ラインを通じて流れるようにし、ビットライン電流を前記ビットラインを通じて流れるようにする段階と、前記感知増幅回路の前記増幅段階で、前記参照ライン電流及び前記ビットライン電流の間のデルタ平均電流に応答して第１差動出力端子での電圧変化をもたらす段階と、を含む。また、感知増幅回路のラッチ段階で、ラッチ回路によって前記第１差動出力端子又は第２差動出力端子での論理値“０”又は論理値“１”を各々ラッチする段階をさらに含む。
本発明において、メモリ装置、複数のワードラインと、前記ワードラインと交差するように配列された複数のビットラインと、前記ワードライン及び前記ビットラインが交差する部分に配列された抵抗性メモリセルを各々含む複数のメモリブロックと、前記複数のメモリブロックの少なくとも１つのブロックでの、対応するビットライン及び対応するメモリセルと各々連関された複数の感知増幅器と、前記複数の感知増幅器に連結され、少なくとも前記感知増幅器の各増幅段階の間に参照ライン電流を複写する電流ミラー回路と、を含み、前記ビットラインは前記複写された参照電流の一部を再使用する。
本発明による抵抗性メモリの感知増幅回路は、電流再使用機能（ｃｕｒｒｅｎｔ ｒｅ−ｕｓｉｎｇ ｃａｐａｂｉｌｉｔｉｅｓ）、高いノイズ耐性特性、そして読出し及び／又は再使用動作モード（ｒｅａｄ／ｒｅ−ｗｒｉｔｅ ｏｐｅｒａｔｉｏｎ ｍｏｄｅｓ）を有する。
従来技術による感知増幅器を示す回路図である。 従来技術において、互に異なる状態での動作を示す図１Ａの等価回路である。 従来技術において、互に異なる状態での動作を示す図１Ａの等価回路である。 従来技術において、互に異なる状態での動作を示す図１Ａの等価回路である。 本発明の実施形態による感知増幅回路を含むメモリ装置の実施形態を示す図面である。 図２のメモリ装置のメモリセルアレイに含まれたＳＴＴ−ＭＲＡＭメモリセルを例示的に示す図面である。 図２のメモリ装置のメモリセルアレイに含まれたＳＴＴ−ＭＲＡＭメモリセルを例示的に示す図面である。 本発明にしたがう図２のメモリ装置のメモリセルと連関された図２の感知増幅器の一例を示す図面である。 図４Ａの感知増幅器に連結されて使用されるコントロール信号を生成するコントロール信号回路の一例を示す図面である。 “準備”又は“プリ−チャージ”段階の動作と関連された図４Ａの感知増幅器の等価回路の一例を示す図面である。 “セット”又は“増幅”段階の動作と連関された図４Ａの感知増幅器の等価回路の一例を示す図面である。 “進行”又は“ラッチ”段階と連関された図４Ａの感知増幅器の等価回路の一例を示す図面である。 本発明の一実施形態にしたがってメモリセル抵抗が“Ｈ”値であるＲＨに以前に設定されている時、図４Ａの感知増幅器の互に異なる段階での波形の一例を示す図面である。 本発明の一実施形態にしたがってメモリセル抵抗が“Ｌ”値であるＲＬに以前に設定されている時、図４Ａの感知増幅器の互に異なる段階での波形の一例を示す図面である。 本発明にしたがう感知増幅器を使用する抵抗性メモリのデータ感知動作を示す順序図である。 本発明の他の実施形態による電流ミラーと連関された図２の感知増幅器の一実施形態を示す図面である。 図１１Ａの回路のためのラッチイネーブルコントロール信号を生成するコントロール信号回路の一例を示す図面である。 本発明の実施形態による読出し／再書込み機能を含む感知増幅器の一例を示す図面である。 図１２Ａの回路のためのラッチイネーブルコントロール信号を生成するコントロール信号回路の一例を示す図面である。 本発明の実施形態によるメモリセル抵抗が以前にハイに設定されている時、図１２Ａの感知増幅器の互に異なる段階と連関された波形図を例示的に示す図面である。 本発明の実施形態によるメモリセル抵抗が以前にローに設定されている時、図１２Ａの感知増幅器の互に異なる段階と連関された波形図を例示的に示す図面である。 本発明の他の実施形態によるエッジ−参照セル配列又はパターンでのメモリセルアレイ及び連関されたメモリブロックのレイアウトの実施形態を示す図面である。 本発明の他の実施形態によるビット−参照セル配列又はパターンでのメモリセルアレイ及び連関されたメモリブロックのレイアウトの実施形態を示す図面である。 本発明の実施形態に他の抵抗性メモリ装置の多様な適用例を示す図面である。 本発明の実施形態による抵抗性メモリ装置を含むコンピューティングシステムに関する図面である。 本発明の実施形態による抵抗性メモリを含むコンピューティングシステムを示す図面である。 フラッシュメモリを代替する抵抗性メモリを使用したストレージクラスメモリを含むメモリシステムの本発明にしたがう一実施形態を示す図面である。 同期式ＤＲＡＭを代替する抵抗性メモリを使用したストレージクラスメモリを含むメモリシステムの本発明にしたがう一実施形態を示す図面である。 同期式ＤＲＡＭ及びフラッシュメモリを代替して抵抗性メモリを使用するストレージクラスメモリを含むメモリシステムの本発明にしたがう一実施形態を示す図面である。
本発明の長所及び特徴、そしてそれを達成する方法は添付される図面と共に詳細に記載されている実施形態を通じて説明される。しかし、本発明はここで説明される実施形態に限定されなく、他の形態に具体化されることもあり得る。本実施形態は本発明が属する技術分野で通常の知識を有する者に本発明の技術的思想を容易に実施できるように詳細に説明するために提供される。
図面において、本発明の実施形態は図示された特定形態に限定されることではなく、説明を明確するために誇張されている部分もある。また、明細書全体にかけて同一の参照番号で表示された部分は同一の構成要素を示す。
本明細書で“及び／又は”という表現は前後に羅列された構成要素の中で少なくとも１つを含む意味に使用される。また、‘連結される／結合される’という表現は他の構成要素と直接的に連結させるか、或いは他の構成要素を通じて間接的に連結されることを含む意味として使用される。本明細書で単数形は文句で特別に言及しない限り複数形も含む。また、明細書で使用される“含む”又は“含む”と言及された構成要素、段階、動作及び素子は１つ以上の他の構成要素、段階、動作、素子及び装置の存在又は追加を意味する。
図２は本発明の実施形態による感知増幅回路１５０を含むメモリ装置１０５の実施形態を示す図面である。図２を参照すれば、メモリ装置１０５はメモリセルアレイ１１０、データ入出力回路１７０、アドレスデコーダー１８０、及び制御ロジック１９０を含む。データ入出力回路１７０は感知増幅回路１５０を含み、感知増幅回路１５０は本発明の実施形態にしたがってメモリセルアレイ１１０に格納されたビット情報をセンシングするか、或いは読み出す動作を遂行する。
図２を参照すれば、メモリセルアレイ１１０は複数のメモリセル３０を含み、各メモリセルは１つ又はその以上のデータビットを格納する。メモリセルＭＣは複数のワードラインＷＬｓ、複数のソースラインＳＬｓ、そして複数のビットラインＢＬｓに連結される。ビットラインＢＬｓはワードラインＷＬｓと交差するように配置される。また、メモリセルの中で一部は参照メモリセル７０であり得る。参照メモリセル７０は複数の参照ラインＲＬｓに連結される。参照メモリセルは以下でさらに詳細に説明される。
メモリセルはワードラインとビットラインが交差する位置（図示せず）に配置され得る。メモリセル３０はメモリブロック１２０、１３０のようにメモリブロックにグループ化され得る。例えば、１Ｍｂのメモリブロックにおいて、１０００個のワードラインと１０００個のビットラインがメモリブロックと連関され得る。したがって、このようなブロックと連関された各ビットラインは連関された１０００個のメモリセルを有することができる。しかし、これは例示的なことであり、いずれか適当な数字のワードライン、ビットライン及び／又はメモリセルが各ブロックと連関され得る。感知増幅回路１５０は複数の感知増幅器（例えば、１６０、１６５）を包含することができる。各感知増幅器はメモリブロック（例えば、１２０、１３０）の中で対応するいずれか１つのメモリブロックのビットラインと連関され得る。即ち、各ビットラインＢＬはそれと連関された対応する感知増幅器（例えば、１６０、１６５）を有することができる。
アドレスデコーダー１８０はワードラインＷＬｓとソースラインＳＬｓを通じてメモリセルアレイ１１０に連結される。アドレスデコーダー１８０はコントロールロジック１９０の制御に応答して動作する。アドレスデコーダー１８０は入力アドレスをデコーディングしてワードラインＷＬｓ及びソースラインＳＬｓへ提供する。アドレスデコーダー１８０はコントロールロジック１９０からパワー（例えば、電圧又は電流）を受信し、選択されたワードライン又は非選択されたワードラインへこれを提供する。
データ入出力回路１７０はビットラインＢＬｓを通じてメモリセルアレイ１１０に連結される。さらに具体的に、各感知増幅器（例えば、１６０、１６５）はメモリブロック（例えば、１２０、１３０）の中で対応するいずれか１つのメモリブロックのビットラインに連結され得る。データ入出力回路１７０はコントロールロジック１９０の制御に応答して動作する。データ入出力回路１７０はアドレスデコーダー１８０からのビットライン選択信号（図示せず）に応答してビットラインを選択する。データ入出力回路１７０はコントロールロジック１９０からパワー（例えば、電圧又は電流）を受信し、選択されたビットラインへこれを提供する。
コントロールロジック１９０はメモリ装置１０５の全般的な動作を制御する。コントロールロジック１９０は外部パワー及び／又はコントロール信号を受信する。コントロールロジック１９０は外部電圧を利用して内部動作に必要であるパワーを生成することができる。コントロールロジック１９０は前記コントロール信号に応答して読出し、書込み、及び／又は消去動作を制御する。
図３Ａ及び図３Ｂは図２のメモリ装置１０５のメモリセルアレイ１１０に含まれたＳＴＴ−ＭＲＡＭメモリセル３０を例示的に示す図面である。
一実施形態において、メモリセルアレイ１１０は複数のＳＴＴ−ＭＲＡＭ（ｓｐｉｎ ｔｒａｎｓｆｅｒ ｔｏｒｑｕｅ ｍａｇｎｅｔｒｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｙ）メモリセルを包含することができる。しかし、本発明の実施形態はこれに限定されなく、ＳＴＴ以外のＭＲＡＭ、メモリスタＲＡＭ（ｍｅｍｒｉｓｔｏｒ ＲＡＭ）、ＣＢＲＡＭ等にも適用されることができることが理解できる。
図３Ａはマグネチックトンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ、以下ＭＴＪ）１０及びこれと連関された選択トランジスター２０を示す。ＭＴＪ１０はＳＴＴ−ＭＲＡＭタイプメモリセルで多様な抵抗を形成し、選択トランジスター２０はＭＴＪ１０と共にＳＴＴ−ＭＲＡＭセル３０を形成する。ＭＴＪ１０は基準層（ｒｅｆｅｒｅｎｃｅ ｏｒ ｐｉｎｎｅｄ ｌａｙｅｒ １２）、自由層１６、そして基準層１２と自由層１６との間に位置するトンネル層１４を含む。トランジスター２０はＰＭＯＳトランジスターに比べて高い電流ドライブ（ｃｕｒｒｅｎｔ ｄｒｉｖｅ）、低い閾値電圧、そして小さい面積を有するＮＭＯＳトランジスターの特性によって普通ＮＭＯＳトランジスターが使用される。ＭＲＡＭセル３０に“１”を書き込むのに使用される電流は“０”を書き込むのに使用される電流と異なり得る。このような２つの書込み動作の間の電流流れ方向の非対称性はトランジスター２０のゲート−ソース電圧（ｇａｔｅ−ｔｏ−ｓｏｕｒｃｅ ｖｏｌａｇｅ）の非対称に生ずることができる。
以下では、ＭＴＪの自由層及び基準層が平衡状態Ｐである時、該当ＭＲＡＭセルはロジック“０”状態であると定義される。ＭＴＪの自由層及び基準層が平衡状態Ｐであれば、低い抵抗を有する。反対に、ＭＴＪの自由層及び基準層が反平衡状態ＡＰである時、該当ＭＲＡＭセルはロジック“１”状態であると定義される。ＭＴＪの自由層及び基準層が反平衡状態ＡＰであれば、高い抵抗を有する。但し、これは例示的なことであり、他の実施形態において、反平衡状態ＡＰである時、該当ＭＲＡＭセルはロジック“０”状態であると定義され、平衡状態Ｐである時、該当ＭＲＡＭセルはロジック“１”状態であると定義され得る。また、図３Ａに示したように、以下ではＭＴＪ１０の基準層が選択トランジスターと対向すると仮定される。
したがって、上述したように、上方に向かう矢印３５方向にしたがう電流の流れは（ｉ）平衡状態Ｐから反平衡状態ＡＰにスイッチングして“１”を書き込むか、或いは（ｉｉ）以前の設定されたＭＴＪの反平衡状態ＡＰを安定化することができる。これと類似して、下方に向かう矢印４０方向にしたがう電流の流れは（ｉ）反平衡状態ＡＰから平衡状態Ｐにスイッチングして“０”を書き込むか、或いは（ｉｉ）以前の設定されたＭＴＪの平衡状態Ｐを安定化することができる。但し、これは例示的なことであり、他の実施形態では先に実施形態と反対にＭＴＪの自由層が選択トランジスターと対向することができる。この場合に、たとえ図示されずが、上方に向かう矢印３５方向にしたがう電流の流れは（ｉ）反平衡状態ＡＰから平衡状態Ｐにスイッチするか、或いは（ｉｉ）以前の設定されたＭＴＪの平衡状態Ｐを安定化することができる。これと類似に、下方に向かう矢印４０方向にしたがう電流の流れは（ｉ）平衡状態ＡＰから反平衡状態ＡＰにスイッチするか、或いは（ｉｉ）以前の設定されたＭＴＪの反平衡状態ＡＰを安定化することができる。
図３Ｂは図３ＡのＭＲＡＭセル３０のＭＴＪ１０を格納されたデータにしたがって可変する抵抗を有する格納素子として表現した図面である。ＭＴＪ１０は（ｉ）電流の流れが矢印３５方向である時、その状態を平衡状態Ｐから反平衡状態ＡＰに変更し、及び／又は（ｉｉ）電流の流れが矢印４０方向である時、その状態を反平衡状態ＡＰから平衡状態Ｐに変更する。
ＭＴＪ１０を反平衡状態ＡＰから平衡状態Ｐに又はその反対にスイッチするのに必要である電圧は臨界値Ｖｃを超過しなければならない。この電圧に対応する電流は臨界電流又はスイッチング電流Ｉｃであると称される。一般動作モードで、低い抵抗の平衡状態Ｐから高い抵抗の反平衡状態ＡＰに遷移するために、正の電圧であるＶｃが提供されて少なくともスイッチング電流Ｉｃ以上の電流レベルがメモリセルへ流れる。一旦、反平衡状態ＡＰであれば、提供される電圧を除去することはＭＴＪ１０の状態に影響を及ばない。これと同様に、一般動作モードで反平衡状態ＡＰから平衡状態Ｐに遷移するために、負の電圧であるＶｃが提供されて少なくともスイッチング電流Ｉｃ以上の電流レベルがメモリセルへ反対方向に流れる。一旦、平衡状態Ｐであれば、提供される電圧を除去することはＭＴＪ１０の状態に影響を及ばない。
言い換えれば、ＭＴＪ１０は高い抵抗又は論理“１”状態に対応する反平衡状態から平衡状態にスイッチされることができ、これによって“０”（例えば、低い抵抗又は論理“０”状態）を格納することができる。ＭＴＪ１０が初期に論理“１”又は反平衡状態であると仮定すれば、一般モードで“０”を格納するために臨界電流Ｉｃと同一であるか、或いは大きい電流が矢印４０方向に選択トランジスター２０を通じて流れなければならない。このために、選択トランジスター２０のソースノード（ＳＬ又はソースライン）は抵抗パス（図示せず）を通じて接地電圧に連結され、正の電圧が選択トランジスター２０のゲートノード（ＷＬ又はワードライン）へ提供され、正の電圧が選択トランジスター２０のドレーンノード（ＢＬ又はビットライン）へ提供される。
先に説明されたように、ＭＴＪ１０はまた平衡状態から反平衡状態にスイッチされ、これによって、“１”を格納できる。ＭＴＪ１０が初期に論理“０”又は平衡状態であると仮定すれば、一般モードで“１”を格納するために臨界電流Ｉｃと同一であるか、或いは大きい電流が矢印３５方向に選択トランジスター２０を通じて流れなければならない。このために、ソースノード（ＳＬ又はソースライン）には抵抗パス（図示せず）を通じて正の電圧に提供され、ゲートノードＷＬには正の電圧が提供され、ドレーンノードＢＬは抵抗パス（図示せず）を通じて接地電圧に連結される。
図４Ａは本発明にしたがう図２のメモリ装置１０５のメモリセル３０と連関された図２の感知増幅器１６０の一例を示す図面である。たとえ１つのメモリセル３０が図示されているが、適当な数字のメモリセルが感知増幅器１６０に連結させるか、或いは連関されることが理解できる。
本発明の実施形態は低い電流消耗特性、強いノイズ耐性（ｎｏｉｓｅ ｉｍｍｕｎｉｔｙ）を有し、低い供給電圧でも動作でき、速い速度に動作し、読出し／再書込み動作が可能である抵抗性メモリのための感知増幅器を含む。
感知増幅器１６０は第１出力信号を出力する第１差動出力端子Ｏｕｔ＋及び第１出力信号と反対である第２出力信号を出力する第２差動出力端子Ｏｕｔ−を含む。出力信号はメモリセル３０に格納されたビットデータにしたがって論理値“０”又は論理値“１”の中でいずれか１つに対応する。
第１入力端子Ｉｎ＋は抵抗性メモリセル３０と連関されたビットライン９、ＢＬに連結される。第２入力端子Ｉｎ−は参照抵抗ＲＲＥＦ、５０と連関された参照ラインＲＬに連結される。参照抵抗ＲＲＥＦ、５０はメモリセル３０が論理値“０”（例えば、ＲＢＩＴがＲＬと同一である時）又は論理値“１”（例えば、ＲＢＩＴがＲＨと同一である時）を格納しているか否かを判断する時、参照として使用される。たとえば、図４Ａには図示しないが、他の実施形態としてＰＭＯＳ選択トランジスターが参照抵抗ＲＲＥＦ、５０に連結されることが理解できる。メモリセル３０の選択トランジスター２０のゲート端子は対応するワードラインＷＬに連結される。
参照抵抗ＲＲＥＦ、５０は所定抵抗を有するようにデザインされることができる。例えば、参照抵抗ＲＲＥＦ、５０はＲＢＩＴの高抵抗ＲＨと低抵抗ＲＬとの間の中間値を有することができる。一実施形態として、参照抵抗ＲＲＥＦは２／（１／ＲＨ＋１／ＲＬ）の抵抗であり得る。参照抵抗ＲＲＥＦが２／（１／ＲＨ＋１／ＲＬ）の抵抗にデザインされる時、電圧発生器３２５によって生成された電圧ＶＢは電圧発生器３３０によって生成された電圧ＶＲと同一であるか、或いは実質的に同一である。
他の実施形態において、参照抵抗ＲＲＥＦはＲＨ又はＲＬの中でいずれか１つの抵抗を有することができる。参照抵抗ＲＲＥＦがＲＨの抵抗を有する時、参照ライン電流ＩＲＥＦ、３４０は電圧発生器３３０によって生成されてトランジスターＰ１のゲート端子に提供される電圧ＶＲによって調整され得る。同時に、ビットライン電流ＩＢＩＴ、３３５は電圧発生器３２５によって生成されてトランジスターＮ１のゲート端子に提供される電圧ＶＢによって調整され得る。この実施形態において、電圧ＶＲは電圧ＶＢに比べて大きい。
参照抵抗ＲＲＥＦがＲＬの抵抗を有する時、参照ライン電流ＩＲＥＦ、３４０は電圧発生器３３０によって生成されてトランジスターＰ１のゲート端子に提供される電圧ＶＲによって調整され得る。同時に、ビットライン電流ＩＢＩＴ、３３５は電圧発生器３２５によって生成されてトランジスターＮ１のゲート端子に提供される電圧ＶＢによって調整され得る。この実施形態において、電圧ＶＢは電圧ＶＲに比べて大きい。
感知増幅器１６０の動作を説明するために、参照抵抗ＲＲＥＦは２／（１／ＲＨ＋ＲＬ）の抵抗を有すると仮定される。また、電圧ＶＢは電圧ＶＲと同一であるか、或いは実質的に同一であると仮定される。
メモリセル回路及び連関された導電ラインによって、所謂寄生キャパシタンス（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）であるビットラインキャパシターＣＢＩＴ、３１５がビットラインＢＬとソースラインＳＬとの間に存在することができる。これと類似に、所謂寄生キャパシタンスである参照ラインキャパシターＣＲＥＦ、３２０が参照ラインＲＬと正のパワー供給電圧ノードＶＤＤとの間に存在することができる。ビットラインキャパシター３１５と参照ラインキャパシター３２０は感知増幅器１６０のプリ−チャージ段階の間に以下で説明されるようにプリ−チャージされる。スイッチ３０５、３１０はメモリセルアレイ１１０のメモリセル又は参照セルを感知増幅器１６０に連結されるか、或いは連結を遮断する。
感知増幅器は次の３つの主要段階で動作する。即ち、Ａ）“準備（ｒｅａｄｙ）”又は“プリ−チャージ（ｐｒｅ−ｃｈａｒｇｅ）”段階、Ｂ）“セット（ｓｅｔ）”又は“増幅（ａｍｐｌｉｆｉｃａｔｉｏｎ）”段階、Ｃ）“進行（ｇｏ）”又は“ラッチ（ｌａｔｃｈ）”段階。多様な動作段階は以下でさらに詳細に説明される。
感知増幅器１６０は第１トランジスターＰ１を含み、第１トランジスターＰ１はパワー（例えば、ＶＤＤ）、参照ラインＲＬ、第１差動出力端子Ｏｕｔ＋に連結される。第１トランジスターＰ１は参照ライン電流ＩＲＥＦ、３４０を導電する。感知増幅器１６０はまた第２トランジスターＮ１を含み、第２トランジスターＮ１はビットラインＢＬ、第１差動出力端子Ｏｕｔ＋に連結される。第２トランジスターＮ１はビットライン電流ＩＢＩＴ、３３５を導電する。
感知増幅器１６０は内部供給電圧ノードＶＭＭに連結されたプリ−チャージ部分をさらに含む。プリ−チャージ部分は、例えば、第１プリ−チャージトランジスターＰ５及び第２プリ−チャージトランジスターＰ６を包含でき、第１プリ−チャージトランジスターＰ５は第１差動出力端子Ｏｕｔ＋及び内部供給電圧ノードＶＭＭに連結され、第２プリ−チャージトランジスターＰ６は第２差動出力端子Ｏｕｔ−及び内部供給電圧ノードＶＭＭに連結される。プリ−チャージ部分は感知増幅器のプリ−チャージ段階の間に動作する。トランジスターＰ５、Ｐ６は、例えば、エンハンスメントモードＰＭＯＳローディングタイプトランジスター（ｅｎｈａｎｃｅｍｅｎｔ ｍｏｄｅ ＰＭＯＳ ｌｏａｄｉｎｇ ｔｒａｎｓｉｓｔｏｒ）、デジタルモードオン／オフタイプトランジスター（ｄｉｇｉｔａｌ ｍｏｄｅ ｏｎ／ｏｆｆ ｔｙｐｅ ｔｒａｎｓｉｓｔｏｒ）であり得る。但し、これは例示的なことであり、他のＭＯＳトランジスターが本発明にしたがって使用され得ることが理解できる。
内部パワー供給電圧ノードＶＭＭはパワー供給電圧ＶＤＤと接地電圧ＧＮＤの間の電圧レベルを有する。一実施形態において、内部パワー供給電圧ノードＶＭＭの電圧レベルはパワー供給電圧ＶＤＤの１／２又はこれに類似なレベルであり得る。他の実施形態において、内部パワー供給電圧ノードＶＭＭの電圧レベルはパワー供給電圧ＶＤＤの２／３又はこれに類似なレベルであり得る。但し、これは例示的なことであり、適当な内部供給電圧レベルが使用され得ることが理解できる。内部パワー供給電圧ノードＶＭＭはまた１つ又はその以上の信号又は感知増幅器１６０の素子のためにＡＣグラウンド（ＡＣ ｇｒｏｕｎｄ）に動作できる。
“準備”又は“プリ−チャージ”段階の動作の間に、プリ−チャージトランジスターＰ５、Ｐ６は各々ゲートを通じてコントロール信号Ｓ１を受信する。プリ−チャージ信号Ｓ１は図２のコントロールロジック１９０によって生成され得る。プリ−チャージトランジスターＰ５はプリ−チャージコントロール信号Ｓ１に応答して感知増幅器の“準備”又は“プリ−チャージ”段階でビットライン電流ＩＢＩＴ、３３５の少なくとも一部を生成し、ビットライン電流ＩＢＩＴ、３３５はトランジスターＮ１を通じて少なくともメモリセル３０と連関されたビットラインＢＬ及びビットラインキャパシターＣＢＩＴ、３１５をプリ−チャージする。加えて、第１差動出力端子Ｏｕｔ＋と連関された寄生キャパシタンス３７０が充電される。さらに、プリ−チャージトランジスターＰ５はプリ−チャージコントロール信号Ｓ１に応答して感知増幅器の“準備”又は“プリ−チャージ”段階で参照ライン電流ＩＲＥＦ、３４０の少なくとも一部を生成し、参照ライン電流ＩＲＥＦ、３４０はトランジスターＰ１を通じて少なくとも参照ラインＲＬ及び参照ラインキャパシターＣＲＥＦ、３２０をプリ−チャージする。プリ−チャージトランジスターＰ６はプリ−チャージコントロール信号Ｓ１を受信し、プリ−チャージコントロール信号Ｓ１に応答して感知増幅器の“準備”又は“プリ−チャージ”段階で少なくとも第２差動出力端子Ｏｕｔ−と連関された寄生キャパシタンス３７５をプリ−チャージする。
“セット”又は“増幅”段階での動作の間に、感知増幅器はメモリセル３０に格納されたビットデータを感知する。第１差動出力端子Ｏｕｔ＋はハイインピーダンス（ｈｉｇｈ ｉｍｐｅｄａｎｃｅ）出力端子Ｏｕｔ＋である。ハイインピーダンス出力端子の電圧レベルは参照ライン電流ＩＲＥＦ、３４０及びビットライン電流ＩＢＩＴ、３３５の間のデルタ平均電流３７５に応答して変化する。即ち、参照ライン電流ＩＲＥＦ、３４０及びビットライン電流ＩＢＩＴ、３３５の大きさ（ｍａｇｎｉｔｕｄｅ）に差異があり得る。このような差異はデルタ平均電流３７５であると称され得る。デルタ平均電流３７５はメモリセル３０に格納されたビット値にしたがって、ハイ−インピーダンス出力端子Ｏｕｔ＋の電圧レベルが同一の方向に又は異なる方向に変化（ｓｗｉｎｇ）するようにする。電圧変化（ｖｏｌｔａｇｅ ｓｗｉｎｇ）は“セット”又は“増幅”段階での負（ｎｅｇａｔｉｖｅ）の抵抗支援に依存しなく、これはトランジスターＰ３、Ｐ４又はラッチ素子によって提供される。出力電圧の装着時間（ｓｅｔｔｌｉｎｇ ｔｉｍｅ）、ノイズ耐性（ｎｏｉｓｅ ｉｍｍｕｎｉｔｙ）、信号平均（ｓｉｇｎａｌ ａｖｅｒａｇｉｎｇ）等は少なくとも出力端子３７０、３７５の寄生キャパシタンスＣＢＩＴ、３１５の寄生キャパシタンス及び／又はＣＲＥＦ、３２０の寄生キャパシタンスの少なくとも一部分に依存する。寄生キャパシタンスが接地されなければ、出力電圧の変化はスパイク及び他のノイズ干渉（ｎｏｉｓｅ ｉｎｔｅｒｆｅｒｅｎｃｅ）に敏感であり得る。さらに、電流及び信号平均（ａｖｅｒａｇｉｎｇ）は回路のノイズ耐性特性を強化することができる。出力電圧の正確性はメモリセル３０に格納されたビット値に依存し、これはＲＢＩＴ、１０がＲＨ又はＲＬであるか否かであるＲＢＩＴ、１０の抵抗に依存する。
ハイインピーダンス出力端子の電圧変化（ｖｏｌｔａｇｅ ｓｗｉｎｇ）はデルタ平均電流３７５とハイインピーダンス出力端子Ｏｕｔ＋と連関された寄生キャパシタンスの乗算によってもたらすことができる。トランジスターＰ１は出力端子Ｏｕｔ＋のインピーダンスを増加させることができ、これはより著しい電圧変化をもたらすことができる。参照ラインＲＬとビットラインＢＬが直列に配列されているので、ビットラインＢＬは少なくとも一部の参照ライン電流ＩＲＥＦ、３４０を再使用し、したがって、少なくとも“セット”又は“増幅”段階の動作の間に消耗される電流量を減少させる。この段階での総電流消耗量の減少は半分に至ることができる（例えば、このような電流再使用回路及び特性を有しない感知増幅器に比べて５０％の電流消耗量が減少する）。さらに具体的に、仮にＩＲＥＦ、３４０がＩＢＩＴ、３３５より大きければ、ハイ−インピーダンス出力端子Ｏｕｔ＋の電圧レベルは高い電圧に変化（ｓｗｉｎｇ）し、これはメモリセル３０に論理値“１”が格納されていることを示す。反対に、ＩＲＥＦ、３４０がＩＢＩＴ、３３５より小さければ、ハイ−インピーダンス出力端子Ｏｕｔ＋の電圧レベルは低い電圧に変化し、これはメモリセル３０に論理値“０”が格納されていることを示す。
少なくとも感知増幅器の“セット”又は“増幅”段階の間に、ＲＢＩＴ、１０＝ＲＬ（低い抵抗）である時、トランジスターＮ１はトリオード領域（ｔｒｉｏｄｅ ｒｅｇｉｏｎ）モードに動作し、反面トランジスターＰ１は飽和領域（ｓａｔｕｒａｔｉｏｎ ｒｅｇｉｏｎ）モードに動作する。反対に、少なくとも感知増幅器の“セット”又は“増幅”段階の間に、ＲＢＩＴ、１０＝ＲＨ（高い抵抗）である時、トランジスターＮ１は飽和領域（ｓａｔｕｒａｔｉｏｎ ｒｅｇｉｏｎ）モードに動作し、反面トランジスターＰ１はトリオード領域（ｔｒｉｏｄｅ ｒｅｇｉｏｎ）モードに動作する。トランジスターＮ１はメモリセル３０に格納されたデータを読み出すか、或いは読出し動作を試図する時発生できるメモリセル３０のデータ変化（又はｄｅｓｔｒｕｃｔｉｖｅ ｗｒｉｔｅ）の可能性を減らすために使用され得る。このような読出し動作でのデータの変化は読出しディスターブ（ｒｅａｄ ｄｉｓｔｒｕｂ）と称され、読出しディスターブの頻度はトランジスターＮ１の存在によって減少され得る。
さらに具体的に、トランジスターＮ１のドレーン端子３５０は直接第１差動出力端子Ｏｕｔ＋及びトランジスターＰ１のドレーン端子３６０に連結される。トランジスターＮ１のソース端子３５２はメモリセル３０と連関されたビットラインＢＬに連結される。トランジスターＰ１のソース端子３５７は参照抵抗ＲＲＥＦ、５０と連関された参照ラインＲＬに連結される。トランジスターＮ１は望ましくはＮＭＯＳトランジスターであり得る。トランジスターＰ１は望ましくはＰＭＯＳトランジスターであり得る。但し、これは例示的なことであり、他のタイプのＭＯＳトランジスターが本発明に使用され得ることが理解できる。
点線で図示された接地状態である寄生キャパシター３７０、３７５はビットライン及び参照電流の平均（ａｖｅｒａｇｉｎｇ）に寄与する。結果的に、ノイズ耐性（ｎｏｉｓｅ ｉｍｍｕｎｉｔｙ）が強化され、ノイズスパイク（ｓｐｉｋｅｓ ｏｆ ｎｏｉｓｅ）、ノイズのスイッチング（ｓｗｉｔｃｈｉｎｇ ｎｏｉｓｅ）、又は他の電磁気妨害要素が感知増幅器１６０によって遂行されるか、或いは出力された信号に対する妨害（ｄｉｓｒｕｐｔｉｏｎ）をもたらす可能性が減る。高い信号パワー、改善されたノイズ耐性、改善された論理出力信号の信頼度は本実施形態の特性からの結果の長所のうちの一部である。
“進行”又は“ラッチ”段階の動作の間に、感知増幅器は以下で説明されるように、感知増幅器１６０の第１又は第２差動出力端子（Ｏｕｔ＋、Ｏｕｔ−）の論理値“０”又は論理値“１”をラッチする。感知増幅器１６０は交差連結されたラッチ回路を含み、ラッチ回路はラッチトランジスターＰ３、Ｐ４、Ｎ３、Ｎ４を含む。交差連結されたラッチ回路は第１及び第２差動出力端子（Ｏｕｔ＋、Ｏｕｔ−）に連結される。
交差連結されたラッチ回路は選択的に第１ラッチイネーブルトランジスターＰ２を含む。例示的に、第１ラッチイネーブルトランジスターＰ２は複数の感知増幅器（例えば、図２の１６０、１６５）各々に対してグローバルに適用され得る。即ち、１つの第１グローバルラッチイネーブルトランジスターＰ２がメモリ装置１５０の感知増幅器のラッチ回路各々をイネーブル（ｅｎａｂｌｅ）するのに使用され得る。
交差連結されたラッチ回路は選択的に第２ラッチイネーブルトランジスターＮ２を含む。例示的に、第２ラッチイネーブルトランジスターＮ２は複数の感知増幅器（例えば、図２の１６０、１６５）各々に対してグローバルに適用され得る。即ち、１つの第２グローバルラッチイネーブルトランジスターＮ２は第１ラッチイネーブルトランジスターＰ２と共にメモリ装置１５０の感知増幅器のラッチ回路各々をイネーブル（ｅｎａｂｌｅ）するのに使用され得る。
ラッチイネーブルトランジスターＰ２、Ｎ２は各々ラッチコントロール信号Ｓ２ｂ及びラッチコントロール信号Ｓ２ａに応答して感知増幅器１６０の“進行”又は“ラッチ”段階を活性化する。一実施形態において、ラッチコントロール信号Ｓ２ｂ、Ｓ２ａは図２のコントロールロジック１９０によって生成され得る。第１ラッチイネーブルトランジスターＰ２は正のパワー供給電圧ノードＶＤＤに連結される。第２ラッチイネーブルトランジスターＮ２は接地電圧ノードＧＮＤに連結される。
ラッチ回路は第１ラッチイネーブルトランジスターＰ２及び第１差動出力端子Ｏｕｔ＋に連結された第１ラッチトランジスターＰ３を含む。第２ラッチトランジスターＰ４は第１ラッチイネーブルトランジスターＰ２及び第２差動出力端子Ｏｕｔ−に連結される。第３ラッチトランジスターＮ３は第２ラッチイネーブルトランジスターＮ２及び第１差動出力端子Ｏｕｔ＋に連結される。第４ラッチトランジスターＮ４は第２ラッチイネーブルトランジスターＮ２及び第２差動出力端子Ｏｕｔ−に連結される。
“進行”又は“ラッチ”段階の動作の間にラッチイネーブルトランジスターＰ２、Ｎ２は各々ラッチコントロール信号Ｓ２ｂ、Ｓ２ａに応答してターンオンされ、これによってラッチトランジスターは正のフィードバック（ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ）に基づいて、各々抵抗性メモリセル３０に格納されたビット値にしたがう第１又は第２差動出力端子Ｏｕｔ＋、Ｏｕｔ−の論理値“０”又は論理値“１”をラッチする。
さらに具体的に、第１ラッチトランジスターＰ３のソース端子は第１ラッチイネーブルトランジスターＰ２のソース端子に直接連結される。これと類似に、第２ラッチトランジスターＰ４のソース端子は第１ラッチイネーブルトランジスターＰ２のソース端子に直接連結される。また、第３ラッチトランジスターＮ３のソース端子は第２ラッチイネーブルトランジスターＮ２のドレーン端子に直接連結される。これと類似に、第４ラッチトランジスターＮ４のソース端子は第２ラッチイネーブルトランジスターＰ２のドレーン端子に直接連結される。第１ラッチトランジスターＰ３のゲート端子は第２差動出力端子Ｏｕｔ−に連結される。第２ラッチトランジスターＰ４のゲート端子は第１差動出力端子Ｏｕｔ＋に連結される。第３ラッチトランジスターＮ３のゲート端子は第２差動出力端子Ｏｕｔ−に連結される。第４ラッチトランジスターＮ４のゲート端子は第１差動出力端子Ｏｕｔ＋に連結される。
第１及び第３ラッチトランジスターＰ３、Ｎ３の各ドレーン端子は第１差動出力端子Ｏｕｔ＋に連結される。第２及び第４ラッチトランジスターＰ４、Ｎ４の各ドレーン端子は第２差動出力端子Ｏｕｔ−に連結される。第１ラッチイネーブルトランジスターＰ２は望ましくエンハンスメントモードＰＭＯＳローディングタイプトランジスター（ｅｎｈａｎｃｅｍｅｎｔ ｍｏｄｅ ＰＭＯＳ ｌｏａｄｉｎｇ ｔｒａｎｓｉｓｔｏｒ）、デジタルモードオン／オフタイプトランジスター（ｄｉｇｉｔａｌ ｍｏｄｅ ｏｎ／ｏｆｆ ｔｙｐｅ ｔｒａｎｓｉｓｔｏｒ）であり得る。第２ラッチイネーブルトランジスターＮ２は望ましくエンハンスメントモードＮＭＯＳローディングタイプトランジスター（ｅｎｈａｎｃｅｍｅｎｔ ｍｏｄｅ ＰＭＯＳ ｌｏａｄｉｎｇ ｔｒａｎｓｉｓｔｏｒ）、デジタルモードオン／オフタイプトランジスター（ｄｉｇｉｔａｌ ｍｏｄｅ ｏｎ／ｏｆｆ ｔｙｐｅ ｔｒａｎｓｉｓｔｏｒ）であり得る。
第１及び第２ラッチトランジスターＰ３、Ｐ４は望ましく各々ＰＭＯＳタイプトランジスターであり得る。第３及び第４ラッチトランジスターＮ３、Ｎ４は望ましく各々ＮＭＯＳタイプトランジスターであり得る。但し、これは例示的なことであり、他のＭＯＳトランジスターが本発明にしたがって使用され得ることが理解できる。
図４Ｂは図４Ａの感知増幅器に連結されて使用されるコントロール信号Ｓ２ｂ、Ｓ２ａを生成するコントロール信号回路の一例を示す図面である。コントロール信号回路はコントロール信号Ｓ２を受信し、コントロール信号Ｓ２を利用してコントロール信号Ｓ２ｂ、Ｓ２ａを生成することができる。コントロール信号Ｓ２ｂはコントロール信号Ｓ２に比例して反転された信号である。コントロール信号Ｓ２ａはコントロール信号Ｓ２に対応する。図４Ｂのコントロール信号回路は図２に図示されたメモリ装置１０５のコントロールロジック１９０に包含され得る。
図５乃至図７は図４Ａの感知増幅器１６０の各段階の動作の動作を示す等価回路である。図８は本発明の一実施形態にしたがってメモリセル抵抗ＲＢＩＴが“Ｈ”値であるＲＨに以前に設定されている時、図４Ａの感知増幅器１６０の互に異なる段階での波形（ｗａｖｅｆｏｒｍ）の一例を示す図面である。図９は本発明の一実施形態にしたがってメモリセル抵抗ＲＢＩＴが“Ｌ”値であるＲＬに以前に設定されている時、図４Ａの感知増幅器１６０の互に異なる段階での波形（ｗａｖｅｆｏｒｍ）の一例を示す図面である。詳細な説明は図５乃至図９を参照して説明される。
図５は“準備”又は“プリ−チャージ”段階４０５の動作と関連された図４Ａの感知増幅器１６０の等価回路の一例を示す図面である。
スイッチ３０５、３１０は閉じられていると仮定され、これによって感知増幅器１６０がメモリセル３０及び参照抵抗ＲＲＥＦ、５０に連結される。感知増幅器１６０の“準備”又は“プリ−チャージ”段階で、ワードラインＷＬはハイ状態“Ｈ”に遷移され、プリ−チャージコントロール信号Ｓ１はロー状態“Ｌ”であり、ラッチイネーブル信号Ｓ２はロー状態“Ｌ”である。ラッチイネーブル信号Ｓ２がロー状態“Ｌ”であるので、ラッチイネーブルコントロール信号Ｓ２ｂは“Ｈ”状態であり、ラッチイネーブルコントロール信号Ｓ２ａは“Ｌ”状態である。
したがって、第１プリ−チャージトランジスターＰ５及び第２プリ−チャージトランジスターＰ６はプリ−チャージコントロール信号Ｓ１に応答して完全にターンオンされ、内部パワー供給電圧ノードＶＭＭに対する導電経路を形成する。したがって、プリ−チャージトランジスターＰ５はビットライン電流ＩＢＩＴ、３３５の少なくとも一部を生成し、ビットライン電流ＩＢＩＴ、３３５はトランジスターＮ１を通じてメモリセル３０と連関されたビットラインＢＬ及びビットラインキャパシターＣＢＩＴ、３１５及び第１差動出力端子Ｏｕｔ＋と連関された寄生キャパシタンス３７０をプリチャージする。さらに、プリ−チャージトランジスターＰ５は参照ライン電流ＩＲＥＦ、３４０の少なくとも一部を生成し、参照ライン電流ＩＲＥＦ、３４０はトランジスターＰ１を通じて少なくとも参照ラインＲＬ及び参照ラインキャパシターＣＲＥＦ、３２０をプリチャージする。プリ−チャージトランジスターＰ６は少なくとも第２差動出力端子Ｏｕｔ−と連関された寄生キャパシタンス３７５をプリチャージする。
トランジスターＰ１、Ｎ１はゲート電圧ＶＲ、ＶＢに応答して各々ターンオンされる。しかし、ラッチ回路はラッチイネーブルトランジスターＰ２、Ｎ２がターンオフされ、他のラッチトランジスターはフローティング状態（ｆｌｏａｔｉｎｇ ｓｔａｔｅ）であるので、この段階では動作せず、したがって、図５の等価回路では省略された。したがって、プリ−チャージ電流はラッチ回路のいずれのトランジスターを通じて流れず、これによって応答時間が改善される。
図６は“セット”又は“増幅”段階５０５の動作と連関された図４Ａの感知増幅器１６０の等価回路の一例を示す図面である。スイッチ３０５、３１０は閉じられていると仮定され、したがって、感知増幅器１６０はメモリセル３０及び参照抵抗ＲＲＥＦ、５０に連結される。感知増幅器１６０の“セット”又は“増幅”段階で、ワードラインＷＬは“Ｈ”状態を維持し、プリ−チャージコントロール信号Ｓ１は“Ｈ”状態に遷移され、ラッチイネーブル信号Ｓ２は“Ｌ”状態を維持する。第１プリ−チャージトランジスターＰ５及び第２プリ−チャージトランジスターＰ６はしたがって、各々プリ−チャージコントロール信号Ｓ１に応答してターンオフされ、したがって、図６の等価回路に示したようにスイッチングがオープン（ｏｐｅｎ）される。また、ラッチイネーブルトランジスターＰ２、Ｎ２が相変わらず、この段階でもオフ状態であるので、ラッチトランジスターは動作しない。
“セット”又は“増幅”段階５０５の間に、初期の差動出力端子Ｏｕｔ＋、Ｏｕｔ−の電圧レベルはＶＭＭ又はこれと類似のレベルで同一である。以後、上述したように、参照ライン電流ＩＲＥＦ、３４０とビットライン電流ＩＢＩＴ、３３５のデルタ平均電流３７５はメモリセル３０に格納されたビット値にしたがって、ハイ−インピーダンス出力端子Ｏｕｔ＋の電圧レベルが同一の方向に又は異なる方向に変化（ｓｗｉｎｇ）するようにする。第２差動出力端子Ｏｕｔ−の電圧レベルはこの段階で寄生キャパシタンス３７５によってＶＭＭ又はこれと類似なレベルを維持する。
仮にＩＲＥＦ３４０がＩＢＩＴ３３５より大きければ、ハイ−インピーダンス出力端子Ｏｕｔ＋の電圧レベルは高くなるように変化し、これはメモリセル３０も論理値“１”が格納されていることを示す。反対に、仮にＩＲＥＦ３４０がＩＢＩＴ３３５より小さければ、ハイ−インピーダンス出力端子Ｏｕｔ＋の電圧レベルは低くなるように変化し、これはメモリセル３０に論理値“０”が格納されていることを示す。“セット”又は“増幅”段階の最後には、出力端子（Ｏｕｔ＋、Ｏｕｔ−）の出力電圧レベルの間の差異は出力信号をラッチするのに十分であるように大きくなる。
図７は“進行”又は“ラッチ”段階６０５と連関された図４Ａの感知増幅器の等価回路の一例を示す図面である。スイッチ３０５、３１０は閉じられていると仮定され、したがって、感知増幅器１６０がメモリセル３０及び参照抵抗ＲＲＥＦ、５０に連結される。感知増幅器１６０の“進行”又は“ラッチ”段階で、ワードラインＷＬは“Ｌ”状態に遷移し、プリ−チャージコントロール信号Ｓ１は“Ｈ”状態を維持し、ラッチイネーブル信号Ｓ２は“Ｈ”状態に遷移する。ラッチイネーブル信号Ｓ２が“Ｈ”状態に遷移するので、ラッチイネーブルコントロール信号Ｓ２ｂは“Ｌ”状態に遷移し、ラッチイネーブルコントロール信号Ｓ２ａは“Ｈ”状態に遷移する。第１プリ−チャージトランジスターＰ５及び第２プリ−チャージトランジスターＰ６はターンオフ状態を維持し、したがって、図７に示したようにオープンされたスイッチングとして表現される。ラッチイネーブルトランジスターＰ２、Ｎ２及びラッチトランジスターＰ３、Ｐ４、Ｎ３、Ｎ４は各々ラッチイネーブルコントロール信号Ｓ２ｂ、Ｓ２ａに応答して動作することができ、したがって、ラッチ回路は出力信号をラッチすることができる。
全体ラッチ回路（例えば、ラッチトランジスターであるＰ３、Ｐ４、Ｎ３、Ｎ４で構成される）は差動出力端子Ｏｕｔ＋の電圧レベル及びＶＭＭである差動出力端子Ｏｕｔ−の電圧レベルの差異に基づいて差動出力端子で論理値“０”又は論理値“１”をラッチするのに使用される。このような電圧レベルが差異及びラッチの正のフィードバックに基づいて、出力値がラッチされることができる。
メモリセル３０に格納されたデータが論理値“０”であるか又は論理値“１”であるかにしたがって、ラッチ回路が異なりに動作することができることが理解できる。例えば、仮にメモリセルがＲＬ状態（論理値“０”）であれば、ＩＢＩＴ３３５はＩＲＥＦ３４０に比べて大きくて、これは出力端子Ｏｕｔ＋の電圧レベルが低く変化するようにする。したがって、このような場合に、正のフィードバックに基づいてラッチトランジスターＰ４はターンオン、ラッチトランジスターＰ３はターンオフ、ラッチトランジスターＮ４はターンオフ、ラッチトランジスターＮ３はターンオンされ、これによって、差動出力端子Ｏｕｔ＋で論理値“０”がラッチされる。反対に、仮にメモリセルがＲＨ状態（論理値“１”）であれば、ＩＢＩＴ３３５はＩＲＥＦ３４０に比べて小さく、これは出力端子Ｏｕｔ＋の電圧レベルが高くなるように変化するようにする。したがって、このような場合に、正のフィードバックに基づいてラッチトランジスターＰ４はターンオフ、ラッチトランジスターＰ３はターンオン、ラッチトランジスターＮ４はターンオン、ラッチトランジスターＮ３はターンオフされ、これによって差動出力端子Ｏｕｔ＋で論理値“１”がラッチされる。
図１０は本発明にしたがう感知増幅器１６０を使用する抵抗性メモリ３０のデータ感知動作を示す順序図９００である。９０２段階で、“準備”又は“プリ−チャージ”段階に進入するか否かに対する判断が遂行される。仮にはい（ＹＥＳ）であれば、先に説明されたビットラインと参照ラインキャパシターがプリ−チャージされる９０４段階が進行される。そうでなく、仮にいいえ（ＮＯ）であれば、再び開始段階に戻る。
９０６段階で、“セット”又は“増幅”段階５０５へ進入するか否かに対する判断が遂行される。仮にＹＥＳであれば、９０８段階が進行され、“セット”又は“増幅”段階の間に、ビットライン電流と参照ライン電流との間のデルタ平均電流に応答して出力端子Ｏｕｔ＋の電圧レベルと同一の方向又は異なる方向に変化するようになる。また、先に説明されたように９１２段階で、電流再使用に基づいてより少ない電流が消耗され、これによって感知増幅器の電流消耗特性が改善される。反対に、仮にいいえ（ＮＯ）であれば、判断及び感知増幅器動作に戻って、９０６段階が再び遂行される。
９１４段階で、“進行”又は“ラッチ”段階の動作に進入するか否かに対する判断が遂行される。仮にはい（ＹＥＳ）であれば、９１６段階へ進行し、先に説明されたように、ラッチ回路の正のフィードバックを利用して論理値“０”又は論理値“１”がラッチされる。反対に、仮にいいえ（ＮＯ）であれば、９１４段階に戻るか、或いは他の判断及び感知増幅器動作が遂行される。
図１１Ａは本発明の他の技術的思想の実施形態による電流ミラー（ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ、９６０）と連関された図２の感知増幅器１６０、１６５の一実施形態を示す図面である。先に説明されたように、感知増幅回路（１５０、図２）は複数の感知増幅器を包含することができる。各感知増幅器は少なくとも１つのメモリブロック（１２０、１３０、図２）の対応するビットラインと対応するメモリセルと連関され得る。電流ミラー回路９６０は複数の感知増幅器（例えば、１６０、１６５）に連結される。電流ミラー回路９６０は少なくとも各感知増幅器の“セット”又は“増幅”段階の間に、参照ライン電流ＩＲＥＦ３４０を複写（ｍｉｒｒｏｒ）する。各感知増幅器のビットラインＢＬは複写された参照ライン電流の少なくとも一部を再使用する。
複数の感知増幅器は先に説明されたように各々対応するビットライン及び対応するメモリセルに連結されたハイ−インピーダンス出力端子を包含することができる。対応するビットラインはビットライン電流ＩＢＩＴ３３５を導電（ｃｏｎｄｕｃｔ）する。ハイ−インピーダンス出力端子の電圧レベルは複写された参照ライン電流とビットライン電流との間のデルタ平均電流３７５に応答して変化（ｓｗｉｎｇ）する。
感知増幅器（例えば、１６０、１６５）の各々は先に詳細に説明されたようにラッチ回路（例えば、Ｐ３、Ｐ４、Ｎ３、Ｎ４で構成される）を含む。メモリ装置１０５は第１グローバルラッチイネーブルトランジスターＰ２及び第２グローバルラッチイネーブルトランジスターＮ２をさらに含み、第１グローバルラッチイネーブルトランジスターＰ２及び第２グローバルラッチイネーブルトランジスターＮ２は各々ラッチコントロール信号Ｓ２ｂ、Ｓ２ａに応答して各感知増幅器のラッチ段階を活性化する。
電流ミラー回路９６０は電流ミラートランジスターＰ０、Ｎ０を含む。トランジスターＰ１のゲートは電流ミラートランジスターＰ０のゲートに連結される。電圧ソース９３５はゲート電圧ＶＲを電流ミラートランジスターＮ０のゲートへ提供する。電流ミラートランジスターは複数の感知増幅器各々にＩＲＥＦ３４０を複写することができる。
電流ミラー回路９６０は参照メモリセル７０と連関された参照ラインＲＬと連結される。電流ミラー回路９６０は各感知増幅器のプリ−チャージ段階の間に、参照メモリセル７０と連関された参照ラインＲＬをプリ−チャージする。電流ミラー回路９６０は少なくとも各感知増幅器の増幅段階の間に、参照ライン電流ＩＲＥＦ、３４０を複写する。また、電流ミラー回路９６０は参照メモリセル７０と連関された参照ラインＲＬをプリチャージする。参照メモリセル７０が選択トランジスター６０と参照抵抗ＲＲＥＦ、５０を包含するので、メモリセル３０とさらに改善されたマッチング（ｍａｔｃｈｉｎｇ）が可能であり、これによって、マッチング感度（ｍａｔｃｈｉｎｇ ｓｅｎｓｉｔｉｖｉｔｙ）が改善される。結果的に、ＩＲＥＦとＩＢＩＴとの間の差異は主にＲＲＥＦとＲＢＩＴとの間の差によることである。他の要素と他の動作モードは先に説明されたことと類似であり、したがって、詳細な説明は省略される。
図１１Ｂはコントロール信号回路の一例として、図４Ｂと同一であり、図１１Ａの回路のためのラッチイネーブルコントロール信号を生成する。したがって、図１１Ｂの詳細な説明は省略される。
図１２Ａは本発明の実施形態による読出し／再書込み（ｒｅａｄ／ｒｅ−ｗｒｉｔｅ）機能を含む感知増幅器９７０の一例を示す図面である。感知増幅器９７０は図２及び図４Ａの感知増幅器１６０と類似であり、したがって、同一であるか、或いは類似な要素に対する説明は簡略説明をするために省略される。図１３Ａは本発明の実施形態によるメモリセル抵抗が以前にハイ（ｈｉｇｈ）に設定されている時、図１２Ａの感知増幅器の互に異なる段階と連関された波形図を例示的に示す図面である。図１３Ｂは本発明の実施形態によるメモリセル抵抗が以前にロー（ｌｏｗ）に設定されている時、図１２Ａの感知増幅器の互に異なる段階と連関された波形図を例示的に示す図面である。図１２Ａ、図１３Ａ、図１３Ｂを参照して説明される。
先に説明された感知増幅器と比較して幾つかの構造的差異点がある。具体的に、感知増幅器９７０はトランジスターＮ１を包含しない。また、接地電圧ノードＧＮＤの代わりに、負（ｎｅｇａｔｉｖｅ）のパワー供給電圧ノードＶＳＳがラッチイネーブルトランジスターＮ２に連結される。例えば、もし正のパワー供給電圧ノードＶＤＤが１．２Ｖの電圧レベルを供給したら、負のパワー供給電圧ノードＶＳＳは−１．２Ｖの電圧レベルを供給することができる。さらに、入力及び出力端子は入出力（ＩＯ）端子（ＩＯ＋、ＩＯ−）に結合された。
動作特性と関連して、動作の多様な段階の動作は追加された読出し／再書込み機能にもかかわらず、先に説明されたことと類似である。差異は増幅段階の間のＩＯ＋端子の電圧変化（ｓｗｉｎｇ）がデルタ平均電流ではない総ビット抵抗によって増加された参照電流ＩＲＥＦ３４０（例えば、ＲＢＩＴ１０によって増加されたＩＲＥＦ３４０によって直接的に決定される。トランジスターＮ１のようなビットライン上のアクティブ装置の不存在によって、ＩＯ＋端子とメモリセル１０の間に直接経路（ｄｉｒｅｃｔ ｐａｔｈ）が存在する。この実施形態で、寄生キャパシタンス３７０はビットキャパシタンスＣＢＩＴ、３１５と併合されて、共にＩＯ＋端子で電圧レベルの定着時間（ｓｅｔｔｌｉｎｇ ｔｉｍｅ）を増加させる。これによって、スパイク又は他の可能であるノイズ妨害を減少させる（この時、ビットキャパシタンスＣＢＩＴ３１５は例えば、寄生キャパシタンス３７０に比べて１０倍以上であり得る）。即ち、ＩＯ＋端子の電圧レベルは本質的に参照電流ＩＲＥＦ３４０とＲＣ回路によって決定される。
一実施形態として、仮にＲＢＩＴ＝ＲＬであれば、ＩＯ＋端子は増幅段階の間にＶＭＭより低い値に低くなり、ラッチ段階の間にＶＳＳ電圧レベルに低くなって、メモリ抵抗ＲＢＩＴ１０にＲＬの値を明確に再書込みする動作を遂行する。反対に、仮にＲＢＩＴ＝ＲＨであれば、ＩＯ＋端子は増幅段階の間に、ＶＭＭより高い値に高くなり、ラッチ段階の間にＶＤＤ電圧レベルに至って、メモリ抵抗ＲＢＩＴ１０にＲＨの値を明確に再書込みする動作を遂行する。再書込み動作が無ければ、ＲＢＩＴ１０の値が意図せないように変更される可能性がある。このような障害（ｄｉｓｔｕｒｂａｎｃｅ）を避けるために、すべての読出し動作の後に再書込み動作を遂行することによって、ＲＢＩＴに格納された値が正確な値を維持している可能性を高くすることができる。
図１２Ｂはコントロール信号回路の一例として、図４Ｂと同一であり、図１２Ａの回路のためのラッチイネーブルコントロール信号を生成する。したがって、図１２Ｂの詳細な説明は省略される。
図１４Ａは本発明の他の実施形態によるエッジ−参照セル（ｅｄｇｅ−ｒｅｆｅｒｅｎｃ ｅ ｃｅｌｌ）配列又はパターン（例えば、１４０５）でのメモリセルアレイ（例えば、１１０）及び連関されたメモリブロック（例えば、１４１５、１４２０）のレイアウトの実施形態を示す図面である。レジェンド１４００は配列に使用されるシンボルの説明を提供する。図１４Ａを参照すれば、共有感知増幅器１４３５はメモリブロック１４１５、１４２０の中でいずれか１つによって又は２つのメモリブロック１４１５、１４２０全てによって使用される。参照メモリセル７０は共有感知増幅器１４３５に隣接するか、或いは付近に配置され得る。所定の参照メモリセル７０はバンク１４１５及び／又はバンク１４２０の複数のメモリビットセル３０のための参照を提供することができる。
メモリバンク１４１５からの参照メモリセル７０及びメモリバンク１４２０からの参照メモリセル７０は対応する参照ラインを経て共有感知増幅器（例えば、複数の感知増幅器１４３５の中でいずれか１つの共有感知増幅器）に連結され得る。即ち、１つの共有感知増幅器は互に異なるバンクからの２又はその以上の参照ライン及び／又は参照メモリセルに連結され得る。これと類似に、メモリバンク１４１５からのメモリビットセル３０及びメモリバンク１４２０からのメモリビットセル３０は対応するビットラインを経て共有感知増幅器（例えば、複数の感知増幅器１４３５の中でいずれか１つ）に連結され得る。即ち、１つの共有感知増幅器は互に異なるバンクからの２又はその以上のビットライン及び／又はメモリビットセルに連結され得る。
図１４Ｂは本発明の他の実施形態によるビット−参照セル（ｂｉｔ−ｒｅｆｅｒｅｎｃｅ ｃｅｌｌ）配列又はパターン（例えば、１４１０）でのメモリセルアレイ（例えば、１１０）及び連関されたメモリブロック（例えば、１４２５、１４３０）のレイアウトの実施形態を示す図面である。図１４Ａと同様に、レジェンド１４００は配列に使用されるシンボルの説明を提供する。図１４Ｂを参照すれば、共有感知増幅器１４４０はメモリブロック１４２５、１４３０の中でいずれか１つによって又は２つのメモリブロック１４２５、１４３０の全てによって使用される。このレイアウトにおいて、メモリビットセル３０は参照メモリセル７０に隣接するように配置され得る。
１つのバンク内の１つの共通参照ラインは複数の参照メモリセル７０を１つのミラーバイアス回路９９５及び／又は複数の感知増幅器に連結させることができる。バンク１４２５の１つの参照メモリセルは第１共通参照ラインを通じてミラーバイアス回路９９５に連結され得る。バンク１４３０の１つの参照メモリセルは第２共通参照ラインを通じて同一のミラーバイアス回路９９５に連結され得る。第１バンク１４２５の１つのメモリセルは１つの与えられた共有感知増幅器に連結され、、第２バンク１４３０の他のメモリセルは前記与えられた共有感知増幅器に連結され得る。ミラーバイアス回路９９５は前記共有感知増幅器（複数の）に隣接するように配置され得る。
メモリバンク１４３０からの参照メモリセル７０及びメモリバンク１４２５からのメモリビットセル３０は共通参照ライン及び個別ビットラインを経て各々１つの共有感知増幅器（例えば、複数の感知増幅器１４４０の中でいずれか１つの共有感知増幅器）に連結され得る。即ち、１つの共有感知増幅器は互に異なるバンクと連関された１つの共通参照ライン及び１つの個別ビットラインに連結される。これと類似に、共有感知増幅器は互に異なるバンクと連関された参照セル７０及びメモリビットセル３０に連結され得る。即ち、１つの共有感知増幅器は互に異なるバンクからの参照セル及び／又はメモリビットセルに連結され得る。
上述した図４乃至図１４Ｂを参照すれば、幾つかの実施形態において、ソースラインＳＬｓは接地ＧＮＤ電位に連結され、これは図４乃至図１４Ｂで説明された回路図で特定された特徴である。しかし、これは例示的なこととして理解できる。例えば、幾つかの実施形態（例えば、図４乃至図１１Ｂを参照して説明された実施形態の中でいずれか実施形態）において、ソースラインＳＬｓはパワー供給ＶＤＤ電位に連結でき、レギュラーＶＤＤ電位は接地ＧＮＤ電位に連結され得る。このような場合に、各ＰＭＯＳタイプトランジスターはＮＭＯＳタイプトランジスターに代替され得り、各ＮＭＯＳタイプトランジスターはＰＭＯＳタイプトランジスターに代替され得る。即ち、ソースラインＳＬｓがＶＤＤ電位に連結される時、感知増幅器はアップサイド（ｕｐｓｉｄｅ）とダウンサイド（ｄｏｗｎｓｉｄｅ）の間でスワップ（ｓｗａｐ）され、これはＮＭＯＳタイプトランジスターがＰＭＯＳトランジスターと代替され、ＰＭＯＳタイプトランジスターがＮＭＯＳタイプトランジスターと代替されることを意味する。言い換えれば、ソースラインが接地電圧に連結される時、感知増幅器は第１トランジスター特性を含み、ソースラインがパワー供給電圧に連結される時、感知増幅器は第１トランジスター特性に比べてスワップされた（ｓｗａｐｐｅｄ）第２トランジスター特性を含む。また、幾つかの実施形態において、例えば、図１２Ａ及び図１２Ｂを参照すれば、ソースラインＳＬｓは接地ＧＮＤ電位に連結された状態を維持することができ、負のパワー供給電圧ノードＶＳＳはパワー供給電圧ノードＶＤＤと代替されることができ、レギュラーＶＤＤ電位は接地ＧＮＤ電位に連結されることができ、ＮＭＯＳトランジスターとＰＭＯＳトランジスターは上で説明されたようにスワップ（ｓｗａｐ）されることがきることが理解できる。
図１５は本発明の実施形態に他の抵抗性メモリ装置の多様な適用例を示す図面である。図１５を参照すれば、メモリシステム１５００は格納装置１５２５及びホスト１５２０を含む。格納装置１５２５は抵抗性メモリ１５１０及びメモリコントローラ１５０５を含む。
格納装置１５２５はメモリカード（例えば、ＳＤ、ＭＭＣ等）のような格納媒体又は携帯可能である格納媒体（例えば、ＵＳＢメモリ等）を包含することができる。格納装置１５２５はホスト１５２０に連結され得る。格納装置１５２５はホストインターフェイスを通じてホスト１５２０からデータを送信するか、或いはホスト１５２０からデータを受信できる。格納装置１５２５は初期動作を遂行するためにホスト１５２０によってパワーが供給される。抵抗性メモリ１５１０は本発明の実施形態による感知増幅回路１５１５を包含することができる。
図１６は本発明の実施形態による抵抗性メモリ装置を含むコンピューティングシステム１６００に関する図面である。図１６を参照すれば、コンピューティングシステム１６００はメモリシステム１６１０、パワー供給器１６３５、中央処理装置（ＣＰＵ、１６２５）、使用者インターフェイス１６３０を含む。メモリシステム１６１０は抵抗性メモリ１６２０とメモリコントローラ１６１５を含む。中央処理装置１６２５はシステムバス１６０５に電気的に連結される。
抵抗性メモリ１６２０は本発明の実施形態による感知増幅回路を含む。抵抗性メモリ１６２０はメモリコントローラ１６１５を通じてデータを格納する。データは使用者インターフェイス１６３０から受信されるか、或いは中央処理装置１６２５によって処理され得る。メモリシステム１６００は半導体ディスク装置又はソリッドステートディスク（ＳＳＤ）として使用され得る。
図１７は本発明の実施形態による抵抗性メモリを含むコンピューティングシステム１７００を示す図面である。図１７を参照すれば、コンピューティングシステム１７００は抵抗性メモリ装置１７２０、中央処理装置１７２５、ＲＡＭ１７１０、使用者インターフェイス１７３０、そしてベースバンドチップセット（ｂａｓｅｂａｎｄ ｃｈｉｐｓｅｔ）のようなモデム１７３５を含み、各構成要素は電気的にシステムバス１７０５に連結される。抵抗性メモリ１７２０は上述したように本発明にしたがう感知増幅回路を包含することができる。
仮にコンピューティングシステム１７００がモバイル装置であれば、コンピューティングシステム１７００へ電源を供給するバッテリー（図示せず）をさらに包含できる。たとえば図１７には図示しないが、コンピューティングシステム１７００はアプリケーションチップセット、カメライメージプロセッサー（ＣＩＳ）、モバイルＤＲＡＭ（ｍｏｂｉｌｅ ＤＲＡＭ）等をさらに包含できる。
本発明の実施形態による抵抗性メモリ装置はストレージクラスメモリ（ｓｔｏｒａｇｅ ｃｌａｓｓ ｍｅｍｏｒｙ、ＳＣＭ）として使用され得る。“ストレージクラスメモリ”は不揮発性特性とランダム−アクセス特定を全て提供するメモリを指称する。
先に説明された抵抗性メモリ（ＲｅＲＡＭ）のみでなくＰＲＡＭ、ＦｅＲＡＭ、ＭＲＡＭ等もストレージクラスメモリとして使用され得る。フラッシュメモリの代わりに、ストレージクラスメモリはデータ格納メモリとして使用され得る。さらに、同期式ＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）の代わりに、ストレージクラスメモリはデータ格納メモリとして使用され得る。さらに、１つのストレージクラスメモリがフラッシュメモリ及び同期式ＤＲＡＭを代替して使用され得る。
図１８はフラッシュメモリを代替する抵抗性メモリを使用したストレージクラスメモリを含むメモリシステムの本発明にしたがう一実施形態を示す図面である。図１８を参照すれば、メモリシステム１８００は中央処理装置１８１０、同期式ＤＲＡＭ（ＳＤＲＡＭ、１８２０）、ストレージクラスメモリ１８３０を含む。ストレージクラスメモリ１８３０はフラッシュメモリの代わりにデータ格納メモリに使用される抵抗性メモリである。
ストレージクラスメモリ１８３０はフラッシュメモリに比べて速い速度でデータにアクセスすることができる。例えば、４ＧＨｚの周波数に動作する中央処理装置１８１０を使用するＰＣにおいて、ストレージクラスメモリ１８３０タイプの抵抗性メモリはフラッシュメモリより速いアクセス速度を提供する。したがって、ストレージクラスメモリ１８３０を含むメモリシステム１８００はフラッシュメモリを含むメモリシステムに比べて相対的に速い速度でアクセスすることができる。
図１９は同期式ＤＲＡＭを代替する抵抗性メモリを使用したストレージクラスメモリを含むメモリシステムの本発明にしたがう一実施形態を示す図面である。図１９を参照すれば、メモリシステム１９００は中央処理装置１９１０、ストレージクラスメモリ１９２０、フラッシュメモリ１９３０を含む。ストレージクラスメモリ１９２０は同期式ＤＲＡＭ（ＳＤＲＡＭ）の代わりにメーンメモリとして使用され得る。
ストレージクラスメモリ１９２０によって消費されるパワーは同期式ＤＲＡＭによって消費されるパワーより小さい。メーンメモリはコンピューティングシステムによって消費されるパワーの４０％をチャージすることができる。このような理由で、メーンメモリのパワー消費を減らすための技術が発展されてきた。ＤＲＡＭと比較して、クラスメモリ１９２０は平均的に５３％の直接的なエネルギー消費の減少と７３％のパワー漏洩によるエネルギー消費の減少効果を有する。したがって、ストレージクラスメモリ１９２０を含むメモリシステム１９００は同期式ＤＲＡＭを含むメモリシステムに比べてパワー消費を減らし得る。
図２０は同期式ＤＲＡＭ及びフラッシュメモリを代替して抵抗性メモリを使用するストレージクラスメモリを含むメモリシステムの本発明にしたがう一実施形態を示す図面である。図２０を参照すれば、メモリシステム２０００は中央処理装置２０１０及びストレージクラスメモリ２０２０を含む。ストレージクラスメモリ２０２０は同期式ＤＲＡＭの代わりにメーンメモリとして使用でき、フラッシュメモリの代わりにデータ格納メモリとして使用され得る。メモリシステム２０００はデータアクセス速度、低い価格、空間使用において、長所を有する。
本発明の実施形態による抵抗性メモリはＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩ２Ｐ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ （ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等のようなパッケージから選択された少なくとも１つのパッケージによってパッケージ化されることができる。
本発明の実施形態による抵抗性メモリ装置は多様な製品に適用され得る。本発明の実施形態による抵抗性メモリ装置は例えば、メモリカード、ＵＳＢメモリ、ソリッドステートディスク（ＳＳＤ）等のみでなく、個人用コンピューター、デジタルカメラ、カムコーダー、携帯電話、ＭＰ３プレーヤー、ＰＭＰ、ＰＳＰ、ＰＤＡ等のような電子機器に適用され得る。
前記説明された実施形態は低いパワー供給電圧を利用できる感知増幅器を提供する。さらに、前記説明された感知増幅器の実施形態は速い読出し速度、ビットラインと参照ラインとの間の差異（例えば、寄生キャパシタンス等）に対する低い敏感度、信号平均を維持することによる強いノイズ耐性、セルフ−ラッチロジック（ｓｅｌｆ−ｌａｔｃｈｉｎｇ ｌｏｇｉｃ）を使用する追加的な特性を有する。但し、これは例示的なことであり、互に異なる特性が同一の感知増幅回路に共に適用されることができることが理解できる。
前記説明された本発明の実施形態は例示的なことであり、本発明はこれに限定されない。多様な代替例及び均等例が可能である。本発明の実施形態はメモリアレイ内のＭＲＡＭ（ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のタイプ及びその数字によって限定されない。本発明の実施形態は感知増幅回路を動作させるか、或いはＭＴＪを選択するためのＰＭＯＳ、ＮＭＯＳ等のようなトランジスターのタイプに限定されない。本発明の実施形態は感知増幅回路のためのコントロールロジックの生成又はロジックカラム選択（ｌｏｇｉｃａｌ ｃｏｌｕｍｎ ｓｅｌｅｃｔｉｏｎ）等を移行するために含まれたＮＯＲ、ＮＡＮＤのような論理ゲートのタイプによって限定されない。本発明の実施形態は発明の技術的思想が適用された集積回路のタイプによって適用されない。本発明の実施形態はＣＭＯＳ、Ｂｉｐｏｌａｒ、ＢＩＣＭＯＳ等のようにメモリを製造するために含まれたプロセス技術の特定類型によって限定されない。本発明の実施形態は感知増幅回路に直接的に連関されたことと説明されたが、これに限定されない。本発明の技術的思想の実施形態は応答時間、ノイズ耐性特性、低い電圧動作特性、大きい電圧ヘッドルーム（ｈｅａｄｒｏｏｍ）特性、少ない感知エラー等のような特性を含み、したがって、有用である。
本発明を逸脱しない範囲内で他の類似であるか、或いは非類似な変更が可能である。したがって、本発明の技術的思想は添付された請求項のみでなく、他の方式の請求項が可能である。
ＷＬｓ・・・ワードライン
ＢＬｓ・・・ビットライン
ＳＬｓ・・・ソースライン
ＲＬｓ・・・参照ライン
ＭＴＪ・・・マグネチックトンネル接合
ＡＰ・・・反平衡状態
Ｐ・・・平衡状態
ＳＷ・・・スイッチ
ＩＲＥＦ・・・参照ライン電流
ＩＢＩＴ・・・ビットライン電流
ＲＲＥＦ・・・参照抵抗
ＲＢＩＴ・・・メモリセル抵抗又はビットライン抵抗
ＣＢＩＴ・・・ビットラインキャパシター
ＣＲＥＦ・・・参照ラインキャパシター

Claims (10)

  1. 第１出力信号を出力する第１差動出力端子と、
    前記第１出力信号と反対である第２出力信号を出力する第２差動出力端子と、
    抵抗性メモリセルと連関されたビットラインに連結された第１入力端子と、
    参照メモリセルと連関された参照ラインに連結された第２入力端子と、
    前記第２入力端子及び前記第１差動出力端子に連結され、参照ライン電流を通過させる第１トランジスターと、
    前記第１入力端子及び前記第１差動出力端子に連結され、前記第１トランジスターと直列に配列され、ビットライン電流を通過させる第２トランジスターと、
    パワー供給電圧と接地電圧との間の電圧レベルを有する中間パワー供給電圧ノードに連結されたプリチャージ部分と、を含み、
    前記プリチャージ部分は前記第１差動出力端子及び前記中間パワー供給電圧ノードに連結された第１プリチャージトランジスター及び前記第２差動出力端子及び前記中間パワー供給電圧ノードに連結された第２プリチャージトランジスターを含み、
    前記プリチャージ部分は感知増幅回路のプリチャージ段階の間に動作し、前記第１差動出力端子の電圧レベルは前記参照ライン電流と前記ビットライン電流との間のデルタ平均電流にしたがって変化する抵抗性メモリの感知増幅回路。
  2. 前記ビットラインは前記参照ラインと連関された前記参照ライン電流の少なくとも一部を再使用する請求項１に記載の抵抗性メモリの感知増幅回路。
  3. 前記第２トランジスターのドレーンは第１差動出力端子と第１トランジスターのドレーンに連結され、
    前記第２トランジスターのソースは前記抵抗性メモリセルと連関された前記ビットラインに連結され、
    前記第１差動出力端子はハイインピーダンス出力端子となり、
    前記ハイインピーダンス出力端子の電圧レベルは前記感知増幅回路の増幅段階に応答して変化する請求項１又は２に記載の抵抗性メモリの感知増幅回路。
  4. 前記第１プリチャージトランジスターはプリチャージコントロール信号を受信し、前記プリチャージコントロール信号に応答して前記感知増幅回路の前記プリチャージ段階の間に前記参照メモリセルと連関された前記ビットライン及び前記参照ラインをプリチャージし、
    前記第２プリチャージトランジスターは前記プリチャージコントロール信号を受信し、
    前記プリチャージコントロール信号に応答して前記感知増幅回路の前記プリチャージ段階の間に前記第２差動出力端子と連関された寄生キャパシタンスをプリチャージする請求項１に記載の抵抗性メモリの感知増幅回路。
  5. 前記第１及び第２差動出力端子に連結されたラッチ回路をさらに含み、
    前記ラッチ回路は、
    パワー供給電圧ノードに連結され、第１ラッチコントロール信号に応答して前記感知増幅回路のラッチ段階を活性化する第１ラッチイネーブルトランジスターと、
    前記第１ラッチイネーブルトランジスター及び前記第１差動出力端子に連結された第１ラッチトランジスターと、
    前記第１ラッチイネーブルトランジスター及び前記第２差動出力端子に連結された第２ラッチトランジスターと、
    接地電圧ノードに連結され、第２ラッチコントロール信号に応答して前記感知増幅回路のラッチ段階を活性化する第２ラッチイネーブルトランジスターと、
    前記第２ラッチイネーブルトランジスター及び前記第１差動出力端子に連結された第３ラッチトランジスターと、
    前記第２ラッチイネーブルトランジスター及び前記第２差動出力端子に連結された第４ラッチトランジスターを含み、
    前記第１乃至第４ラッチトランジスターは前記ラッチ段階の間に前記第１及び第２ラッチコントロール信号の各々によってターンオンされた前記第１及び第２ラッチイネーブルトランジスターに応答して前記抵抗性メモリセルに格納されたビット値にしたがって前記第１又は第２差動出力端子での論理値“０”又は論理値“１”を各々ラッチする請求項１に記載の抵抗性メモリの感知増幅回路。
  6. 前記第１ラッチイネーブルトランジスターはＰＭＯＳトランジスターであり、
    前記第２ラッチイネーブルトランジスターはＮＭＯＳトランジスターであり、
    前記第１及び第２ラッチトランジスターは各々ＰＭＯＳトランジスターであり、
    前記第３及び第４ラッチトランジスターは各々ＮＭＯＳトランジスターである請求項５に記載の抵抗性メモリの感知増幅回路。
  7. 前記第１ラッチトランジスターのソースは前記第１ラッチイネーブルトランジスターのドレーンに連結され、
    前記第２ラッチトランジスターのソースは前記第１ラッチイネーブルトランジスターのドレーンに連結され、
    前記第３ラッチトランジスターのソースは前記第２ラッチイネーブルトランジスターのドレーンに連結され、
    前記第４ラッチトランジスターのソースは前記第２ラッチイネーブルトランジスターのドレーンに連結され、
    前記第１ラッチトランジスターのゲートは前記第２差動出力端子に連結され、
    前記第２ラッチトランジスターのゲートは前記第１差動出力端子に連結され、
    前記第３ラッチトランジスターのゲートは前記第２差動出力端子に連結され、
    前記第４ラッチトランジスターのゲートは前記第１差動出力端子に連結され、
    第１及び第３ラッチトランジスターの各ドレーンは第１差動出力端子に連結され、
    第２及び第４ラッチトランジスターの各ドレーンは第２差動出力端子に連結される請求項５に記載の抵抗性メモリの感知増幅回路。
  8. 前記抵抗性メモリセルは少なくともＳＴＴ−ＭＲＡＭセル、ＭＲＡＭセル、メモリスタＲＡＭセル、又はＣＢＲＡＭセルの中でいずれか１つを含む請求項１に記載の抵抗性メモリの感知増幅回路。
  9. 前記抵抗性メモリセルはＳＴＴ−ＭＲＡＭセルである請求項１に記載の抵抗性メモリの感知増幅回路。
  10. 前記抵抗性メモリセルに連結されたソースラインをさらに含み、
    前記ソースラインが接地電圧ノードに連結される時、前記感知増幅回路は第１トランジスターの特性を含み、
    前記ソースラインがパワー供給電圧ノードに連結される時、前記感知増幅回路は前記第１トランジスターの特性と比較してスワップされる第２トランジスターの特性を含む請求項１に記載の抵抗性メモリの感知増幅回路。
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