WO2015186975A1 - 멤리스터를 이용한 메모리 셀 - Google Patents

멤리스터를 이용한 메모리 셀 Download PDF

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WO2015186975A1
WO2015186975A1 PCT/KR2015/005589 KR2015005589W WO2015186975A1 WO 2015186975 A1 WO2015186975 A1 WO 2015186975A1 KR 2015005589 W KR2015005589 W KR 2015005589W WO 2015186975 A1 WO2015186975 A1 WO 2015186975A1
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WO
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memristor
memory cell
array
memory
electrode
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Application number
PCT/KR2015/005589
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English (en)
French (fr)
Inventor
배진호
샤우카트알리
Original Assignee
제주대학교 산학협력단
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Publication date
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Priority claimed from KR1020150036671A external-priority patent/KR101692752B1/ko
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the present invention relates to a device for storing data, and more particularly, using a memristor for storing data by connecting a memristor for storing a resistance value and a resistor having a resistance component in a voltage divider structure. Relates to a memory cell.
  • Memristor (memristor, memory + resistor) is a compound word of memory resistor or resistive memory, and is applied to next-generation memory devices and circuits.
  • the memristor remembers and stores a series of events even when the current is off.
  • the memristor enables the construction of new logic circuits such as terabit memory and fault recognition devices by neural network configuration.
  • a new conceptual device, memristor has recently been studied because of its high potential.
  • a conventional dynamic random access memory is a collection of devices composed of one transistor and a capacitor, and shows "1" and "0" of bits according to the number of electrons contained in each capacitor. Eventually, the capacitor will lose the stored information due to the shorting of the electrons.
  • current memory technologies including existing dynamic random access memory (DRAM), static RAM (SRAM), and NAND flash, are rapidly reaching their scalability limits and are losing information due to the problem of losing information. As a result, the need for memristors is growing.
  • an object of the present invention is to provide a very simple structure and a power supply using one register and one memristor or a paid memristor per unit memory cell. It is to provide a memory cell using a memristor to maintain the accuracy of the data even if blocked.
  • the present invention is a meme including a resistor (memristor) connected to the resistor (resister) and the voltage divider structure based on the resistor state is changed according to the voltage applied to the electrode layer
  • a resistor memristor
  • the voltage divider structure based on the resistor state is changed according to the voltage applied to the electrode layer
  • the present invention proposes a memory cell using memristors whose resistance states are changed according to voltages applied to electrode layers of a plurality of paired memristors.
  • the memory cell using the memristor according to the present invention even when the power is cut off, not only the data is deleted but also the accuracy of the data can be maintained.
  • the memory cell using the memristor according to the present invention can be formed on a flexible substrate having a flexible function using an organic memory cell through a printed electronic technique.
  • FIG. 1 is a diagram illustrating a structure of a memory cell using a memristor according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing the top and size of a memory cell using a memristor according to an embodiment of the present invention.
  • FIG 3 is an equivalent circuit diagram of a memory cell using a memristor according to an embodiment of the present invention.
  • FIG. 4 is an exemplary diagram of a memory cell using a memristor according to an embodiment of the present invention.
  • FIG. 5 is an exemplary view illustrating a result of measuring I-V characteristics of a register and a memristor in a memory cell using a memristor according to an embodiment of the present invention.
  • 6 and 7 are exemplary diagrams illustrating an output of a memory cell using a memristor according to an embodiment of the present invention.
  • FIG. 8 is an exemplary view illustrating storage performance of a memory cell using a memristor according to an embodiment of the present invention.
  • FIG. 9 is a diagram illustrating a memory array circuit using a memory cell according to an embodiment of the present invention.
  • FIG. 10 is an exemplary diagram illustrating a layer configuration using memory cells according to an embodiment of the present invention.
  • FIG. 11 is a circuit diagram corresponding to a memory cell using a memristor according to another embodiment of the present invention.
  • FIG. 12 is a structure of a device corresponding to a memory cell using a memristor according to another embodiment of the present invention.
  • FIG. 13 is a view illustrating state storage and output states of devices corresponding to memory cells using memristors according to another exemplary embodiment of the present disclosure.
  • FIG. 14 is a three-dimensional fabrication structure corresponding to a memory cell using a memristor according to another embodiment of the present invention.
  • 15 and 16 are exemplary diagrams illustrating a 3D resistive memory structure and an equivalent circuit of a memory cell using a memristor according to still another exemplary embodiment of the present invention.
  • the memory cell using the memristor of the present invention for achieving the above object the substrate (substrate), the top electrode (top electrode) located on the substrate, and a resistor extending between the substrate and the upper electrode ( and a memristor which is connected based on the resistor and the voltage divider structure based on the upper electrode to change a resistance state according to the voltage applied to the electrode layer.
  • the memristor is preferably manufactured using zirconium dioxide (ZrO 2 ).
  • the memory cell may store a voltage output “1” or “0” according to the magnitude of the resistance value of the memristor.
  • the register is preferably produced using poly (3,4-ethylenedioxythiophene): poly (styrenesulfonate) (PEDOT: PSS).
  • the memory cells may be connected in parallel to each other to form a memory array, and each memory cell of the memory array may be manufactured by an electro hydrodynamic (EHD) printed electronic technique.
  • EHD electro hydrodynamic
  • the memory cell may be located in a stacked three-dimensional memory device.
  • the memory cell using the memristor of the present invention an array in which a plurality of paired memristors are connected in parallel to form a variable resistance state for each paired memristor, and each unit cell unit in the array in association with the array It characterized in that it comprises a control unit for switching the memristor in accordance with the drive mode through the current.
  • the array includes a plurality of memristors of a plurality of row lines connected in parallel with a register to perform a power supply and data processing, and a bar that crosses the predetermined bar to perform grounding.
  • the remaining memristors, except the memristors, which are located in the area between the coated PVP or graphene quantum dots (G-QDs) between the bars and the bars that cross each other through the PVP mixed material, are insulators. It works.
  • the array is integrated into a single layer or at least two or more layers.
  • the paired memristor is coupled to a first memristor electrically connected to a top electrode, the first memristor and a center electrode, and electrically connected to a bottom electrode. It may comprise a bonded second memristor.
  • the driving mode may be changed according to whether each of the preset operating voltages applied for on or off control is above or below, thereby changing the resistance of each driving mode.
  • the paired memristor stores a low resistance state of less than a predetermined resistance value when a power supply of a voltage exceeding an on operating voltage of a preset memristor is applied according to the driving mode, and off.
  • a state of high resistance above a predetermined resistance value may be stored.
  • the variable resistance state for each paired memristor may include a low resistance state in which the first and second memristors in the paired memristor are less than a predetermined resistance value, or the first memristor may be in the low resistance state.
  • the second memristor may include a high resistance state greater than or equal to a predetermined resistance value, the first memristor may include the high resistance state, and the second memristor may include a low resistance state.
  • the controller may switch a mode according to a set driving mode to adaptively apply a voltage for each line in the array, and connect the array to ground.
  • the memristor and the resistor are fabricated using a voltage divider structure using the resistance storage characteristics of the memristor, and when the resistance value of the memristor is stored as a large value based on the preset resistance value, 1 "is stored, and if the resistance value of the memristor is stored as a small value, a low voltage output" 0 "is stored, and a storage element (including an optical storage element) having characteristics as a flexible element is disclosed. do.
  • the present invention is to pair the memristor device (memory and resistor) coupled or stacked array arrayed by a plurality of paired memristor high density and then control the resistance value through a control circuit connected to ground
  • a control circuit connected to ground
  • FIG. 1 is a diagram illustrating a structure of a memory cell using a memristor according to an embodiment of the present invention.
  • a memory cell using a memristor of the present invention includes a substrate 10, a memristor 14, a top electrode 16, and a resistor 18.
  • the substrate 10 has an indium tin oxide (ITO) coated plate (Glass or PET, 12) having a conductivity thereon, and a memristor 14 and a resistor 18 are formed on the ITO coated plate 12.
  • ITO indium tin oxide
  • the resistor 18 has a resistance component and is formed between the upper electrode 16 and the electrode 20.
  • the resistor 18 is made of poly (3,4-ethylenedioxythiophene): poly (styrenesulfonate) (PEDOT: PSS) and acetonitrile (Acetonitrile) as a material of flexible resistance.
  • PEDOT poly (styrenesulfonate)
  • acetonitrile Acetonitrile
  • methhoxy-5- (2-ethylhexyloxy) -1,4-pheneylenevinylene)) and polymethyl methacrylate (PMMA) can be used in combination.
  • the upper electrode 16 is disposed between the memristor 14 and the resistor 18 extending to the substrate 10 to which the ITO coating plate 12 is applied, and the memristor 14 and the resistor 18 have silver contacts (Ag). Electrical contact via Dot).
  • the memristor 14 is connected to the resistor 18 based on the upper electrode 16 based on the voltage divider structure to change the resistance state according to the voltage applied to the electrode layer.
  • the memristor 14 stores a high or low voltage depending on the magnitude of the resistance value.
  • the memristor 14 mixes zirconium dioxide (ZrO 2 ), PVP (poly (4-vinylphenol) or graphene quantum dots (G-QDs) and PVP in a proportion. Can be produced using.
  • the memory cell using the memristor of the present invention uses the resistance storage characteristics of the memristor 14 to manufacture the memristor 14 and the resistor 18 in a voltage divider structure, and thus the resistance of the memristor 14. If the value is stored as a large value, a high voltage output "1" is stored, and if the resistance value of the memristor 14 is stored as a small value, a low voltage output "0" is stored.
  • a memory cell using a memristor according to the present invention may be manufactured as a memory array using a parallel structure, and each memory cell of the memory array may be manufactured by an electro hydrodynamic (EHD) printed electronic technique.
  • EHD electro hydrodynamic
  • FIG. 2 is a cross-sectional view illustrating a top and a size of a memory cell using a memristor according to an embodiment of the present invention.
  • a memristor for storing voltage outputs different from each other according to a magnitude of a resistance value stored between a plurality of silver contacts is formed, and thus a voltage applied to the memristor is formed. Adjust and store the data.
  • a memory cell using a memristor having such a structure has a simpler structure than a conventional memory, stores and maintains data with high accuracy even when power is cut off, and can be manufactured on a flexible substrate.
  • FIG 3 is an equivalent circuit diagram of a memory cell using a memristor according to an embodiment of the present invention.
  • one register 30 and the memristor 32 are connected by a serial line.
  • the unit memory cell made of a structure such as a voltage divider is composed of one resistor 30, a memristor 32, and one output terminal. Each bit stored is output.
  • Figure 4 is an exemplary view of a memory cell using a memristor according to an embodiment of the present invention
  • Figure 5 is a memory cell using a memristor according to an embodiment of the present invention, measuring the IV characteristics of the register and the memristor An illustration showing the results.
  • 6 and 7 are exemplary diagrams illustrating an output of a memory cell using a memristor according to an embodiment of the present invention.
  • the resistance bit of the memristor of the corresponding memory cell is stored, and when the power is applied as shown in FIG.
  • HRS high resistance
  • R1 low resistance
  • an output value close to 1 [V] can be obtained.
  • LRS low resistance
  • FIG. 8 is an exemplary view illustrating storage performance of a memory cell using a memristor according to an embodiment of the present invention.
  • FIG. 9 is a diagram illustrating a memory array circuit using a memory cell according to an embodiment of the present invention
  • FIG. 10 is a diagram illustrating a layer configuration using a memory cell according to an embodiment of the present invention.
  • a plurality of lines (RW1, RW2, RW3, RW4) memristors M are arranged based on each register R1, R2, R3, and R4. col2, col3, col4) and line-by-line (RW1, RW2, RW3, RW4) are formed in parallel.
  • the memory array circuit of FIG. 10 includes a top electrode and a bottom electrode that are orthogonal to each other, an active layer formed between the top electrode and the bottom electrode, and an upper electrode or a lower electrode. It includes a connected resistive layer.
  • the upper electrode and the lower electrode are respectively connected to the row contacts and the column contacts
  • the resistor layer is connected to the operating voltage contacts
  • the resistor layer and the upper electrode or the lower electrode are connected to the resistor memristor. It is connected to the Resistor to memristor contacts.
  • FIG. 11 is a circuit diagram corresponding to a memory cell using a memristor according to another embodiment of the present invention.
  • an array 114 in which a plurality of paired memristors 112 are connected in parallel to form a variable resistance state for each paired memristor is formed.
  • controllers 110 and 111 may switch modes according to the set driving mode to selectively apply a desired voltage for each line in the array, and also connect to ground.
  • the paired memristor is a memory capable of outputting three states (see FIG. 13) through two memristors.
  • FIG. 12 is a view illustrating a structure of a device corresponding to a memory cell for performing a more accurate data reading by widening a detection area of data of “0” and “1” stored using a memristor according to another embodiment of the present invention. to be.
  • two memristors 210 are active layers on the substrate 212, and correspondingly paired as shown in FIG. 12B.
  • the memristor 210 is coupled through a first memristor 214 electrically connected to a top electrode 215, a first memristor 214 and a center electrode 217,
  • the second memristor 216 is electrically connected to the bottom electrode 218.
  • Electrode materials are generally manufactured using nano silver (Ag) materials, and memristors can be manufactured with PVP (poly (4-vinylphenol)).
  • the device to which the present invention is applied is a material for fabricating flexible memristors using a printed electronic technique, such as zirconium dioxide (ZrO 2 ), PVP (poly (4-vinylphenol) or graphene quantum dots (G- QDs)) and PVP may be mixed in a certain ratio, and MEM: PPV and polymethyl methacrylate (PMMA) may be mixed in acetonitrile as a flexible resistance material.
  • ZrO 2 zirconium dioxide
  • PVP poly (4-vinylphenol) or graphene quantum dots (G- QDs)
  • MEM PPV and polymethyl methacrylate (PMMA) may be mixed in acetonitrile as a flexible resistance material.
  • FIG. 13 is a view illustrating state storage and output states of devices corresponding to memory cells using memristors according to another exemplary embodiment.
  • a paired memristor to which the present invention is applied may independently store high resistance (HRS) and low resistance (LRS) states when positive and negative powers are applied and stored. Three states are output according to the resistance value.
  • HRS high resistance
  • LRS low resistance
  • the driving mode is changed depending on whether each preset operating voltage applied for on or off control is above or below the driving mode.
  • the resistance value is variable, and when the power of the voltage exceeding the on operation voltage of the preset memristor is applied according to the driving mode, the low resistance state below the preset resistance value is stored and turned off. (off) Stores a high resistance state above a predetermined resistance value when a power supply with a voltage lower than the operating voltage is applied.
  • both the first memristor M1 and the second memristor M2 have a low resistance or high resistance state (case 1), and the first memristor M1 is formed from the left side.
  • the low resistance state and the second memristor (M2) is a high resistance state (case 2)
  • the first memristor (M1) is a high resistance state
  • the second memristor (M2) stores a low resistance state (case 3), respectively.
  • case 1 is a case in which both M1 and M2 are in a high resistance state, and in this case, M1 and M2 are the same as in the case of a low resistance state.
  • Case 2 is where M1 is low resistance and M2 is high resistance.
  • Case 3 is M1 with high resistance and M2 with low resistance.
  • variable resistance state for each paired memristor may include a low resistance state (preset) in which the first memristor M1 and the second memristor M2 in the paired memristor are less than a predetermined resistance value.
  • High resistance state equal to or greater than the resistance value, or the first memristor M1 is in a low resistance state, the second memristor M2 is in a high resistance state, or the first memristor M1 is in a high resistance state.
  • the second memristor M2 may include a low resistance state to select and determine a required resistance value, thereby ensuring improved power efficiency.
  • FIG. 14 is a three-dimensional fabrication structure corresponding to a memory cell using a memristor according to another embodiment of the present invention.
  • the memristor layer 414 and the insulating layer 410 are made of a material such as PVP or PMMA having high resistance characteristics, and insulation. If the layer 410 is made thicker than the memristor layer 414, it has perfect insulating properties. Each layer of insulating material uses a common nano insulating material. In this manner, the memristor layer is formed into a flat surface, and the storage function may be used only at the point where the electrodes 412 (upper electrode, center electrode, lower electrode) intersect.
  • a plurality of memristors of a plurality of row lines are connected in parallel with a register, and thus a preset bar and a preset bar and cross for power input and data processing are provided. And may include a bar to perform grounding.
  • 15 and 16 are exemplary views illustrating a 3D resistive memory structure and an equivalent circuit of a memory cell using a memristor according to another embodiment of the present invention.
  • FIGS. 15 and 16 illustrate a three-dimensional resistive memory structure of a memristor-based memory device, in which two memristors share a ground, which is one column bar, and are stacked to form a multilayer structure. Can be made.
  • the power input, data storage and output use four layers of row bars 616 (connected to 610) and two columns for grounding.
  • the non-region acts as an insulator, and operates as an insulator because there is no voltage difference between the row and row bars, and the pull-up resistor 620 operates the memristor.
  • the reference numeral 610 denotes row contacts
  • 618 denotes column contacts
  • 622 denotes operating voltage contacts.
  • the present invention not only requires accurate recording of data, but can also be used in circuits, modules, devices, and the like capable of maintaining and restoring accurate data after power is cut off.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 멤리스터를 이용한 메모리 셀에 관한 것으로서, 기판(substrate)과, 기판상에 위치하는 상부 전극(top electrode)과, 기판과 상부 전극 사이에 연장되는 레지스터(resister)와, 상부 전극을 기준으로 레지스터와 전압분배기 구조를 기반으로 연결되어 전극층에 인가되는 전압에 따라 저항 상태가 변경되는 멤리스터(memristor)를 포함하거나, 복수의 페어링된 멤리스터가 병렬로 연결되어 상기 페어링된 멤리스터별 가변 저항 상태가 형성되는 어레이와, 상기 어레이와 연계되어 어레이 내 단위 셀 단위별 멤리스터를 전류를 통해 구동 모드에 따라 스위칭 제어하는 제어부를 포함한다. 본 발명에 따르면, 기존 메모리에 비해 구조가 간단하며, 전원이 차단된 경우에도 데이터가 삭제되지 않을 뿐만 아니라, 인쇄전자 기법을 사용한 방법으로 Organic Memory Cell로 유연 기능을 가진 유연 기판으로 제작이 가능하다.

Description

멤리스터를 이용한 메모리 셀
본 발명은 데이터를 저장하는 소자에 관한 것으로, 더욱 상세하게는 저항값을 저장하는 멤리스터(Memristor)와 저항성분을 가지는 레지스터(resistor)를 전압분배기 구조로 연계하여 데이터를 저장하는 멤리스터를 이용한 메모리 셀에 관한 것이다.
최근, 멤리스터(memristor)가 세계적인 관심사로 떠오르고 있다. 멤리스터(memristor, memory + resistor)는 메모리 저항 혹은 저항성 메모리의 합성어로서, 차세대 기억 소자, 회로 등에 응용되고 있다.
멤리스터는 전류가 오프된 상태에서도 일련의 사건을 기억하고 저장한다. 이에 멤리스터는 테라비트 메모리, 신경망 회로 구성에 의한 결함 인정 소자 등 새로운 논리회로 구성을 가능하게 한다. 이와 같이, 신개념 소자인 멤리스터는 높은 잠재력으로 인해 최근 많은 연구가 이루어지고 있다.
반면, 일례로서 기존 DRAM(Dynamic random access memory)은 하나의 트랜지스터와 커패시터로 이루어져 있는 소자의 집합체로, 각각의 커패시터가 담고 있는 전자의 수에 따라 비트의 "1"과 "0"을 나타내지만, 결국 커패시터가 전자를 누전함으로 인해 기억된 정보를 잃게 된다. 이와 같이, 기존 DRAM(dynamic random access memory), SRAM(static RAM) 및 NAND 플래시를 포함한 현재의 메모리 기술은 자신의 확장성 한계(scalability limit)에 빠르게 도달하고 있을 뿐 아니라 정보를 잃게 되는 문제로 인해, 멤리스터의 필요성이 더욱 부각되고 있다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 단위 메모리 셀 당 하나의 레지스터와 하나의 멤리스터 혹은 페이링된 멤리스터를 이용하여 매우 간단한 구조이면서 전원이 차단된 경우에도 데이터의 정확도를 유지시킬 수 있도록 하는 멤리스터를 이용한 메모리 셀을 제공하는데 있다.
상기와 같은 목적을 달성하기 위해, 본 발명은 레지스터(resister)와, 상기 레지스터와 전압분배기 구조를 기반으로 연결되어 전극층에 인가되는 전압에 따라 저항 상태가 변경되는 멤리스터(memristor)를 포함하는 멤리스터를 이용한 메모리 셀을 제안한다.
한편, 본 발명은 복수의 페어링된 멤리스터의 전극층에 인가되는 전압에 따라 저항 상태가 각각 변경되는 멤리스터를 이용한 메모리 셀을 제안한다.
상술한 바와 같이, 본 발명에 의한 멤리스터를 이용한 메모리 셀에 따르면, 기존 메모리 구조에 대비하여 매우 간단한 구조를 갖는다는 장점이 있다.
또한, 본 발명에 의한 멤리스터를 이용한 메모리 셀에 따르면, 전원이 차단된 경우에도 데이터가 삭제되지 않을 뿐만 아니라 데이터의 정확도를 유지시킬 수 있다.
그리고, 본 발명에 의한 멤리스터를 이용한 메모리 셀에 따르면, 인쇄전자 기법 등을 통해 유기 메모리 셀(Organic Memory Cell)을 이용하여 유연 기능을 가진 유연 기판에 형성시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 멤리스터를 이용한 메모리 셀의 구조를 도시한 도면.
도 2는 본 발명의 일 실시 예에 따른 멤리스터를 이용한 메모리 셀의 상부 및 크기를 보인 단면도.
도 3은 본 발명의 일 실시 예에 따른 멤리스터를 이용한 메모리 셀의 등가 회로도.
도 4는 본 발명의 일 실시 예에 따른 멤리스터를 이용한 메모리 셀의 예시도.
도 5는 본 발명의 일 실시 예에 따른 멤리스터를 이용한 메모리 셀에 있어서, 레지스터와 멤리스터의 I-V 특성 측정 결과를 보인 예시도.
도 6 및 도 7은 본 발명의 일 실시 예에 따른 멤리스터를 이용한 메모리 셀의 출력을 보인 예시도.
도 8은 본 발명의 일 실시 예에 따른 멤리스터를 이용한 메모리 셀의 저장 성능을 보인 예시도.
도 9는 본 발명의 일 실시 예에 따른 메모리 셀을 이용한 메모리 어레이 회로를 보인 예시도.
도 10은 본 발명의 일 실시 예에 따른 메모리 셀을 이용한 레이어 구성을 보인 예시도.
도 11은 본 발명의 다른 실시 예에 따른 멤리스터를 이용한 메모리 셀에 대응하는 회로도.
도 12는 본 발명의 다른 실시 예에 따른 멤리스터를 이용한 메모리 셀에 대응하는 소자의 구조.
도 13은 본 발명의 다른 실시 예에 따른 멤리스터를 이용한 메모리 셀에 대응하는 소자의 상태 저장 및 출력 상태 예시도.
도 14는 본 발명의 다른 실시 예에 따른 멤리스터를 이용한 메모리 셀에 대응하는 3차원 제작 구조도.
도 15 및 도 16은 본 발명의 또 다른 실시 예에 따른 멤리스터를 이용한 메모리 셀의 3차원 저항성 메모리 구조 및 등가 회로를 보인 예시도.
상기와 같은 목적을 달성하기 위한 본 발명의 멤리스터를 이용한 메모리 셀은, 기판(substrate)과, 상기 기판상에 위치하는 상부 전극(top electrode)과, 상기 기판과 상부 전극 사이에 연장되는 레지스터(resister)와, 상기 상부 전극을 기준으로 상기 레지스터와 전압분배기 구조를 기반으로 연결되어 전극층에 인가되는 전압에 따라 저항 상태가 변경되는 멤리스터(memristor)를 포함하는 것을 특징으로 한다.
상기 멤리스터는, 산화지르코늄(zirconium dioxide(ZrO2))을 사용하여 제작되는 것이 바람직하다.
상기 메모리 셀은 멤리스터의 저항값의 크기에 따라 전압 출력 "1" 혹은 "0"이 저장될 수 있다.
상기 레지스터는, poly(3,4-ethylenedioxythiophene):poly(styrenesulfonate)(PEDOT:PSS)를 사용하여 제작되는 것이 바람직하다.
상기 메모리 셀은 병렬로 각각 연결되어 메모리 어레이(memristive ROM)로 제작되고, 상기 메모리 어레이의 각 메모리 셀은 Electro Hydrodynamic(EHD) 인쇄 전자 기법으로 제작될 수 있다.
상기 메모리 셀은 적층된 3차원 메모리 장치 내에 위치할 수도 있다.
또한, 본 발명의 멤리스터를 이용한 메모리 셀은, 복수의 페어링된 멤리스터가 병렬로 연결되어 상기 페어링된 멤리스터별 가변 저항 상태가 형성되는 어레이와, 상기 어레이와 연계되어 어레이 내 단위 셀 단위별 멤리스터를 전류를 통해 구동 모드에 따라 스위칭 제어하는 제어부를 포함하는 것을 특징으로 한다.
상기 어레이는, 복수의 열(row)라인별 복수의 멤리스터가 레지스터와 병렬로 연결되어 전원 입력 및 데이터 처리를 위한 기 설정된 바(bar) 및 상기 기 설정된 바와 크로스되어 접지를 수행하는 바를 포함하고, 상기 각 바 사이의 코팅된 PVP 혹은 그래핀 퀀텀 덧(Graphene Quantum Dots(G-QDs))과 PVP 혼합 소재를 통해 서로 크로스되는 바 사이의 영역에 위치하는 멤리스터를 제외한 나머지 멤리스터는 절연체로 동작한다.
상기 어레이는, 단층 혹은 적어도 둘 이상으로 적층되어 일체화되는 것이 바람직하다.
상기 페어링된 멤리스터는, 상부 전극(top electrode)에 전기적으로 접합된 제1 멤리스터와, 상기 제1 멤리스터와 중심 전극(center electrode)을 통해 결합되고, 하부 전극(bottom electrode)과 전기적으로 접합된 제2 멤리스터를 포함할 수 있다.
상기 제1 및 제2 멤리스터는, 온(on) 혹은 오프(off) 제어를 위해 인가되는 기 설정된 각 동작 전압이 이상 혹은 이하 여부에 따라 구동 모드가 변경되어 구동 모드별 저항이 가변될 수 있다.
상기 페어링된 멤리스터는, 상기 구동 모드에 따라 기 설정된 멤리스터의 온(on) 동작 전압을 초과하는 전압의 전원이 인가되는 경우 기 설정된 저항값 미만의 저(low) 저항 상태를 저장하고, 오프(off) 동작 전압 이하의 전압의 전원이 인가되는 경우 기 설정된 저항값 이상의 고(high) 저항 상태를 저장할 수 있다.
상기 페어링된 멤리스터별 가변 저항 상태는, 상기 페어링된 멤리스터 내 제1 및 제2 멤리스터가 모두 기 설정된 저항값 미만의 저(low) 저항 상태 혹은, 상기 제1 멤리스터는 상기 저저항 상태, 상기 제2 멤리스터는 기 설정된 저항값 이상의 고(high) 저항 상태 혹은, 상기 제1 멤리스터는 상기 고저항 상태, 상기 제2 멤리스터는 저저항 상태를 포함할 수 있다.
상기 제어부는, 설정된 구동 모드에 따라 모드를 전환하여 상기 어레이 내 라인별 전압을 적응적으로 인가하고, 상기 어레이를 그라운드(ground)에 연결할 수 있다.
하기 설명에서는 구체적인 구성 소자 등과 같은 특정 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 이러한 특정 사항들이 본 발명의 범위 내에서 소정의 변형이나 혹은 변경이 이루어질 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다.
본 발명은 멤리스터의 저항 저장 특성을 이용하여 멤리스터와 레지스터를 전압분배기 구조로 제작하여, 멤리스터의 저항값을 기 설정된 저항값을 기준으로 큰 값으로 저장하면 높은(high) 전압 출력인 "1"이 저장되고, 멤리스터의 저항값을 작은 값으로 저장하면 낮은(low) 전압 출력인 "0"이 저장되도록 함과 아울러, 유연 소자로서의 특성을 가지는 저장 소자(광 저장 소자 포함)를 개시한다.
또한, 본 발명은 메모리와 레지스터가 결합된 멤리스터(Memristor) 소자를 페어링(pairing)하거나 혹은 페어링된 멤리스터가 다수 연결된 어레이를 적층하여 고집적 한 후 접지에 연결된 제어 회로를 통해 저항값을 제어하여 멤리스터의 기 설정된 각 동작 전압 턴온 및 턴오프 상태 라인 이상 및 이하로 각각 전원을 변경하여 전원을 공급함으로써 적응적으로 원하는 비트의 저항값에 따른 상태를 출력하고, 고집적된 다층의 어레이 제작 시 빠른 응답속도를 갖는 절연체를 이용하여 선별적으로 멤리스터를 구동하거나 소모 전력을 제어함으로써 필요한 저항값을 선택하여 결정할 수 있어 향상된 전력 효율을 확보 가능할 뿐만 아니라, 절연 특성이 강화된 신뢰성을 향상시킬 수 있는 저장 소자를 개시한다.
이하, 본 발명의 멤리스터를 이용한 메모리 셀에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 멤리스터를 이용한 메모리 셀의 구조를 도시한 도면이다.
도 1을 참조하면, 본 발명의 멤리스터를 이용한 메모리 셀은 기판(substrate, 10), 멤리스터(memristor, 14), 상부 전극(top electrode, 16), 레지스터(resister, 18)를 포함한다.
기판(10)에는 도전성을 가지는 ITO(Indium Tin Oxide) 코팅판(Glass 혹은 PET, 12)이 상부에 형성되고, ITO 코팅판(12) 상에 멤리스터(14) 및 레지스터(18)가 구성된다.
레지스터(18)는 저항성분을 가지며, 상부 전극(16)과 전극(20) 사이에 형성된다.
이 때, 본 발명의 따른 레지스터(18)는 유연 저항의 재료로서 poly(3,4-ethylenedioxythiophene):poly(styrenesulfonate)(PEDOT:PSS), 아세토니트릴(Acetonitrile)안에 MEH:PPV(poly(2-methhoxy-5-(2-ethylhexyloxy)-1,4-pheneylenevinylene))와 폴리메틸메타아크릴레이트(PMMA)를 혼합하여 사용할 수 있다.
상부 전극(16)은 ITO 코팅판(12)이 도포된 기판(10)에 연장된 멤리스터(14) 및 레지스터(18) 사이에 배치되어 멤리스터(14) 및 레지스터(18)를 은 접점(Ag Dot)을 통해 전기적으로 접촉시킨다.
멤리스터(14)는 상부 전극(16)을 기준으로 레지스터(18)와 전압분배기 구조를 기반으로 연결되어 전극층에 인가되는 전압에 따라 저항 상태가 변경된다.
이 때, 멤리스터(14)는 저항값의 크기에 따라 높은 혹은 낮은 전압이 저장된다.
또한, 멤리스터(14)는 산화지르코늄(zirconium dioxide(ZrO2)), PVP(poly(4-vinylphenol) 혹은 그래핀 퀀텀덧(Graphene Quantum Dots (G-QDs))과 PVP를 일정 비율로 혼합하여 사용하여 제작할 수 있다.
이와 같이, 본 발명의 멤리스터를 이용한 메모리 셀은 멤리스터(14)의 저항 저장 특성을 이용하여 멤리스터(14)와 레지스터(18)를 전압분배기 구조로 제작하여, 멤리스터(14)의 저항값을 큰 값으로 저장하면 높은 전압 출력인 "1"을 저장하고, 멤리스터(14)의 저항값을 작은 값으로 저장하면 낮은 전압 출력인 "0"을 저장한다.
한편, 본 발명의 따른 멤리스터를 이용한 메모리 셀은 병렬 구조를 이용하여 메모리 어레이(Memristive ROM)로 제작될 수 있고, 메모리 어레이의 각 메모리 셀은 Electro Hydrodynamic(EHD) 인쇄전자 기법으로 제작될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 멤리스터를 이용한 메모리 셀의 상부 및 크기를 보인 단면도이다.
도 2를 참조하면, 본 발명의 멤리스터를 이용한 메모리 셀은, 복수의 은 접점 사이에 저장된 저항값의 크기에 따라 서로 상이한 전압 출력을 저장하는 멤리스터가 형성되어, 멤리스터에 인가되는 전압을 조정하여 이를 통해 데이터를 저장한다. 이러한 구조를 갖는 멤리스터를 이용한 메모리 셀은, 기존 메모리에 비해 구조가 간단하고, 전원이 차단된 경우에도 데이터의 정확도가 높은 상태로 저장 및 유지되며, 유연 기판에 제작이 가능하다.
도 3은 본 발명의 일 실시 예에 따른 멤리스터를 이용한 메모리 셀의 등가 회로도이다.
도 3을 참조하면, 본 발명의 멤리스터를 이용한 메모리 셀은 하나의 레지스터(30) 및 멤리스터(32)가 직렬 라인으로 연결된다.
이 때, 전압(Operating voltage)이 인가되어 멤리스터가 턴-온 되면, 하나의 레지스터(30), 멤리스터(32) 및 하나의 출력 단자로 구성되어 전압분배기와 같은 구조로 제작된 단위 메모리 셀별로 저장된 비트(bit)가 출력된다.
도 4는 본 발명의 일 실시 예에 따른 멤리스터를 이용한 메모리 셀의 예시도이고, 도 5는 본 발명의 일 실시 예에 따른 멤리스터를 이용한 메모리 셀에 있어서, 레지스터와 멤리스터의 I-V 특성 측정 결과를 보인 예시도이다.
도 6 및 도 7은 본 발명의 일 실시 예에 따른 멤리스터를 이용한 메모리 셀의 출력을 보인 예시도이다.
본 발명의 따른 멤리스터를 이용한 메모리 셀의 출력은 도 6과 같이 해당 메모리 셀의 멤리스터의 저항 특성을 저장한 후, 도 7과 같이 전원을 인가하면 저장된 비트가 출력된다. 도 7의 표에서와 같이, 멤리스터가 높은 저항(HRS) 상태일 경우(즉, 멤리스터가 저항 R1에 대비하여 큰 저항값을 가질 때)에는 1[V]에 근접한 출력값을 얻을 수 있고, 멤리스터가 낮은 저항(LRS) 상태일 경우(즉, 멤리스터가 저항 R1에 대비하여 작은 저항값을 가질 때)에는 0[V]에 근접한 출력값을 얻을 수 있다.
도 8은 본 발명의 일 실시 예에 따른 멤리스터를 이용한 메모리 셀의 저장 성능을 보인 예시도이다.
도 8을 참조하면, 100회를 다른 데이터로 반복하여 저장하여도 유사한 특성의 저장 성능을 보이며, 100분간 10분 단위로 인가 전원을 0V와 2V로 반복해서 인가를 하여도 저장된 데이터가 계속하여 저장됨을 도시한 것이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 셀을 이용한 메모리 어레이 회로를 보인 예시도이고, 도 10은 본 발명의 일 실시 예에 따른 메모리 셀을 이용한 레이어 구성을 보인 예시도이다.
도 9 및 도 10을 참조하면, 메모리 어레이 회로는 복수의 라인별(RW1, RW2, RW3, RW4) 멤리스터(M)가 각 레지스터(R1, R2, R3, R4)를 기준으로 행(col1, col2, col3, col4)과 라인별 (RW1, RW2, RW3, RW4) 병렬로 각각 연결되어 형성된다.
일례로서 도 10의 메모리 어레이 회로는, 서로 직교하는 상부 전극(Top electrode) 및 하부 전극(Bottom electrode)과, 상부 전극 및 하부 전극 사이에 형성된 액티브 레이어(Active layer)와, 상부 전극 또는 하부 전극에 연결된 레지스터 레이어(Resistive layer)를 포함한다.
이 때, 상부 전극과 하부 전극은 각각 행렬 단자(Row contacts, Column contacts)에 접속되며, 레지스터 레이어는 구동전압 단자(Operating Voltage contacts)에 접속되며, 레지스터 레이어와 상부 전극 또는 하부 전극은 레지스터 멤리스터 접속단자(Resistor to memristor contacts)로 연결되어 있다.
도 11은 본 발명의 다른 실시 예에 따른 멤리스터를 이용한 메모리 셀에 대응하는 회로도이다.
도 11을 참조하면, 본 발명의 일 실시 예에 따른 멤리스터를 이용한 메모리 셀은, 복수의 페어링된 멤리스터(112)가 병렬로 연결되어 페어링된 멤리스터별 가변 저항 상태가 형성되는 어레이(114, 116, 118, 120)와, 어레이(114, 116, 118, 120)와 연계되어 어레이 내 단위 셀 단위별 멤리스터를 전류를 통해 구동 모드에 따라 스위칭 제어하는 각각의 제어부(110, 111)를 포함한다.
이 때, 제어부(110, 111)는 설정된 구동 모드에 따라 모드를 전환하여 어레이 내 라인별 원하는 전압을 선별적으로 인가할 수 있을 뿐만 아니라 그라운드에 연결을 해 주는 기능을 수행한다.
페어링된 멤리스터는 두 개의 멤리스터를 통해 세 가지 상태(도 13 참조)를 출력(115)할 수 있는 메모리이다.
도 12는 본 발명의 다른 실시 예에 따른 멤리스터를 이용하여 저장된 "0"과 "1"의 데이터의 검출(detection) 영역을 넓혀 더욱 정확한 데이터 읽기를 수행하기 위한 메모리 셀에 대응하는 소자의 구조이다.
도 12를 참조하면, 단위 셀과 같이 두 개의 멤리스터(210)(M1, M2)가 기판(212) 상에 액티브 레이어(active layer)되고, 이와 대응되게 도 12의 (b)에서와 같이 페어링된 멤리스터(210)는 상부 전극(top electrode, 215)에 전기적으로 접합된 제1 멤리스터(214)와, 제1 멤리스터(214)와 중심 전극(center electrode, 217)을 통해 결합되고, 하부 전극(bottom electrode, 218)과 전기적으로 접합된 제2 멤리스터(216)로 구성된다. 전극 소재는 일반적으로 나노 은(Ag) 소재를 사용하여 제작하고 멤리스터는 PVP(poly(4-vinylphenol)로 제작이 가능하다.
본 발명이 적용된 소자는 인쇄전자 기법으로 유연 멤리스터를 제작하기 위한 재료로서 산화지르코늄(zirconium dioxide(ZrO2)), PVP(poly(4-vinylphenol) 혹은 그래핀 퀀텀덧(Graphene Quantum Dots (G-QDs))과 PVP를 일정 비율로 혼합하여 사용하며, 유연 저항의 재료로서 아세토니트릴(Acetonitrile)안에 MEM:PPV와 폴리메틸메타아크릴레이트(PMMA)를 혼합하여 사용할 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 멤리스터를 이용한 메모리 셀에 대응하는 소자의 상태 저장 및 출력 상태 예시도이다.
도 13을 참조하면, 본 발명이 적용된 페어링된 멤리스터는 양(+)과 음(-)의 전원이 인가되는 경우 독립적으로 높은 저항(HRS)과 낮은 저항(LRS) 상태를 저장 가능하며, 저장된 저항값에 따른 3가지 상태를 출력한다.
제1 멤리스터(M1) 및 제2 멤리스터(M2)는, 온(on) 혹은 오프(off) 제어를 위해 인가되는 기 설정된 각 동작 전압이 이상 혹은 이하 여부에 따라 구동 모드가 변경되어 구동 모드별 저항값이 가변되는 것으로, 구동 모드에 따라 기 설정된 멤리스터의 온(on) 동작 전압을 초과하는 전압의 전원이 인가되는 경우 기 설정된 저항값 미만의 저(low) 저항 상태를 저장하고, 오프(off) 동작 전압 이하의 전압의 전원이 인가되는 경우 기 설정된 저항값 이상의 고(high) 저항 상태를 저장한다.
즉, 도 13의 (a)를 참조하면, 좌측부터 제1 멤리스터(M1)와 제2 멤리스터(M2)가 모두 저저항 혹은 고저항 상태(case 1), 제1 멤리스터(M1)는 저저항 상태이고 제2 멤리스터(M2)는 고저항 상태(case 2), 제1 멤리스터(M1)는 고저항 상태이고 제2 멤리스터(M2)는 저저항 상태(case 3)를 각각 저장할 수 있다. 이에 따라 3가지 저장 상태 출력 조건을 갖는다.
도 13의 (b)를 참조하면, case 1은 M1과 M2 모두 고저항 상태인 경우, 이며, 이 경우 M1과 M2 모두 저저항 상태인 경우와 동일하다. case 2는 M1은 저저항, M2는 고저항 상태로, 이다. case 3은 M1은 고저항, M2는 저저항 상태로 이다.
다시 말해, 페어링된 멤리스터별 가변 저항 상태는, 페어링된 멤리스터 내 제1 멤리스터(M1) 및 제2 멤리스터(M2)가 모두 기 설정된 저항값 미만의 저(low) 저항 상태(기 설정된 저항값 이상의 고(high) 저항 상태) 혹은, 제1 멤리스터(M1)는 저저항 상태, 제2 멤리스터(M2)는 고(high) 저항 상태 혹은, 제1 멤리스터(M1)는 고저항 상태, 제2 멤리스터(M2)는 저저항 상태를 포함함으로써 필요한 저항값을 선택하여 결정할 수 있어 향상된 전력 효율을 확보 가능하다.
도 14는 본 발명의 다른 실시 예에 따른 멤리스터를 이용한 메모리 셀에 대응하는 3차원 제작 구조도이다.
도 14를 참조하면, 본 발명이 적용되어 제작된 메모리 소자(어레이)는 멤리스터층(414)과 절연층(410)은 PVP 혹은 높은 저항 특성을 갖는 PMMA의 예와 같은 소재로 제작되며, 절연층(410)이 멤리스터층(414)보다 더 두껍게 제작될 경우 완벽한 절연특성을 갖는다. 각 층의 절연소재는 일반적인 나노 절연 소재를 사용한다. 이와 같이, 멤리스터층을 면(flat)으로 형성시키고, 전극(412)(상부 전극, 중심 전극, 하부 전극)이 교차하는 지점에서만 해당 저장 기능을 이용할 수 있다.
한편, 본 발명의 또 다른 실시 예에 따른 어레이는 복수의 열(row) 라인별 복수의 멤리스터가 레지스터와 병렬로 연결되어 전원 입력 및 데이터 처리를 위한 기 설정된 바(bar) 및 기 설정된 바와 크로스되어 접지를 수행하는 바를 포함할 수 있다.
도 15 및 도 16은 본 발명의 또 다른 실시 예에 따른 멤리스터를 이용한 메모리 셀의 3차원 저항성 메모리 구조 및 등가 회로를 보인 예시도이다.
구체적으로, 도 15 및 도 16은 멤리스터 기반 메모리 장치의 3차원 저항성 메모리 구조를 보인 것으로, 두 개의 멤리스터가 하나의 칼럼 바인 접지를 공유하여 사용하는 구조로, 이러한 구조가 적층되어 다층 구조로 제작될 수 있다.
도 15 및 도 16을 참조하면, 다층 구조로 제작된 경우, 전원 입력, 데이터 저장 및 출력을 4개층의 로우(Row) 바(616)(610에 연결)를 사용하고, 접지를 위해 2개의 칼럼(column) 바(616)(618에 연결)를 사용한다. 각 바 사이에 PVP(poly(4-vinylphenol) 코팅을 도시된 바와 같이 전체적으로 하면 Row 바(616)와 column 바(616) 사이의 영역에서만 멤리스터(612, 614)로 동작을 할 뿐만 아니라 바와 연결되지 않은 영역(바의 교차영역 이외의 영역)은 절연체로 동작한다. 또한 Row 바와 Row 바 사이에는 전압차가 발생하지 않으므로 절연체로 동작을 한다. 그리고 풀업(fullup) 저항(620)은 동작시키는 멤리스터의 개수에 맞춘 소모 전력에 견딜 수 있게 설계된다. 참조부호 610은 행 단자(Row contacts), 618은 열 단자(Column contacts), 622은 구동전압 단자(Operating Voltage contacts)를 각각 나타낸다.
상기와 같이 본 발명에 따른 멤리스터를 이용한 메모리 셀에 관한 동작이 이루어질 수 있으며, 한편 상기한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나 여러 가지 변형이 본 발명의 범위를 벗어나지 않고 실시될 수 있다. 따라서 본 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 청구범위와 청구범위의 균등한 것에 의하여 정하여져야 할 것이다.
본 발명은 데이터의 정확한 기록이 요구될 뿐 아니라, 전원이 차단된 이후에 정확한 데이터를 유지 및 복구할 수 있는 회로, 모듈 및 장치 등에 이용될 수 있다.

Claims (17)

  1. 레지스터(resister)와,
    상기 레지스터와 전압분배기 구조를 기반으로 연결되어 전극층에 인가되는 전압에 따라 저항 상태가 변경되는 멤리스터(memristor)를 포함하는 멤리스터를 이용한 메모리 셀.
  2. 제1항에 있어서,
    상기 멤리스터는 기판(substrate) 상에 형성된 하부 전극과 상부 전극 사이에 형성되며,
    상기 레지스터는 상부 전극에서 연장되어 형성되는 멤리스터를 이용한 메모리 셀.
  3. 제1항에 있어서,
    상기 멤리스터는 산화지르코늄(zirconium dioxide(ZrO2)), PVP(poly(4-vinylphenol) 및 그래핀 퀀텀 덧(Graphene Quantum Dots(G-QDs))을 선택적으로 사용하여 제작되는 멤리스터를 이용한 메모리 셀.
  4. 제1항에 있어서,
    상기 레지스터는 poly(3,4-ethylenedioxythiophene):poly(styrenesulfonate)(PEDOT:PSS)를 사용하여 제작되는 멤리스터를 이용한 메모리 셀.
  5. 제1항에 있어서,
    상기 메모리 셀은 병렬로 각각 연결되어 메모리 어레이(memristive ROM)로 제작되고, 상기 메모리 어레이의 각 메모리 셀은 Electro Hydrodynamic(EHD) 인쇄 전자 기법으로 제작되는 멤리스터를 이용한 메모리 셀.
  6. 제5항에 있어서,
    상기 메모리 어레이는,
    서로 직교하는 다수의 상부 전극 및 하부 전극과,
    상기 상부 전극 및 하부 전극 사이에 형성된 액티브 레이어(Active layer)와,
    상기 상부 전극 또는 하부 전극에 연결된 레지스터 레이어(Resistive layer)를 포함하는 멤리스터를 이용한 메모리 셀.
  7. 제6항에 있어서,
    상기 상부 전극, 액티브 레이어 및 하부 전극이 절연층을 경계로 적층되며,
    상기 상부 전극 또는 하부 전극은 상기 레지스터 레이어에 연결되는 멤리스터를 이용한 메모리 셀.
  8. 복수의 페어링된 멤리스터의 전극층에 인가되는 전압에 따라 저항 상태가 각각 변경되는 멤리스터를 이용한 메모리 셀.
  9. 제8항에 있어서,
    상기 멤리스터는 산화지르코늄(zirconium dioxide(ZrO2)), PVP(poly(4-vinylphenol) 및 그래핀 퀀텀 덧(Graphene Quantum Dots(G-QDs))을 선택적으로 사용하여 제작되는 멤리스터를 이용한 메모리 셀.
  10. 제8항에 있어서,
    상기 복수의 페어링된 멤리스터가 병렬로 연결되며, 상기 페어링된 멤리스터별 가변 저항 상태가 형성되는 어레이와,
    상기 어레이와 연계되어 어레이 내 단위 셀 단위별 멤리스터를 전류를 통해 구동 모드에 따라 스위칭 제어하는 제어부를 포함하는 멤리스터를 이용한 메모리 셀.
  11. 제10항에 있어서,
    상기 어레이는 복수의 열(row)라인별 복수의 멤리스터가 레지스터와 병렬로 연결되어 전원 입력 및 데이터 처리를 위한 기 설정된 바(bar) 및 상기 기 설정된 바와 크로스되어 접지를 수행하는 바를 포함하고,
    상기 각 바 사이의 코팅된 PVP 혹은 그래핀 퀀텀 덧(Graphene Quantum Dots(G-QDs))과 PVP 혼합 소재를 통해 서로 크로스되는 바 사이의 영역에 위치하는 멤리스터를 제외한 나머지 멤리스터는 절연체로 동작하는 멤리스터를 이용한 메모리 셀.
  12. 제11항에 있어서,
    상기 어레이는 단층 혹은 적어도 둘 이상으로 적층되어 일체화되는 멤리스터를 이용한 메모리 셀.
  13. 제10항에 있어서,
    상기 페어링된 멤리스터는,
    상부 전극(top electrode)에 전기적으로 접합된 제1 멤리스터와,
    상기 제1 멤리스터와 중심 전극(center electrode)을 통해 결합되고, 하부 전극(bottom electrode)과 전기적으로 접합된 제2 멤리스터를 포함하는 멤리스터를 이용한 메모리 셀.
  14. 제12항에 있어서,
    상기 제1 및 제2 멤리스터는 온(on) 혹은 오프(off) 제어를 위해 인가되는 기 설정된 각 동작 전압이 이상 혹은 이하 여부에 따라 구동 모드가 변경되어 구동 모드별 저항이 가변되는 멤리스터를 이용한 메모리 셀.
  15. 제10항에 있어서,
    상기 페어링된 멤리스터는 상기 구동 모드에 따라 기 설정된 멤리스터의 온(on) 동작 전압을 초과하는 전압의 전원이 인가되는 경우 기 설정된 저항값 미만의 저(low) 저항 상태를 저장하고, 오프(off) 동작 전압 이하의 전압의 전원이 인가되는 경우 기 설정된 저항값 이상의 고(high) 저항 상태를 저장함을 특징으로 하는 멤리스터를 이용한 메모리 셀.
  16. 제10항에 있어서,
    상기 페어링된 멤리스터별 가변 저항 상태는,
    상기 페어링된 멤리스터 내 제1 및 제2 멤리스터가 모두 기 설정된 저항값 미만의 저(low) 저항 상태 혹은,
    상기 제1 멤리스터는 상기 저저항 상태, 상기 제2 멤리스터는 고(high) 저항 상태 혹은,
    상기 제1 멤리스터는 상기 고저항 상태, 상기 제2 멤리스터는 저저항 상태를 포함하는 멤리스터를 이용한 메모리 셀.
  17. 제10항에 있어서, 상기 제어부는,
    설정된 구동 모드에 따라 모드를 전환하여 상기 어레이 내 라인별 전압을 적응적으로 인가하고, 상기 어레이를 그라운드(ground)에 연결함을 특징으로 하는 멤리스터를 이용한 메모리 셀.
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Cited By (1)

* Cited by examiner, † Cited by third party
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CN106601909A (zh) * 2016-12-20 2017-04-26 南京邮电大学 一种卟啉忆阻器及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060091221A (ko) * 2005-02-14 2006-08-18 삼성전자주식회사 스위칭 윈도우를 조정하는 저항부를 포함하는 저항 변화형메모리 소자
KR20100061405A (ko) * 2008-11-27 2010-06-07 연세대학교 산학협력단 나노입자 어셈블리 기반의 스위칭 소자 및 이의 제조 방법
KR20130093658A (ko) * 2010-11-19 2013-08-22 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 어레이 내의 멤리스터 디바이스를 스위칭하기 위한 방법 및 회로
KR20140004013A (ko) * 2012-06-29 2014-01-10 삼성전자주식회사 저항성 메모리의 감지 증폭 회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060091221A (ko) * 2005-02-14 2006-08-18 삼성전자주식회사 스위칭 윈도우를 조정하는 저항부를 포함하는 저항 변화형메모리 소자
KR20100061405A (ko) * 2008-11-27 2010-06-07 연세대학교 산학협력단 나노입자 어셈블리 기반의 스위칭 소자 및 이의 제조 방법
KR20130093658A (ko) * 2010-11-19 2013-08-22 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 어레이 내의 멤리스터 디바이스를 스위칭하기 위한 방법 및 회로
KR20140004013A (ko) * 2012-06-29 2014-01-10 삼성전자주식회사 저항성 메모리의 감지 증폭 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106601909A (zh) * 2016-12-20 2017-04-26 南京邮电大学 一种卟啉忆阻器及其制备方法

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