DE102013106684A1 - Leseverstärkerschaltung für resistive Speicher - Google Patents

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Abstract

Beispielhafte Ausführungsformen umfassen eine resistive Speicherleseverstärkerschaltung mit differenziellen Ausgangsanschlüssen, ersten und zweiten Eingangsanschlüssen, einem Vor-Ladeabschnitt, und anderen Komponenten, die so angeordnet sind, dass Strom während wenigstens einer „set” oder „Verstärkungs” Stufe der Leseverstärkerschaltung wiederverwendet werden kann, um dadurch den Gesamtstromverbrauch der Schaltung zu reduzieren und die Störanfälligkeit zu verbessern. Ein Spannungsniveau eines Hoch-Impedanzausgangsanschlusses kann als Antwort auf einen Durchschnittsdeltastrom zwischen einem Referenzleitungsstrom und einem Bitleitungsstrom schwanken. Während einer „go” oder „Latch” Stufe des Betriebs, wird ein logischer Wert „0” oder „1” basierend auf der positiven Rückmeldung einer Latch-Schaltung an den differenziellen Ausgangsanschlüssen verriegelt. Auch eine Stromspiegelschaltung wird offenbart, die in Verbindung mit der offenbarten Leseverstärkerschaltung verwendet werden kann. Gemäß einer weiteren Ausführungsform umfasst eine Leseverstärkerschaltung die Möglichkeit eines Lese/Überschreibbetriebes.

Description

  • HINTERGRUND
  • Die vorliegenden erfindungsgemäßen Konzepte beziehen sich auf Leseverstärker für resistive Speicherschaltungen, und insbesondere auf Leseverstärker mit Strom-Wiederverwendungsmöglichkeit, hohen Störimmunitätseigenschaften, und gemäß einiger Ausführungsformen auf Lese/Überschreibbetriebsmodi.
  • Resistive Speicher bilden eine neue Generation nichtflüchtiger Speicher und es wird erwartet, dass sie im Markt weit verbreitet sein werden. Resistive Speicher können beispielsweise Spinübertragsmoment(STT)-magnetoresistive Direktzugriffsspeicher (MRAM), MRAM (der nicht-STT Art), Memristor RAM, ReRAM, CBRAM, und ähnliche umfassen.
  • 1A zeigt ein Schaltungsdiagramm eines Leseverstärkers gemäß dem Stand der Technik. Bezugnehmend auf 1A, wird eine Latch-Schaltung durch die MOS-Transistoren M1, M2, M3 und M4 gebildet. MOS-Transistoren M5 und M6 entsprechen der Lesestromquelle IR1 und der Referenzstromquelle IR2. Ein Leseverstärker wird durch die MOS-Transistoren M7 und M8 gebildet. Der Betrieb der Leseschaltung 15 umfasst (a) einen Vor-Ladebetrieb, (b) einen Verstärkungsbetrieb, und (c) einen Latch- und Überschreibebetrieb. Diese Betriebsarten werden weiter unten unter Bezugnahme auf die 1B bis 1D beschrieben. In einem Anfangszustand werden Steuersignale Φ1, Φ2 und Φ3 von einem Schaltcontroller auf den Low(„L”)-Zustand gesetzt.
  • Die 1B bis 1D zeigen äquivalente Schaltungsdiagramme des Schaltungsdiagramms aus 1A in verschiedenen Betriebsstadien gemäß dem Stand der Technik.
  • 1B zeigt eine äquivalente Schaltung in dem Vor-Ladebetrieb. Das Steuersignal Φ2 wird auf einen High(„H”)-Zustand gesetzt, um das Vor-Laden eines Lesestrompfades zu starten. Ein Vor-Ladestrom fließt von den Vor-Ladetransistoren M5 und M6 (PMOS-Transistoren) zu der MRAM-Zelle 13 und der Referenzzelle 13' durch die kreuzgekoppelten Transistoren M3 und M4 (NMOS-Transistoren), die als Teil der Latch-Schaltung dienen und als Klemmtransistoren M11 und M12 (NMOS-Transistoren) aus 1A. In dem Vor-Ladebetrieb und einem stabilen Zustand wird Lesedaten Out und/Out auf eine Spannung nahe der Leistungsversorgungsspannung VDD durch die Vor-Ladetransistoren M5 und M6 und den Ausgleichtransistor Meq (PMOS-Transistor). Die Transistoren M1 und M2 sind daher im Aus-Zustand und die Latch-Schaltung mit den Transistoren M1 bis M4 ist nicht in Betrieb.
  • 1C zeigt einen äquivalenten Schaltkreis in einem Verstärkungsbetrieb. Das Steuersignal Φ1 wird als „H” gesetzt und die Transistoren M5, M6 und Meq werden ausgeschaltet. Data Out und/Out nehmen durch die Schwellspannungen der Transistoren M1 und M2 von der Leistungsversorgungsspannung VDD ab, und die Verstärkung durch die positive Rückkopplung der Latch-Schaltung mit den MOS-Transistoren M1 bis M4 und Data Out und/Out werden ermittelt. Zu diesem Zeitpunkt ist der Lesestrompfad identisch mit dem Treiberstrompfad der Latch-Schaltung, und das Steuersignal Φ1 ändert sich auch „H”, so dass der Betrieb kontinuierlich von dem Vor-Ladebetrieb sich zu dem Verstärkungsbetrieb hin verschiebt. Obwohl während des Verstärkungsbetriebs in der allgemeinen Schaltung vorhanden, sind die Klemmtransistoren M11 und M12 in 1C nicht gezeigt.
  • 1D zeigt eine äquivalente Schaltung in einem Latch- und Überschreibbetrieb. Wie in 1D gezeigt wird, wenn die Spannungsdifferenz zwischen den Ausgängen Out und/Out genügend groß ist das Controll-Signal Φ3 auf „H” gesetzt, um die Boost-Transistoren M7 und M8 anzuschalten, und die Verstärkung der Latch-Schaltung mit den Transistoren M1 und M4 wird beschleunigt. Wenn der Ausgang der Latch-Schaltung, z. B. Data Out und/Out ermittelt sind wird das Überschreiben durchgeführt.
  • Gewöhnliche Leseverstärkertechnologie, die in resistiven Speichertypen verwendet wird, kann Probleme verursachen. Beispielsweise leiden gewöhnlich Leseverstärker unter einem hohen Stromverbrauch, wegen den separaten Leitungen und den parallelen Strömen, die mit den Bitleitungen und Referenzleitungen genutzt werden. Als Beispiel kann der Stromverbrauch unangemessen hoch sein. Mittlerweile kann auch die Störimmunität der Leseverstärker gemäß dem Stand der Technik unangemessen klein sein.
  • Andere einzigartige Herausforderungen werden dargestellt, wenn versucht wird die Leseverstärkertechnologie im Zusammenhang mit den resistiven Speichern zu entwickeln. Beispielsweise kann in einem MRAM-Speichertyp ein zerstörendes Lesen oder „Lesestörungs”-Problem auftreten, wenn der Leseverstärker einen übermäßigen Stromfluss zu der MRAM-Speicherzelle verursacht falls versucht wird zu ermitteln, ob eine „1” oder eine „0” in der Speicherzelle gespeichert wird. Mit anderen Worten kann der Wert der Speicherzelle versehentlich von einer „1” auf eine „0” oder umgekehrt geändert werden.
  • Ein Ansatz, um das Lesestörproblem zu vermeiden ist den Lesestrom für den Leseverstärker zu verringern. Jedoch umfassen ungewünschte Seiteneffekte dieses Ansatzes eine geringere Antwortzeit, eine Verringerung in dem Ausgangssignalniveau, eine Verringerung der Datenleserate, und eine größere Anfälligkeit für ungewünschte elektromagnetische Störungen und andere Störungen. So eine Performance-Verschlechterung ist nicht gewünscht. Vielmehr kann solch eine elektromagnetische Störung selbst für die in der Zelle gespeicherten Daten oder die Leseverstärkerausgangssignale zerstörend sein.
  • Es wäre daher wünschenswert eine Leseverstärkerschaltung für resistive Speicher bereitzustellen, die einen geringen Stromverbrauch, hohe Störungsimmunität, eine geringe Betriebsspannung, schnelle Antwortzeiten und Lese/Überschreibvermögen aufweist.
  • KURZE ZUSAMMENFASSUNG
  • Gemäß einer Ausführungsform des erfindungsgemäßen Konzepts umfasst eine Leseverstärkerschaltung eines resistiven Speichers einen ersten differenziellen Ausgangsanschluss, um ein erstes Ausgangssignal auszugeben, einen zweiten differenziellen Ausgangsanschluss, um ein zweites Ausgangssignal entgegengesetzt zu dem ersten Ausgangssignal auszugeben, einen ersten Eingangsanschluss, der mit einer Bitleitung einer resistiven Speicherzelle verbunden ist, einem zweiten Eingangsanschluss, der mit einer Referenzleitung und einer Referenzspeicherzelle verbunden ist, einem ersten Transistor der mit dem zweiten Eingangsanschluss und dem ersten differenziellen Ausgangsanschluss verbunden ist, wobei der erste Transistor geeignet ist, um einen Referenzleitungsstrom zu leiten, und einem zweiten Transistor, der mit dem ersten differenziellen Ausgangsanschluss gekoppelt ist und in Serie mit dem ersten Transistor angeordnet ist, wobei der zweite Transistor geeignet ist, um einen Bitleitungsstrom zu leiten. Ein Spannungsniveau des ersten differenziellen Ausgangsanschlusses ist geeignet, um in Antwort auf einen Deltastrom zwischen dem Referenzleitungsstrom und dem Bitleitungsstrom zu schwanken.
  • Gemäß einer weiteren beispielhaften Ausführungsform umfasst ein Verfahren in einem Vorladebetrieb einer Leseverstärkerschaltung das Vor-Laden durch einen Vor-Ladeabschnitt, wenigstens einer Bitleitung und einer Referenzleitung in dem Verstärkungsbetrieb der Leseverstärkungsschaltung, um einen Referenzleitungsstrom durch die Referenzleitung und einen Bitleitungsstrom durch die Bitleitung zu erzeugen, und in dem Verstärkungsbetrieb der Leseverstärkungsschaltung, in Antwort auf einen Deltadurchschnittsstrom zwischen dem Referenzleitungsstrom und dem Bitleitungsstrom eine Spannungsschwankung an einem ersten differenziellen Ausgangsterminal zu verursachen. Das Erzeugen des Bitleitungsstroms durch die Bitleitung umfasst die Wiederverwendung von wenigstens einem bisschen des Referenzleitungsstroms, der durch die Referenzleitung fließt. Zusätzlich kann in einem Latch-Betrieb der Leseverstärkerschaltung das Verfahren das Latchen durch eine Latch-Schaltung eines logischen Wertes „0” oder eines logischen Wertes „1” an den ersten oder zweiten differenziellen Ausgangsanschlüssen unter Verwendung des entsprechenden positiven Feedbacks der Latch-Schaltung umfassen.
  • Gemäß einer weiteren Ausführungsform wird eine Speichervorrichtung bereitgestellt umfassend eine Vielzahl an Wortleitungen, eine Vielzahl an Bitleitungen, die angeordnet sind, um die Wortleitungen zu schneiden, eine Vielzahl an Speicherblöcken, wobei jeder Speicherblock an den Schnittstellen zwischen den Wortleitungen und den Bitleitungen resistive Speicherzellen enthält, eine Vielzahl an Leseverstärkerschaltungen, wobei jede Leseverstärkerschaltung mit einer entsprechenden Bitleitung und einer entsprechenden Speicherzelle von wenigstens einem der Speicherblöcke zugeordnet ist, einer Stromspiegelschaltung, die mit einer Vielzahl an Leseverstärkerschaltungen gekoppelt ist und geeignet ist, um einen Referenzleitungsstrom während wenigstens einem Verstärkungsbetrieb eines jeden der Leseverstärkerschaltungen zu spiegeln. Außerdem sind die Bitleitungen geeignet, um wenigstens einige der gespiegelten Referenzleitungsströme wiederzuverwenden. Zusätzlich umfassen einige Ausführungsformen eine Leseverstärkerschaltung mit Lese/Überschreibmöglichkeit.
  • Die vorangegangenen und weitere Eigenschaften und Vorteile des erfindungsgemäßen Konzeptes werden von der folgenden detaillierten Beschreibung der beispielhaften Ausführungsformen noch deutlicher insbesondere durch die Bezugnahme auf die begleitenden Figuren.
  • KURZE BESCHREIBUNG DER FIGUREN
  • 1A zeigt ein Schaltungsdiagramm eines Leseverstärkers gemäß dem Stand der Technik.
  • Die 1B bis 1D zeigen äquivalente Schaltungsdiagramme des Schaltungsdiagramms aus 1A in verschiedenen Betriebsstadien gemäß dem Stand der Technik.
  • 2 zeigt ein beispielhaftes Blockdiagramm einer Speichervorrichtung mit einer Leseverstärkerschaltung gemäß Ausführungsformen des erfindungsgemäßen Konzepts.
  • Die 3A und 3B zeigen schematische Diagramme eines Beispiels einer STT MRAM Speicherzelle wie sie in einem Speicherarray der Speichervorrichtung aus 2 enthalten sein kann.
  • 4A zeigt ein beispielhaftes Schaltungsdiagramm eines Leseverstärkers aus 2 wie er zu den Speicherzellen der Speichervorrichtung aus 2 gehört gemäß einer Ausführungsform des erfindungsgemäßen Konzepts.
  • 4B zeigt ein Beispiel einer Steuersignalschaltung zum Erzeugen eines Steuersignals wie es in Verbindung mit der Leseverstärkerschaltung aus 4A verwendet wird.
  • 5 zeigt ein beispielhaftes äquivalentes Schaltungsdiagramm einer Leseverstärkerschaltung aus 4A in Verbindung mit einem „fertig” oder „Vor-Ladung” Betriebsmodus.
  • 6 zeigt ein beispielhaftes Äquivalentschaltungsdiagramm einer Leseverstärkerschaltung aus 4A in Verbindung mit einem „set” oder „Verstärkungs” Betriebszustandes.
  • 7 zeigt ein Beispiel eines äquivalenten Schaltungsdiagramms einer Leseverstärkerschaltung aus 4A in Verbindung mit einem „go” oder „Latch” Betriebszustand.
  • 8 zeigt ein Beispiel eines Signalformdiagramms das die Signalformen gemäß der verschiedenen Betriebszustände der Leseverstärkerschaltung aus 4A zeigt, wenn ein Speicherzellenwiderstand vorher auf high gesetzt wurde, gemäß einiger Ausführungsformen des erfindungsgemäßen Konzepts.
  • 9 zeigt ein Beispiel eines Signalformdiagramms das Signalformen gemäß verschiedener Betriebszustände der Leseverstärkerschaltung aus 4A zeigt, wenn ein Speicherzellenwiderstand vorher auf low gesetzt ist, gemäß einiger Ausführungsformen des erfindungsgemäßen Konzepts.
  • 10 zeigt ein Flussdiagramm, das eine Technik zum Lesen von Daten in einem resistiven Speicher zeigt, unter Verwendung einer Leseverstärkerschaltung, gemäß einiger Ausführungsformen des erfindungsgemäßen Konzepts.
  • 11A zeigt ein beispielhaftes Schaltungsdiagramm eines Leseverstärkers aus 2 mit einem Stromspiegel gemäß einer anderen Ausführungsform des erfindungsgemäßen Konzepts.
  • 11B zeigt ein Beispiel einer Steuersignalschaltung zum Erzeugen von Steuersignalen wie sie in Verbindung mit einer Leseverstärkerschaltung aus 11A verwendet wird.
  • 12A zeigt ein beispielhaftes Schaltungsdiagramm eines Leseverstärkers mit Lese/Überschreibmöglichkeit gemäß einer weiteren Ausführungsform des erfindungsgemäßen Konzepts.
  • 12B zeigt ein Beispiel einer Steuersignalschaltung zum Erzeugen von Steuersignalen wie sie in Verbindung mit einer Leseverstärkerschaltung aus 12A verwendet werden.
  • 13A zeigt ein Beispiel eines Signalformdiagramms, das Signalformen verschiedener Betriebszustände in der Leseverstärkerschaltung aus 12A zeigt, wenn ein Speicherzellenwiderstand vorher auf high gesetzt ist, gemäß einiger Ausführungsformen des erfindungsgemäßen Konzepts.
  • 13B zeigt ein beispielhaftes Signalformdiagramm, das Signalformen gemäß verschiedener Betriebszustände einer Leseverstärkerschaltung aus 12A zeigt, wenn ein Speicherzellenwiderstand vorher auf low gesetzt wurde, gemäß einiger Ausführungsformen des erfindungsgemäßen Konzepts.
  • 14A zeigt ein beispielhaftes Diagramm eines Layouts eines Speicherzellenarrays im Zusammenhang mit Speicherbänken in einer Kanten-Referenzzellanordnung oder Muster gemäß einer anderen Ausführungsform des erfindungsgemäßen Konzepts.
  • 14B zeigt ein Beispieldiagramm eines Layouts des Speicherzellenarrays in Zusammenhang mit Speicherbänken in einer Bit-Referenzzellenanordnung oder Muster gemäß einer anderen Ausführungsform des erfindungsgemäßen Konzepts.
  • 15 zeigt ein schematisches Blockdiagramm, das verschiedene Anordnungen einer resistiven Speichervorrichtung gemäß einer Ausführungsform des erfindungsgemäßen Konzepts zeigt.
  • 16 zeigt ein Blockdiagramm eines Computersystems mit einer resistiven Speichervorrichtung gemäß einer Ausführungsform des erfindungsgemäßen Konzepts.
  • 17 zeigt ein Blockdiagramm, das schematisch ein Computersystem darstellt, mit einer resistiven Speichervorrichtung gemäß einer Ausführungsform des erfindungsgemäßen Konzepts.
  • 18 zeigt ein schematisches Blockdiagramm, das ein Speichersystem darstellt, in dem ein Flash-Speicher mit einem Speicherklassenspeicher unter Verwendung eines resistiven Speichers ersetzt wird, gemäß einer Ausführungsform des erfindungsgemäßen Konzepts.
  • 19 zeigt ein Blockdiagramm, das schematisch ein Speichersystem darstellt, in dem ein synchroner DRAM mit einem Speicherklassenspeicher unter Verwendung eines resistiven Speichers ersetzt wird, gemäß einer Ausführungsform des erfindungsgemäßen Konzepts.
  • 20 zeigt ein Blockdiagramm, das schematisch ein Speichersystem darstellt, in dem ein synchroner DRAM und ein Flash-Speicher mit einem Speicherklassenspeicher unter Verwendung eines resistiven Speichers ersetzt wird, gemäß einer Ausführungsform des erfindungsgemäßen Konzepts.
  • DETAILLIERTE BESCHREIBUNG
  • Im Folgenden wird nun im Detail Bezug genommen auf Ausführungsformen des erfindungsgemäßen Konzepts, deren Beispiele in den begleitenden Figuren dargestellt sind. In der folgenden detaillierten Beschreibung werden eine Vielzahl spezieller Details dargestellt, um ein gründliches Verständnis des erfindungsgemäßen Konzepts zu vermitteln. Es ist aber klar, dass ein Fachmann auf dem Gebiet das erfindungsgemäße Konzept auch ohne diese spezifischen Details ausführen kann. Auf der anderen Seite werden gut bekannte Verfahren, Prozeduren, Komponenten, Schaltkreise, und Netzwerke nicht im Detail beschrieben, um die Aspekte der erfindungsgemäßen Ausführungsformen nicht zu verschleiern.
  • Es ist klar, dass obwohl im Folgenden die Ausdrücke erster, zweiter, etc. verwendet werden, um verschieden Elemente zu beschreiben, diese Elemente nicht auf diese Ausdrücke beschränkt sein sollen. Diese Ausdrücke dienen lediglich dazu, ein Element von einem anderen zu unterscheiden, z. B. könnte ein erster Schaltkreis auch als zweiter Schaltkreis benannt werden und genauso könnten ein zweiter Schaltkreis auch als erster Schaltkreis benannt werden, ohne von dem Umfang des erfindungsgemäßen Konzepts abzuweichen.
  • Die in der Beschreibung des erfindungsgemäßen Konzepts verwendete Terminologie dient der Beschreibung spezieller Ausführungsformen und soll nicht das erfindungsgemäße Konzept beschränken. Die in der Beschreibung des erfindungsgemäßen Konzepts und den beiliegenden Ansprüchen verwendeten Einzahlformen „ein”, „eines” und „der/die/das” sollen auch die Pluralformen umfassen, solange der Zusammenhang nichts anderes bezeichnet. Es ist ebenso klar, dass der Ausdruck „und/oder” wie er im Folgenden verwendet wird, alle und sämtliche mögliche Kombinationen von einem oder mehreren der in einer Liste aufgeführten Begriffe umfasst. Es ist außerdem klar, dass die Ausdrücke „umfasst” und/oder „umfassend” wie in der Beschreibung verwendet, das Vorhandensein der genannten Eigenschaften, Zahlen, Schritte, Betriebsabläufe, Elemente, und/oder Komponenten bezeichnet, aber nicht das Vorhandensein weiterer anderer Eigenschaften, Zahlen, Schritte, Betriebsabläufe, Elemente, Komponenten, und/oder Gruppen davon ausschließt. Die Komponenten und Eigenschaften der Figuren sind nicht notwendigerweise Maßstabsgetreu.
  • 2 ist ein Beispiel eines Blockdiagramms einer Speichervorrichtung 105 mit einer Leseverstärkerschaltung 150 gemäß Ausführungsformen des erfindungsgemäßen Konzepts. Bezugnehmend auf 2, umfasst die Speichervorrichtung 105 ein Speicherzellenarray 110, eine Daten I/O-Schaltung 170, einen Adressdekoder 180, und eine Steuerlogik 190. Die Daten I/O-Schaltung 170 kann die Leseverstärkerschaltung 150 zum Erfassen oder Lesen der in dem Speicherzellenarray 110 gespeicherten Bitinformation umfassen gemäß Ausführungsformen des erfindungsgemäßen Konzepts.
  • Bezugnehmend auf 2 kann das Speicherzellenarray 110 eine Vielzahl an Speicherzellen MC30 aufweisen, wobei jede davon ein oder mehrere Datenbits speichern kann. Die Speicherzellen MC können mit einer Vielzahl an Wortleitungen WL, einer Vielzahl an Source-Leitungen SL, und einer Vielzahl an Bitleitungen BL verbunden sein. Die Bitleitungen BL können angeordnet sein, um die Wortleitungen WL zu schneiden. Außerdem können einige der Speicherzellen Referenzspeicherzellen 70 sein, wie weiter unten beschrieben. Die Referenzspeicherzellen 70 können mit einer Vielzahl an Referenzleitungen RL verbunden sein.
  • Die Speicherzellen können an nicht gezeigten Schnittstellenabschnitten zwischen den Wortleitungen und den Bitleitungen angeordnet sein. Die Speicherzellen 30 können in Speicherblöcken wie Blöcken 120 und 130 gruppiert sein. Beispielsweise für einen 1 Mb-Speicherblock, können eintausend (1000) Wortleitungen und eintausend (1000) Bitleitungen mit dem Speicherblock verbunden sein. Das heißt, jede Bitleitung eines solchen Blocks hätte eintausend (1000) Speicherzellen verbunden. Es ist klar, dass jede andere Anzahl an Wortleitungen, Bitleitungen und/oder Speicherzellen mit jedem der Blöcke verbunden sein kann. Die Leseverstärkerschaltung 150 kann eine Vielzahl an Leseverstärkerschaltungen (z. B. 160 und 165) enthalten. Jede Leseverstärkerschaltung ist mit einer entsprechenden Bitleitung einer der Speicherblöcke (z. B. 120 und 130) entsprechend verbunden. Mit anderen Worten weist jede Bitleitung BL einen verbundenen Leseverstärker (z. B. 160, 165) auf.
  • Der Adressdekoder 180 kann mit dem Speicherzellenarray 110 über die Wortleitungen WL und die Source-Leitungen SL verbunden sein. Der Adressdekoder 180 kann in Antwort auf die Steuerung der Steuerlogik 190 betrieben werden. Der Adressdekoder 180 kann die Eingangsadresse dekodieren, um die Wortleitungen WL und Source-Leitungen SL auszuwählen. Der Adressdekoder 180 erhält seine Leistung (z. B. Spannung oder Strom) von der Steuerlogik 190, um sie einer ausgewählten oder nicht ausgewählten Wortleitung zur Verfügung zu stellen.
  • Die Daten-Eingangs/Ausgangsschaltung 170 kann über Bitleitungen BL mit dem Speicherzellenarray 110 verbunden sein. Insbesondere kann jeder der Leseverstärker (z. B. 160 und 165) mit einer entsprechenden Bitleitung BL eines der Speicherblöcke (z. B. 120 und 130) verbunden sein. Die Daten-Eingangs/Ausgangsschaltung 170 kann in Antwort auf die Steuerung der Steuerlogik 190 betrieben werden. Die Daten-Eingangs/Ausgangsschaltung 170 kann eine Bitleitung in Antwort auf ein Bitleitungsauswahlsignal (nicht gezeigt) des Adressdekoders 180 ausgewählt werden. Die Daten-Eingangs/Ausgangsschaltung 170 kann Leistung (z. B. Spannung oder Strom) von der Steuerlogik 190 erhalten, um sie einer ausgewählten Bitleitung zur Verfügung zu stellen.
  • Die Steuerlogik 190 kann geeignet sein, um insgesamt den Betrieb der Speichervorrichtung 105 zu steuern. Die Steuerlogik 190 kann mit externer Leistung und/oder Steuersignalen versorgt werden. Die Steuerlogik 190 kann die für einen internen Betrieb verwendete Leistung erzeugen, unter Verwendung der externen Leistung. Die Steuerlogik 190 kann in Antwort auf die Steuersignale das Lesen, Schreiben, und/oder Löschen steuern.
  • Die 3A und 3B zeigen schematische Diagramme einer beispielhaften STT MRAM Speicherzelle 30 des Speicherzellarrays 110 einer Speichervorrichtung 105 aus 2.
  • In einigen Ausführungsformen, umfasst das Speicherzellenarray 110 eine Vielzahl an Spinübertragungsdrehmoment (STT) magnetoresistiven Direktzugriffs(MRAM)-Speicherzellen. Es ist klar, dass die folgenden beschriebenen erfindungsgemäßen Konzepte auch auf andere Typen von resistiven Speichern wie beispielsweise MRAM (aus der nicht-STT Vielfalt), Memristor RAM, ReRAM, CBRAM, und ähnliche angewandt werden können.
  • 3A zeigt einen magnetischen Tunnelübergang (MTJ) 10, der einen variablen Widerstand in der STT-MRAM Typ-Speicherzelle bildet und mit dem Auswahltransistor 20 verbunden ist und zusammen eine STT-MRAM Zelle 30 bilden. Der MTJ 10 umfasst eine Referenz oder gepinnte Schicht 12, eine freie Schicht 16, und eine Tunnelschicht 14 zwischen der Referenzschicht 12 und der freien Schicht 16. Der Transistor 20 ist meist ein NMOS-Transistor, der in seiner inneren und höheren Stromtreibereigenschaft, der niedrigeren Schwellspannung und der kleineren Fläche relativ zu einem PMOS-Transistor. Der zum Schreiben einer „1” in dem MRAM 30 verwendete Strom, kann von dem zum Schreiben einer „0” verwendeten Strom verschieden sein. Die Asymmetrie in der Stromflussrichtung während dieser beiden Schreibbedingungen, ist durch die Asymmetrie in der Gate/Source-Spannung des Transistors 20 verursacht.
  • In der folgenden Beschreibung wird eine MRAM-Zelle als in einem logischen „0”-Zustand bezeichnet, wenn die freie und Referenzschicht des entsprechenden MTJ in einem parallelen (P) Zustand sind, z. B., wenn der MTJ einen kleinen Widerstand bildet. Andererseits wird die MRAM-Zelle als in einem logischen „1”-Zustand definiert, wenn die freie und Referenzschicht des MTJ in einem anti-parallelen Zustand (AP) sind, z. B., wenn der MTJ einen hohen Widerstand bildet. Es ist klar, dass in anderen Ausführungsformen die MRAM-Zelle als in einem logischen „0”-Zustand definiert sein kann, wenn sie in einem AP-Zustand ist, und in einem logischen „1”-Zustand, wenn sie in einem P-Zustand ist. Im Folgenden wird außerdem angenommen, dass die Referenzschicht des MTJ 10 wie in 3A gezeigt zu dem verbundenen Auswahltransistor hin gerichtet ist.
  • Entsprechend der oben genannten Diskussion verursacht ein Strom, der entlang der Richtung des Pfeils 35 (z. B. die Aufwärtsrichtung) entweder (i) ein Umschalten von P-Zustand in den AP-Zustand um eine „1” zu schreiben, oder (ii) stabilisiert den vorher eingerichteten AP-Zustand des entsprechenden MTJ. Andererseits kann ein Strom, der entlang der Richtung von Pfeil 40 (z. B. die Richtung nach unten) entweder (i) das Umschalten vom AP-Zustand in den P-Zustand und damit das Schreiben einer „0” bewirken oder (ii) das Stabilisieren des vorher eingerichteten P-Zustands des entsprechenden MTJ. Es ist jedoch klar, dann in anderen Ausführungsformen diese Ausrichtung auch umgekehrt sein kann, so dass die freie Schicht des MTJ dem entsprechend zugeordneten Auswahltransistor gegenübersteht. In solchen (nicht gezeigten) Ausführungsformen verursacht ein Strom der entlang der Richtung von Pfeil 35 fließt, entweder (i) ein Umschalten vom AP-Zustand in den P-Zustand oder (ii) stabilisiert den vorher eingerichteten P-Zustand des entsprechenden MTJ. Ebenso kann in diesen Ausführungsformen ein Stromfluss entlang der Richtung von Pfeil 40 entweder (i) ein Umschalten vom P-Zustand in den AP-Zustand oder (ii) das Stabilisieren des vorher eingerichteten AP-Zustands bewirken.
  • 3B zeigt eine schematische Darstellung eines MRAM 30 aus 3A indem der MTJ 10 als Speicherelement dargestellt ist, dessen Widerstand abhängig von den darin gespeicherten Daten verschieden ist. Der MTJ 10 verändert seinen Zustand (i) von P zu AP, wenn der Strom entlang Pfeil 35 fließt und/oder (ii) von AP zu P, wenn der Strom entlang Pfeil 40 fließt.
  • Die benötigte Spannung, um den MTJ 10 von einem AP-Zustand in einen P-Zustand oder umgekehrt zu schalten, muss einen kritischen Wert Vc überschreiten. Der Strom entsprechend dieser Spannung wird als kritischer oder Schaltstrom Ic bezeichnet. In einem normalen Betriebszustand, wird für den Übergang von einem P-Zustand (z. B. Zustand mit niedrigem Widerstand) in einem AP-Zustand (z. B. Zustand mit hohen Widerstand), eine positive Spannung Vc angelegt, so dass ein Stromniveau von wenigstens dem Schaltstrom Ic durch die Speicherzelle fließt. Einmal in dem AP-Zustand, beeinflusst das Entfernen der angelegten Spannung nicht den Zustand des MTJ 10. Ebenso wird für den Übergang von dem AP-Zustand in den P-Zustand im normalen Betriebsmodus eine negative Spannung Vc angelegt, so dass ein Stromniveau von wenigstens dem Schaltstrom Ic durch die Speicherzelle in umgekehrte Richtung fließt. Einmal in dem P-Zustand, beeinflusst das Entfernen der angelegten Spannung nicht den Zustand des MTJ 10.
  • Mit anderen Worten kann der MTJ 10 von einem anti-parallelen Zustand (z. B., Zustand mit hohem Widerstand oder logisch „1”-Zustand) in einem Parallelzustand umgeschaltet werden, um eine „0” (z. B., Zustand mit niedrigem Widerstand, oder logisch „0”-Zustand) zu speichern. Angenommen der MTJ 10 ist anfänglich in einem logischen Zustand „1” oder AP-Zustand, muss in dem normalen Betriebszustand um eine „0” zu speichern ein Strom wenigstens so groß oder größer als der kritische Strom Ic durch den Transistor 20 in Richtung von Pfeil 40 fließen. Um das zu erreichen wird der Source-Knoten (SL oder Source-Line) des Transistors 20 mit dem Massepotenzial über einen Widerstandspfad (nicht gezeigt) verbunden, eine positive Spannung an den Gate-Knoten (WL oder Wortleitung) des Transistors 20 angelegt, und eine positive Spannung an den Drain-Knoten (BL oder Bitleitung) vom Transistor 20 angelegt.
  • Wie oben ausgeführt, kann der MTJ 10 auch von einem parallelen Zustand zu einem anti-parallelen Zustand umgeschaltet werden, um eine „1” zu speichern. Angenommen der MTJ 10 ist anfänglich in einem logischen „0” oder P-Zustand, muss in einem normalen Betriebsmodus, um eine „1” zu speichern, ein Strom wenigstens so groß oder größer als der kritische Strom Ic durch den Transistor 20 in Richtung von Pfeil 35 fließen. Um dies zu erreichen wird der Knoten SL mit einer positiven Spannung über einen Widerstandspfad (nicht gezeigt) versorgt, der Knoten WL wird mit einer positiven Spannung versorgt und der Knoten BL wird über einen Widerstandspfad (nicht gezeigt) mit dem Massenpotenzial gekoppelt.
  • 4A zeigt ein beispielhaftes Schaltungsdiagramm eines Leseverstärkers 116 aus 2 der Speicherzellen (z. B. 30) der Speichervorrichtung 105 in 2 gemäß einer Ausführungsform des erfindungsgemäßen Konzepts. Es ist klar, dass obwohl eine einzelne Speicherzelle 30 gezeigt ist, jede mögliche Anzahl an Speicherzellen gekoppelt oder anderweitig mit dem Leseverstärker 160 verbunden sein kann.
  • Ausführungsformen des erfindungsgemäßen Konzepts umfassen eine Leseverstärkerschaltung für resistive Speicher mit geringem Stromverbrauch, starker Störfestigkeit, geringer Versorgungsspannung, schnelle Antwortzeiten und Lese/Überschreibmöglichkeit.
  • Die Leseverstärkerschaltung 160 umfasst einen ersten differenziellen Ausgangsanschluss Out+ geeignet um ein erstes Ausgangssignal auszugeben und einen zweiten differenziellen Ausgangsanschluss Out– geeignet um ein zweites Ausgangssignal entgegengesetzt zu dem ersten Ausgangssignal auszugeben. Die Ausgangssignale entsprechen entweder einem logischen Wert „0” oder einem logischen Wert „1” entsprechend der in der Speicherzelle 30 gespeicherten Bitdaten.
  • Ein erster Eingangsanschluss In+ ist mit einer Bitleitung BL der resistiven Speicherzelle 30 verbunden. Ein zweiter Eingangsanschluss In– ist mit einer Referenzleitung RL des Referenzwiderstandes RREF 50 verbunden. Der Referenzwiderstand RREF 50 wird als Referenz verwendet zur Ermittlung, ob die Speicherzelle 30 einen logischen Wert „0” speichert (z. B., wenn RBIT gleich groß RL ist) oder einen logischen Wert „1” (z. B., wenn RBIT gleich RH ist). Obwohl in 4A nicht gezeigt ist klar, dass in anderen Ausführungsformen ein PMOS-Auswahltransistor gekoppelt zu dem Referenzwiderstand RREF sein kann falls ein PMOS-Transistor verfügbar ist. Der Gate-Anschluss des Auswahltransistors 20 der Speicherzelle 30 ist mit einer entsprechenden Wortleitung WL gekoppelt.
  • Der Widerstand RREF 50 kann einen bestimmten Widerstand aufweisen. Beispielsweise kann der Widerstand RREF 50 einen mittleren Widerstand zwischen dem hohen Widerstand RH und dem niedrigen Widerstand RL des RBIT Widerstands aufweisen. In einer beispielhaften Ausführungsform hat der Widerstand RREF einen Widerstand von 2/(1/RH + 1/RL). Wenn der RREF Widerstand einen Widerstand von 2/(1/RH + 1/RL), entspricht die Spannung VB erzeugt durch den Spannungsgenerator 325 gleich oder im Wesentlichen gleich zur Spannung VR erzeugt durch den Spannungsgenerator 330.
  • Gemäß einer weiteren beispielhaften Ausführungsform weist der Widerstand RREF einen Widerstand von entweder RH oder RL auf. Wenn der Widerstand RREF einen Widerstand RH aufweist, kann der Referenzleitungsstrom IREF 340 moduliert werden oder auch anders durch die von dem Spannungsgenerator 330 erzeugte Spannung VR angepasst werden, die an den Gate-Anschluss vom Transistor P1 angelegt ist. Zur gleichen Zeit kann der Bitleitungsstrom IBIT 335 moduliert oder durch die Spannung VB erzeugt durch den Spannungsgenerator 325 die an dem Gate-Anschluss vom Transistor N1 angeschlossen ist auf andere Art und Weise angepasst sein. In dieser Ausführungsform ist VR größer als VB.
  • Wenn der Widerstand RREF geeignet ist den Widerstand RL aufzuweisen, kann der Referenzleitungsstrom IREF 340 moduliert werden oder von der Spannung VR erzeugt von dem Spannungsgenerator 330, die an dem Gate-Anschluss von Transistor P1 angeschlossen ist, auf andere Art und Weise angepasst werden. Zur gleichen Zeit kann der Bitleitungsstrom IBIT 335 moduliert werden oder von der Spannung VB erzeugt von dem Spannungsgenerator 325 die an den Gate-Anschluss des Transistors N1 angeschlossen ist auf andere Art und Weise angepasst werden. In diese Ausführungsform ist VB größer als VR.
  • Zur Vereinfachung der Beschreibung des Betriebs des Leseverstärkers 160 wird angenommen, dass der Widerstand RREF einen Widerstand von 2/(1/RH + 1/RL) aufweist und es wird ebenso angenommen, dass die Spannung VB gleich oder im Wesentlichen gleich der Spannung VR ist.
  • Wegen der Speicherzellenschaltung verbunden mit leitfähigen Leitungen, existiert ein Bitleitungskondensator CBIT 315 (z. B., parasitäre Kapazität) zwischen der Bitleitung BL und der Source-Leitung SL. Auf gleiche Art und Weise existiert ein Referenzleitungskondensator CREF 320 (z. B. parasitäre Kondensator) zwischen der Referenzleitung RL und einem positiven Leistungsversorgungsknoten VDD. Der Bitleitungskondensator 315 und der Referenzleitungskondensator 320 werden während der Vor-Ladungsphase der Leseverstärkerschaltung 160 vorgeladen, wie weiter unten beschrieben. Die Schaltungen 305 und 310 sind geeignet, um die Leseverstärkerschaltung 160 mit dem Speicher und Referenzzellen des Speicherzellarrays 110 zu verbinden oder zu trennen.
  • Der Leseverstärker wird in drei anfänglichen Stufen betrieben: A) eine „fertig” oder „Vor-Laden”-Stufe, B) eine „Set” oder „Verstärkungs”-Stufe, und C) eine „Go” oder „Latch”-Stufe. Die verschiedenen Betriebsstufen werden im Folgenden weiter unten beschrieben.
  • Die Leseverstärkerschaltung umfasst einen ersten Transistor P1, der mit einer Leistungsversorgung (z. B. VDD), mit der Referenzleitung RL, und dem ersten differenziellen Ausgangsanschluss Out+ verbunden ist. Der erste Transistor P1 ist geeignet, um einen Referenzleitungsstrom IREF 340 zu leiten. Die Leseverstärkerschaltung umfasst ebenso einen zweiten Transistor N1, der mit der Bitleitung BL und dem ersten differenziellen Ausgangsanschluss Out+ verbunden ist. Der zweite Transistor N1, ist geeignet, um einen Bitleitungsstrom IBIT 335 zu leiten.
  • Die Leseverstärkerschaltung 160 umfasst außerdem einen Vor-Ladeabschnitt, der mit einem Zwischenleistungsversorgungsknoten VMM verbunden ist. Der Vor-Ladeabschnitt umfasst z. B. einen Vor-Ladetransistor P5, der mit einem ersten differenziellen Ausgangsanschluss Out+ und einem Zwischenleistungsversorgungsknoten VMM verbunden ist, und einen zweiten Vor-Ladetransistor P6, der mit einem zweiten differenziellen Ausgangsanschluss Out– und dem Zwischenleistungsversorgungsknoten VMM verbunden ist. Der Vor-Ladeabschnitt wird während der Vor-Ladestufe der Leseverstärkerschaltung betrieben. Die Transistoren P5 und P6 sind bevorzugterweise Verbesserungsmodus PMOS-Ladetyptransistoren z. B. Digitalmodus An-/Aus-Typtransistoren. Es ist klar, dass auch andere Typen von MOS-Transistoren ohne von dem erfindungsgemäßen Konzept abzuweichen, verwendet werden können.
  • Der Zwischenleistungsversorgungsknoten VMM hat ein Spannungsniveau zwischen einer Leistungsversorgungsspannung VDD und einer Massespannung GND. Gemäß einiger Ausführungsformen kann das Spannungsniveau des Zwischenleistungsversorgungsknotens VMM die Hälfte (z. B. ½) oder etwa der Leistungsversorgung VDD sein. In einigen Ausführungsformen kann das Spannungsniveau des Zwischenleistungsversorgungsknotens VMM zwei Drittel (z. B. 2/3) oder etwa der Leistungsversorgung VDD sein. Es ist klar, dass auch andere mögliche Zwischenleistungsversorgungsspannungsniveaus verwendet werden können. Signalmäßig kann der Zwischenleistungsversorgungsknoten VMM auch als AC-Masse für eines oder mehrere der Signale oder Komponenten der Leseverstärkerschaltung 160 dienen.
  • Während des „fertig” oder „Vor-Lade” Stufe des Betriebs, erhalten die Vor-Ladetransistoren P5 und P6 jeder ein Vor-Ladesteuersignal S1 an ihrem Gate. Das Vor-Ladesteuersignal S1 kann von der Steuerlogik 190 (in 2) erzeugt werden. Der Vor-Ladetransistor P5 erzeugt wenigstens einen Teil des Bitleitungsstroms IBIT 335, der wenigstens einen Teil der Bitleitung BL und den mit der Speicherzelle 30 verbundenen Bitleitungskondensator CBIT 315 durch den Transistor N1 während der „fertig” oder „Vor-Lade” Stufe der Leseverstärkerschaltung in Antwort auf das Vor-Ladesteuersignal S1 vorlädt. Zusätzlich wird der parasitäre Kondensator 370 des ersten differenziellen Ausgangsanschlusses Out+ geladen. Vielmehr erzeugt der Vor-Ladetransistor P5 wenigstens einen Teil des Referenzleitungsstroms IREF 340, der wenigstens die Referenzleitung RL und den Referenzleitungskondensator CREF 320 durch den Transistor P1 während des „fertig” oder „Vor-Lade” Stufe der Laserverstärkerschaltung in Antwort auf das Vor-Ladesteuersignal S1 vorlädt. Der Vor-Ladetransistor P6 erhält das Vor-Ladesteuersignal S1 und lädt wenigstens eine mit dem zweiten differenziellen Ausgangsanschluss Out– verbundenen parasitären Kondensator 375 während des „fertig” oder „Vor-Lade” Stufe der Leseverstärkerschaltung in Antwort auf das Vor-Ladesteuersignal S1.
  • Während der „set” oder „Verstärkungs” Stufe des Betriebs erfasst der Leseverstärker die in der Speicherzelle 30 gespeicherten Bitdaten. Der erste differenzielle Ausgangsanschluss Out+ kann ein Hoch-Impedanzausgangsanschluss Out+ sein. Das Spannungsniveau des Hoch-Impedanzausgangsanschluss schwankt in Antwort auf den durchschnittlichen Deltastrom 375 zwischen dem Referenzleitungsstrom IREF 340 in dem Bitleitungsstrom IBIT 335. In anderen Worten kann ein Unterschied in der Größe des Referenzleitungsstroms IREF 340 und des Bitleitungsstroms IBIT 335 vorhanden sein. Dieser Unterschied wird im Folgenden als Durchschnittsdeltastrom 375 bezeichnet. Der Durchschnittsdeltastrom 375 verursacht, dass das Spannungsniveau des Hoch-Impedanzausgangsanschlusses Out+ in eine Richtung schwingt oder in eine andere Richtung schwingt abhängig von dem in der Speicherzelle 30 gespeicherten Bitwert. Die Spannungsschwankung hängt nicht von der negativen Widerstandsunterstützung in dem „set” oder „Verstärkungs” Stufe ab, die andererseits von den Transistoren P3 und P4 oder anderen Latch-Komponenten bereitgestellt wurde. Die Erledigungszeit der Ausgangsspannung, das Niveau der Störanfälligkeit, die Signalmittlung und Ähnliches hängt wenigstens zum Teil von der parasitären Kapazität der Ausgangsanschlüsse (z. B. 370 und/oder 375), der parasitären Kapazität aufgrund von CBIT 315 und/oder der parasitären Kapazität aufgrund von CREF 320 ab. Ohne die geerdeten parasitären Kapazitäten würde die Ausgangsspannungsschwankung abrupt und von Spikes und anderen Störungen beeinflussbar sein. Außerdem verbessert die Strom und Signalmittelung die Störanfälligkeitscharakteristik der Schaltung. Die Genauigkeit der Ausgangsspannung hängt von dem in der Speicherzelle 30 gespeicherten Bitwert ab, der wiederum selbst von dem Widerstand RBIT 10 abhängt, z. B. ob RBIT 10 als RH oder RL konfiguriert ist.
  • Anders ausgedrückt kann die Spannungsschwankung an dem Hoch-Impedanzausgangsanschluss durch Multiplizierung, durch den durchschnittlichen Deltastrom 375, einer parasitären Impedanz des Hoch-Impedanzausgangsanschlusses Out+ verursacht sein. Der Transistor P1 kann die Impedanz des Ausgangsanschlusses Out+, die eine vorhersagbare Spannungsschwankung verursacht, erhöhen. Da die Referenzleitung RL und die Bitleitung BL in Reihe angeordnet sind, verwendet die Bitleitung BL wenigstens etwas des Referenzleitungsstroms IREF 340, wodurch der Stromverbrauch während wenigstens der „set” oder „Verstärkungs” Stufe des Betriebs verringert wird. Die Verringerung des Gesamtstromverbrauchs während dieser Betriebsstufe kann bis zur Hälfte (z. B. bis zu 50% des Stromverbrauchs relativ zu Leseverstärkerschaltungen, die nicht so eine Stromwiederverwendungsschaltung in Konfiguration aufweisen) betragen. Insbesondere, falls der Strom IREF 340 größer ist als IBIT 335, kann das Spannungsniveau des Hoch-Impedanzausgangsanschlusses Out+ höher schwanken, wodurch angezeigt wird, dass ein logischer Wert „1” in der Speicherzelle 30 gespeichert ist. Andererseits falls IREF 340 kleiner als IBIT 335 ist, dann schwankt das Spannungsniveau des Hoch-Impedanzausgangsanschlusses Out+ niedriger und deutet einen logischen Wert „0”, wie er in der Speicherzelle 30 gespeichert ist, an.
  • Wenn RBIT = RL ist, kann der Transistor N1 in einem Triodenbereichmodus arbeiten, während der Transistor P1 in einem Sättigungsbereichsmodus arbeitet, während wenigstens des „set” oder „Verstärkungs” Zustands der Leseverstärkerschaltung. Andererseits, wenn RBIT = RH ist, kann der Transistor N1 in einem Sättigungsbereichsmodus arbeiten, während der Transistor P1 in einem Triodenbereichsmodus arbeitet, während wenigstens des „set” oder „Verstärkungs” Zustands der Leseverstärkerschaltung. Der Transistor N1 kann verwendet werden, um die Wahrscheinlichkeit, dass ein zerstörendes Schreiben der Speicherzelle 30 auftritt während des Lesens oder dem Versuch die Bitdaten der Speicherzellen 30 zu lesen, verringern. So eine zerstörende Bedingung wird manchmal als „Lesestörung” bezeichnet, deren Frequenz durch das Vorhandensein des Transistors N1 reduziert wird.
  • Insbesondere ist der Drain-Anschluss 350 des Transistors N1 direkt mit dem ersten differenziellen Ausgangsanschluss Out+ und dem Drain-Anschluss 360 des Transistors P1 verbunden. Der Source-Anschluss 352 des Transistors N1 ist mit der Bitleitung BL der Speicherzelle 30 verbunden. Der Source-Anschluss 357 des Transistors P1 ist mit der Referenzleitung RL des Referenwiderstandes RREF 50 verbunden. Der Transistor N1 ist bevorzugterweise ein NMOS-Typtransistor. Der Transistor P1 ist bevorzugterweise ein PMOS-Typtransistor. Es ist klar, dass auch andere Typen von MOS-Transistoren verwendet werden können ohne von dem erfindungsgemäßen Konzept abzuweichen.
  • Parasitäre Kapazitäten dargestellt als gestrichelte Linie, geerdete Kondensatoren 370 und 375 tragen zu der Mittelung der Bitleitungs- und Referenzleitungsströme bei. Als Ergebnis wird die Störanfälligkeit gestärkt und Störungsspikes, Schaltstörungen oder andere elektromagnetische Interferenzen, die eine Störung der Signale, die von der Leseverstärkerschaltung 160 verarbeitet oder ausgegeben werden, werden verringert. Hohe Signalleistung, bessere Störanfälligkeit und bessere Zuverlässigkeit der logischen Ausgangssignale sind einige Vorteile dieser beispielhaften Konfiguration.
  • Während des „go” oder „Latch” Betriebszustands, verriegelt der Leseverstärker einen logischen Wert „0” oder einen logischen Wert „1” an dem ersten oder zweiten differenziellen Ausgangsanschluss (z. B. Out+, Out–) des Leseverstärkers 160 wie weiter unten beschrieben. Die Leseverstärkerschaltung 160 umfasst eine kreuzgekoppelte Latch-Schaltung, die Latch-Transistoren P3, P4, N3, und N4 enthält. Die kreuzgekoppelte Latch-Schaltung ist mit den ersten und zweiten differenziellen Ausgangsanschlüssen Out+ und Out– verbunden.
  • Die kreuzgekoppelte Latch-Schaltung enthält optional einen ersten Latch-Enable-Transistor P2. Alternativ dazu kann der erste Latch-Enable-Transistor P2 allgemein für alle der Vielzahl der Leseverstärkerschaltungen (z. B. 160 und 165 in 2) vorhanden sein. Mit anderen Worten kann ein einziger erster Global-Latch-Enable-Transistor P2 verwendet werden, um jede der Latch-Schaltungen von jedem der Leseverstärker in der Speichervorrichtung 150 zu aktivieren.
  • Die kreuzgekoppelte Latch-Schaltung enthält optional einen zweiten Latch-Enable-Transistor N2. Alternativ dazu kann der zweite Latch-Enable-Transistor N2 auch allgemein für alle der Vielzahl der Leseverstärkerschaltungen (z. B. 160 und 165 in 2) genutzt werden. Mit anderen Worten kann ein einziger zweiter Global-Latch-Enable-Transistor N2 verwendet werden zusammen mit dem ersten Latch-Enable-Transistor P2, um jede der Latch-Schaltungen einer jeden der Leseverstärkerschaltungen in der Speichervorrichtung 150 zu aktivieren.
  • Die Latch-Enable-Transistoren P2 und N2 sind geeignet, um den „go” oder „Latch” Betriebszustand der Leseverstärkerschaltung 160 in Antwort auf ein Latch-Control-Signal S2b und ein Latch-Steuersignal S2a entsprechend zu aktivieren. Gemäß einigen Ausführungsformen werden die Latch-Steuersignale S2b und S2a durch die Steuerlogik 190 (in 2) erzeugt. Der erste Latch-Enable-Transistor P2 ist mit dem positiven Leistungsversorgungsknoten (z. B. VDD) verbunden. Der zweite Latch-Enable-Transistor N2 ist mit dem Massespannungsknoten GND verbunden.
  • Die Latch-Schaltung umfasst einen ersten Latch-Transistor P3, der mit dem ersten Latch-Enable-Transistor P2 und dem ersten differenziellen Ausgangsanschluss Out+ verbunden ist. Ein zweiter Latch-Transistor P4 ist mit dem ersten Latch-Enable-Transistor P2 und dem zweiten differenziellen Ausgangsanschluss Out– verbunden. Ein dritter Latch-Transistor N3 ist mit dem zweiten Latch-Enable-Transistor N2 und dem ersten differenziellen Ausgangsanschluss Out+ verbunden. Ein vierter Latch-Transistor N4 ist mit dem zweiten Latch-Enable-Transistor N2 und dem zweiten differenziellen Ausgangsanschluss Out– verbunden.
  • Die Latch-Transistoren sind geeignet, um basierend auf einer positiven Rückkopplung einen logischen Wert „0” oder einen logischen Wert „1” an den ersten oder zweiten differenziellen Ausgangsanschlüssen Out+ oder Out– zu verriegeln, abhängig von einem in dem resistiven Speicherzellen 30 gespeicherten Bitwert, und in Antwort auf die Latch-Enable-Transistoren P2 und N2, die entsprechend durch die Latch-Steuersignale S2b und S2a während des „go” oder „latch” Betriebsmodus angeschaltet werden.
  • Insbesondere ist ein Source-Anschluss des ersten Latch-Transistors P3 direkt mit einem Drain-Anschluss des ersten Latch-Enable-Anschluss P2 verbunden. Ebenso ist ein Source-Anschluss des zweiten Latch-Transistors P2 direkt mit einem Drain-Anschluss des ersten Latch-Enable-Transistors P2 verbunden. Außerdem ist der Source-Anschluss des dritten Latch-Transistors N3 direkt mit dem Drain-Anschluss des Latch-Enable-Transistors N2 verbunden. Gleichzeitig ist der Source-Anschluss des vierten Latch-Transistors N4 direkt mit dem Drain-Anschluss des Latch-Enable-Transistors N2 verbunden. Der Gate-Anschluss des ersten Latch-Transistors P3 ist mit dem zweiten differenziellen Ausgangsanschluss Out– verbunden. Der Gate-Anschluss des zweiten Latch-Transistors P4 ist mit dem ersten differenziellen Ausgangsanschluss Out+ verbunden. Der Gate-Anschluss des dritten Latch-Transistors N3 ist mit dem zweiten differenziellen Ausgangsanschluss Out– gekoppelt. Der Gate-Anschluss des vierten Latch-Transistors N4 ist mit dem ersten differenziellen Ausgangsanschluss Out+ gekoppelt.
  • Der Drain-Anschluss eines jeden des ersten und dritten Latch-Transistors (z. B. P3 und N3) kann mit dem ersten differenziellen Ausgangsanschluss Out+ gekoppelt sein. Der Drain-Anschluss eines jeden des zweiten und vierten Latch-Transistors (z. B. P4 und N4) kann mit dem zweiten differenziellen Ausgangsanschluss Out– gekoppelt sein. Der Latch-Enable-Transistors P2 ist bevorzugterweise ein Verbesserungs-Mode PMOS-Ladetyptransistor, z. B. ein Digitalbetriebsmodus on/off Typtransistor. Der Latch-Enable-Transistor N2 ist bevorzugterweise ein Verbesserungsmodus NMOS-Ladetyptransistor, z. B. digitaler Betriebsmodus on/off Typtransistors. Die ersten und zweiten Latch-Transistoren P3 und P4 sind bevorzugterweise jeweils ein PMOS-Typtransistor. Die dritten und vierten Latch-Transistoren N3 und N4 sind bevorzugterweise jeweils ein NMOS-Typtransistors. Es ist klar, dass auch andere Typen an MOS-Transistoren verwendet werden können ohne von dem erfindungsgemäßen Konzept abzuweichen.
  • 4B zeigt eine beispielhafte Steuersignalschaltung zum Erzeugen der Steuersignale S2b und S2a in Verwendung mit der Leseverstärkerschaltung aus 4A. Die Steuersignalschaltung kann ein Steuersignal S2 empfangen und die Steuersignale S2b und S2a unter Verwendung des Steuersignals S2 erzeugen. Das Steuersignal S2b kann in Bezug auf das Steuersignal S2 invertiert sein. Das Steuersignal S2a kann dem Steuersignal S2 entsprechen. Die Steuersignalschaltung aus 4B kann wie in 2 dargestellt in der Steuerlogik 190 der Speichervorrichtung 105 enthalten sein.
  • Die 5 bis 7 zeigen Beispiele äquivalenter Schaltungsdiagramme, die verschiedene Betriebszustände aus 4A darstellen. 8 zeigt beispielhaft ein Signal vom Diagramm, das verschiedene Signalformen in verschiedenen Zuständen der Leseverstärkerschaltung 160 in 4A zeigt, wenn ein Speicherzellenwiderstand RBIT vorher auf dem „H” Wert RH wurde, entsprechend einiger Ausführungsformen des erfindungsgemäßen Konzepts. 9 zeigt ein beispielhaftes Signal vom Diagramm das Signalformen gemäß verschiedener Betriebszustände der Leseverstärkerschaltung aus 4A zeigt, wenn der Speicherzellenwiderstand RBIT vorher auf den „L” Wert RL wurde, entsprechend einiger beispielhafter Ausführungsformen des erfindungsgemäßen Konzepts. Im Folgenden werden Aspekte der 5 bis 9 beschrieben.
  • 5 zeigt beispielhaft ein äquivalentes Schaltungsdiagramm der Leseverstärkerschaltung 160 aus 4A im Zusammenhang mit dem „fertig” oder „Vor-Lade” Betriebszustand 405.
  • Die Schalter SW 305 und SW 310 werden als geschlossen angenommen, und verbinden daher die Leseverstärkerschaltung 160 mit der Speicherzelle 30 und dem Referenzwiderstand RREF 50. In dem „fertig” oder „Vor-Lade” Betriebszustand der Leseverstärkerschaltung 160, sind die Wortleitungsübergänge WL zu dem Hoch-Zustand („H”), das Vor-Ladesteuersignal S2 ist in einem Tiefzustand („L”), und das Latch-Enable-Signal S2 ist in einem „L”-Zustand. Da das Latch-Enable-Signal S2 in einem „L”-Zustand ist, ist das Latch-Enable-Steuersignal S2b in dem „H”-Zustand und das Latch-Enable-Steuersignal S2a ist in dem „L”-Zustand.
  • Der erste Vor-Ladetransistor P5 und der zweite Vor-Ladetransistor P6 sind in Antwort auf das Vor-Ladesteuersignal S1 voll angeschaltet und bilden einen leitfähigen Pfad zu dem Zwischenleistungsversorgungsknoten VMM. Der Vor-Ladetransistor P5 erzeugt daher wenigstens einen Teil des Bitleitungsstroms IBIT 335, der wenigstens die Bitleitung BL und den Bitleitungskondensator CBIT 315 der Speicherzelle 30 über den Transistor N1 und eine mit dem ersten differenziellen Ausgangsanschluss Out+ verbundene parasitäre Kapazität 370 vorlädt. Außerdem erzeugt der Vor-Ladetransistor P5 wenigstens einen Teil des Referenzleitungsstroms IREF 340, der wenigstens die Referenzleitung RL und den Referenzleitungskondensator CREF 320 über den Transistor P1 vorlädt. Der Vor-Ladetransistor P6 lädt wenigstens die mit dem zweiten differenziellen Ausgangsanschluss Out– verbundene parasitäre Kapazität 375.
  • Die Transistor P1 und N1 werden in Antwort auf die entsprechenden Gate-Spannungen VR und VB angeschaltet. Die Latch-Schaltung jedoch arbeitet während dieses Betriebszustandes nicht, da die Latch-Enable-Transistoren P2 und N2 ausgeschalten sind und die anderen Latch-Transistoren sich in einem fließenden Zustand befinden oder aus anderen Gründen nicht betriebsbereit sind, und daher von dem äquivalenten Schaltungsdiagramm in 5 nicht berücksichtigt werden. Die Vor-Ladeströme fließen nicht durch die Transistoren der Latch-Schaltung und verbessern daher die Antwortzeiten.
  • 6 zeigt ein beispielhaftes äquivalentes Schaltungsdiagramm einer Leseverstärkerschaltung 160 der 4A im Zusammenhang mit dem „setzen” oder „Verstärkungs” Betriebszustand 505. Die Schalter SW 305 und SW 310 werden als geschlossen angenommen und verbinden damit die Leseverstärkerschaltung 160 mit der Speicherzelle 30 und dem Referenzwiderstand RREF 50. In dem „set” oder „Verstärkungs” Betriebszustand der Leseverstärkerschaltung 160, verbleibt die Wortleitung WL in dem „H”-Zustand, das Vor-Ladesteuersignal S1 geht in den „H”-Zustand über und das Latch-Enable-Signal S2 verbleibt in dem „L”-Zustand. Der erste Vor-Ladetransistor P5 und der zweite Vor-Ladetransistor P6 werden daher ausgeschaltet in Antwort auf das Vor-Ladesteuersignal S1 und sind daher in dem äquivalenten Schaltungsdiagramm in 6 als offene Schalter dargestellt. Zusätzlich werden die Latch-Transistoren nicht betrieben, da die Latch-Enable-Transistoren P2 und N2 in diesem Betriebszustand immer noch ausgeschalten sind.
  • Während des „set” oder „Verstärkungs” Betriebszustands 505 sind die Spannungsniveaus der differenziellen Ausgangsanschlüsse Out+ und Out– anfänglich gleich, z. B. bei VMM oder ähnlichen. Wie oben beschrieben verursacht der durchschnittliche Deltastrom 375 zwischen dem Referenzleitungsstrom IREF 340 und dem Bitleitungsstrom IBIT 335, dass das Spannungsniveau des Hoch-Impedanzausgangsanschlusses Out+ in eine oder die andere Richtung schwingt, abhängig von dem in der Speicherzelle 30 gespeicherten Bitwert. Das Spannungsniveau des zweiten differenziellen Ausgangsanschlusses Out– verbleibt bei VMM, oder ähnlichem in diesem Betriebszustand wegen der parasitären Kapazität 375.
  • Falls IREF 340 größer ist als IBIT 335, schwingt das Spannungsniveau des Hoch-Impedanzausgangsanschlusses Out+ höher und zeigt daher einen logischen Wert „1” an, der in der Speicherzelle 30 gespeichert ist. Umgekehrt, falls IREF 340 kleiner ist als IBIT 335, schwingt das Spannungsniveau des Hoch-Impedanzausgangsanschlusses Out+ nach unten und zeigt daher einen logischen Wert „0” wie er in der Speicherzelle 30 gespeichert ist an. Am Ende des „set” oder „Verstärkungs” Zustands ist der Unterschied zwischen dem Ausgangsspannungsniveau der Ausgangsanschlüsse Out+ und Out– groß genug um das Ausgangssignal zu verriegeln.
  • 7 zeigt ein beispielhaftes äquivalentes Schaltungsdiagramm einer Leseverstärkerschaltung aus 4A im Zusammenhang mit dem „go” oder „Latch” Zustand 605. Die Schalter SW 305 und SW 310 werden als geschlossen angenommen, und verbinden daher die Leseverstärkerschaltung 160 mit der Speicherzelle 30 und der Referenzspeicherzelle 70. In diesem „go” oder „Latch” Zustand der Leseverstärkerschaltung 160 ändert sich die Wortleitung WL in den „L”-Zustand, und das Vor-Ladesteuersignal S1 verbleibt in dem „H”-Zustand, und das Latch-Enable-Signal S2 geht in den „H”-Zustand über. Da das Latch-Enable-Signal S2 in den „H”-Zustand übergeht, geht das Latch-Enable-Steuersignal S2b in den „L”-Zustand über und das Latch-Enable-Steuersignal S2a geht in den „H”-Zustand über. Der erste Vor-Ladetransistor P5 und der zweite Vor-Ladetransistor P6 bleibt ausgeschalten und wird daher in 7 als offene Schalter dargestellt. Die Latch-Enable-Transistoren P2 und N2 und die Latch-Transistoren P3, P4, N3 und N4 können nun in Antwort auf die Latch-Enable-Steuersignale S2b und S2a entsprechend betrieben werden, wodurch die Ausgangssignale von der Latch-Schaltung verriegelt werden.
  • Die gesamte Latch-Schaltung (z. B. Latch-Transistoren P3, P4, N3 und N4) werden verwendet, um einen logischen Wert „0” oder einen logischen Wert „1” basierend auf dem Unterschied zwischen dem Spannungsniveau des differenziellen Ausgangsanschlusses Out+ und dem VMM Spannungsniveau des differenziellen Ausgangsanschlusses Out– an den differenziellen Ausgangsanschlüssen zu verriegeln. Basierend auf so einer Spannungsniveaudifferenz, und basierend auf einer positiven Rückmeldung des Latches werden die Ausgangswerte verriegelt. Es ist klar, dass abhängig von dem logischen Wert „0” oder „1”, wie er in der Speicherzelle 30 gespeichert ist, die Latch-Schaltung unterschiedlich arbeitet. Beispielsweise falls die Speicherzelle sich in einem RL-Zustand (z. B. logischer Wert „0”) befindet, ist IBIT 335 größer als IREF 340, was das Spannungsniveau des Ausgangsanschlusses Out+ dazu veranlasst nach unten zu schwanken. In diesem Fall wird der Latch-Transistor P4 angeschaltet, der Latch-Transistor P3 ausgeschaltet, der Latch-Transistor N4 ausgeschaltet und der Latch-Transistor N3 angeschaltet, basierend auf der positiven Rückmeldung, um dadurch den logischen Wert „0” an dem differenziellen Ausgangsanschluss Out+ zu verriegeln Umgekehrt, falls die Speicherzelle sich in einem RH-Zustand (z. B. logischer Wert „1”) befindet, ist der IBIT 335 kleiner als IREF 340, was dazu führt, dass das Spannungsniveau des Ausgangsanschlusses Out+ höher schwingt. Das heißt in diesem Fall schaltet der Latch-Transistor P4 aus, der Latch-Transistor P3 schaltet an, der Latch-Transistor N4 wird angeschalten und der Latch-Transistor N3 wird ausgeschalten, basierend auf einer positiven Rückkopplung, wodurch der logische Wert „1” an dem differenziellen Ausgangsanschluss Out+ verriegelt wird.
  • 10 zeigt ein Flussdiagramm 900 einer Technik zum Erfassen von Daten in dem resistiven Speicher 30 unter Verwendung der Leseverstärkerschaltung 160 gemäß einiger Ausführungsformen des erfindungsgemäßen Konzepts. Die Technik startet bei 902, wobei erfasst wird, ob der Zustand „fertig” oder „Vor-Laden” 405 erfasst wird. Falls JA, geht der Prozess zu 904 wo die Bitleitungs- und die Referenzleitungskondensatoren vorgeladen werden, wie weiter oben beschrieben. Andererseits falls NEIN, geht der Prozess zurück zum Start.
  • Bei 906 wird erfasst ob der Betriebszustand „set” oder „Verstärkung” 505 erreicht ist. Falls JA, geht der Ablauf zu 908 und das Spannungsniveau des Ausgangsanschlusses Out+ schwingt in eine Richtung oder andererseits in Antwort auf den durchschnittlichen Deltastrom zwischen dem Bitleitungsstrom und dem Referenzleitungsstrom während des „set” oder „Verstärkungs” Betriebszustands. Außerdem wird basierend auf dem wiederverwendeten Strom wie in 912 gezeigt weniger Strom verbraucht, und wie weiter oben beschrieben, wodurch die Stromverbrauchscharakteristik der Leseverstärkerschaltung verbessert wird. Andererseits falls NEIN, geht der Ablauf für weitere Erfassungen und Leseverstärkungsbetriebsabläufe zurück. Der Ablauf kann die Betriebsstufen 906 wiederholen.
  • Bei Schritt 914 wird eine weitere Erfassung durchgeführt, ob der Betriebszustand „go” oder „Latch” des Betriebsablaufs eingegangen werden kann. Falls Ja geht der Ablaufweiter zu Schritt 916, in dem ein logischer Wert „0” oder „1” verriegelt wird unter Verwendung der positiven Rückkopplung der Latch-Schaltung wie oben beschrieben. Andererseits falls NEIN, geht der Ablauf zurück zu Schritt 914 oder führt andere Erfassungen und Leseverstärkerabläufe durch.
  • 11A ist ein Beispiel eines Schaltungsdiagramms eines Leseverstärkers (z. B. 160 und 165) aus 2 mit einem Stromspiegel 960, gemäß einer weiteren Ausführungsform des erfindungsgemäßen Konzepts. Wie vorher erwähnt, kann die Leseverstärkerschaltung 150 aus 2 auch mehrere Leseverstärkerschaltungen enthalten. Jede Leseverstärkerschaltung kann mit einer entsprechenden Bitleitung und einer entsprechenden Speicherzelle von wenigstens einem in den Speicherblöcken (z. B. 120 und 130 in 2) zusammenhängen. Die Stromspiegelschaltung 960 ist mit mehreren Leseverstärkern (z. B. 160, 165, etc.) gekoppelt. Die Stromspiegelschaltung 960 spiegelt den Referenzleitungsstrom IREF 340 während wenigstens dem „set” oder „Verstärkungs” Betriebsmodus von jedem der Leseverstärkerschaltungen. Die Bitleitung BL von jeder der Leseverstärkerschaltungen verwendet wenigstens etwas des gespiegelten Referenzleitungsstroms wider.
  • Jede der Vielzahl an Leseverstärkerschaltungen kann einen Hoch-Impedanzausgangsanschluss gekoppelt mit der entsprechenden Bitleitung und der entsprechenden Speicherzelle wie oben erwähnt umfassen. Die entsprechende Bitleitung ist geeignet, um einen Bitleitungsstrom IBIT 335 zu leiten. Ein Spannungsniveau des Hoch-Impedanzausgangsanschlusses schwankt entsprechend dem Deltadurchschnittsstrom 375 zwischen dem gespiegelten Referenzleitungsstrom und dem Bitleitungsstrom.
  • Jeder der Leseverstärkerschaltungen (z. B. 160, 165, etc.) umfasst wie oben im Detail beschrieben eine Latch-Schaltung (z. B. P3, P4, N3 und N4). Die Speichervorrichtung 105 umfasst außerdem einen ersten Global-Latch-Enable-Transistor P2 und einen zweiten Global-Latch-Enable-Transistor N2, der geeignet ist, um eine Latch-Stufe für jede der Leseverstärkerschaltungen in Antwort auf die Latch-Steuersignal S2b und S2a entsprechend zu aktivieren.
  • Die Stromspiegelschaltung 960 umfasst Stromspiegeltransistoren P0 und N0. Das Gate des Transistors P1 ist mit dem Gate des Spiegeltransistors P0 gekoppelt. Die Spannungsquelle 935 stellt die Gate-Spannung VR für das Gate des Spiegeltransistors N0 bereit. Die Spiegeltransistoren können den IREF 340 Strom für jede der vielen Leseverstärkerschaltungen spiegeln.
  • Die Stromspiegelschaltung 960 ist mit einer Referenzleitung RL, die mit der Referenzspeicherzelle 70 zusammenhängt, gekoppelt. Die Stromspiegelschaltung 960 lädt die Referenzleitung RL zusammenhängend mit der Referenzspeicherzelle 70 während eines Vor-Ladezustandes einer jeder der Leseverstärkerschaltungen vor. Die Stromspiegelschaltung 960 spiegelt den Referenzleitungsstrom IREF 340 während wenigstens einem Verstärkungsmodus jeder der Leseverstärkerschaltungen. Zusätzlich ist die Stromspiegelschaltung 960 geeignet, um die mit der Referenzspeicherzelle 70 verbundene Referenzleitung RL vorzuladen. Da die Referenzspeicherzelle 70 sowohl einen Auswahltransistor 60 wie auch einen Referenzwiderstand RREF 50 enthält, ist eine bessere Anpassung an die Speicherzelle 30 gegeben, wodurch sich die Anpassungssensitivität verbessert. Als Ergebnis kommt der Unterschied zwischen IREF und IBIT im Wesentlichen aus der Differenz der Widerstände RREF und RBIT. Die anderen Komponenten und Betriebsarten sind ähnlich zu den oben beschriebenen und um die Beschreibung knapp zu halten wird auf deren Beschreibung daher verzichtet.
  • Die beispielhafte Steuersignalschaltung aus 11B entspricht der aus 4B, und erzeugt Latch-Enable-Steuersignale für die beispielhafte Schaltung aus 11A. Auf eine detaillierte Beschreibung der 11B wird daher verzichtet.
  • 12A zeigt ein beispielhaftes Schaltungsdiagramm einer Leseverstärkerschaltung 970 mit Lese/Überschreibmöglichkeit gemäß einer weiteren Ausführungsform des erfindungsgemäßen Konzepts. Der Leseverstärker 970 entspricht dem Leseverstärker 160 der 2 und 4A und daher wird auf eine detaillierte Beschreibung dergleichen oder ähnlicher Komponenten zugunsten der Knappheit verzichtet. 13A ist ein Beispiel eines Signals vom Diagramm, das Signalformen in verschiedenen Stufen der Leseverstärkerschaltung aus 12A zeigt, wenn ein Speicherzellwiderstand vorher auf hoch gesetzt wurde gemäß einiger Ausführungsformen des erfindungsgemäßen Konzepts. 13B zeigt ein Beispiel eines Signals vom Diagramm mit Signalformen in verschiedenen Stufen der Leseverstärkerschaltung aus 12A, wenn ein Speicherzellwiderstand vorher auf tief gesetzt wurde gemäß einiger Ausführungsformen des erfindungsgemäßen Konzepts. Im Folgenden wird nun auf die 12A, 13A und 13B Bezug genommen.
  • Es gibt einige strukturelle Unterschiede in Bezug auf die oben beschriebenen Leseverstärkerschaltungen. Insbesondere enthält die Leseverstärkerschaltung 970 keinen Transistor N1. Außerdem ist anstelle des Massespannungsknotens GND, ein negativer Leistungsversorgungsspannungsknoten VSS mit dem Latch-Enable-Transistor N2 verbunden. Beispielsweise stellt der positive Leistungsversorgungsspannungsknoten VDD ein Spannungsniveau von 1,2 V bereit, dann stellt der negative Leistungsversorgungsspannungsknoten VSS ein Spannungsniveau von –1,2 V bereit. Außerdem sind die Ausgangs- und Eingangsanschlüsse komponiert als Eingangs/Ausgangs(IO)-Anschlüsse IO+ und IO–.
  • In Bezug auf die Betriebseigenschaften sind die verschiedenen Betriebsstufen ähnlich der oben beschriebenen obwohl die Eigenschaft der Lese/Überschreibmöglichkeit hinzukommt. Ein erwähnenswerter Unterschied ist, dass die Spannungsschwankung des IO+ Anschlusses während der Verstärkungsstufe nicht durch das durchschnittliche Stromdelta ermittelt wird, sondern es ist direkt durch den Referenzstrom IREF 340 multipliziert mit dem Gesamtbitwiderstand (z. B. IREF 340 multipliziert mit RBIT 10) ermittelt wird. In Abwesenheit einer aktiven Vorrichtung der Bitleitung wie beispielsweise dem N1-Transistor, gibt es einen direkten Pfad zwischen dem IO+ Anschluss und der Speicherzelle 30. In dieser Ausführungsform ist die parasitäre Kapazität 370 im Wesentlichen mit dem Bitkondensator CBIT 315 (welcher eine Kapazität aufweist, die bis zu 10mal größer ist als die parasitäre Kapazität 370) gekoppelt, und die zusammen die Setzzeit des Spannungsniveaus an dem IO+ Anschluss vergrößern und dadurch Spitzen oder andere mögliche Störungen dämpfen. Mit anderen Worten wird das Spannungsniveau des IO+ Anschlusses im Wesentlichen durch den Referenzstrom IREF 340 und eine RC-Schaltung ermittelt.
  • Beispielsweise, wenn RBIT = RL ist, dann wird der IO+ Anschluss bis zu einem Wert kleiner als VMM während der Verstärkungsstufe heruntergezogen, und bis auf VSS-Spannungsniveau während der Latch-Stufe, die den Speicherwiderstand RBIT 10 klar auf einen Wert von RL umschreibt. Andererseits, wenn RBIT = RH ist, dann wird der IO+ Anschluss bis auf einen Wert größer als VMM während der Verstärkungsstufe hochgezogen, und auf VDD-Spannungsniveau während der Latch-Stufe, die den Speicherwiderstand RBIT 10 klar auf den Wert RH umschreibt. Ohne den Überschreibmodus, ist es möglich, dass der RBIT sich irrtümlicherweise umdreht. Um so eine Störung durch das Überschreiben nach jedem Lesebetrieb zu vermeiden, gibt es eine höhere Wahrscheinlichkeit, dass der in dem RBIT gespeicherte Wert der richtige und erwartete Wert bleibt.
  • Die beispielhafte Steuersignalschaltung aus 12B entspricht der aus 4B, und erzeugt Latch-Enable-Steuersignale für die beispielhafte Schaltung aus 12A. Auf eine detaillierte Beschreibung der 12B wird daher verzichtet.
  • 14A zeigt ein Beispieldiagramm eines Layouts eines Speicherzellarrays (z. B. 110) mit Speicherbänken (z. B. 1415 und 1420) in einer Kantenreferenzzellenanordnung oder Muster (z. B. 1405) gemäß einer weiteren Ausführungsform des erfindungsgemäßen Konzepts. Die Legende 1400 stellt eine Beschreibung der in der Anordnung verwendeten Symbole bereit. Bezugnehmend auf 14A werden die Leseverstärker 1435 gemeinsam von einem oder beider der Speicherbänke 1415 und 1420 verwendet. Die Referenzspeicherzellen 70 können benachbart oder nahe zu den gemeinsam verwendeten Leseverstärkern 1435 angeordnet sein. Eine spezielle Referenzspeicherzelle 70 stellt eine Referenz für mehrere Speicherbitzellen 30 der Bank 1415 und/oder Bank 1420 bereit.
  • Eine Referenzspeicherzelle 70 der Speicherbank 1415 und eine Referenzzelle 70 der Speicherbank 1420 kann mit dem gemeinsam genutzten Leseverstärker über entsprechende Referenzleitungen verbunden sein (z. B. mit einem der Leseverstärker 1435). Mit anderen Worten kann ein gemeinsam genutzter Leseverstärker mit zwei oder mehreren Referenzleitungen und/oder Referenzspeicherzellen von verschiedenen Bänken verbunden sein. Ebenso kann eine Speicherbitzelle 30 einer Speicherbank 1415 und eine Speicherbitzelle 30 einer Speicherbank 1420 mit einem gemeinsam genutzten Leseverstärker (z. B. einer der Leseverstärker 1435) über entsprechende Bitleitungen verbunden sein. Mit anderen Worten ein einzelner gemeinsam genutzter Leseverstärker kann mit zwei oder mehr Bitleitungen und/oder Speicherbitzellen von verschiedenen Bänken verbunden sein.
  • 14B zeigt ein Beispieldiagramm eines Layouts eines Speicherzellarrays (z. B. 110) das mit Speicherbänken (z. B. 1425 und 1430) in einem Bit-Referenzzellenanordnung oder Muster (z. B. 1410) verbunden ist, gemäß einer weiteren Ausführungsform des erfindungsgemäßen Konzepts. Wie in 14A gibt die Legende 1400 eine Beschreibung der in dieser Anordnung verwendeten Symbole. Bezugnehmend auf 14B werden die gemeinsam verwendeten Leseverstärker 1440 von einem oder beider Speicherbänke 1425 und 1430 verwendet. In diesem Layout können die Speicherbitzellen 30 benachbart zu den Referenzspeicherzellen 70 angeordnet sein.
  • Eine gemeinsame Referenzleitung in einer Bank kann viele Referenzspeicherzellen 70 mit einer Spiegelvorspannungsschaltung 995 und/oder vielen Leseverstärkerschaltungen verbinden. Eine Referenzspeicherzelle einer Bank 1425 kann über eine erste gemeinsame Referenzleitung mit einer Spiegelvorspannungsschaltung 995 verbunden sein. Eine Referenzspeicherzelle der Bank 1430 kann mit der gleichen Spiegelvorspannungsschaltung 995 über eine zweite gemeinsame Referenzleitung verbunden sein. Eine Speicherzelle der ersten Bank 1425 kann mit einer gemeinsam verwendeten Leseverstärkerschaltung verbunden sein und eine andere Speicherzelle der zweiten Bank 1430 kann mit der gemeinsam verwendeten Leseverstärkerschaltung verbunden sein. Die Spiegelvorspannungsschaltung 995 kann benachbart zur gemeinsam verwendeten Leseverstärkerschaltung angeordnet sein.
  • Eine Referenzspeicherzelle 70 der Speicherbank 1430 und eine Speicherbitzelle 30 der Speicherbankzelle 1425 können über eine entsprechende gemeinsame Referenzleitung und eine individuelle Bitleitung mit dem gemeinsam verwendeten Leseverstärker (z. B. einer der Leseverstärker 1440) entsprechend verbunden sein. Mit anderen Worten kann der gemeinsam verwendete Leseverstärker mit einer gemeinsamen Referenzleitung und einer individuellen Bitleitung, die zu verschiedenen Bänken gehören, verbunden sein. Ebenso kann ein gemeinsam verwendeter Leseverstärker mit einer Referenzzelle 70 und einer Speicherbitzelle 30, die zu verschiedenen Bänken gehören, verbunden sein. Mit anderen Worten kann ein einzelner gemeinsam verwendeter Leseverstärker mit Referenzzellen und/oder Speicherbitzellen verschiedener Bänke verbunden sein.
  • Bezugnehmend auf die 4 bis 14B wie oben beschrieben sind in einigen Ausführungsformen die Source-Leitungen SL mit einem Massepotenzial GND verbunden, und dies ist die Konfiguration die für das in den 4 bis 14B gezeigte Schaltungsdiagramm angenommen wird. Es ist jedoch klar, dass gemäß einiger Ausführungsformen (für alle Schaltungsdiagramme, die in Bezug auf die 4 bis 11B beschrieben sind) die Source-Leitungen SL auch mit einem Leistungsversorgungspotenzial VDD verbunden sein können und das reguläre VDD-Potenzial kann mit dem Massepotenzial GND verbunden sein. In dem Fall wird jeder PMOS-Transistor mit einem NMOS-Transistor ersetzt und jeder NMOS-Transistor wird durch einen PMOS-Transistor ersetzt. Mit anderen Worten falls die Source-Leitungen SL an ein VDD-Potenzial gebunden sind, wird der Leseverstärker von oben nach unten umgedreht, was bedeutet, dass die NMOS-Transistoren mit PMOS-Transistoren ersetzt werden und die PMOS-Transistoren durch NMOS-Transistoren ersetzt werden. Anders ausgedrückt falls die Source-Leitung mit der Massespannung verbunden ist, umfasst die Leseverstärkerschaltung eine erste Transistorkonfiguration und, wenn die Source-Leitung mit der Leistungsversorgungsspannung verbunden ist, enthält die Leseverstärkerschaltung eine zweite Transistorkonfiguration, die relativ zur ersten Transistorkonfiguration umgedreht ist. Es ist klar, dass in einigen Ausführungsformen beispielsweise bezugnehmend auf die 12A und 12B die Source-Leitungen SL mit dem Massepotenzial GND verbunden bleiben können, die negativen Leistungsversorgungsspannungsknoten VSS kann mit dem Leistungsversorgungsspannungsknoten VDD ersetzt werden, das reguläre VDD-Potenzial kann mit dem Massepotenzial GND verbunden sein und die NMOS- und PMOS-Transistoren können wie oben beschrieben vertauscht werden.
  • 15 zeigt ein Blockdiagramm das schematisch verschiedene Anwendungen einer resistiven Speichervorrichtung gemäß einer Ausführungsform des erfindungsgemäßen Konzepts zeigt. Bezugnehmend auf 15 umfasst ein Speichersystem 1500 eine Speichervorrichtung 1525 und ein Host 1520. Die Speichervorrichtung 1525 kann einen resistiven Speicher 1510 und einen Speichercontroller 1505 enthalten.
  • Die Speichervorrichtung 1525 kann ein Speichermedium wie beispielsweise eine Speicherkarte (z. B. SD, MMC, etc.) oder verbindbare Handspeichergeräte (z. B. USB-Speicher, etc.) umfassen. Die Speichervorrichtung 1525 kann mit dem Host 1520 verbunden werden. Die Speichervorrichtung 1525 kann über eine Host-Schnittstelle an und von dem Host 1520 Daten übertragen und empfangen. Die Speichervorrichtung 1525 kann von dem Host 1520 mit Leistung versorgt werden, um einen internen Betrieb auszuführen. Der resistive Speicher 1510 kann eine Leseverstärkerschaltung 1515 gemäß einer Ausführungsform des erfindungsgemäßen Konzepts umfassen.
  • 16 zeigt ein Blockdiagramm eines Computersystems 1600 mit einer resistiven Speichervorrichtung gemäß einer Ausführungsform des erfindungsgemäßen Konzepts. Bezugnehmend auf 16 enthält das Computersystem 1600 ein Speichersystem 1610, eine Leistungsversorgung 1635, eine zentrale Recheneinheit (CPU) 1625, eine Nutzerschnittstelle 1630. Das Speichersystem 1610 umfasst eine resistive Speichervorrichtung 1620 mit einem Speichercontroller 1615. Die CPU 1625 ist elektrisch mit einem Systembus 1605 verbunden.
  • Die resistive Speichervorrichtung 1620 kann eine Leseverstärkerschaltung gemäß einer Ausführungsform des erfindungsgemäßen Konzepts enthalten. Die resistive Speichervorrichtung 1620 speichert Daten über den Speichercontroller 1615. Die Daten werden von der Nutzerschnittstelle 1630 empfangen oder von der CPU 1625 verarbeitet. Das Speichersystem 1600 kann als Halbleiterplattenvorrichtung und/oder als Festkörperplatte (SSD) verwendet werden.
  • 17 zeigt ein schematisches Blockdiagramm das ein Computersystem 1700 darstellt mit einer resistiven Speichervorrichtung gemäß einer Ausführungsform des erfindungsgemäßen Konzepts. Bezugnehmend auf 17 umfasst das Computersystem 1700 eine resistive Speichervorrichtung 1720, eine CPU 1725, eine RAM 1710, eine Nutzerschnittstelle 1730, und ein Modem 1735 sowie ein Baseband-Chipsatz, der elektrisch mit einem Systembus 1705 verbunden ist. Die resistive Speichervorrichtung 1720 wie oben beschrieben kann eine Leseverstärkerschaltung gemäß einer Ausführungsform des erfindungsgemäßen Konzepts enthalten.
  • Wenn das Computersystem 1700 eine mobile Vorrichtung ist, kann es außerdem eine nicht gezeigte Batterie enthalten, die das Computersystem 1700 mit Leistung versorgt. Obwohl in 17 nicht gezeigt, kann das Computersystem 1700 außerdem einen Anwendungs-Chipsatz, einen Kamerabildprozessor (CIS), einen Mobile-DRAM oder ähnliches enthalten.
  • Eine resistive Speichervorrichtung gemäß einer Ausführungsform des erfindungsgemäßen Konzepts kann als Speicherklassenspeicher (SCN) verwendet werden. Der „Speicherklassenspeicher” kann der allgemeine Ausdruck für einen Speicher sein, der sowohl nichtflüchtige Eigenschaften wie auch Zufallszugriffseigenschaften aufweist.
  • Die oben beschriebenen PRAM, FeRAM, MRAM und ähnliche sowie resistive Speicher (ReRAM) können als Speicherklassenspeicher verwendet werden. Anstelle eines Flashspeichers kann der Speicherklassenspeicher als Datenspeicher verwendet werden. Außerdem kann anstelle eines synchronen DRAM der Speicherklassenspeicher auch als Hauptspeicher verwendet werden. Außerdem kann ein Speicherklassenspeicher anstelle eines Flashspeichers und eines synchronen Speichers verwendet werden.
  • 18 zeigt ein Blockdiagramm das schematisch ein Speichersystem zeigt, indem ein Flashspeicher mit einem Speicherklassenspeicher der einen resistiven Speicher verwendet, gemäß einer Ausführungsform des erfindungsgemäßen Konzepts, ersetzt. Bezugnehmend auf 18 kann ein Speichersystem 1800, eine CPU 1810, einen synchronen DRAM (SDRAM) 1820, und einen Speicherklassenspeicher (SCM) 1830 enthalten. Der SCM 1830 kann ein resistiver Speicher sein, der als Datenspeicher anstelle eines Flashspeichers verwendet wird.
  • Der SCM 1830 kann in höherer Geschwindigkeit verglichen mit einem Flashspeicher auf die Daten zugreifen. Zum Beispiel kann ein resistiver Speicher vom Typ SCM 1830 in einem PC in dem die CPU 1810 mit einer Frequenz von 4 GHz arbeitet schneller zugreifen als der Flashspeicher. Das heißt, das Speichersystem 1800 mit dem SCM 1830 kann eine höhere Zugriffszeit bereitstellen als ein Speichersystem mit einem Flashspeicher.
  • 19 zeigt ein schematisches Blockdiagramm eines Speichersystems indem ein synchroner DRAM mit einem Speicherklassenspeicher unter Verwendung eines resistiven Speichers ersetzt wird, gemäß einer Ausführungsform des erfindungsgemäßen Konzepts. Bezugnehmend auf 19 umfasst ein Speichersystem 1900 eine CPU 1910, einen Speicherklassenspeicher (SCM) 1920, und einen Flashspeicher 1930. Der SCM 1920 kann anstelle eines synchronen DRAM (SDRAM) als Hauptspeicher verwendet werden.
  • Der Energieverbrauch des SCM 1920 kann geringer sein als der des SDRAM. Ein Hauptspeicher kann etwa 40% der von einem Computersystem verbrauchten Energie verwenden. Aus diesem Grund wurde eine Technik zum Verringern des Energieverbrauchs des Hauptspeichers entwickelt. Verglichen mit dem DRAM, kann der SCM 1920 im Durchschnitt den dynamischen Energieverbrauch um 53% und den Energieverbrauch aufgrund von Leistungsabfluss um 73% verringern. Das heißt, das Speichersystem 1900 mit dem SCM 1920 kann im Vergleich zu einem Speichersystem mit einem SDRAM den Leistungsverbrauch verringern.
  • 20 zeigt ein schematisches Blockdiagramm eines Speichersystems in dem ein synchroner DRAM und ein Flashspeicher mit einem Speicherklassenspeicher unter Verwendung eines resistiven Speichers gemäß einer Ausführungsform des erfindungsgemäßen Konzepts ersetzt wird. Bezugnehmend auf 20, umfasst ein Speichersystem 2000 eine CPU 2010 und einen Speicherklassenspeicher (SCM) 2020. Der SCM 2020 kann anstelle eines synchronen DRAM (SDRAM) als Hauptspeicher und als Datenspeicher anstelle eines Flashspeichers verwendet werden. Das Speichersystem 2000 kann in Bezug auf die Datenzugriffszeit, geringer Stromverbrauch, Kosten und Platz vorteilhaft sein.
  • Eine resistive Speichervorrichtung gemäß des erfindungsgemäßen Konzepts kann in einem der verschiedenen Gehäusetypen wie beispielsweise PoP (Package on Package), Ball grid arrays (BGA), Chip scale Packages (CSP), Plastik-Leaded-Chip-Carrier (PLCC), Plastic Dual In-Line Package (PDI2P), Die in Waffle Pack, Die in Wafer Form, Chip an Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP), Small Outline (SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), System In Package (SIP) Multi Chip Package (MCP), Wafer-level Fabricated Package (WFP), Wafer-Level Processed Stack Package (WSP), und ähnliche verbaut werden.
  • Eine resistive Speichervorrichtung gemäß einer Ausführungsform des erfindungsgemäßen Konzepts kann auf verschiedene Produkte angewandt werden. Die resistive Speichervorrichtung gemäß einer Ausführungsform des erfindungsgemäßen Konzepts kann auf Speichervorrichtungen wie beispielsweise eine Speicherkarte, ein USB-Speicher, einen Festkörperspeicher (SSD) und ähnliche ebenso wie auf elektronische Vorrichtungen wie beispielsweise einen Personalcomputer, eine Digitalkamera, eine Videokamera, Mobiltelefon, MP3-Player, PMP, PSP, PDA und ähnlich verwendet werden.
  • Die hier dargestellten beispielhaften Ausführungsformen stellen eine Leseverstärkerschaltung bereit, die eine geringe Versorgungsspannung verwenden. Außerdem ermöglichen die Leseverstärkerschaltungen der dargestellten Ausführungsformen schnellere Leseantwortzeiten, geringere Empfindlichkeit in Bezug auf parasitäre Unterschiede zwischen Bitleitungen und Referenzleitungen, hohe Störimmunität indem der Signaldurchschnitt gehalten wird und zusätzliche Konfigurationen unter Verwendung einer selbst latching Logik. Es ist klar, dass verschiedene Eigenschaften der verschiedenen Ausführungsformen auch in einer Leseverstärkerschaltung kombiniert werden können.
  • Die oben dargestellten Ausführungsformen des erfindungsgemäßen Konzepts sind beispielhaft dargestellt und nicht beschränkend. Verschiedene Alternativen und Äquivalente sind möglich. Die Ausführungsformen des erfindungsgemäßen Konzepts sind nicht auf die Art oder die Anzahl der magnetischen Zufallszugriffsspeicherzellen in dem Speicherarray beschränkt. Die Ausführungsformen des erfindungsgemäßen Konzepts sind nicht auf den Transistortyp, PMOS, NMOS oder andere inklusive dem Betrieb der Leseverstärkerschaltung, dem Auswählen einer magnetischen Tunnelübergangsvorrichtung oder ähnlichem beschränkt. Die Ausführungsformen des erfindungsgemäßen Konzepts sind nicht beschränkt auf bestimmte Logikschaltungen, NOR oder NAND, um eine logische Spaltenauswahl zu implementieren oder um eine Steuerlogik für die Leseverstärkerschaltung herzustellen. Die Ausführungsformen des erfindungsgemäßen Konzepts sind nicht auf einen Typ integrierter Schaltung beschränkt, indem das erfindungsgemäße Konzept angeordnet ist. Auch sind die Ausführungsformen des erfindungsgemäßen Konzepts nicht auf eine spezielle Prozesstechnologie, wie beispielsweise CMOS, Bipolar oder BICMOS wie sie für die Herstellung eines Speichers verwendet wird, beschränkt. Die oben beschriebenen Ausführungsformen sind auf eine Leseverstärkerschaltung gerichtet, jedoch nicht darauf beschränkt. Die oben beschriebenen Ausführungsformen können die Antwortzeiten, die Störanfälligkeitscharakteristik, die Möglichkeiten geringer Betriebsspannung, höhere Spannungsfreiheiten oder geringere Lesefehler oder ähnliches nützlich bereitstellen.
  • Andere ähnliche oder nicht ähnliche Modifikationen können ohne von dem gewünschten Sinn des erfindungsgemäßen Konzepts abzuweichen gemacht werden. Demgemäß ist das erfindungsgemäße Konzept nicht begrenzt und durch die folgenden Patentansprüche definiert.

Claims (29)

  1. Leseverstärkerschaltung (160) für resistive Speicher umfassend: einen ersten differenziellen Ausgangsanschluss (Out+) geeignet, um ein erstes Ausgangssignal auszugeben; einen zweiten differenziellen Ausgangsanschluss (Out–) geeignet, um ein zweites Ausgangssignal entgegengesetzt zu dem ersten Ausgangssignal auszugeben; einen ersten Eingangsanschluss (In+) verbunden mit einer Bitleitung (BL) und zugehörig zu einer resistiven Speicherzelle (30); einen zweiten Eingangsanschluss (In–) verbunden mit einer Referenzleitung (RL) und zugehörig zu einer Referenzspeicherzelle; einen ersten Transistor (P1) gekoppelt mit dem zweiten Eingangsanschluss (In–) und dem ersten differenziellen Ausgangsanschluss (Out+), wobei der erste Transistor (P1) geeignet ist, um einen Referenzleitungsstrom zu führen; und einen zweiten Transistor (N1) gekoppelt mit dem ersten differenziellen Ausgangsanschluss (Out+) und in Reihe angeordnet mit dem ersten Transistor (P1), wobei der zweite Transistor (N1) geeignet ist, um einen Bitleitungsstrom zu leiten, wobei ein Spannungsniveau des ersten differenziellen Ausgangsanschlusses (Out+) geeignet ist, um in Antwort auf einen durchschnittlichen Deltastrom zwischen dem Referenzleitungsstrom und dem Bitleitungsstrom zu schwingen.
  2. Leseverstärkerschaltung (160) für resistive Speicher gemäß Anspruch 1, wobei die Bitleitung geeignet ist, um wenigstens etwas des Referenzleitungsstroms der Referenzleitung (RL) wiederzuverwenden.
  3. Leseverstärkerschaltung (160) für resistive Speicher nach Anspruch 1, wobei: ein Drain-Anschluss (350) des zweiten Transistors (N1) direkt mit dem ersten differenziellen Ausgangsanschluss und dem Drain-Anschluss (360) des ersten Transistors (P1) verbunden ist; ein Source-Anschluss (352) des zweiten Transistors (N1) mit der Bitleitung (BL) der Speicherzelle verbunden ist; der erste differenzielle Ausgangsanschluss (Out+) einen Hoch-Impedanzausgangsanschluss enthält; und das Spannungsniveau des Hoch-Impedanzausgangsanschluss geeignet ist, um in Antwort auf eine Verstärkungsstufe der Leseverstärkerschaltung zu schwingen.
  4. Leseverstärkerschaltung (160) für resistive Speicher nach Anspruch 1, wobei der erste Transistor (P1) ein PMOS-Transistor ist, und der zweite Transistor (N1) ein NMOS-Transistor ist.
  5. Leseverstärkerschaltung (160) für resistive Speicher nach Anspruch 1, außerdem umfassend: einen Vor-Ladeabschnitt verbunden mit einem Zwischenleistungsversorgungsspannungsknoten (VMM), wobei der Zwischenleistungsversorgungsspannungsknoten (VMM) ein Spannungsniveau zwischen einer Leistungsversorgungsspannung (VDD) und einer Massenspannung (GND) aufweist, und der Vor-Ladeabschnitt umfasst: einen ersten Vor-Ladetransistor (P5) gekoppelt mit dem ersten differenziellen Ausgangsanschluss (Out+) und dem Zwischenleistungsversorgungsspannungsknoten (VMM); und einen zweiten Vor-Ladetransistor (P6) verbunden mit dem zweiten differenziellen Ausgangsanschluss (Out–) und dem Zwischenleistungsversorgungsspannungsknoten (VMM), wobei der Vor-Ladeabschnitt geeignet ist, um während eines Vor-Ladestadiums der Leseverstärkerschaltung betrieben zu werden.
  6. Leseverstärkerschaltung (160) für resistive Speicher nach Anspruch 5, wobei der erste Vor-Ladetransistor (P5) geeignet ist, um ein Vor-Ladesteuersignal zu empfangen und wenigstens die Bitleitung der Speicherzelle und die Referenzleitung während einer Vor-Ladestufe der Leseverstärkerschaltung in Antwort auf das Vor-Ladesteuersignal vorzuladen; und der zweite Vor-Ladetransistor (P6) geeignet ist, um ein Vor-Ladesteuersignal zu empfangen und wenigstens eine parasitäre Kapazität zugehörig zum zweiten differenziellen Ausgangsanschluss (Out–) während einer Vor-Ladestufe der Leseverstärkerschaltung in Antwort auf das Vor-Ladesteuersignal vorzuladen.
  7. Leseverstärkerschaltung (160) für resistive Speicher nach Anspruch 1, außerdem umfassend eine kreuzgekoppelte Latch-Schaltung verbunden mit den ersten und zweiten differenziellen Ausgangsanschlüssen, wobei die kreuzgekoppelte Latch-Schaltung umfasst: einen ersten Latch-Enable-Transistor (P2) gekoppelt mit einem Leistungsversorgungsknoten (VDD) und geeignet, um einen Latch-Zustand der Leseverstärkerschaltung in Antwort auf ein erstes Latch-Steuersignal zu aktivieren; einen ersten Latch-Transistor (P3) gekoppelt mit dem ersten Latch-Enable-Transistor und dem ersten differenziellen Ausgangsanschluss (Out+); einen zweiten Latch-Transistor (P4) gekoppelt mit dem ersten Latch-Enable-Transistor (P2) und dem zweiten differenziellen Ausgangsanschluss (Out–); einen zweiten Latch-Enable-Transistor (N2) gekoppelt mit einem Massespannungsknoten (GND) und geeignet, um einen Latch-Zustand der Leseverstärkerschaltung in Antwort auf ein zweites Latch-Steuersignal zu aktivieren; einen dritten Latch-Transistor (N3) gekoppelt zu dem zweiten Latch-Enable-Transistor (N2) und mit dem ersten differenziellen Ausgangsanschluss; und vierter Latch-Transistor (N4) gekoppelt mit dem zweiten Latch-Enable-Transistor (N2) und dem zweiten differenziellen Ausgangsanschluss, wobei die Latch-Transistoren geeignet sind, um basierend auf einer positiven Rückmeldung einen logischen Wert „0” oder einen logischen Wert „1” an den ersten oder zweiten differenziellen Ausgangsanschlüssen zu verriegeln, abhängig von dem Bitwert der in der resistiven Speicherzelle gespeichert ist und in Antwort auf die ersten und zweiten Latch-Enable-Transistoren, die durch die ersten und zweiten Latch-Steuersignale angeschaltet werden entsprechend während des Latch-Betriebes.
  8. Leseverstärkerschaltung (160) für resistive Speicher nach Anspruch 7, wobei der erste Latch-Enable-Transistor ein PMOS-Transistor ist; der zweite Latch-Enable-Transistor (N2) ein NMOS-Transistor ist; die ersten (P3) und zweiten (P4) Latch-Transistoren jeweils PMOS-Transistoren sind; und die dritten (N3) und vierten (N4) Latch-Transistoren jeweils NMOS-Transistoren sind.
  9. Leseverstärkerschaltung (160) für resistive Speicher nach Anspruch 7, wobei ein erster Source-Anschluss des ersten Latch-Transistors direkt mit einem Drain-Anschluss des ersten Latch-Enable-Transistors verbunden ist; ein Source-Anschluss des zweiten Latch-Transistors direkt mit einem Drain-Anschluss des ersten Latch-Enable-Transistors verbunden ist; ein Source-Anschluss des dritten Latch-Transistors direkt mit einem Drain-Anschluss des zweiten Latch-Enable-Transistors verbunden ist; und ein Source-Anschluss des vierten Latch-Transistors direkt mit dem Drain-Anschluss des zweiten Latch-Enable-Transistors verbunden ist.
  10. Leseverstärkerschaltung (160) für resistive Speicher nach Anspruch 7, wobei ein Gate des ersten Latch-Transistors mit dem zweiten differenziellen Ausgangsanschluss verbunden ist; ein Gate-Anschluss des zweiten Latch-Transistors mit einem ersten differenziellen Ausgangsanschluss verbunden ist; ein Gate-Anschluss des dritten Latch-Transistors mit einem zweiten differenziellen Ausgangsanschluss verbunden ist; und ein Gate-Anschluss des vierten Latch-Transistors mit dem ersten differenziellen Ausgangsanschluss verbunden ist.
  11. Leseverstärkerschaltung (160) für resistive Speicher nach Anspruch 7, wobei ein Drain-Anschluss eines jeden der ersten und dritten Latch-Transistoren mit dem ersten differenziellen Ausgangsanschluss verbunden ist; und ein Drain-Anschluss eines jeden der zweiten und vierten Latch-Transistoren mit dem zweiten differenziellen Ausgangsanschluss verbunden ist.
  12. Leseverstärkerschaltung (160) für resistive Speicher nach Anspruch 1, wobei die resistive Speicherzelle wenigstens eines von einer Spintransfermoment (STT) magnetoresistiven Direktzugriffsspeicherzelle (MRAM), einer MRAM-Zelle, einer Memristor RAM-Zelle, einer ReRAM-Zelle oder einer CBRAM-Zelle enthält.
  13. Leseverstärkerschaltung (160) für resistive Speicher nach Anspruch 1, wobei die resistive Speicherzelle eine Spintransfermoment (STT) magnetoresistive Direktzugriffs(MRAM)-Zelle ist.
  14. Leseverstärkerschaltung (160) für resistive Speicher nach Anspruch 1, außerdem umfassend eine mit der Speicherzelle verbundene Source-Leitung, wobei: die Source-Leitung mit einem der Leistungsversorgungsspannungsknoten oder Massespannungsknoten verbunden ist; wenn die Source-Leitung mit dem Massespannungsknoten verbunden ist, enthält die Leseverstärkerschaltung eine erste Transistorkonfiguration; und wenn die Source-Leitung mit dem Leistungsversorgungsspannungsknoten verbunden ist, enthält die Leseverstärkerschaltung eine zweite Transistorkonfiguration, die in Bezug auf die erste Transistorkonfiguration umgedreht ist.
  15. Verfahren zum Erfassen in einem resistiven Speicher gespeicherter Bitinformation umfassend: in einem Vor-Ladeschritt einer Leseverstärkerschaltung, Vor-Laden wenigstens einer Bitleitung und einer Referenzleitung durch einen Vor-Ladeabschnitt; in einem Verstärkungsschritt der Leseverstärkerschaltung, Veranlassen, dass ein Referenzleitungsstrom durch die Referenzleitung und ein Bitleitungsstrom durch die Bitleitung fließt; und in einem Verstärkungsschritt der Leseverstärkerschaltung, Veranlassen in Antwort auf einen durchschnittlichen Deltastrom zwischen dem Referenzleitungsstrom und dem Bitleitungsstrom, dass eine Spannung in dem ersten differenziellen Ausgangsanschluss schwingt.
  16. Verfahren nach Anspruch 15, wobei das Veranlassen eines Bitleitungsstroms durch die Bitleitung die Wiederverwendung von wenigstens etwas des Referenzleitungsstroms durch die Referenzleitung umfasst.
  17. Verfahren nach Anspruch 15, wobei: der erste differenzielle Ausgangsanschluss einen Hoch-Impedanzausgangsanschluss enthält; und das Veranlassen des Schwingens der Spannung an den Hoch-Impedanzausgangsanschluss das Multiplizieren einer parasitären Impedanz des Hoch-Impedanzausgangsanschlusses durch den durchschnittlichen Deltastrom umfasst.
  18. Verfahren nach Anspruch 15, weiterhin umfassend: in einem Latch-Zustand der Leseverstärkerschaltung, Verriegeln eines logischen Wertes „0” oder logischen Wertes „1” am ersten differenziellen Ausgangsanschluss oder am zweiten differenziellen Ausgangsanschluss entsprechend durch eine Latch-Schaltung unter Verwendung der positiven Rückkopplung der Latch-Schaltung.
  19. Verfahren nach Anspruch 15, wobei das Vor-Laden durch den Vor-Ladeabschnitt das Vor-Laden wenigstens der Bitleitung und der Referenzleitung umfasst unter Verwendung eines Zwischenleistungsversorgungsknotens mit einem Spannungsniveau zwischen einer Leistungsversorgungsspannung und einer Massespannung.
  20. Resistive Speichervorrichtung umfassend: eine Vielzahl an Wortleitungen; eine Vielzahl an Bitleitungen, die angeordnet sind, um sich mit den Wortleitungen zu schneiden; eine Vielzahl an Speicherblöcken, wobei jeder Speicherblock resistive Speicherzellen enthält, die an Schnittstellenabschnitten zwischen den Wortleitungen und den Bitleitungen angeordnet sind; eine Vielzahl an Leseverstärkerschaltungen, wobei jede Leseverstärkerschaltung zu einer entsprechenden Bitleitung und einer Speicherzelle der wenigstens einen der Speicherblöcke gehört; und eine Stromspiegelschaltung gekoppelt an die Vielzahl der Leseverstärkerschaltungen und geeignet, um einen Referenzleitungsstrom während wenigstens einer Verstärkungsstufe von jeder der Leseverstärkerschaltungen zu spiegeln, wobei die Bitleitungen geeignet sind, um wenigstens etwas des gespiegelten Referenzleitungsstrom wiederzuverwenden.
  21. Resistive Speichervorrichtung nach Anspruch 20, wobei: jede der Vielzahl der Leseverstärkerschaltungen einen hohen Impedanzausgangsanschluss gekoppelt mit der entsprechenden Bitleitung und der entsprechenden Speicherzelle enthält; die entsprechende Bitleitung geeignet ist, um einen Bitleitungsstrom zu führen; und ein Spannungsniveau des Hoch-Impedanzausgangsanschlusses geeignet ist, um Antwort auf einen Durchschnittsdeltastrom zwischen dem gespiegelten Referenzleitungsstrom und dem Bitleitungsstrom zu schwanken.
  22. Resistive Speichervorrichtung nach Anspruch 20, wobei jede der Leseverstärkerschaltungen eine Latch-Schaltung enthält und die Speichervorrichtung außerdem umfasst: einen ersten Global-Latch-Enable-Transistor geeignet, um einen Latch-Zustand für jeden der Vielzahl der Leseverstärkerschaltungen in Antwort auf ein erstes Latch-Steuersignal zu aktivieren; und einen zweiten Global-Latch-Enable-Transistor geeignet, um den Latch-Zustand für jede der Vielzahl der Leseverstärkerschaltungen in Antwort auf ein zweites Latch-Steuersignal zu aktivieren.
  23. Resistive Speichervorrichtung nach Anspruch 22, wobei jede der Leseverstärkerschaltungen umfasst: einen ersten differenziellen Ausgangsanschluss geeignet, um ein erstes Ausgangssignal auszugeben; einen zweiten differenziellen Ausgangsanschluss geeignet, um ein zweites Ausgangssignal entgegengesetzt zum ersten Ausgangssignal auszugeben; ein erster Eingangsanschluss verbunden mit einer der Vielzahl an Bitleitungen, wobei die Bitleitung zu einer der entsprechenden resistiven Speicherzellen gehört; ein zweiter Eingangsanschluss verbunden mit einer Referenzleitung, die zu einer Stromspiegelschaltung und einer Referenzspeicherzelle gehört; ein erster Transistor verbunden mit dem zweiten Eingangsanschluss und dem ersten differenziellen Ausgangsanschluss, wobei der erste Transistor geeignet ist, um den gespiegelten Referenzleitungsstrom zu führen; und ein zweiter Transistor verbunden mit dem ersten differenziellen Ausgangsanschluss und in Reihe zu dem ersten Transistor angeordnet, wobei der zweite Transistor geeignet ist, um einen Bitleitungsstrom zu führen, wobei das Spannungsniveau des ersten differenziellen Ausgangsanschlusses geeignet ist, um in Antwort auf einen Durchschnittsdeltastrom zwischen dem gespiegelten Referenzleitungsstrom und dem Bitleitungsstrom zu schwingen.
  24. Resistive Speichervorrichtung nach Anspruch 22, wobei die Latch-Schaltung mit einem Leistungsversorgungsspannungsknoten, einem Massespannungsknoten, und den ersten und zweiten differenziellen Ausgangsanschlüssen verbunden ist und geeignet ist, um einen logischen Signalwert „0” oder logischen Wert „1” während der Latch-Stufe einer jeder der Leseverstärkerschaltungen zu verriegeln.
  25. Resistive Speichervorrichtung nach Anspruch 20, wobei die Vielzahl der Leseverstärkerschaltungen eine gemeinsame Leseverstärkerschaltung enthält, die zwischen dem ersten und zweiten Bänken der Speicherzellen geteilt wird.
  26. Resistive Speichervorrichtung nach Anspruch 25, wobei die ersten und zweiten Speicherzellbänke in einem Kantenreferenzzellmuster angeordnet sind, wobei das Muster umfasst: eine erste Referenzspeicherzelle der ersten Bank benachbart angeordnet zu und gekoppelt mit der gemeinsam genutzten Leseverstärkerschaltung über die erste Referenzleitung; eine zweite Referenzspeicherzelle der zweiten Bank angeordnet benachbart zu und gekoppelt zu der Leseverstärkerschaltung über eine zweite Referenzleitung; eine erste Speicherzelle der ersten Bank gekoppelt mit der gemeinsam genutzten Leseverstärkerschaltung über eine erste Bitleitung; und eine zweite Speicherzelle der zweiten Bank verbunden mit der gemeinsam genutzten Leseverstärkerschaltung über eine zweite Bitleitung.
  27. Resistive Speichervorrichtung nach Anspruch 25, wobei die ersten und zweiten Bänke der Speicherzellen in einem Bitreferenzzellmuster angeordnet sind, wobei das Muster enthält: eine Speicherzelle der ersten Bank verbunden mit der gemeinsam genutzten Leseverstärkerschaltung über eine erste Bitleitung; eine Speicherzelle einer zweiten Bank verbunden mit der gemeinsam genutzten Leseverstärkerschaltung über eine zweite Bitleitung; eine Spiegelvorspannungsschaltung angeordnet benachbart zu der gemeinsam genutzten Leseverstärkerschaltung; eine Referenzspeicherzelle der ersten Bank verbunden mit der Spiegelvorspannungsschaltung über eine erste Referenzleitung; und eine Referenzspeicherzelle der zweiten Bank verbunden mit der Spiegelvorspannungsschaltung über eine zweite Referenzleitung.
  28. Leseverstärkerschaltung (160) für resistive Speicher umfassend: einen ersten Eingangs/Ausgangsanschluss geeignet, um ein erstes Ausgangssignal auszugeben, wobei der erste Eingangs/Ausgangsanschluss eine Referenzleitung einer Referenzspeicherzelle und einer Bitleitung einer resistiven Speicherzelle verbunden ist, wobei die Referenzleitung und die Bitleitung geeignet sind, einen Referenzleitungsstrom zu führen; einen zweiten Eingangs/Ausgangsanschluss geeignet, um ein zweites Ausgangssignal entgegengesetzt dem ersten Ausgangssignal auszugeben; und einen Transistor gekoppelt mit dem ersten Eingangs/Ausgangsanschluss und der Referenzleitung, wobei der Transistor geeignet ist, den Referenzleitungsstrom zu führen, wobei ein Spannungsniveau des ersten Eingangs/Ausgangsanschluss geeignet ist, um in Antwort auf den Referenzleitungsstrom multipliziert mit einem Widerstand der resistiven Speicherzelle zu schwanken.
  29. Leseverstärkerschaltung (160) für resistive Speicher nach Anspruch 28 weiterhin umfassend: eine kreuzgekoppelte Latch-Schaltung verbunden mit den ersten und zweiten Eingangs/Ausgangsanschlüssen, mit einem positiven Leistungsversorgungsspannungsknoten, und mit einem negativen Leistungsversorgungsspannungsknoten, wobei: die Latch-Schaltung geeignet ist, basierend auf einer positiven Rückkopplung einen logischen Wert „0” oder logischen Wert „1” an den ersten oder zweiten Eingangs/Ausgangsanschlüssen entsprechend abhängig von dem der resistiven Speicherzelle gespeicherten Bitwert zu verriegeln; der logische Wert „1” einem aus einem positiven Spannungsniveau des positiven Leistungsversorgungsspannungsknoten oder einem negativen Spannungsniveau eines negativen Leistungsversorgungsspannungsknotens entspricht; der logische Wert „0” dem anderen des positiven Spannungsniveaus des positiven Leistungsversorgungsspannungsknotens oder des negativen Spannungsniveaus des negativen Leistungsversorgungsspannungsknotens entspricht; und die resistive Speicherzelle geeignet ist, um durch das verriegelte positive Spannungsniveau oder das verriegelte negative Spannungsniveau überschrieben zu werden.
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