WO2006064559A1 - 磁気メモリ装置及びその読み出し方法 - Google Patents

磁気メモリ装置及びその読み出し方法 Download PDF

Info

Publication number
WO2006064559A1
WO2006064559A1 PCT/JP2004/018757 JP2004018757W WO2006064559A1 WO 2006064559 A1 WO2006064559 A1 WO 2006064559A1 JP 2004018757 W JP2004018757 W JP 2004018757W WO 2006064559 A1 WO2006064559 A1 WO 2006064559A1
Authority
WO
WIPO (PCT)
Prior art keywords
memory device
magnetic memory
voltage
signal line
bit line
Prior art date
Application number
PCT/JP2004/018757
Other languages
English (en)
French (fr)
Inventor
Yoshihiro Sato
Masaki Aoki
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Priority to JP2006548613A priority Critical patent/JP4408901B2/ja
Priority to PCT/JP2004/018757 priority patent/WO2006064559A1/ja
Publication of WO2006064559A1 publication Critical patent/WO2006064559A1/ja
Priority to US11/808,967 priority patent/US7489577B2/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect

Definitions

  • the present invention relates to a magnetic memory device, and more particularly, to a magnetic memory device using a resistance change based on the magnetization direction of a magnetic layer and a reading method thereof.
  • MRAM Magnetic Random Access Memory
  • MRAM stores information using a combination of magnetization directions in two magnetic layers, and changes in resistance (i.e., current or voltage) when the magnetization directions between these magnetic layers are parallel and antiparallel.
  • the stored information is read by detecting (change).
  • a magnetic tunnel junction (hereinafter referred to as “MT J”) is known as one of magnetoresistive elements constituting an MRAM.
  • An MTJ element consists of two ferromagnetic magnetic layers stacked via a tunnel insulating film, and flows between the magnetic layers via the tunnel insulating film based on the relationship between the magnetization directions of the two ferromagnetic layers. This is based on the phenomenon that the tunnel current changes. That is, the MTJ element has a low element resistance when the magnetization directions of the two ferromagnetic layers are parallel, and has a high element resistance when the magnetization directions are antiparallel. By associating these two states with data “0” and data “1”, it can be used as a memory element. As described above, since the MTJ element is a memory element that utilizes a change in element resistance, it has a necessary force S to convert the resistance change into a voltage or a current in order to read stored information.
  • one memory cell 100 is configured by one select transistor 102 and one MTJ element 104 (1T-1MTJ type).
  • the selection transistor 102 and the MTJ element 104 are connected in series, and the current source 106 is connected to the end of the MTJ element 104 side. Are connected, and the end of the select transistor 102 is grounded.
  • the basic configuration of the reference-side cell is the same as that of the memory-side cell, and is composed of one selection transistor 102r and one MTJ element 104r.
  • the resistance value of the MTJ element 104r of the reference side cell is, for example, an intermediate value between the resistance value in the high resistance state and the resistance value in the low resistance state of the MTJ element 104 on the memory side.
  • the selection transistor 102 When the selection transistor 102 is turned on and a current is passed from the current source 106 to the MTJ element 104, the storage information (resistance value) written in the MTJ element 104 is stored in the terminal on the current source 106 side of the MTJ element 104.
  • the corresponding voltage is output. That is, a high level voltage is output when the MTJ element 104 is in a high resistance state, and a low level voltage is output when the MTJ element 104 is in a low resistance state.
  • a sense amplifier not shown
  • a read circuit of the magnetic memory device shown in FIG. 18 is described in Non-Patent Document 1, for example.
  • one memory cell 100 is composed of two select transistors 102a and 102b and two MTJ elements 104a and 104b (2T-2MTJ type).
  • the MTJ elements 104a and 104b are written with a resistance state having a complementary relationship. In other words, writing is performed so that one of the MTJ elements 104a and 104b is in a high resistance state and the other is in a low resistance state.
  • the selection transistor 102a and the MTJ element 104a, the selection transistor 102b and the MTJ element 104b are respectively connected in series.
  • the selection transistor 102a and the selection transistor 102b are connected at terminals opposite to the terminals connected to the MTJ elements 104a and 104b.
  • the other terminal of the MTJ element 104a is connected to the constant voltage Vd, and the other terminal of the MTJ element 104b is grounded.
  • the information stored in the cell on the memory side can be read by amplifying and comparing with a sense amplifier (not shown) connected to.
  • a read circuit of the magnetic memory device shown in FIG. 19 is described in Non-Patent Document 2, for example.
  • the magnetic memory device shown in FIG. 20 has a 1T-1MTJ type memory cell 100 composed of a selection transistor 102 and an MTJ element 104. On the reference side, a cell having the MTJ element 104h in the high resistance state and a cell having the MTJ element 104L in the low resistance state are formed.
  • a current mirror sense amplifier 110 as a first stage amplifier is connected to the memory side cell and the reference side cell via a clamp transistor 108.
  • the current supplied from the rent mirror sense amplifier to the three signal lines connected to it is (I + 1) / 2. Therefore, the voltage and reference voltage at node N1 on the memory side
  • the information stored in the cell on the memory side can be read by amplifying and comparing the voltage at the node N2 on the memory side with an amplifier (not shown) connected to the next stage.
  • a read circuit of the magnetic memory device shown in FIG. 20 is described in Non-Patent Document 3, for example.
  • Non-Patent Document 1 M. Durlam et al "" A low power 1Mbit MRAM based on 1T1MTJ bit cell integrated with Copper Interconnects ", 2002 Symposium on VLSI Circuits Digest of Technical Papers
  • Non-Patent Document 2 T. Inaba et al., "Resistance Ration Read (R3) Architecture for a Burst Operated 1.5V MRAM Macro, IEEE 2003 Custom Integrated Circuits Conference, pp. 399-402
  • Non-Patent Document 3 J. Nahas et al., "A 4Mb 0.18-micron 1T1MTJ Toggle MRAM
  • the conventional magnetic memory device shown in FIG. 18 can achieve the minimum cell area by the 1T-1MTJ type memory cell, while providing a current source that requires a large area as a peripheral circuit. Therefore, the area occupied by the peripheral circuit becomes large. In addition, since the current injection type reading method was used, the power consumption was large.
  • the peripheral circuit can be made relatively small by using a voltage source and a voltage sensing circuit.
  • the 2T-2MTJ type memory cell since the 2T-2MTJ type memory cell is used, the integration degree in the memory region is reduced. Will be halved compared to 1T-1MTJ type magnetic memory devices.
  • the conventional magnetic memory device shown in FIG. 20 can achieve the minimum cell area with 1T-1MTJ type memory cells, while the use of a current mirror sense circuit and a large clamp transistor increases the peripheral circuit. End up. In addition, current consumption is large due to the current sensing method.
  • An object of the present invention is to provide a magnetic memory device that is easy to achieve high integration and low power consumption, and a reading method for such a magnetic memory device.
  • a plurality of bit lines, a magnetoresistive effect element that is provided in each of the plurality of bit lines and has a resistance value that changes with a change in magnetization direction, and the magnetoresistive element A selection transistor connected to the effect element, wherein one end of the magnetoresistive effect element is connected to the bit line, and the other end of the magnetoresistive effect element is connected to the first signal line via the selection transistor.
  • the magnetoresistive element includes a magnetoresistive effect element whose resistance value changes with a change in magnetization direction, and a selection transistor connected to the magnetoresistive effect element.
  • a first dummy cell having one element, one end of the resistance element connected to the first bit line, and the other end of the resistance element connected to a second signal line; and the first bit A read method of a magnetic memory device having a voltage sense amplifier connected to a line, applying a predetermined read voltage between the first signal line and the second signal line, The signal voltage output to the bit line and the reference voltage By then amplified compared by the voltage sense amplifier a difference, method of reading the magnetic memory device characterized by reading information recorded in the memory cell is provided.
  • a plurality of bit lines divided into a plurality of groups every two adjacent lines and a plurality of bit lines are provided on each of the plurality of bit lines to change the magnetization direction.
  • a selection transistor connected to the magnetoresistive effect element, one end of the magnetoresistive effect element being connected to the bit line, and the magnetoresistive effect element A memory cell having the other end of the element connected to the first signal line via the selection transistor, and a resistance element having a constant resistance value provided in each of the plurality of bit lines, the resistance element A first dummy cell having one end connected to the bit line and the other end connected to the second signal line, and a plurality of voltage sense amplifiers connected to the plurality of sets of bit lines, respectively.
  • Magnetic memo with A reading method of an apparatus, wherein a predetermined read voltage is applied between the first signal line and the second signal line, and a signal voltage output to the first bit line and a reference A voltage difference with a voltage is amplified by the voltage sense amplifier and compared, whereby information recorded in a plurality of the memory cells in the set is simultaneously read out by the plurality of voltage sense amplifiers.
  • a method for reading a memory device is provided.
  • each bit line is provided with a dummy cell having a resistance element having a constant resistance value and a selection transistor connected to the resistance element. Since the read voltage is divided by the resistance ratio with the resistance element of one cell, the memory cell can be configured with a cell structure (for example, 1T-1MTJ type) having the smallest magnetoresistive element. .
  • the reading circuit can be constituted by a constant voltage source and a voltage sense amplifier, the area of the peripheral circuit can be reduced. Thereby, high integration and low power consumption of the magnetic memory device can be achieved.
  • the resistance element of the dummy cell is an element having the same stacked structure as the magnetoresistive effect element of the memory cell, the dummy cell and the memory cell can be formed at the same time, which simplifies the manufacturing process and consequently reduces the manufacturing cost. Can be reduced. Furthermore, if the resistance element of the dummy cell and the magnetoresistive effect element of the memory cell have the same area, elements of the same size can be made without distinguishing between the dummy cell and the memory cell during manufacturing. The ability to reduce the variation of
  • connection transistor for controlling the connection between the bit line and the voltage sense amplifier is provided, it is possible to increase the speed of voltage sensing.
  • the magnetoresistive effect element of the memory cell can be protected from the voltage.
  • the reference voltage can be generated by the resistance voltage division of two dummy cells connected to one bit line. Further, if the resistance values of the resistance elements of the two dummy cells connected to one bit line are made the same, the simplicity of design and the ease of manufacturing process can be improved.
  • FIG. 1 is a circuit diagram showing a structure of a magnetic memory device according to a first embodiment of the present invention.
  • FIG. 2 is a view (No. 1) showing the read method of the magnetic memory device according to the first embodiment of the present invention.
  • FIG. 3 is a view showing a read method of the magnetic memory device according to the first embodiment of the present invention ( Part 2).
  • FIG. 4 is a plan view showing the structure of the magnetic memory device according to the first embodiment of the present invention.
  • FIG. 5 is a schematic cross-sectional view showing the structure of the magnetic memory device according to the first embodiment of the present invention.
  • FIG. 6 is an enlarged sectional view of the magnetic memory device according to the first embodiment of the present invention.
  • FIG. 7 is a process sectional view (No. 1) showing the method for manufacturing the magnetic memory device according to the first embodiment of the invention.
  • FIG. 8 is a process sectional view (No. 2) showing the method for manufacturing the magnetic memory device according to the first embodiment of the present invention.
  • FIG. 9 is a process sectional view (No. 3) showing the method for manufacturing the magnetic memory device according to the first embodiment of the invention.
  • FIG. 10 is a circuit diagram showing a structure of a magnetic memory device according to a second embodiment of the present invention.
  • FIG. 11 is a time chart showing the timing of a read operation in the magnetic memory device according to the second embodiment of the present invention.
  • FIG. 12 is a diagram showing voltage measurement nodes shown in the time chart of FIG. 11.
  • FIG. 13 is a circuit diagram showing a structure of a magnetic memory device according to a third embodiment of the present invention.
  • FIG. 14 is a circuit diagram showing a structure of a magnetic memory device according to a fourth embodiment of the present invention.
  • FIG. 15 is a circuit diagram showing a structure of a magnetic memory device according to a fifth embodiment of the present invention.
  • FIG. 16 is a diagram (No. 1) illustrating the method for reading the magnetic memory device according to the fifth embodiment of the present invention.
  • FIG. 17 is a diagram (No. 2) illustrating the method of reading the magnetic memory device according to the fifth embodiment of the present invention.
  • FIG. 18 is a diagram (part 1) illustrating a read method of a conventional magnetic memory device.
  • FIG. 19 is a diagram (part 2) illustrating a conventional magnetic memory device reading method.
  • FIG. 20 is a diagram illustrating a conventional magnetic memory device read method (part 3). Description
  • FIGS. 1-10 A magnetic memory device according to a first embodiment of the present invention will be described with reference to FIGS.
  • FIG. 1 is a circuit diagram showing a structure of the magnetic memory device according to the present embodiment
  • FIGS. 2 and 3 are diagrams showing a reading method of the magnetic memory device according to the present embodiment
  • FIG. 4 is a magnetic diagram according to the present embodiment.
  • FIG. 5 is a schematic sectional view showing the structure of the magnetic memory device according to the present embodiment
  • FIG. 6 is an enlarged sectional view of the magnetic memory device according to the present embodiment
  • FIGS. It is process sectional drawing which shows the manufacturing method of the magnetic memory device by a form.
  • the magnetic memory device is a 1T-1MTJ type memory cell comprising one selection transistor Tr and one MTJ element MTJ.
  • the MC power direction (the horizontal direction in the drawing) and the column direction (the vertical direction in the drawing) Are arranged in a matrix along (direction).
  • the memory cells MC arranged in the row direction include a word line WL that commonly connects the gate terminals of the selection transistors Tr included in the memory cells MC, and an MTJ element MTJ among the source Z drain terminals of the selection transistors Tr.
  • a ground line GND is provided to connect the terminal on the opposite side to the connected side in common.
  • the word line WL and the ground line GND are provided for each row of the memory cells MC.
  • the memory cells MC arranged in the column direction are provided with bit lines BL that commonly connect terminals on the opposite side of the MTJ element MTJ to the side to which the selection transistor Tr is connected.
  • a bit line BL is provided for each column of memory cells MC.
  • One dummy cell DC is provided on one end side of each bit line BL adjacent to the memory cell MC.
  • Each dummy cell DC has one select transistor Tr and
  • the resistance element R is a resistance element having a certain resistance value.
  • the drain terminal is provided with a signal line SIG that commonly connects the terminal on the opposite side to the side where the resistance element R is connected.
  • Select transistor Tr is connected among the terminals of resistance element R
  • the terminal on the opposite side to the connected side is connected to the corresponding bit line BL.
  • each bit line BL is connected to a constant voltage source for reference via a column selection transistor Tr.
  • bit line BL Connected to V.
  • the other end of the bit line BL is connected to the voltage sense rer col via the column selection circuit SEL.
  • amplifier SA Connected to amplifier SA.
  • voltage sense amplifier SA for example, a cross-coupled sense amplifier as shown in the figure can be used.
  • One end of the ground line GND connected to the memory cell MC is connected to the row selection transistor Tr.
  • the reference voltage V can be a ground potential, for example.
  • the signal line SIG connected to the dummy cell DC passes through the row selection transistor Tr.
  • D row, d is connected to the constant voltage source V. Note that the row selection transistors Tr and Tr
  • the transistor Tr is turned on, and the selection transistors Tr row, d of the memory cell MC and the dummy cell DC
  • signal line SIG When is turned on, as shown in Figure 2, signal line SIG, dummy cell DC, bit line BL, memory
  • D 1 cell MC and ground line GND are connected in series to form a serial connection. So
  • bit line B A reference voltage V is applied to the adjacent bit line BL. That is, bit line B
  • the column selection transistor Tr (not shown) connected to one end of L is turned on, and the constant voltage source V
  • bit line BL used for reference is not limited to the bit line adjacent to the bit line BL ef 2 1, and any bit line can be selected.
  • FIG. 3 is a diagram in which the state of FIG. 2 is rewritten to an equivalent circuit. Here, for simplification of explanation, each selection transistor is ignored. Also, the low voltage applied to the signal line SIG
  • the voltage V of the voltage source is 800 mV
  • the resistance value of the resistance element R of the dummy cell DC is 10 k ⁇
  • the resistance value of the MTJ element MTJ of the memory cell MC is 15 kQ
  • the resistance value of the low resistance state Assume that the resistance is 10 k ⁇ .
  • the voltage at the connection node between the resistance element R of the dummy cell DC and the MTJ element MTJ of the memory cell MC, that is, the voltage V of the bit line BL is the resistance
  • bit line BL used as the reference-side bit line (/ BL) has a voltage V and
  • the voltage margin is about 40 mV.
  • bit line BL to which the signal voltage V is applied and the reference voltage V are marked.
  • the selected bit line BL (ZBL) is selected by the column selection circuit SEL, and the voltage sense amplifier S
  • the voltage sense amplifier SA causes the signal voltage V on the bit line BL1 to be
  • the stored information can be read out.
  • the silicon substrate 10 includes element isolation that defines a plurality of active regions on the surface of the silicon substrate 10.
  • a film 12 is formed.
  • Each active region has a rectangular shape that is long in the X direction.
  • the plurality of active regions are arranged in a staggered pattern.
  • a plurality of lead lines WL extending in the Y direction are formed on the silicon substrate 10 on which the element isolation film 12 is formed.
  • One word line WL extends in each active region.
  • Source / drain regions 16 and 18 are formed in the active regions on both sides of the word line WL.
  • a selection transistor having the gate electrode 14 also serving as the word line WL and the source / drain regions 16 and 18 is formed in each active region.
  • An interlayer insulating film 20 is formed on the silicon substrate 10 on which the selection transistor is formed.
  • a contact plug 24 connected to the source / drain region 16 formed in the contact portion of the active region is embedded in the interlayer insulating film 20.
  • a plurality of ground lines 26 (GND) are formed on the interlayer insulating film 20 so as to extend in the Y direction and are electrically connected to the source / drain regions 16 via the contact plugs 24.
  • An interlayer insulating film 28 is formed on the interlayer insulating film 20 on which the ground line 26 is formed.
  • a plurality of write word lines 38 (WWL) extending in the Y direction are loaded in the interlayer insulating film 28.
  • the write word line 38 is formed on each word line WL.
  • the write word line 38 includes a Ta film 32 as a barrier metal formed along the inner wall of the wiring groove 30, and a high magnetic permeability NiFe film 34 provided to strengthen the magnetic field. And a Cu film 36 which is a main wiring portion.
  • Interlayer insulating film 40 is formed on the interlayer insulating film 28 in which the write word line 38 is carried.
  • Interlayer insulating films 40, 28, 20 contain contact plugs 44 connected to source / drain regions 18.
  • a lower electrode layer 46 electrically connected to the source Z drain region 18 via the contact plug 44 is formed on the interlayer insulating film 40 in which the contact plug 44 is loaded.
  • An MTJ element 62 is formed on the lower electrode layer 46.
  • the MTJ element 62 is formed in each region where the active region and the write word line 38 intersect.
  • the MTJ element 62 includes an antiferromagnetic layer 48 made of a PtMn film, a ferromagnetic layer 50 made of a CoFe film, a nonmagnetic layer 52 made of Ru, and a ferromagnetic layer 54 made of a CoFe film.
  • the ferromagnetic layer 50, the nonmagnetic layer 52, and the ferromagnetic layer 54 constitute a fixed magnetization layer, and the ferromagnetic layer 58 constitutes a free magnetization layer.
  • An interlayer insulating film 64 is formed on the interlayer insulating film 40 other than the region where the MTJ element 62 is formed.
  • a plurality of bit lines 64 (BL) extending in the X direction are formed which are electrically connected to the MTJ element 62 in the cap layer 60. .
  • the same cell structure as that of the memory cell MC can be adopted as the dummy cell DC.
  • the MTJ element is an element that can switch the resistance state by reversing the magnetization direction of the free magnetic layer by applying a magnetic field, but when using it in one resistance state (for example, the low resistance state) It can be considered as a resistance element. Therefore, the resistance element R can be configured using an MTJ element having the same configuration as the MTJ element of the memory cell. If the resistance element R is composed of an MTJ element, it is possible to simplify the manufacturing method without having to provide a process for forming the resistance element R separately.
  • the resistance element R of the dummy cell DC can be formed by forming a junction area corresponding to a required resistance value. For example, if the MTJ element with an area of 0.4 X 0.8 / im has a resistance value of 10 k ⁇ in the low resistance state, for example, and a resistance value of 15 k ⁇ in the high resistance state, it is 12.5 k ⁇ .
  • the area of the resistance element R of the dummy cell DC may be set to 0 ⁇ 4 X 0.64 ⁇ .
  • the resistance element R of the dummy cell DC does not necessarily need to be composed of an MTJ element. It can also be composed of other resistors that are not MTJ elements, such as polysilicon resistors.
  • FIGS. 7 to 9 are process cross-sectional views illustrating the method of manufacturing the magnetic memory device according to the present embodiment.
  • 7 to 9 are process cross-sectional views taken along the line A-line in FIG.
  • the element isolation film 12 is formed on the silicon substrate 10 by, eg, STI (Shallow Trench Isolation) method.
  • a normal MOS transistor is formed in the active region defined by the element isolation film 12.
  • a selection transistor Tr having a gate electrode 14 and source / drain regions 16 and 18 is formed (FIG. 7 (a)).
  • One selection transistor Tr is formed in each active region.
  • the gate electrode 14 is formed to extend in the direction perpendicular to the paper surface, and forms a lead line WL that also serves as the gate electrodes 14 of the plurality of selection transistors Tr as shown in FIGS.
  • a silicon oxide film is deposited on the silicon substrate 10 on which the selection transistor Tr is formed, for example, by a CVD method, this surface is flattened by a CMP method, and an interlayer insulation made of a silicon oxide film is formed.
  • a film 20 is formed.
  • contact holes 22 reaching the source / drain regions 16 are formed in the interlayer insulating film 20 by photolithography and dry etching.
  • ground line 26 is formed so as to extend in a direction crossing the word line WL, as shown in FIGS.
  • a silicon oxide film is deposited on the interlayer insulating film 20 on which the ground line 26 is formed by, for example, the CVD method, and then the surface is flattened by the CMP method, and the interlayer insulating film made of the silicon oxide film is formed.
  • a film 28 is formed (FIG. 7 (c)).
  • a wiring trench 30 for embedding a write word line is formed in the interlayer insulating film 28 by photolithography and etching (FIG. 7 (d)).
  • the write word line 38 embedded in the memory is formed (FIGS. 6 and 8 (a)).
  • the write word line 38 (WWU is formed so as to extend in a direction parallel to the extending direction of the word line WL, as shown in FIG.
  • a silicon oxide film is deposited on the interlayer insulating film 28 in which the write word line 38 is embedded, for example, by the CVD method, and then the surface is flattened by the CMP method, and the interlayer insulating film made of the silicon oxide film is formed.
  • a film 40 is formed.
  • a contact hole 42 reaching the source Z drain region 18 is formed in the interlayer insulating films 40, 28, 20 by photolithography and dry etching.
  • these conductive films are etched back or polished back, embedded in the contact holes 42 and electrically connected to the source / drain regions 18. Connected contact plugs 44 are formed (FIG. 8B).
  • this Ta film is patterned by photolithography and dry etching, and electrically connected to the source Z drain diffusion layer 18 via the contact plug 44 Then, the lower electrode layer 46 connected to is formed (FIG. 8 (c)).
  • a cap layer 60 made of a Ta film having a thickness of 30 nm is formed.
  • the cap layer 60, the ferromagnetic layer 58, the tunnel insulating film 56, the ferromagnetic layer 54, the nonmagnetic layer 52, the ferromagnetic layer 50, and the antiferromagnetic layer 48 are patterned by photolithography and dry etching.
  • the MTJ element 62 electrically connected to the source / drain region 18 of the selection transistor Tr through the lower electrode layer 46 and the contact plug 44 is formed (FIG. 6, FIG. 9 (a)).
  • the ferromagnetic layer 50, the nonmagnetic layer 52, and the ferromagnetic layer 54 constitute a fixed magnetization layer
  • the ferromagnetic layer 58 constitutes a free magnetization layer.
  • the silicon oxide film is planarized until the MTJ element 62 is exposed by the CMP method, and the surface Then, an interlayer insulating film 64 made of a silicon oxide film whose surface is flattened is formed (FIG. 9B).
  • a conductive film is deposited and patterned on the interlayer insulating film 64 in which the MTJ element 62 is embedded, and a bit line 66 (BL) connected to the MTJ element 62 is formed (FIG. 9C).
  • the bit line 66 is formed to extend in a direction crossing the word line WL, the write word line WWL, and the ground line GND.
  • an insulating layer, a wiring layer, and the like are further formed on the upper layer to complete the magnetic memory device.
  • each bit line is provided with a dummy cell having a resistance element and a selection transistor connected thereto, and a magnetoresistive effect element of the memory cell and a resistance element of the dummy cell are provided.
  • the memory cell can be configured with a cell structure (for example, 1T-1MTJ type) having a minimum of one magnetoresistive element.
  • the reading circuit can be constituted by a constant voltage source and a voltage sense amplifier, the area of the peripheral circuit can be reduced. Thereby, high integration and low power consumption of the magnetic memory device can be achieved.
  • the resistance change of the magnetoresistive element can be increased.
  • the operation of the voltage sense amplifier can be accelerated, and the reliability of the read operation can be improved.
  • the resistance element of the dummy cell is an element having the same stacked structure as the magnetoresistive effect element of the memory cell, the dummy cell and the memory cell can be formed at the same time, which simplifies the manufacturing process and consequently reduces the manufacturing cost. Can be reduced. Furthermore, if the resistance element of the dummy cell and the magnetoresistive effect element of the memory cell have the same area, elements of the same size can be made without distinguishing between the dummy cell and the memory cell during manufacturing. The ability to reduce the variation of
  • a magnetic memory device according to a second embodiment of the present invention will be described with reference to FIGS. Components similar to those of the magnetic memory device according to the first embodiment shown in FIGS. 1 to 9 are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • FIG. 10 is a circuit diagram showing the structure of the magnetic memory device according to the present embodiment
  • FIG. 11 is a time chart showing the timing of the read operation.
  • Figure 12 is shown in the time chart of Figure 11.
  • FIG. 10 is a circuit diagram showing the structure of the magnetic memory device according to the present embodiment
  • FIG. 11 is a time chart showing the timing of the read operation.
  • Figure 12 is shown in the time chart of Figure 11.
  • the memory cell array of the magnetic memory device according to the present embodiment is the same as the magnetic memory device according to the first embodiment shown in FIG.
  • the main feature of the magnetic memory device according to the present embodiment is that the bit line BL is connected between the column selection circuit SEL and the voltage sense amplifier SA.
  • connection transistor Tr for controlling the connection between the two is provided.
  • the transistor Tr may be included in the column selection circuit SEL.
  • both signal lines (A and B in the figure) of the voltage sense amplifier SA are precharged to a predetermined voltage.
  • the charge is precharged to about 680 mV.
  • the selection transistor Tr of the memory cell MC and dummy cell DC to be read is turned on, and the corresponding row selection transistors Tr 1 and Tr row row 1 row are turned on by the row selection circuit SEL.
  • FIG. 1 is the voltage according to the resistance state of the MTJ element MTJ (C in the figure).
  • the time chart in Fig. 11 shows the case where the MTJ element MTJ is in the high resistance state, and the voltage of the bit line BL is boosted to about 480 mV.
  • the column selection transistor Tr is turned on, and a bit line (/ BL) on the reference side is formed.
  • the voltage on the bit line BL is boosted to the reference voltage of about 440mV.
  • the voltage / V is applied to the gate electrode of the Pch transistor of the voltage sense amplifier SA, and then the voltage V is applied to the gate electrode of the Nch transistor of the voltage sense amplifier SA.
  • the voltage of the signal line (A in the figure) connected to BL is raised to the power supply voltage V and
  • the voltage on the reference-side bit line (the signal line (B in the figure) connected to ZBU) has been pulled down to the ground potential, so that the voltage on the bit line BL and the voltage on the reference-side bit line / BL Therefore, the information stored in the memory cell can be read out.
  • connection transistor Tr accurately transmits the output signal from the memory cell MC to the voltage sense amplifier SA, con
  • connection transistor Tr remains on, the MTJ element of the memory cell MC is con
  • the output signal may be incorrect and the MTJ element may be damaged.
  • Connection transistor Tr is provided to drive the voltage sense amplifier con
  • connection transistor for controlling the connection between the bit line and the voltage sense amplifier since the connection transistor for controlling the connection between the bit line and the voltage sense amplifier is provided, it is only possible to increase the speed of voltage sensing. It is possible to protect the MTJ element of the memory cell due to the breakdown voltage of the tunnel insulating film caused by the large voltage generated during operation of the voltage sense amplifier.
  • a magnetic memory device according to a third embodiment of the present invention will be described with reference to FIG.
  • FIG. 13 is a circuit diagram showing the structure of the magnetic memory device according to the present embodiment.
  • the magnetic memory device is characterized in that adjacent bit lines BL are paired to form a so-called folded bit line structure.
  • a memory cell MC is connected to one bit line constituting a pair corresponding to an odd number of word lines WL, WL,..., And an even number is connected to the other bit line.
  • Memory cells MC are connected to the corresponding word lines WL, WL,.
  • Word line W
  • Ground line G connected to memory cell MC corresponding to the first word line WL, WL,.
  • ND and a group connected to memory cell MC corresponding to odd-numbered word lines WL, WL,.
  • bit line BL a bit line paired with a bit line (for example, bit line BL) to which a memory cell MC to be read is connected is referred to.
  • bit line (/ BL) on the active side Used as the bit line (/ BL) on the active side.
  • so-called folded bit advance images are formed by adjacent bit lines, so that common-mode noise between each pair of bit lines and / or bit lines can be canceled. .
  • noise resistance during memory operation can be improved.
  • a magnetic memory device according to the fourth embodiment of the present invention will be described with reference to FIG.
  • the same components as those of the magnetic memory device according to the first to third embodiments shown in FIGS. 1 to 13 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
  • FIG. 14 is a circuit diagram showing the structure of the magnetic memory device according to the present embodiment.
  • the memory cell array of the magnetic memory device according to the present embodiment is the same as the magnetic memory device according to the third embodiment shown in FIG.
  • the main feature of the magnetic memory device according to the present embodiment is that a voltage sense amplifier SA is provided for each bit line pair.
  • the A column selection circuit SEL is not required by providing a voltage sense amplifier SA for each bit line pair.
  • bit line BL and the voltage sense amplifier SA are connected via the connection transistor Tr.
  • cross-coupled voltage sensing circuit as shown in the figure can be formed in a small area, and therefore can be provided for each bit line pair without increasing the bit line interval.
  • the voltage sense amplifier SA provided for each bit line pair is connected in parallel to the burst processing circuit. As a result, it is possible to easily realize high-speed reading in a so-called burst mode in which data of each column is read simultaneously and latched by the voltage sense amplifier SA to perform high-speed data transfer.
  • the voltage sense amplifiers are provided in the respective sets having the folded bit line structure, so that it is possible to use high-speed signal processing (burst processing) at the time of read output.
  • a magnetic memory device according to a fifth embodiment of the present invention will be described with reference to FIG.
  • the same components as those of the magnetic memory device according to the first to fourth embodiments shown in FIGS. 1 to 14 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
  • FIG. 15 is a circuit diagram showing a structure of the magnetic memory device according to the present embodiment
  • FIGS. 16 and 17 are diagrams showing a reading method of the magnetic memory device according to the present embodiment.
  • the magnetic memory device according to the present embodiment is obtained by providing two dummy cells DC for each bit line BL in the magnetic memory device according to the third embodiment shown in FIG.
  • D2 D4 2 4 is connected. Connected to the dummy cell DC and the signal line connected to the dummy cell DC
  • the signal line is composed of a common signal line SIG. Also, dummy cell DC
  • Dummy cell DC Dummy cell DC
  • bit line BL Dummy cell DC
  • memory cell MC Dummy cell DC
  • signal line SIG signal line
  • signal line SIG dummy cell DC
  • bit line BL dummy cell DC
  • signal line SIG dummy cell DC
  • FIG. 17 shows the state of FIG. 16 rewritten with an equivalent circuit.
  • each selection transistor is ignored.
  • the signal lines SIG and SIG are not included.
  • the voltage V of the applied low voltage source is 800 mV, and the resistance values of the resistance elements R and R are 10 k ⁇
  • the resistance values of the resistance elements R and R are 12.22 kQ, and the MTJ element M of the memory cell MC
  • the voltage V of the bit line BL depends on the resistance voltage division between the resistance element R and the resistance element R.
  • Vref 800mV X 12. 22k ⁇ / (10k Q + 12. 22k Q)
  • bit lines BL and BL are connected to the voltage sense amplifier SA, whereby the bit
  • the information stored in the MTJ element can be read out.
  • the reference voltage is generated by the resistance voltage division of the two dummy cells connected to one bit line.
  • Power S can be.
  • the present invention relates to a magnetoresistive using a resistance change based on a spin relationship between magnetic layers.
  • the present invention can be widely applied to magnetic memory devices using effect elements. For example, it can be applied to a magnetic memory device using a magnetoresistive effect element in which two magnetic layers are laminated via a conductive nonmagnetic layer, and a magnetic memory device using a spin injection tunneling magnetoresistive element. It is.
  • the reference voltage is generated by providing two dummy cells on each bit line in the magnetic memory device according to the third embodiment.
  • two dummy cells may be provided for each bit line. Les.
  • the magnetic memory device and the reading method thereof according to the present invention enable the reduction of the memory cell area and the peripheral circuit area and the reduction of the power consumption, and the magnetic memory device using the resistance change based on the magnetization direction of the magnetic layer This is useful for achieving high integration and low power consumption.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

　　複数のビット線ＢＬと、複数のビット線ＢＬのそれぞれに設けられ、磁化方向の変化に伴い抵抗値が変化する磁気抵抗効果素子ＭＴＪと、磁気抵抗効果素子ＭＴＪに接続された選択トランジスタＴｒとを有し、磁気抵抗効果素子ＭＣの一端がビット線ＢＬに接続され、磁気抵抗効果素子ＭＴＪの他端が選択トランジスタＴｒを介して第１の信号線ＧＮＤに接続されたメモリセルＭＣと、複数のビット線ＢＬのそれぞれに設けられ、抵抗値が一定である抵抗素子Ｒを有し、抵抗素子Ｒの一端がビット線ＢＬに接続され、抵抗素子Ｒの他端が第２の信号線ＳＩＧＤに接続されたダミーセルＤＣと、複数のビット線ＢＬに接続するように設けられた電圧センスアンプＳＡとを有する。  

Description

明 細 書
磁気メモリ装置及びその読み出し方法
技術分野
[0001] 本発明は、磁気メモリ装置に係り、特に、磁性層の磁化方向に基づく抵抗変化を利 用した磁気メモリ装置並びにその読み出し方法に関する。
背景技術
[0002] 近年、書き換え可能な不揮発性メモリとして、磁気抵抗効果素子をマトリクス状に配 列した磁気ランダムアクセスメモリ（以下、 MRAM： Magnetic Random Access Memoryという）が注目されている。 MRAMは、 2つの磁性層における磁化方向の組 み合わせを利用して情報を記憶し、これら磁性層間の磁化方向が平行である場合と 反平行である場合とにおける抵抗変化（すなわち電流或いは電圧の変化）を検知す ることによって記憶情報の読み出しを行うものである。
[0003] MRAMを構成する磁気抵抗効果素子の 1つとして、磁気トンネル接合（以下、 MT J： Magnetic Tunnel Junctionという）素子が知られている。 MTJ素子は、 2つの強磁性 磁性層がトンネル絶縁膜を介して積層されたものであり、 2つの強磁性層の磁化方向 の関係に基づレ、てトンネル絶縁膜を介して磁性層間を流れるトンネル電流が変化す る現象を利用したものである。すなわち、 MTJ素子は、 2つの強磁性層の磁化方向が 平行のときに低い素子抵抗を有し、反平行のときには高い素子抵抗を有する。この 2 つの状態をデータ" 0"及びデータ "1"に関連づけることにより、記憶素子として用いる こと力 Sできる。このように MTJ素子は、素子抵抗の変化を利用した記憶素子であること から、記憶情報の読み出しのためには抵抗変化を電圧或いは電流に変換する必要 力 Sある。
[0004] 従来の磁気メモリ装置の読み出し方法について図 18乃至図 20を用いて説明する
[0005] 図 18に示す磁気メモリ装置は、 1つの選択トランジスタ 102と 1つの MTJ素子 104と により 1つのメモリセル 100が構成されたものである（1T-1MTJ型）。選択トランジスタ 102と MTJ素子 104とは直列に接続され、 MTJ素子 104側の端部には電流源 106 が接続され、選択トランジスタ 102側の端部は接地されている。
[0006] リファレンス側のセルは、基本構成はメモリ側のセルと同じであり、 1つの選択トラン ジスタ 102rと 1つの MTJ素子 104rとにより構成される。リファレンス側のセルの MTJ 素子 104rの抵抗値は、例えばメモリ側の MTJ素子 104の高抵抗状態における抵抗 値と低抵抗状態における抵抗値との中間値とされている。
[0007] 選択トランジスタ 102をオンにして電流源 106から MTJ素子 104に電流を流すと、 MTJ素子 104の電流源 106側の端子には、 MTJ素子 104に書き込まれた記憶情報 (抵抗値）に応じた電圧が出力される。すなわち、 MTJ素子 104が高抵抗状態の場 合には高いレベルの電圧が出力され、 MTJ素子 104が低抵抗状態の場合には低い レベルの電圧が出力される。メモリ側のセル及びリファレンス側のセルから出力される この電圧を、次段に接続されるセンスアンプ（図示せず）により増幅して比較すること により、メモリ側のセルの記憶情報を読み出すことができる。
[0008] 図 18に示す磁気メモリ装置の読み出し回路は、例えば非特許文献 1に記載されて いる。
[0009] 図 19に示す磁気メモリ装置は、 2つの選択トランジスタ 102a, 102bと 2つの MTJ素 子 104a, 104bとにより 1つのメモリセル 100が構成されたものである（2T— 2MTJ型） 。 MTJ素子 104a, 104bには、相補的な関係をなす抵抗状態が書き込まれる。すな わち、 MTJ素子 104a, 104bのうち一方が高抵抗状態で他方が低抵抗状態となるよ うに書き込まれる。
[0010] 選択トランジスタ 102a及び MTJ素子 104a、選択トランジスタ 102b及び MTJ素子 1 04bは、それぞれ直列に接続されている。選択トランジスタ 102aと選択トランジスタ 1 02bとは、 MTJ素子 104a, 104bに接続された端子と逆の端子において接続されて レ、る。 MTJ素子 104aの他方の端子は一定電圧 Vdに接続され、 MTJ素子 104bの他 方の端子は接地されている。
[0011] 選択トランジスタ 102a, 102bをオンにすると、 MTJ素子 104a、選択トランジスタ 10 2a、選択トランジスタ 102b及び MTJ素子 104bの直列接続体に電流が流れる。これ により、選択トランジスタ 102aと選択トランジスタ 102bとの接続ノードには、 MTJ素子 104a, 104bに書き込まれた記憶情報に応じた電圧が出力される。すなわち、 MTJ 素子 104aと MTJ素子 104bとの抵抗分圧により、 MTJ素子 104aが低抵抗状態で M TJ素子 104bが高抵抗状態の場合には高いレベルの電圧が出力され、 MTJ素子 10 4aが高抵抗状態で MTJ素子 104bが低抵抗状態の場合には低いレベルの電圧が 出力される。メモリ側のセルから出力される電圧 V とリファレンス電圧 V とを、次段
sig ref
に接続されるセンスアンプ（図示せず）により増幅して比較することにより、メモリ側の セルの記憶情報を読み出すことができる。
[0012] 図 19に示す磁気メモリ装置の読み出し回路は、例えば非特許文献 2に記載されて いる。
[0013] 図 20に示す磁気メモリ装置は、選択トランジスタ 102と MTJ素子 104とからなる 1T —1MTJ型のメモリセル 100を有している。リファレンス側には、高抵抗状態の MTJ素 子 104hを有するセルと低抵抗状態の MTJ素子 104Lを有するセルとが形成されて レ、る。メモリ側のセル及びリファレンス側のセルには、クランプトランジスタ 108を介し て第 1段目の増幅器としてのカレントミラーセンスアンプ 110が接続されている。
[0014] MTJ素子 104Hに流れる電流を I 、 MTJ素子 104Lに流れる電流を Iとすると、力
H L
レントミラーセンスアンプからこれに接続された 3つの信号線に供給される電流は、そ れぞれ（I + 1 ) /2となる。したがって、メモリ側のノード N1における電圧とリファレン
H L
ス側のノード N2における電圧とを次段に接続される増幅器（図示せず）により増幅し て比較することにより、メモリ側のセルの記憶情報を読み出すことができる。
[0015] 図 20に示す磁気メモリ装置の読み出し回路は、例えば非特許文献 3に記載されて いる。
非特許文献 1 : M. Durlam et al" "A low power 1Mbit MRAM based on 1T1MTJ bit cell integrated with Copper Interconnects", 2002 Symposium on VLSI Circuits Digest of Technical Papers
非特許文献 2 : T. Inaba et al., "Resistance Ration Read (R3) Architecture for a Burst Operated 1.5V MRAM Macro , IEEE 2003 Custom Integrated Circuits Conference, pp. 399-402
非特許文献 3 : J. Nahas et al. , "A 4Mb 0.18- micron 1T1MTJ Toggle MRAM
Memory", 2004 IEEE International Solid-State Circuits Conference, pp. 44-45 発明の開示
発明が解決しょうとする課題
[0016] し力しながら、図 18に示す従来の磁気メモリ装置は、 1T-1MTJ型のメモリセルに より最小のセル面積を実現できる一方、周辺回路として大面積が必要な電流源を設 ける必要があり、周辺回路の占有面積が大きくなつてしまう。また、電流注入型の読 み出し方式を用いるため、消費電力も大きかった。
[0017] また、図 19に示す従来の磁気メモリ装置は、電圧源や電圧センス回路の利用で周 辺回路は比較的小さくできる一方、 2T— 2MTJ型のメモリセルのためメモリ領域内の 集積度は 1T一 1MTJ型の磁気メモリ装置に比べて半減してしまう。
[0018] また、図 20に示す従来の磁気メモリ装置は、 1T一 1MTJ型のメモリセルにより最小 のセル面積を実現できる一方、カレントミラーセンス回路及び大きなクランプトランジ スタの使用により周辺回路が大きくなつてしまう。また、電流センス方式のため消費電 流も大きい。
[0019] このため、メモリセルアレイが最小の 1T一 1MTJ型でありながら、周辺回路が小さく できる電圧源と電圧センスアンプを使用できる読み出し回路を実現し、それによつて MRAMの高集積化及び低消費電力化を図ることが望まれていた。
[0020] 本発明の目的は、高集積化及び低消費電力化が容易である磁気メモリ装置並び にこのような磁気メモリ装置の読み出し方法を提供することにある。
課題を解決するための手段
[0021] 本発明の一観点によれば、複数のビット線と、複数の前記ビット線のそれぞれに設 けられ、磁化方向の変化に伴い抵抗値が変化する磁気抵抗効果素子と、前記磁気 抵抗効果素子に接続された選択トランジスタとを有し、前記磁気抵抗効果素子の一 端が前記ビット線に接続され、前記磁気抵抗効果素子の他端が前記選択トランジス タを介して第 1の信号線に接続されたメモリセルと、複数の前記ビット線のそれぞれに 設けられ、抵抗値が一定である抵抗素子を有し、前記抵抗素子の一端が前記ビット 線に接続され、前記抵抗素子の他端が第 2の信号線に接続された第 1のダミーセル と、複数の前記ビット線に接続するように設けられた電圧センスアンプとを有すること を特徴とする磁気メモリ装置が提供される。 [0022] 本発明の他の観点によれば、磁化方向の変化に伴い抵抗値が変化する磁気抵抗 効果素子と、前記磁気抵抗効果素子に接続された選択トランジスタとを有し、前記磁 気抵抗効果素子の一端が第 1のビット線に接続され、前記磁気抵抗効果素子の他端 が前記選択トランジスタを介して第 1の信号線に接続されたメモリセルと、抵抗値が一 定である抵抗素子を有し、前記抵抗素子の一端が前記第 1のビット線に接続され、前 記抵抗素子の他端が第 2の信号線に接続された第 1のダミーセルと、前記第 1のビッ ト線に接続された電圧センスアンプとを有する磁気メモリ装置の読み出し方法であつ て、前記第 1の信号線と前記第 2の信号線との間に所定の読み出し電圧を印加し、 前記第 1のビット線に出力される信号電圧とリファレンス電圧との電圧差を前記電圧 センスアンプにより増幅して比較することにより、前記メモリセルに記録された情報を 読み出すことを特徴とする磁気メモリ装置の読み出し方法が提供される。
[0023] また、本発明の更に他の観点によれば、隣接する 2本毎に複数の組に分けられた 複数のビット線と、複数の前記ビット線のそれぞれに設けられ、磁化方向の変化に伴 い抵抗値が変化する磁気抵抗効果素子と、前記磁気抵抗効果素子に接続された選 択トランジスタとを有し、前記磁気抵抗効果素子の一端が前記ビット線に接続され、 前記磁気抵抗効果素子の他端が前記選択トランジスタを介して第 1の信号線に接続 されたメモリセルと、複数の前記ビット線のそれぞれに設けられ、抵抗値が一定である 抵抗素子を有し、前記抵抗素子の一端が前記ビット線に接続され、前記抵抗素子の 他端が第 2の信号線に接続された第 1のダミーセルと、前記ビット線の複数の前記組 にそれぞれ接続された複数の電圧センスアンプとを有する磁気メモリ装置の読み出 し方法であって、前記第 1の信号線と前記第 2の信号線との間に所定の読み出し電 圧を印加し、前記第 1のビット線に出力される信号電圧とリファレンス電圧との電圧差 を前記電圧センスアンプにより増幅して比較することにより、複数の前記組の前記メ モリセルに記録された情報を、複数の前記電圧センスアンプにより同時に読み出すこ とを特徴とする磁気メモリ装置の読み出し方法が提供される。
発明の効果
[0024] 本発明によれば、各ビット線に、抵抗値が一定である抵抗素子とこれに接続された 選択トランジスタとを有するダミーセルを設け、メモリセルの磁気抵抗効果素子とダミ 一セルの抵抗素子との抵抗比で読み出し電圧を分圧する構成としたので、メモリセル は最小の 1個の磁気抵抗効果素子を有するセル構造 (例えば 1T - 1MTJ型）により 構成すること力 Sできる。また、読み出し回路は定電圧源と電圧センスアンプとにより構 成できるので、周辺回路の面積を小さくすることができる。これにより、磁気メモリ装置 の高集積化及び低消費電力化を図ることができる。
[0025] また、磁気抵抗効果素子として磁気トンネル接合素子を用いることにより、磁気抵抗 素子の抵抗変化を大きくとることができる。これにより、電圧センスアンプの動作を高 速化することができ、また、読み出し動作の信頼性を向上することができる。
[0026] また、ダミーセルの抵抗素子を、メモリセルの磁気抵抗効果素子と同じ積層構造の 素子とすれば、ダミーセルとメモリセルとを同時に作成できるので、製造工程が簡略 化され、ひいては製造コストを削減することができる。更には、ダミーセルの抵抗素子 とメモリセルの磁気抵抗効果素子とを同じ面積とすれば、製造時にダミーセルとメモリ セルとを区別せずに同じサイズの素子を作ることができるので、これら素子のサイズの ばらつきを低減すること力 Sできる。
[0027] また、ビット線と電圧センスアンプとの間に、これらの間の接続を制御する接続トラン ジスタを設けるので、電圧センスの高速化を可能にできるだけでなぐ電圧センスアン プ動作時に発生する大電圧からメモリセルの磁気抵抗効果素子を保護することがで きる。
[0028] また、ビット線毎に 2つずつのダミーセルを設ければ、 1のビット線に連なる 2つのダ ミーセルの抵抗分圧によりリファレンス電圧を生成することができる。また、一のビット 線に連なる 2つのダミーセルの抵抗素子の抵抗値を同じにすれば、設計上の簡便さ 及び製造プロセス上における容易さを向上することができる。
図面の簡単な説明
[0029] [図 1]図 1は、本発明の第 1実施形態による磁気メモリ装置の構造を示す回路図であ る。
[図 2]図 2は、本発明の第 1実施形態による磁気メモリ装置の読み出し方法を示す図（ その 1)である。
[図 3]図 3は、本発明の第 1実施形態による磁気メモリ装置の読み出し方法を示す図（ その 2)である。
[図 4]図 4は、本発明の第 1実施形態による磁気メモリ装置の構造を示す平面図であ る。
[図 5]図 5は、本発明の第 1実施形態による磁気メモリ装置の構造を示す概略断面図 である。
園 6]図 6は、本発明の第 1実施形態による磁気メモリ装置の拡大断面図である。 園 7]図 7は、本発明の第 1実施形態による磁気メモリ装置の製造方法を示す工程断 面図（その 1)である。
園 8]図 8は、本発明の第 1実施形態による磁気メモリ装置の製造方法を示す工程断 面図（その 2)である。
園 9]図 9は、本発明の第 1実施形態による磁気メモリ装置の製造方法を示す工程断 面図（その 3)である。
[図 10]図 10は、本発明の第 2実施形態による磁気メモリ装置の構造を示す回路図で ある。
[図 11]図 11は、本発明の第 2実施形態による磁気メモリ装置における読み出し動作 のタイミングを示すタイムチャートである。
[図 12]図 12は、図 11のタイムチャートに示される電圧の測定ノードを示す図である。
[図 13]図 13は、本発明の第 3実施形態による磁気メモリ装置の構造を示す回路図で ある。
[図 14]図 14は、本発明の第 4実施形態による磁気メモリ装置の構造を示す回路図で ある。
[図 15]図 15は、本発明の第 5実施形態による磁気メモリ装置の構造を示す回路図で ある。
[図 16]図 16は、本発明の第 5実施形態による磁気メモリ装置の読み出し方法を示す 図（その 1)である。
[図 17]図 17は、本発明の第 5実施形態による磁気メモリ装置の読み出し方法を示す 図（その 2)である。
[図 18]図 18は、従来の磁気メモリ装置の読み出し方法を示す図（その 1)である。 園 19]図 19は、従来の磁気メモリ装置の読み出し方法を示す図（その 2)である [図 20]図 20は、従来の磁気メモリ装置の読み出し方法を示す図（その 3)である 符号の説明
10·' '■シリコン基板
12-' ··素子分離膜
14--·ゲート電極
16, 18…ソース/ドレイン領域
20, 28, 40, 64…層間絶縁膜
22, 42…コンタクトホール
24, 44…コンタクトプラグ
26·· 'グラウンド線
30·· •配線溝
32·· •Ta膜
34·· •NiFe膜
36·· •Cu膜
38-· '書き込みワード線
46-· -下部電極層
48-- -反強磁性層
50, 54, 58…強磁性層
52-- -非磁性層
56-·十ンネル絶縁膜
60·· 'キャップ層
62-· -MTJ素子
66··ゼット線
100 …メモリセル
102 …選択トランジスタ
104 •••MTJ素子
106 …電流源 108…クランプトランジスタ
110…カレントミラーセンスアンプ
発明を実施するための最良の形態
[0031] [第 1実施形態]
本発明の第 1実施形態による磁気メモリ装置について図 1乃至図 9を用いて説明す る。
[0032] 図 1は本実施形態による磁気メモリ装置の構造を示す回路図、図 2及び図 3は本実 施形態による磁気メモリ装置の読み出し方法を示す図、図 4は本実施形態による磁 気メモリ装置の構造を示す平面図、図 5は本実施形態による磁気メモリ装置の構造を 示す概略断面図、図 6は本実施形態による磁気メモリ装置の拡大断面図、図 7乃至 図 9は本実施形態による磁気メモリ装置の製造方法を示す工程断面図である。
[0033] はじめに、本実施形態による磁気メモリ装置の構造について図 1を用いて説明する
[0034] 本実施形態による磁気メモリ装置は、 1つの選択トランジスタ Trと 1つの MTJ素子 M TJとからなる 1T-1MTJ型のメモリセル MC力 行方向（図面横方向）及び列方向（図 面縦方向）に沿ってマトリクス状に配置されたものである。
[0035] 行方向に並ぶメモリセル MCには、これらメモリセル MCに含まれる選択トランジスタ Trのゲート端子を共通接続するワード線 WLと、選択トランジスタ Trのソース Zドレイ ン端子のうち MTJ素子 MTJが接続された側とは反対側の端子を共通接続するグラウ ンド線 GNDとが設けられている。ワード線 WL及びグランド線 GNDは、メモリセル M Cの各行毎に設けられている。
[0036] 列方向に並ぶメモリセル MCには、 MTJ素子 MTJの端子のうち選択トランジスタ Tr が接続された側とは反対側の端子を共通接続するビット線 BLが設けられている。ビッ ト線 BLは、メモリセル MCの各列毎に設けられている。
[0037] 各ビット線 BLの一端側には、メモリセル MCに隣接して、ダミーセル DCがそれぞれ 1つずつ設けられている。各ダミーセル DCは、 1つの選択トランジスタ Tr と、これに
D
接続された抵抗素子 Rとを有している。抵抗素子 Rは、一定の抵抗値を有する抵抗 素子である。 [0038] 行方向に並ぶダミーセル MCには、これらダミーセル DCに含まれる選択トランジス タ Tr のゲート端子を共通接続するワード線 WL と、選択トランジスタ Trのソース/
D D D
ドレイン端子のうち抵抗素子 Rが接続された側とは反対側の端子を共通接続する信 号線 SIG とが設けられている。抵抗素子 Rの端子のうち選択トランジスタ Trが接続
D D
された側とは反対側の端子は、対応するビット線 BLにそれぞれ接続されてレ、る。
[0039] 各ビット線 BLの一端は、列選択トランジスタ Tr を介してリファレンス用の定電圧源
col
V に接続されている。ビット線 BLの他端は、列選択回路 SEL を介して電圧センス rer col
アンプ SAに接続されている。電圧センスアンプ SAは、例えば図示するような交差結 合型のセンスアンプを用いることができる。
[0040] メモリセル MCに接続されたグラウンド線 GNDの一端は、行選択トランジスタ Tr を
row 介して基準電圧 V に接続されている。基準電圧 V は、例えば接地電位とすることが できる。ダミーセル DCに接続された信号線 SIG は、行選択トランジスタ Tr を介
D row, d して定電圧源 Vに接続されている。なお、行選択トランジスタ Tr , Tr を一括し
row row, d
て、行選択回路 SEL と呼ぶ。
row
[0041] 次に、本実施形態による磁気メモリ装置の読み出し方法について図 1乃至図 3を用 いて説明する。
[0042] ここでは、ワード線 WL、グラウンド線 GND及びビット線 BLに接続されたメモリセ ル MC (図 1中、点線で囲まれたメモリセル）に記憶された情報を読み出す場合を考 える。
[0043] 読み出し対象のメモリセル MCに接続されたグラウンド線 GNDに対応する行選択 トランジスタ Tr 及びダミーセル DCに接続された信号線 SIG に対応する行選択ト
rowi D
ランジスタ Tr をオンにし、メモリセル MC及びダミーセル DCの選択トランジスタ Tr row, d
をオンにすると、図 2に示すように、信号線 SIG 、ダミーセル DC、ビット線 BL、メモリ
D 1 セル MC及びグラウンド線 GNDが順次接続されてなる直列接続体が構成される。そ
1
して、この直列接続体を介して、信号線 SIG力 グラウンド線 GNDに向けて電流が
D 1
流れる。
[0044] 隣接するビット線 BLには、リファレンス電圧 V が印加される。すなわち、ビット線 B
2 ref
Lの一端に接続された列選択トランジスタ Tr (図示せず）をオンにし、定電圧源 V
2 col2 r をビット線 BLに接続する。なお、リファレンス用に用いるビット線 BLは、ビット線 BL ef 2 1 に隣接したビット線に限らず、任意のビット線を選択することができる。
[0045] 図 3は、図 2の状態を等価回路に書き換えたものである。ここでは、説明の簡略化の ため、各選択トランジスタは無視して考えている。また、信号線 SIG に印加される低
D
電圧源の電圧 Vが 800mVであり、ダミーセル DCの抵抗素子 Rの抵抗値が 10k Ωで あり、メモリセル MCの MTJ素子 MTJの高抵抗状態の抵抗値が 15k Qであり、低抵 抗状態の抵抗値が 10k Ωであるものと仮定する。
[0046] MTJ素子 MTJが高抵抗状態の場合、ダミーセル DCの抵抗素子 Rとメモリセル MC の MTJ素子 MTJとの接続ノードの電圧、すなわちビット線 BLの電圧 V は、抵抗
1 sig, H
素子 Rと MTJ素子 MTJとの抵抗分圧により、
V =800mV X 15k Q / (10k Q + 15k Q ) =480mV
sig, H
となる。
[0047] MTJ素子 MTJが低抵抗状態の場合には、ビット線 BLの電圧 V は、抵抗素子 R
1 sig, L
と MTJ素子 MTJとの抵抗分圧により、
V = 800mV X 10k Q / (10k Q + 15k Q ) =400mV
sig, L
となる。
[0048] 一方、リファレンス側のビット線（/BL)として用いるビット線 BLには、電圧 V と
2 sig, L 電圧 V との間の電圧、例えば 440mVのリファレンス電圧 V を印加する。リファレ sig, H ref
ンス電圧 V を 440mVに設定する場合、信号電圧 V 及び信号電圧 V のそれ
rei sig, L sig, H ぞれに対して、約 40mVの電圧マージンを有することとなる。
[0049] この状態で、信号電圧 V が印加されたビット線 BL及びリファレンス電圧 V が印
sig 1 ref カロされたビット線 BL (ZBL)を列選択回路 SEL により選択し、電圧センスアンプ S
2 col
Aに接続する。電圧センスアンプ SAによりビット線 BL1の信号電圧 V とビット線 BL
sig 2 のリファレンス電圧 V との間の電圧差 ±40mVを増幅することにより、 MTJ素子に記
ref
憶された情報を読み出すことができる。
[0050] 次に、図 1の回路を実現するための具体的なメモリセル構造の一例について図 4乃 至図 6を用いて説明する。
[0051] シリコン基板 10には、シリコン基板 10表面に複数の活性領域を画定する素子分離 膜 12が形成されている。それぞれの活性領域は、 X方向に長い矩形形状を有してい る。これら複数の活性領域は、互いに千鳥格子状に配置されている。
[0052] 素子分離膜 12が形成されたシリコン基板 10上には、 Y方向に延在する複数のヮー ド線 WLが形成されている。ワード線 WLは、各活性領域に、それぞれ 1本づつが延 在している。ワード線 WLの両側の活性領域には、ソース/ドレイン領域 16, 18が形 成されている。これにより、各活性領域には、ワード線 WLを兼ねるゲート電極 14とソ ース/ドレイン領域 16, 18とを有する選択用トランジスタが形成されている。
[0053] 選択用トランジスタが形成されたシリコン基板 10上には、層間絶縁膜 20が形成され ている。層間絶縁膜 20には、活性領域のコンタクト部に形成されたソース/ドレイン 領域 16に接続されたコンタクトプラグ 24が埋め込まれている。層間絶縁膜 20上には 、 Y方向に延在して形成され、コンタクトプラグ 24を介してソース/ドレイン領域 16に 電気的に接続された複数のグラウンド線 26 (GND)が形成されている。
[0054] グラウンド線 26が形成された層間絶縁膜 20上には、層間絶縁膜 28が形成されて いる。層間絶縁膜 28には、 Y方向に延在する複数の書き込みワード線 38 (WWL)が 坦め込まれている。書き込みワード線 38は、各ワード線 WL上に、それぞれ形成され ている。書き込みワード線 38は、図 6に示すように、配線溝 30の内壁に沿って形成さ れたバリアメタルとしての Ta膜 32と、磁場を強めるために設けられた透磁率の高い N iFe膜 34と、主要な配線部である Cu膜 36とにより構成されている。
[0055] 書き込みワード線 38が坦め込まれた層間絶縁膜 28上には、層間絶縁膜 40が形成 されている。層間絶縁膜 40, 28, 20には、ソース/ドレイン領域 18に接続されたコン タクトプラグ 44が坦め込まれている。
[0056] コンタクトプラグ 44が坦め込まれた層間絶縁膜 40上には、コンタクトプラグ 44を介し てソース Zドレイン領域 18に電気的に接続された下部電極層 46が形成されている。 下部電極層 46上には、 MTJ素子 62が形成されている。 MTJ素子 62は、活性領域と 書き込みワード線 38とが交差する領域に、それぞれ形成されている。 MTJ素子 62は 、図 6に示すように、 PtMn膜よりなる反強磁性層 48と、 CoFe膜よりなる強磁性層 50 と、 Ruよりなる非磁性層 52と、 CoFe膜よりなる強磁性層 54と、アルミナ膜よりなるトン ネル絶縁膜 56と、 NiFe膜よりなる強磁性層 58と、 Ta膜よりなるキャップ層 60とにより 構成されている。なお、強磁性層 50、非磁性層 52及び強磁性層 54は固定磁化層を 構成し、強磁性層 58は自由磁化層を構成している。
[0057] MTJ素子 62が形成された領域以外の層間絶縁膜 40上には、層間絶縁膜 64が形 成されている。 MTJ素子 62が埋め込まれた層間絶縁膜 40上には、キャップ層 60に おいて MTJ素子 62に電気的に接続され、 X方向に延在する複数のビット線 64 (BL) が形成されている。
[0058] ダミーセル DCには、メモリセル MCと同じセル構造を採用することができる。 MTJ素 子は、磁場の印加により自由磁化層の磁化方向を反転して抵抗状態を切り換えるこ とができる素子ではあるが、一方の抵抗状態（例えば低抵抗状態）のままで使用する 場合には抵抗素子と考えることができる。したがって、抵抗素子 Rは、メモリセルの M TJ素子と同じ構成の MTJ素子を用いて構成することができる。抵抗素子 Rを MTJ素 子により構成すれば、抵抗素子 Rを別途形成するための工程を設ける必要はなぐ製 造方法を簡略化することができる。
[0059] ダミーセル DCの抵抗素子 Rは、必要な抵抗値に相当する接合面積を形成すること によって作成することができる。例えば、面積が 0. 4 X 0. 8 /i mの MTJ素子の低抵 抗状態における抵抗値が例えば 10k Ω、高抵抗状態における抵抗値が例えば 15k Ωである場合を考えると、 12. 5k Ωの抵抗素子 Rを形成するためには、ダミーセル D Cの抵抗素子 Rの面積を 0· 4 X 0. 64 μ ΐηとすればよい。
[0060] なお、ダミーセル DCの抵抗素子 Rは、必ずしも MTJ素子により構成する必要はな レ、。ポリシリコン抵抗など、 MTJ素子ではない他の抵抗体により構成することもできる
[0061] 次に、本実施形態による磁気メモリ装置の製造方法について図 7乃至図 9を用いて 説明する。図 7乃至図 9は本実施形態による磁気メモリ装置の製造方法を示す工程 断面図である。なお、図 7乃至図 9は、図 4の A— 線断面における工程断面図で ある。
[0062] まず、シリコン基板 10に、例えば STI (Shallow Trench Isolation)法により、素子分離 膜 12を形成する。
[0063] 次いで、素子分離膜 12により画定された活性領域に、通常の MOSトランジスタの 形成方法と同様にして、ゲート電極 14及びソース/ドレイン領域 16, 18を有する選 択トランジスタ Trを形成する（図 7 (a) )。なお、選択トランジスタ Trは、各活性領域に それぞれ 1つずつ形成される。また、ゲート電極 14は紙面垂直方向に延在して形成 され、図 1及び図 4に示すように複数の選択トランジスタ Trのゲート電極 14を兼ねるヮ ード線 WLを構成する。
[0064] 次いで、選択トランジスタ Trが形成されたシリコン基板 10上に、例えば CVD法によ りシリコン酸化膜を堆積後、 CMP法によりこの表面を平坦ィ匕し、シリコン酸化膜よりな る層間絶縁膜 20を形成する。
[0065] 次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜 20に、ソース/ド レイン領域 16に達するコンタクトホール 22を形成する。
[0066] 次いで、例えば CVD法により、バリアメタルとしての窒化チタン膜及びタングステン 膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホー ノレ 22に埋め込まれソース/ドレイン領域 16に電気的に接続されたコンタクトプラグ 2 4を形成する（図 7 (b) )。
[0067] 次いで、コンタクトプラグ 24が坦め込まれた層間絶縁膜 20上に導電膜を堆積して パターニングし、コンタクトプラグ 24を介してソース/ドレイン領域 16に電気的に接続 されたグラウンド線 26を形成する。なお、グラウンド線 26 (GND)は、図 1及び図 4に 示すように、ワード線 WLと交差する方向に延在して形成される。
[0068] 次いで、グラウンド線 26が形成された層間絶縁膜 20上に、例えば CVD法によりシ リコン酸化膜を堆積後、 CMP法によりこの表面を平坦ィ匕し、シリコン酸化膜よりなる層 間絶縁膜 28を形成する（図 7 (c) )。
[0069] 次いで、フォトリソグラフィ及びエッチングにより、層間絶縁膜 28に、書き込みワード 線を埋め込むための配線溝 30を形成する（図 7 (d) )。
[0070] 次いで、例えばスパッタ法により Ta膜 32及び NiFe膜 34を、例えば電解めつき法に より Cu膜 36を、それぞれ堆積後、これら導電膜を CMP法により平坦ィ匕し、配線溝 30 内に埋め込まれた書き込みワード線 38を形成する（図 6、図 8 (a) )。なお、書き込み ワード線 38 (WWUは、図 4に示すように、ワード線 WLの延在方向と平行な方向に 延在して形成される。 [0071] 次いで、書き込みワード線 38が埋め込まれた層間絶縁膜 28上に、例えば CVD法 によりシリコン酸化膜を堆積後、 CMP法によりこの表面を平坦ィ匕し、シリコン酸化膜よ りなる層間絶縁膜 40を形成する。
[0072] 次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜 40， 28, 20に、 ソース Zドレイン領域 18に達するコンタクトホール 42を形成する。
[0073] 次いで、例えば CVD法により、バリアメタルとしての窒化チタン膜及びタングステン 膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホー ル 42に埋め込まれソース/ドレイン領域 18に電気的に接続されたコンタクトプラグ 4 4を形成する（図 8 (b) )。
[0074] 次いで、例えばスパッタ法により例えば膜厚 40nmの Ta膜を堆積後、フォトリソダラ フィ及びドライエッチングによりこの Ta膜をパターユングし、コンタクトプラグ 44を介し てソース Zドレイン拡散層 18に電気的に接続された下部電極層 46を形成する（図 8 ( c) )。
[0075] 次いで、例えばスパッタ法により、例えば膜厚 15nmの PtMnよりなる反強磁性層 4 8と、例えば膜厚 2nmの CoFeよりなる強磁性層 50と、例えば膜厚 0· 9nmの Ruより なる非磁性層 52と、例えば膜厚 3nmの CoFeよりなる強磁性層 54と、例えば膜厚 1. 2nmのアルミナよりなるトンネル絶縁膜 56と、例えば膜厚 6nmの NiFeよりなる強磁 性層 58と、例えば膜厚 30nmの Ta膜よりなるキャップ層 60とを形成する。
[0076] 次いで、フォトリソグラフィ及びドライエッチングにより、キャップ層 60、強磁性層 58、 トンネル絶縁膜 56、強磁性層 54、非磁性層 52、強磁性層 50、反強磁性層 48をパタ 一二ングし、下部電極層 46、コンタクトプラグ 44を介して選択トランジスタ Trのソース /ドレイン領域 18に電気的に接続された MTJ素子 62を形成する（図 6、図 9 (a) )。な お、強磁性層 50、非磁性層 52及び強磁性層 54は固定磁化層を構成し、強磁性層 5 8は自由磁化層を構成する。
[0077] 次いで、 MTJ素子 62が形成された層間絶縁膜 40上に、例えば CVD法によりシリコ ン酸化膜を堆積後、このシリコン酸化膜を CMP法により MTJ素子 62が露出するまで 平坦化し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜 64を形成する（図 9 (b) )。 [0078] 次いで、 MTJ素子 62が埋め込まれた層間絶縁膜 64上に導電膜を堆積してパター ニングし、 MTJ素子 62に接続されたビット線 66 (BL)を形成する（図 9 (c) )。ビット線 66は、図 1及び図 4に示すように、ワード線 WL、書き込みワード線 WWL及びグラウ ンド線 GNDと交差する方向に延在して形成される。
[0079] この後、必要に応じて更に上層に絶縁層や配線層等を形成し、磁気メモリ装置を完 成する。
[0080] このように、本実施形態によれば、各ビット線に、抵抗素子とこれに接続された選択 トランジスタとを有するダミーセルを設け、メモリセルの磁気抵抗効果素子とダミーセ ルの抵抗素子との抵抗比で読み出し電圧を分圧する構成としたので、メモリセルは 最小の 1個の磁気抵抗効果素子を有するセル構造 (例えば 1T - 1MTJ型）により構 成すること力 Sできる。また、読み出し回路は定電圧源と電圧センスアンプとにより構成 できるので、周辺回路の面積を小さくすることができる。これにより、磁気メモリ装置の 高集積化及び低消費電力化を図ることができる。
[0081] また、磁気抵抗効果素子として磁気トンネル接合素子を用いることにより、磁気抵抗 素子の抵抗変化を大きくとることができる。これにより、電圧センスアンプの動作を高 速化することができ、また、読み出し動作の信頼性を向上することができる。
[0082] また、ダミーセルの抵抗素子を、メモリセルの磁気抵抗効果素子と同じ積層構造の 素子とすれば、ダミーセルとメモリセルとを同時に作成できるので、製造工程が簡略 化され、ひいては製造コストを削減することができる。更には、ダミーセルの抵抗素子 とメモリセルの磁気抵抗効果素子とを同じ面積とすれば、製造時にダミーセルとメモリ セルとを区別せずに同じサイズの素子を作ることができるので、これら素子のサイズの ばらつきを低減すること力 Sできる。
[0083] [第 2実施形態]
本発明の第 2実施形態による磁気メモリ装置について図 10乃至図 12を用いて説 明する。なお、図 1乃至図 9に示す第 1実施形態による磁気メモリ装置と同様の構成 要素には同一の符号を付し説明を省略し或いは簡潔にする。
[0084] 図 10は本実施形態による磁気メモリ装置の構造を示す回路図、図 11は読み出し 動作のタイミングを示すタイムチャートである。図 12は図 11のタイムチャートに示され る電圧の測定ノードを示す図である。
[0085] はじめに、本実施形態による磁気メモリ装置の構造について図 10を用いて説明す る。
[0086] 図 10に示すように、本実施形態による磁気メモリ装置のメモリセルアレイは、図 1に 示す第 1実施形態による磁気メモリ装置と同じである。本実施形態による磁気メモリ装 置の主たる特徴は、列選択回路 SEL と電圧センスアンプ SAとの間に、ビット線 BL
col
との間の接続を制御する接続トランジスタ Tr が設けられていることにある。接続トラ con
ンジスタ Tr は、列選択回路 SEL に包含するようにしてもよい。
con col
[0087] 次に、本実施形態による磁気メモリ装置の読み出し方法について図 11及び図 12を 用いて説明する。
[0088] 読み出し前の状態において、電圧センスアンプ SAの両信号線（図中、 A及び B)は 、所定の電圧にプリチャージされている。なお、図 11に示すタイムチャートでは、約 6 80mVにプリチャージされてレヽる。
[0089] この状態で、読み出し対象のメモリセル MCおよびダミーセル DCの選択トランジス タ Trをオンにし、行選択回路 SEL により対応する行選択トランジスタ Tr , Tr row rowl row, をオンにする。これにより、ダミーセル DCの選択トランジスタ Tr、抵抗素子 R、 MTJ d
素子 MTJ及びメモリセル MCの選択トランジスタ Trを介して電流が流れ、ビット線 BL
1 は MTJ素子 MTJの抵抗状態に応じた電圧となる（図中、 C)。図 11のタイムチャート では、 MTJ素子 MTJが高抵抗状態の場合を示しており、ビット線 BLの電圧は約 480 mVまで昇圧している。
[0090] また、列選択トランジスタ Tr をオンにし、リファレンス側のビット線 (/BL)となるビ
C012
ット泉 BLにリファレンス電圧 V を印加する（図中、 D)。図 11のタイムチャートでは、
2 ref
ビット線 BLの電圧はリファレンス電圧 である約 440mVまで昇圧している。
2 ref
[0091] 次いで、接続トランジスタ Tr に駆動電圧 V を印加し（図中、 E)、ビット線 BL及び con sp
リファレンス側のビット線 (/BL)を電圧センス回路 SAに接続する。これにより、ビット 線 BLの電圧（図中、 C)と電圧センスアンプ SAの一方の信号線の電圧（図中、 A)と が等しくなり、リファレンス側のビット線（ZBL)の電圧（図中、 D)と電圧センスアンプ S Aの他方の信号線の電圧（図中、 B)と力 S等しくなる。 [0092] 次いで、接続トランジスタ Tr をオフとし、ビット線 BLと電圧センスアンプ SAとを切 con
り離す。
[0093] 次いで、電圧センスアンプ SAの Pchトランジスタのゲート電極に電圧/ V を印カロ sae し、続いて電圧センスアンプ SAの Nchトランジスタのゲート電極に電圧 V を印加し sae
、電圧センスアンプ SAを駆動する。これにより、電圧センスアンプの両信号線のうち、 電圧が高い方の信号線の電圧が電源電圧 V まで引き上げられ、電圧が低い方の dd
信号線の電圧が接地電位まで引き下げられる。図 11のタイムチャートでは、ビット線
BLに接続されていた信号線（図中、 A)の電圧が電源電圧 V まで引き上げられ、リ dd
ファレンス側のビット線 (ZBUに接続されていた信号線（図中、 B)の電圧が接地電 位まで引き下げられている。これにより、ビット線 BLの電圧とリファレンス側のビット線 /BLの電圧との高低を容易に検出することができ、メモリセルに記憶された情報を 読み出すことができる。
[0094] 上述した本実施形態による磁気メモリ装置の読み出し動作において、接続トランジ スタ Tr は、メモリセル MCからの出力信号を正確に電圧センスアンプ SAに伝えると con
ともに、 MTJ素子 MTJの破損等を防止する役割を有する。
[0095] すなわち、電圧センスアンプ SAを動作する際、接続トランジスタ Tr が無ければ或 con
いは接続トランジスタ Tr がオン状態のままであれば、メモリセル MCの MTJ素子に con
も電源電圧 V が印加されるため、出力信号を誤る虞があるほか、 MTJ素子を破損し dd
て信頼性を損なう虞がある。接続トランジスタ Tr を設けて電圧センスアンプの駆動 con
前にメモリセル MCとの接続を切り離すことにより、上記不具合を回避することができ る。
[0096] このように、本実施形態によれば、ビット線と電圧センスアンプとの間に、これらの間 の接続を制御する接続トランジスタを設けるので、電圧センスの高速化を可能にでき るだけでなぐ電圧センスアンプ動作時に発生する大電圧によるトンネル絶縁膜破壊 力 メモリセルの MTJ素子を保護することができる。
[0097] [第 3実施形態]
本発明の第 3実施形態による磁気メモリ装置について図 13を用いて説明する。
[0098] なお、図 1乃至図 12に示す第 1及び第 2実施形態による磁気メモリ装置と同様の構 成要素には同一の符号を付し説明を省略し或いは簡潔にする。
[0099] 図 13は本実施形態による磁気メモリ装置の構造を示す回路図である。
[0100] 本実施形態による磁気メモリ装置は、隣接するビット線 BLがそれぞれ対をなしてお り、いわゆる折り返しビット線構造を構成していることに特徴がある。
[0101] すなわち、図 13に示すように、対を構成する一方のビット線には奇数本目のワード 線 WL， WL，…に対応してメモリセル MCが接続され、他方のビット線には偶数本
1 3
目のワード線 WL， WL，…に対応してメモリセル MCが接続されている。ワード線 W
2 4
L に対応するダミーセル DCに接続された信号線 SIG とワード線 WLに対応する
D2 D2 1 メモリセル MCに接続されたグラウンド線 GNDとは、共通化されている。また、偶数
1
本目のワード線 WL， WL，…に対応するメモリセル MCに接続されたグラウンド線 G
2 4
NDと、奇数本目のワード線 WL， WL，…に対応するメモリセル MCに接続されたグ
3 5
ラウンド線 GNDとは、共通化されている。
[0102] この磁気メモリ装置の読み出し動作では、読み出し対象のメモリセル MCが接続さ れるビット線 (例えばビット線 BL )と対をなすビット線 (例えばビット線 BL )を、リファレ
1 2
ンス側のビット線 (/BL)として用いる。隣接するビット線対での差動信号を電圧セン スアンプ SAにより読み出す構成とすることにより、メモリ動作の際のノイズに強くする こと力 Sできる。
[0103] このように、本実施形態によれば、隣接するビット線によりいわゆる折り返しビット先 行像とするので、各組のビット線と/ビット線との間の同相ノイズをキャンセルすること ができる。これにより、メモリ動作の際のノイズ耐性を向上することができる。
[0104] [第 4実施形態]
本発明の第 4実施形態による磁気メモリ装置について図 14を用いて説明する。な お、図 1乃至図 13に示す第 1乃至第 3実施形態による磁気メモリ装置と同様の構成 要素には同一の符号を付し説明を省略し或いは簡潔にする。
[0105] 図 14は本実施形態による磁気メモリ装置の構造を示す回路図である。
[0106] 図 14に示すように、本実施形態による磁気メモリ装置のメモリセルアレイは、図 13 に示す第 3実施形態による磁気メモリ装置と同じである。本実施形態による磁気メモリ 装置の主たる特徴は、ビット線対毎に電圧センスアンプ SAが設けられていることにあ る。ビット線対毎に電圧センスアンプ SAを設けることにより列選択回路 SEL は不要
col となり、ビット線 BLと電圧センスアンプ SAとは接続トランジスタ Tr を介して接続され
con
る。なお、図示するような交差結合型の電圧センス回路は小面積に形成できるため、 ビット線間隔を広げることなくビット線対毎に設けることができる。
[0107] また、ビット線対毎に設けられた電圧センスアンプ SAは、並列してバースト処理回 路に接続されている。これにより、各コラムのデータを同時に読み出して電圧センスァ ンプ SAでラッチさせて高速データ転送を行う、いわゆるバーストモードでの高速読み 出しを容易に実現することができる。
[0108] このように、本実施形態によれば、折り返しビット線構造をなす各組にそれぞれ電圧 センスアンプを設けるので、読み出し出力時に高速信号処理 (バースト処理)を利用 すること力 Sできる。
[0109] [第 5実施形態]
本発明の第 5実施形態による磁気メモリ装置について図 15を用いて説明する。な お、図 1乃至図 14に示す第 1乃至第 4実施形態による磁気メモリ装置と同様の構成 要素には同一の符号を付し説明を省略し或いは簡潔にする。
[0110] 図 15は本実施形態による磁気メモリ装置の構造を示す回路図、図 16及び図 17は 本実施形態による磁気メモリ装置の読み出し方法を示す図である。
[0111] 本実施形態による磁気メモリ装置は、図 13に示す第 3実施形態による磁気メモリ装 置において、各ビット線 BLにそれぞれ 2つずつのダミーセル DCを設けたものである
[0112] すなわち、図 15に示すように、対を構成する一方のビット線 BLには、奇数本目のヮ ード線 WL ， WL に対応して 2つのダミーセル DC , DCが接続され、他方のビッ
Dl D3 1 3
ト線には、偶数本目のワード線 WL ， WL に対応して 2つのダミーセル DC， DC
D2 D4 2 4 が接続されている。ダミーセル DCに接続された信号線とダミーセル DCに接続され
2 3 た信号線とは、共通の信号線 SIG により構成されている。また、ダミーセル DCに
D2 4 接続された信号線 SIG とワード線 WLに対応するメモリセル MCに接続されたダラ
D3 1
ゥンド線 GNDとは、共通化されている。
1
[0113] 次に、本実施形態による磁気メモリ装置の読み出し方法について図 16及び図 17を 用いて説明する。
[0114] ここでは、ワード線 WI^、グラウンド線 GNDi及びビット線 Β に接続されたメモリセ ル MCに記憶された情報を読み出す場合を考える。
[0115] 図 16に示すように、ダミーセル DCの選択トランジスタ Tr に接続された信号線 SI
1 D1
G 、ダミーセル DCの選択トランジスタ Tr に接続された信号線 SIG に、所定の
D1 2 D2 D2 読み出し電圧を印加する。また、ダミーセル DCの選択トランジスタ Tr 及びメモリセ
4 D4
ルの選択トランジスタ Trに接続された信号線 SIG (グラウンド線 GNDと共用）を接
1 D3 1
地する。
[0116] この状態で、メモリセル MCの選択トランジスタ Tr及びダミーセル DCの選択トラン
1
ジスタ Tr , Tr , Tr をオンにする。これにより、図 16に示すように、信号線 SIG
Dl D2 D4 D1
、ダミーセル DC、ビット線 BL、メモリセル MC及び信号線 SIG の直列接続体が構
1 1 D3
成される。また、信号線 SIG 、ダミーセル DC、ビット線 BL、ダミーセル DC及び信
D2 2 2 4 号線 SIG の直列接続体が構成される。そして、これら直列接続体を介して、信号線
D3
SIG 力 信号線 SIG へ向けて、信号線 SIG から信号線 SIG へ向けて、それ
Dl D3 D2 D2
ぞれ電流が流れる。
[0117] 図 17は、図 16の状態を等価回路に書き換えたものである。ここでは、説明の簡略 化のため、各選択トランジスタは無視して考えている。また、信号線 SIG , SIG に
Dl D2 印加される低電圧源の電圧 Vが 800mVであり、抵抗素子 R , Rの抵抗値が 10k Ω
1 2
であり、抵抗素子 R ， Rの抵抗値が 12. 22k Qであり、メモリセル MCの MTJ素子 M
3 4
TJの高抵抗状態の抵抗値が 15k Qであり、低抵抗状態の抵抗値が 10k Ωであるもの と仮定する。
[0118] MTJ素子 MTJが高抵抗状態の場合、ダミーセル DCの抵抗素子 Rとメモリセル M
1 1
Cの MTJ素子 MTJとの接続ノードの電圧、すなわちビット線 BLの電圧 V は、抵
1 sig, H 抗素子 Rと MTJ素子 MTJとの抵抗分圧により、
V =800mV X 15k Q / (10k Q + 15k Q ) =480mV
sig, H
となる。
[0119] MTJ素子 MTJが低抵抗状態の場合には、ビット線 BLの電圧 V は、抵抗素子 R
1 sig, L
と MTJ素子 MTJとの抵抗分圧により、 V = 800mV X 10k Q / (10k Q + 15k Q ) =400mV
sig, L
となる。
[0120] 一方、リファレンス側のビット線（/BL)として用いるビット線 BLの電圧は、ダミーセ
2
ル DCの抵抗素子 Rとダミーセル DCの抵抗素子 Rとの接続ノードの電圧となる。
2 2 4 4
すなわち、ビット線 BLの電圧 V は、抵抗素子 Rと抵抗素子 Rとの抵抗分圧により
2 ref 2 4
Vref= 800mV X 12. 22k Ω / (10k Q + 12. 22k Q )
= 440mV
となる。
[0121] この状態で、ビット線 BL， BLを電圧センスアンプ SAに接続することにより、ビット
1 2
線 BLの信号電圧 V とビット線 BLのリファレンス電圧 V との間の電圧差 ±40mV
1 sig 2 ref
を増幅し、 MTJ素子に記憶された情報を読み出すことができる。
[0122] このように、本実施形態によれば、ビット線 BL毎に 2つずつのダミーセルを設けるの で、 1のビット線に連なる 2つのダミーセルの抵抗分圧によりリファレンス電圧を生成す ること力 Sできる。
[0123] また、一のビット線に連なる 2つのダミーセルの抵抗素子の抵抗値を同じにすれば、 設計上の簡便さ及び製造プロセス上における容易さを向上することができる。
[0124] [変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
[0125] 例えば、上記実施形態では、本発明を MTJ素子を用いた磁気メモリ装置に適用し た場合について示したが、本発明は、磁性層間のスピンの関係に基づく抵抗変化を 利用した磁気抵抗効果素子を用いた磁気メモリ装置に広く適用することができる。例 えば、 2つの磁性層が導電性の非磁性層を介して積層された磁気抵抗効果素子を 用いた磁気メモリ装置や、スピン注入型のトンネル磁気抵抗素子を用いた磁気メモリ 装置にも適用可能である。
[0126] また、上記第 5実施形態では、第 3実施形態による磁気メモリ装置において各ビット 線にダミーセルを 2つずつ設けてリファレンス電圧を生成したが、他の実施形態によ る磁気メモリ装置においても、各ビット線にダミーセルを 2つずつ設けるようにしてもよ レ、。
産業上の利用可能性
本発明による磁気メモリ装置及びその読み出し方法は、メモリセル面積及び周辺回 路面積の縮小並びに消費電力の低減を可能とするものであり、磁性層の磁化方向に 基づく抵抗変化を利用した磁気メモリ装置の高集積化及び低消費電力化を図るため に有用である。

Claims

請求の範囲
[1] 複数のビット線と、
複数の前記ビット線のそれぞれに設けられ、磁化方向の変化に伴い抵抗値が変化 する磁気抵抗効果素子と、前記磁気抵抗効果素子に接続された選択トランジスタと を有し、前記磁気抵抗効果素子の一端が前記ビット線に接続され、前記磁気抵抗効 果素子の他端が前記選択トランジスタを介して第 1の信号線に接続されたメモリセル と、
複数の前記ビット線のそれぞれに設けられ、抵抗値が一定である抵抗素子を有し、 前記抵抗素子の一端が前記ビット線に接続され、前記抵抗素子の他端が第 2の信号 線に接続された第 1のダミーセルと、
複数の前記ビット線に接続するように設けられた電圧センスアンプと
を有することを特徴とする磁気メモリ装置。
[2] 請求項 1記載の磁気メモリ装置において、
前記第 1の信号線と前記第 2の信号線との間に所定の読み出し電圧を印加する読 み出し電圧供給用電源を更に有する
ことを特徴とする磁気メモリ装置。
[3] 請求項 1又は 2記載の磁気メモリ装置において、
複数の前記ビット線のそれぞれに設けられ、前記メモリセルの情報を読み出す際に 前記ビット線に所定のリファレンス電圧を印加するリファレンス電圧供給用電源を更に 有する
ことを特徴とする磁気メモリ装置。
[4] 請求項 1又は 2記載の磁気メモリ装置において、
複数の前記ビット線のそれぞれに設けられ、抵抗値が一定である抵抗素子を有し、 前記抵抗素子の一端が前記ビット線に接続され、前記抵抗素子の他端が第 3の信号 線に接続された第 2のダミーセルを更に有する
ことを特徴とする磁気メモリ装置。
[5] 請求項 4記載の磁気メモリ装置において、
前記第 2の信号線と前記第 3の信号線との間に所定の読み出し電圧を印加する読 み出し電圧供給用電源を更に有する
ことを特徴とする磁気メモリ装置。
[6] 請求項 1乃至 5のいずれか 1項に記載の磁気メモリ装置において、
複数の前記ビット線と前記電圧センスアンプとの間に、複数の前記ビット線から任意 の 2本を選択して前記電圧センスアンプに接続するビット線選択回路を更に有する ことを特徴とする磁気メモリ装置。
[7] 請求項 1乃至 5のいずれか 1項に記載の磁気メモリ装置において、
複数の前記ビット線は、隣接する 2本毎に複数の組に分けられており、それぞれの 前記組に含まれる 2本のビット線が折り返しビット線構造を有する
ことを特徴とする磁気メモリ装置。
[8] 請求項 7記載の磁気メモリ装置において、
前記ビット線の複数の前記組毎に、前記電圧センスアンプが設けられている ことを特徴とする磁気メモリ装置。
[9] 請求項 8記載の磁気メモリ装置において、
前記電圧センスアンプに接続されたバースト処理回路を更に有する
ことを特徴とする磁気メモリ装置。
[10] 請求項 1乃至 9のいずれか 1項に記載の磁気メモリ装置において、
複数の前記ビット線と前記電圧センスアンプとの間に、前記ビット線と前記電圧セン スアンプとの接続を同期して制御するスイッチング素子を更に有する
ことを特徴とする磁気メモリ装置。
[11] 請求項 1乃至 10のいずれか 1項に記載の磁気メモリ装置において、
前記抵抗素子は、前記メモリセルの前記磁気抵抗効果素子と同一構造の磁気抵 抗効果素子により構成されてレ、る
ことを特徴とする磁気メモリ装置。
[12] 請求項 1乃至 11のレ、ずれ力 4項に記載の磁気メモリ装置にぉレ、て、
前記磁気抵抗効果素子は、一組の磁性層がトンネル絶縁膜を介して形成された磁 気トンネル接合素子である
ことを特徴とする磁気メモリ装置。
[13] 請求項 1乃至 12のいずれか 1項に記載の磁気メモリ装置において、 前記ダミーセルは、前記抵抗素子と前記信号線の間に、選択トランジスタを更に有 する
ことを特徴とする磁気メモリ装置。
[14] 磁化方向の変化に伴い抵抗値が変化する磁気抵抗効果素子と、前記磁気抵抗効 果素子に接続された選択トランジスタとを有し、前記磁気抵抗効果素子の一端が第 1 のビット線に接続され、前記磁気抵抗効果素子の他端が前記選択トランジスタを介し て第 1の信号線に接続されたメモリセルと、抵抗値が一定である抵抗素子を有し、前 記抵抗素子の一端が前記第 1のビット線に接続され、前記抵抗素子の他端が第 2の 信号線に接続された第 1のダミーセルと、前記第 1のビット線に接続された電圧センス アンプとを有する磁気メモリ装置の読み出し方法であって、
前記第 1の信号線と前記第 2の信号線との間に所定の読み出し電圧を印加し、前 記第 1のビット線に出力される信号電圧とリファレンス電圧との電圧差を前記電圧セン スアンプにより増幅して比較することにより、前記メモリセルに記録された情報を読み 出す
ことを特徴とする磁気メモリ装置の読み出し方法。
[15] 請求項 14記載の磁気メモリ装置の読み出し方法において、
前記リファレンス電圧を、前記電圧センスアンプに接続された第 2のビット線に印加 する
ことを特徴とする磁気メモリ装置の読み出し方法。
[16] 請求項 14記載の磁気メモリ装置において、
前記磁気メモリ装置は、抵抗値が一定である抵抗素子を有し、前記抵抗素子の一 端が第 2のビット線に接続され、前記抵抗素子の他端が第 3の信号線に接続された 第 2のダミーセルと、抵抗値が一定である抵抗素子を有し、前記抵抗素子の一端が 前記第 2のビット線に接続され、前記抵抗素子の他端が第 4の信号線に接続された 第 3のダミーセルとを更に有し、
前記第 3の信号線と前記第 4の信号線との間に前記所定の読み出し電圧を印加す ることにより、前記第 2のビット線を介して前記電圧センスアンプに前記リファレンス電 圧を出力する
ことを特徴とする磁気メモリ装置の読み出し方法。
[17] 請求項 14乃至 16のいずれか 1項に記載の磁気メモリ装置の読み出し方法におい て、
前記磁気メモリ装置は、前記ビット線と前記電圧センスアンプとの間に、前記ビット 線と前記電圧センスアンプとの接続を同期して制御するスイッチング素子を更に有し 前記メモリセルに記憶された情報を読み出す際には、前記スイッチング素子をオン にして前記ビット線の電圧を前記電圧センスアンプに伝達し、前記スイッチング素子 をオフにした後に前記電圧センスアンプを駆動する
ことを特徴とする磁気メモリ装置の読み出し方法。
[18] 隣接する 2本毎に複数の組に分けられた複数のビット線と、複数の前記ビット線の それぞれに設けられ、磁化方向の変化に伴い抵抗値が変化する磁気抵抗効果素子 と、前記磁気抵抗効果素子に接続された選択トランジスタとを有し、前記磁気抵抗効 果素子の一端が前記ビット線に接続され、前記磁気抵抗効果素子の他端が前記選 択トランジスタを介して第 1の信号線に接続されたメモリセルと、複数の前記ビット線 のそれぞれに設けられ、抵抗値が一定である抵抗素子を有し、前記抵抗素子の一端 が前記ビット線に接続され、前記抵抗素子の他端が第 2の信号線に接続された第 1 のダミーセルと、前記ビット線の複数の前記組にそれぞれ接続された複数の電圧セ ンスアンプとを有する磁気メモリ装置の読み出し方法であって、
前記第 1の信号線と前記第 2の信号線との間に所定の読み出し電圧を印加し、前 記第 1のビット線に出力される信号電圧とリファレンス電圧との電圧差を前記電圧セン スアンプにより増幅して比較することにより、複数の前記組の前記メモリセルに記録さ れた情報を、複数の前記電圧センスアンプにより同時に読み出す
ことを特徴とする磁気メモリ装置の読み出し方法。
[19] 請求項 18記載の磁気メモリ装置の読み出し方法において、
前記磁気メモリ装置は、複数の前記ビット線のそれぞれに設けられ、抵抗値が一定 である抵抗素子を有し、前記抵抗素子の一端が前記ビット線に接続され、前記抵抗 素子の他端第 3の信号線に接続された第 2のダミーセルを更に有し、
前記第 2の信号線と前記第 3の信号線との間に前記所定の読み出し電圧を印加す ることにより、前記ビット線に前記リファレンス電圧を出力する
ことを特徴とする磁気メモリ装置の読み出し方法。
PCT/JP2004/018757 2004-12-15 2004-12-15 磁気メモリ装置及びその読み出し方法 WO2006064559A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006548613A JP4408901B2 (ja) 2004-12-15 2004-12-15 磁気メモリ装置及びその読み出し方法
PCT/JP2004/018757 WO2006064559A1 (ja) 2004-12-15 2004-12-15 磁気メモリ装置及びその読み出し方法
US11/808,967 US7489577B2 (en) 2004-12-15 2007-06-14 Magnetic memory device and method for reading the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2004/018757 WO2006064559A1 (ja) 2004-12-15 2004-12-15 磁気メモリ装置及びその読み出し方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US11/808,967 Continuation US7489577B2 (en) 2004-12-15 2007-06-14 Magnetic memory device and method for reading the same

Publications (1)

Publication Number Publication Date
WO2006064559A1 true WO2006064559A1 (ja) 2006-06-22

Family

ID=36587624

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2004/018757 WO2006064559A1 (ja) 2004-12-15 2004-12-15 磁気メモリ装置及びその読み出し方法

Country Status (3)

Country Link
US (1) US7489577B2 (ja)
JP (1) JP4408901B2 (ja)
WO (1) WO2006064559A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014010885A (ja) * 2012-06-29 2014-01-20 Samsung Electronics Co Ltd 抵抗性メモリの感知増幅回路
WO2023089959A1 (ja) * 2021-11-19 2023-05-25 ソニーセミコンダクタソリューションズ株式会社 半導体回路

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4667594B2 (ja) * 2000-12-25 2011-04-13 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US7777607B2 (en) * 2004-10-12 2010-08-17 Allegro Microsystems, Inc. Resistor having a predetermined temperature coefficient
WO2006095389A1 (ja) * 2005-03-04 2006-09-14 Fujitsu Limited 磁気メモリ装置並びにその読み出し方法及び書き込み方法
US7795862B2 (en) * 2007-10-22 2010-09-14 Allegro Microsystems, Inc. Matching of GMR sensors in a bridge
WO2009078242A1 (ja) * 2007-12-14 2009-06-25 Nec Corporation 不揮発性ラッチ回路及びそれを用いた論理回路
US8203862B2 (en) * 2008-10-10 2012-06-19 Seagate Technology Llc Voltage reference generation with selectable dummy regions
JP2010182353A (ja) * 2009-02-04 2010-08-19 Elpida Memory Inc 半導体記憶装置とその読み出し方法
US9275714B1 (en) 2014-09-26 2016-03-01 Qualcomm Incorporated Read operation of MRAM using a dummy word line
JP2021047950A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 記憶装置
US11187764B2 (en) 2020-03-20 2021-11-30 Allegro Microsystems, Llc Layout of magnetoresistance element

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110933A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体記憶装置及びその製造方法
JP2002367366A (ja) * 2001-04-03 2002-12-20 Canon Inc 磁性体メモリ及びその駆動方法
JP2003109375A (ja) * 2001-09-28 2003-04-11 Canon Inc 磁気メモリ装置の読み出し回路
JP2003228974A (ja) * 2002-01-30 2003-08-15 Mitsubishi Electric Corp 薄膜磁性体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4667594B2 (ja) 2000-12-25 2011-04-13 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6700813B2 (en) 2001-04-03 2004-03-02 Canon Kabushiki Kaisha Magnetic memory and driving method therefor
US7272034B1 (en) * 2005-08-31 2007-09-18 Grandis, Inc. Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells
US7187577B1 (en) * 2005-11-23 2007-03-06 Grandis, Inc. Method and system for providing current balanced writing for memory cells and magnetic devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110933A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体記憶装置及びその製造方法
JP2002367366A (ja) * 2001-04-03 2002-12-20 Canon Inc 磁性体メモリ及びその駆動方法
JP2003109375A (ja) * 2001-09-28 2003-04-11 Canon Inc 磁気メモリ装置の読み出し回路
JP2003228974A (ja) * 2002-01-30 2003-08-15 Mitsubishi Electric Corp 薄膜磁性体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014010885A (ja) * 2012-06-29 2014-01-20 Samsung Electronics Co Ltd 抵抗性メモリの感知増幅回路
WO2023089959A1 (ja) * 2021-11-19 2023-05-25 ソニーセミコンダクタソリューションズ株式会社 半導体回路

Also Published As

Publication number Publication date
US7489577B2 (en) 2009-02-10
JP4408901B2 (ja) 2010-02-03
JPWO2006064559A1 (ja) 2008-06-12
US20070247943A1 (en) 2007-10-25

Similar Documents

Publication Publication Date Title
KR100419376B1 (ko) 터널 자기 저항 효과를 이용한 반도체 기억 장치 및 그제조 방법
US7489577B2 (en) Magnetic memory device and method for reading the same
US7548450B2 (en) Magnetic memory device, method for writing magnetic memory device and method for reading magnetic memory device
JP2006210396A (ja) 磁気メモリ装置及びその読み出し方法
EP1109170B1 (en) Magnetic memory device
JP5233234B2 (ja) 半導体装置およびその製造方法
US20030117834A1 (en) Magnetic random access memory
US8320166B2 (en) Magnetic random access memory and method of reading data from the same
JP3913971B2 (ja) 磁気メモリ装置
JP4566550B2 (ja) 基準セルを有する磁気ラム素子及びその構造体
US6912152B2 (en) Magnetic random access memory
US7583528B2 (en) Magnetic memory device, method for writing into magnetic memory device and method for reading magnetic memory device
US20030128580A1 (en) High-density magnetic random access memory device and method of operating the same
KR101154468B1 (ko) 고체 메모리 장치와 고체 메모리 셀의 배열 방법
US20020149962A1 (en) Magnetic random access memory
JP5141237B2 (ja) 半導体記憶装置、その製造方法、書き込み方法及び読み出し方法
KR20030044864A (ko) 자기 기억 장치 및 그 제조 방법
JP4744532B2 (ja) 磁気メモリ装置及びその書き込み方法
US7177179B2 (en) Magnetic memory, and its operating method
KR100884301B1 (ko) 자기 메모리 장치 및 그 판독 방법
JP4823070B2 (ja) 磁気メモリ装置及びその書き込み方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2006548613

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 1020077010915

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 11808967

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

WWP Wipo information: published in national office

Ref document number: 11808967

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 04807116

Country of ref document: EP

Kind code of ref document: A1