JP2003228974A - 薄膜磁性体記憶装置 - Google Patents
薄膜磁性体記憶装置Info
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Abstract
(57)【要約】
【課題】 簡易な回路構成で、高精度のデータ読出を実
行可能な薄膜磁性体記憶装置を提供する。 【解決手段】 データ読出時において、選択されたメモ
リセルＭＣおよび比較セルＭＣ＃は、ビット線ＢＬおよ
び／ＢＬを介して、データ線ＤＩＯおよび／ＤＩＯとそ
れぞれ接続される。差動増幅器６０は、データバスＤＢ
および／ＤＢに対して、メモリセルＭＣおよび比較セル
ＭＣ＃の通過電流を供給するとともに、メモリセルＭＣ
および比較セルＭＣ＃の電気抵抗差に対応して生じるデ
ータバスＤＢおよび／ＤＢの通過電流差を増幅して、ノ
ードＮｏおよび／Ｎｏ間に選択メモリセルの記憶データ
のレベルに応じた極性の電圧差ΔＶを生じさせる。
行可能な薄膜磁性体記憶装置を提供する。 【解決手段】 データ読出時において、選択されたメモ
リセルＭＣおよび比較セルＭＣ＃は、ビット線ＢＬおよ
び／ＢＬを介して、データ線ＤＩＯおよび／ＤＩＯとそ
れぞれ接続される。差動増幅器６０は、データバスＤＢ
および／ＤＢに対して、メモリセルＭＣおよび比較セル
ＭＣ＃の通過電流を供給するとともに、メモリセルＭＣ
および比較セルＭＣ＃の電気抵抗差に対応して生じるデ
ータバスＤＢおよび／ＤＢの通過電流差を増幅して、ノ
ードＮｏおよび／Ｎｏ間に選択メモリセルの記憶データ
のレベルに応じた極性の電圧差ΔＶを生じさせる。
Description
【０００１】
【発明の属する技術分野】この発明は、薄膜磁性体記憶
装置に関し、より特定的には、磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunneling Junction）を有するメモリセ
ルを備えた薄膜磁性体記憶装置に関する。
装置に関し、より特定的には、磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunneling Junction）を有するメモリセ
ルを備えた薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】低消費電力で不揮発的なデータ記憶が可
能な記憶装置として、ＭＲＡＭデバイスが注目されてい
る。ＭＲＡＭデバイスは、半導体集積回路に形成された
複数の薄膜磁性体を用いて、不揮発的なデータ記憶を行
ない薄膜磁性体の各々をメモリセルとして、ランダムア
クセスが可能な記憶装置である。
能な記憶装置として、ＭＲＡＭデバイスが注目されてい
る。ＭＲＡＭデバイスは、半導体集積回路に形成された
複数の薄膜磁性体を用いて、不揮発的なデータ記憶を行
ない薄膜磁性体の各々をメモリセルとして、ランダムア
クセスが可能な記憶装置である。
【０００３】特に、近年では磁気トンネル接合を利用し
た薄膜磁性体をメモリセルとして用いることによって、
ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表
されている。磁気トンネル接合を有するメモリセルを備
えたＭＲＡＭデバイスについては、“A 10ns Read and
Write Non-Volatile Memory Array Using a MagneticTu
nnel Junction and FET Switch in each Cell", ISSCC
Digest of TechnicalPapers, TA7.2, Feb. 2000.、 “N
onvolatile RAM based on Magnetic TunnelJunction El
ements", ISSCC Digest of Technical Papers, TA7.3,
Feb. 2000.、および“A 256kb 3.0V 1T1MTJ Nonvolatil
e Magnetoresistive RAM", ISSCC Digest of Technical
Papers, TA7.6, Feb. 2001.等の技術文献に開示されて
いる。等の技術文献に開示されている。
た薄膜磁性体をメモリセルとして用いることによって、
ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表
されている。磁気トンネル接合を有するメモリセルを備
えたＭＲＡＭデバイスについては、“A 10ns Read and
Write Non-Volatile Memory Array Using a MagneticTu
nnel Junction and FET Switch in each Cell", ISSCC
Digest of TechnicalPapers, TA7.2, Feb. 2000.、 “N
onvolatile RAM based on Magnetic TunnelJunction El
ements", ISSCC Digest of Technical Papers, TA7.3,
Feb. 2000.、および“A 256kb 3.0V 1T1MTJ Nonvolatil
e Magnetoresistive RAM", ISSCC Digest of Technical
Papers, TA7.6, Feb. 2001.等の技術文献に開示されて
いる。等の技術文献に開示されている。
【０００４】図１５は、磁気トンネル接合部を有するメ
モリセル（以下、単に「ＭＴＪメモリセル」とも称す
る）の構成を示す概略図である。
モリセル（以下、単に「ＭＴＪメモリセル」とも称す
る）の構成を示す概略図である。
【０００５】図１５を参照して、ＭＴＪメモリセルは、
磁気的に書込まれた記憶データのデータレベルに応じて
電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、ア
クセストランジスタＡＴＲとを含む。アクセストランジ
スタＡＴＲは、ビット線ＢＬおよびソース線ＳＲＬの間
に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。
代表的には、アクセストランジスタＡＴＲとして、半導
体基板上に形成された電界効果型トランジスタが適用さ
れる。
磁気的に書込まれた記憶データのデータレベルに応じて
電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、ア
クセストランジスタＡＴＲとを含む。アクセストランジ
スタＡＴＲは、ビット線ＢＬおよびソース線ＳＲＬの間
に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。
代表的には、アクセストランジスタＡＴＲとして、半導
体基板上に形成された電界効果型トランジスタが適用さ
れる。
【０００６】ＭＴＪメモリセルに対しては、データ書込
時に異なった方向のデータ書込電流をそれぞれ流すため
のビット線ＢＬおよびディジット線ＤＬと、データ読出
を指示するためのワード線ＷＬと、データ読出時にトン
ネル磁気抵抗素子ＴＭＲを接地電圧Ｖｓｓにプルダウン
するためのソース線ＳＲＬとが設けられる。データ読出
時においては、アクセストランジスタＡＴＲのターンオ
ンに応答して、トンネル磁気抵抗素子ＴＭＲは、ソース
線ＳＲＬ（接地電圧Ｖｓｓ）およびビット線ＢＬの間に
電気的に結合される。
時に異なった方向のデータ書込電流をそれぞれ流すため
のビット線ＢＬおよびディジット線ＤＬと、データ読出
を指示するためのワード線ＷＬと、データ読出時にトン
ネル磁気抵抗素子ＴＭＲを接地電圧Ｖｓｓにプルダウン
するためのソース線ＳＲＬとが設けられる。データ読出
時においては、アクセストランジスタＡＴＲのターンオ
ンに応答して、トンネル磁気抵抗素子ＴＭＲは、ソース
線ＳＲＬ（接地電圧Ｖｓｓ）およびビット線ＢＬの間に
電気的に結合される。
【０００７】図１６は、ＭＴＪメモリセルに対するデー
タ書込動作を説明する概念図である。
タ書込動作を説明する概念図である。
【０００８】図１６を参照して、トンネル磁気抵抗素子
ＴＭＲは、固定された一定の磁化方向を有する強磁性体
層（以下、単に「固定磁化層」とも称する）ＦＬと、外
部かの印加磁界に応じた方向に磁化される強磁性体層
（以下、単に「自由磁化層」とも称する）ＶＬとを有す
る。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶
縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢ
が設けられる。自由磁化層ＶＬは、書込まれる記憶デー
タのレベルに応じて、固定磁化層ＦＬと同一方向または
固定磁化層ＦＬと反対方向に磁化される。これらの固定
磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬ
によって、磁気トンネル接合が形成される。
ＴＭＲは、固定された一定の磁化方向を有する強磁性体
層（以下、単に「固定磁化層」とも称する）ＦＬと、外
部かの印加磁界に応じた方向に磁化される強磁性体層
（以下、単に「自由磁化層」とも称する）ＶＬとを有す
る。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶
縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢ
が設けられる。自由磁化層ＶＬは、書込まれる記憶デー
タのレベルに応じて、固定磁化層ＦＬと同一方向または
固定磁化層ＦＬと反対方向に磁化される。これらの固定
磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬ
によって、磁気トンネル接合が形成される。
【０００９】トンネル磁気抵抗素子ＴＭＲの電気抵抗
は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの
磁化方向の相対関係に応じて変化する。具体的には、ト
ンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層Ｆ
Ｌの磁化方向と自由磁化層ＶＬの磁化方向とが平行であ
る場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対
（反平行）方向である場合に最大値Ｒｍａｘとなる。
は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの
磁化方向の相対関係に応じて変化する。具体的には、ト
ンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層Ｆ
Ｌの磁化方向と自由磁化層ＶＬの磁化方向とが平行であ
る場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対
（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００１０】データ書込時においては、ワード線ＷＬが
非活性化されて、アクセストランジスタＡＴＲはターン
オフされる。この状態で、自由磁化層ＶＬを磁化するた
めのデータ書込電流は、ビット線ＢＬおよびディジット
線ＤＬのそれぞれにおいて、書込データのレベルに応じ
た方向に流される。
非活性化されて、アクセストランジスタＡＴＲはターン
オフされる。この状態で、自由磁化層ＶＬを磁化するた
めのデータ書込電流は、ビット線ＢＬおよびディジット
線ＤＬのそれぞれにおいて、書込データのレベルに応じ
た方向に流される。
【００１１】図１７は、データ書込時におけるデータ書
込電流とトンネル磁気抵抗素子の磁化方向との関係を説
明する概念図である。
込電流とトンネル磁気抵抗素子の磁化方向との関係を説
明する概念図である。
【００１２】図１７を参照して、横軸は、トンネル磁気
抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸
（ＥＡ：Easy Axis）方向に印加される磁界を示す。一
方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困
難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。
磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよ
びディジット線ＤＬをそれぞれ流れる電流によって生じ
る２つの磁界の一方ずつにそれぞれ対応する。
抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸
（ＥＡ：Easy Axis）方向に印加される磁界を示す。一
方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困
難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。
磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよ
びディジット線ＤＬをそれぞれ流れる電流によって生じ
る２つの磁界の一方ずつにそれぞれ対応する。
【００１３】ＭＴＪメモリセルにおいては、固定磁化層
ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容
易軸に沿っており、自由磁化層ＶＬは、記憶データのレ
ベル（“１”および“０”）に応じて、磁化容易軸方向
に沿って、固定磁化層ＦＬと平行あるいは反平行（反
対）方向に磁化される。ＭＴＪメモリセルは、自由磁化
層ＶＬの２通りの磁化方向と対応させて、１ビットのデ
ータ（“１”および“０”）を記憶することができる。
ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容
易軸に沿っており、自由磁化層ＶＬは、記憶データのレ
ベル（“１”および“０”）に応じて、磁化容易軸方向
に沿って、固定磁化層ＦＬと平行あるいは反平行（反
対）方向に磁化される。ＭＴＪメモリセルは、自由磁化
層ＶＬの２通りの磁化方向と対応させて、１ビットのデ
ータ（“１”および“０”）を記憶することができる。
【００１４】自由磁化層ＶＬの磁化方向は、印加される
磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示され
るアステロイド特性線の外側の領域に達する場合におい
てのみ新たに書換えることができる。すなわち、印加さ
れたデータ書込磁界がアステロイド特性線の内側の領域
に相当する強度である場合には、自由磁化層ＶＬの磁化
方向は変化しない。
磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示され
るアステロイド特性線の外側の領域に達する場合におい
てのみ新たに書換えることができる。すなわち、印加さ
れたデータ書込磁界がアステロイド特性線の内側の領域
に相当する強度である場合には、自由磁化層ＶＬの磁化
方向は変化しない。
【００１５】アステロイド特性線に示されるように、自
由磁化層ＶＬに対して磁化困難軸方向の磁界を印加する
ことによって、磁化容易軸に沿った磁化方向を変化させ
るのに必要な磁化しきい値を下げることができる。
由磁化層ＶＬに対して磁化困難軸方向の磁界を印加する
ことによって、磁化容易軸に沿った磁化方向を変化させ
るのに必要な磁化しきい値を下げることができる。
【００１６】図１７に示した例のようにデータ書込時の
動作点を設計した場合には、データ書込対象であるＭＴ
Ｊメモリセルにおいて、磁化容易軸方向のデータ書込磁
界は、その強度がＨWRとなるように設計される。すなわ
ち、このデータ書込磁界ＨWRが得られるように、ビット
線ＢＬまたはディジット線ＤＬを流されるデータ書込電
流の値が設計される。一般的に、データ書込磁界Ｈ
WRは、磁化方向の切換えに必要なスイッチング磁界ＨSW
と、マージン分ΔＨとの和で示される。すなわち、ＨWR
＝ＨSW＋ΔＨで示される。
動作点を設計した場合には、データ書込対象であるＭＴ
Ｊメモリセルにおいて、磁化容易軸方向のデータ書込磁
界は、その強度がＨWRとなるように設計される。すなわ
ち、このデータ書込磁界ＨWRが得られるように、ビット
線ＢＬまたはディジット線ＤＬを流されるデータ書込電
流の値が設計される。一般的に、データ書込磁界Ｈ
WRは、磁化方向の切換えに必要なスイッチング磁界ＨSW
と、マージン分ΔＨとの和で示される。すなわち、ＨWR
＝ＨSW＋ΔＨで示される。
【００１７】ＭＴＪメモリセルの記憶データ、すなわち
トンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるため
には、ディジット線ＤＬとビット線ＢＬとの両方に所定
レベル以上のデータ書込電流を流す必要がある。これに
より、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬ
は、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向き
に応じて、固定磁化層ＦＬと平行もしくは、反対（反平
行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに
一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの
記憶データは、新たなデータ書込が実行されるまでの間
不揮発的に保持される。
トンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるため
には、ディジット線ＤＬとビット線ＢＬとの両方に所定
レベル以上のデータ書込電流を流す必要がある。これに
より、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬ
は、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向き
に応じて、固定磁化層ＦＬと平行もしくは、反対（反平
行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに
一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの
記憶データは、新たなデータ書込が実行されるまでの間
不揮発的に保持される。
【００１８】図１８は、ＭＴＪメモリセルからのデータ
読出を説明する概念図である。図１８を参照して、デー
タ読出時においては、アクセストランジスタＡＴＲは、
ワード線ＷＬの活性化に応答してターンオンする。これ
により、トンネル磁気抵抗素子ＴＭＲは、接地電圧Ｖｓ
ｓでプルダウンされた状態でビット線ＢＬと電気的に結
合される。
読出を説明する概念図である。図１８を参照して、デー
タ読出時においては、アクセストランジスタＡＴＲは、
ワード線ＷＬの活性化に応答してターンオンする。これ
により、トンネル磁気抵抗素子ＴＭＲは、接地電圧Ｖｓ
ｓでプルダウンされた状態でビット線ＢＬと電気的に結
合される。
【００１９】この状態で、ビット線ＢＬを所定電圧でプ
ルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗
素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子Ｔ
ＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの
記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌ
が通過する。たとえば、このメモリセル電流Ｉｃｅｌｌ
を所定の基準電流と比較することにより、ＭＴＪメモリ
セルから記憶データを読出すことができる。
ルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗
素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子Ｔ
ＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの
記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌ
が通過する。たとえば、このメモリセル電流Ｉｃｅｌｌ
を所定の基準電流と比較することにより、ＭＴＪメモリ
セルから記憶データを読出すことができる。
【００２０】このようにトンネル磁気抵抗素子ＴＭＲ
は、印加されるデータ書込磁界によって書換可能な磁化
方向に応じてその電気抵抗が変化するので、トンネル磁
気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎ
と、記憶データのレベル（“１”および“０”）とそれ
ぞれ対応付けることによって、不揮発的なデータ記憶を
実行することができる。
は、印加されるデータ書込磁界によって書換可能な磁化
方向に応じてその電気抵抗が変化するので、トンネル磁
気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎ
と、記憶データのレベル（“１”および“０”）とそれ
ぞれ対応付けることによって、不揮発的なデータ記憶を
実行することができる。
【００２１】
【発明が解決しようとする課題】このように、ＭＲＡＭ
デバイスでは、記憶データレベルの違いに対応したトン
ネル磁気抵抗素子ＴＭＲでの接合抵抗差である電気抵抗
差ΔＲ＝（Ｒｍａｘ−Ｒｍｉｎ）を利用してデータ記憶
が実行される。すなわち、選択メモリセルの通過電流Ｉ
ｃｅｌｌの検知に基づいて、データ読出動作が実行され
る。
デバイスでは、記憶データレベルの違いに対応したトン
ネル磁気抵抗素子ＴＭＲでの接合抵抗差である電気抵抗
差ΔＲ＝（Ｒｍａｘ−Ｒｍｉｎ）を利用してデータ記憶
が実行される。すなわち、選択メモリセルの通過電流Ｉ
ｃｅｌｌの検知に基づいて、データ読出動作が実行され
る。
【００２２】たとえば、米国特許公報６，２０５，０７
３Ｂ１号（以下、単に「従来の技術」と称する）におい
ては、電流伝達回路を用いてメモリセル通過電流を取出
す構成が示されている。
３Ｂ１号（以下、単に「従来の技術」と称する）におい
ては、電流伝達回路を用いてメモリセル通過電流を取出
す構成が示されている。
【００２３】図１９は、従来の技術に従うデータ読出回
路の構成を示す回路図である。図１９を参照して、デー
タ読出時において、選択メモリセル５０１では、ワード
線ＷＬの活性化に伴なってアクセストランジスタＡＴＲ
がターンオンする。さらに、コラムデコーダによってオ
ンされたトランジスタスイッチ５０２を介して、データ
読出線５０３と接地電圧Ｖｓｓとの間に、選択メモリセ
ル５０１のトンネル磁気抵抗素子ＴＭＲ（電気抵抗Ｒｍ
ｔｊ）が接続される。
路の構成を示す回路図である。図１９を参照して、デー
タ読出時において、選択メモリセル５０１では、ワード
線ＷＬの活性化に伴なってアクセストランジスタＡＴＲ
がターンオンする。さらに、コラムデコーダによってオ
ンされたトランジスタスイッチ５０２を介して、データ
読出線５０３と接地電圧Ｖｓｓとの間に、選択メモリセ
ル５０１のトンネル磁気抵抗素子ＴＭＲ（電気抵抗Ｒｍ
ｔｊ）が接続される。
【００２４】従来の技術に従うデータ読出回路は、デー
タ読出線５０３に対して２段階に設けられた電流伝達回
路５０５および５１０を含む。
タ読出線５０３に対して２段階に設けられた電流伝達回
路５０５および５１０を含む。
【００２５】電流伝達回路５０５は、データ読出線５０
３と接点５０８との間に設けられ、センスアンプ５０６
およびトランジスタ５０７を有する。トランジスタ５０
７は、データ読出線５０３と接点５０８との間に接続さ
れる。センスアンプ５０６は、所定のバイアス電圧Ｖｂ
１とデータ読出線５０３との電圧差を増幅して、トラン
ジスタ５０７のゲートに出力する。接点５０８へは、電
流源５０９によって一定電流Ｉｓが供給される。
３と接点５０８との間に設けられ、センスアンプ５０６
およびトランジスタ５０７を有する。トランジスタ５０
７は、データ読出線５０３と接点５０８との間に接続さ
れる。センスアンプ５０６は、所定のバイアス電圧Ｖｂ
１とデータ読出線５０３との電圧差を増幅して、トラン
ジスタ５０７のゲートに出力する。接点５０８へは、電
流源５０９によって一定電流Ｉｓが供給される。
【００２６】電流伝達回路５１０は、接点５０８と接地
電圧Ｖｓｓの間に設けられ、センスアンプ５１１および
トランジスタ５１２を有する。トランジスタ５１２は、
接点５０８と接地電圧Ｖｓｓとの間に接続される。セン
スアンプ５１１は、所定のバイアス電圧Ｖｂ２と接点５
０８との電圧差を増幅して、出力ノード５１３に出力す
る。出力ノード５１３は、トランジスタ５１２のゲート
と接続される。
電圧Ｖｓｓの間に設けられ、センスアンプ５１１および
トランジスタ５１２を有する。トランジスタ５１２は、
接点５０８と接地電圧Ｖｓｓとの間に接続される。セン
スアンプ５１１は、所定のバイアス電圧Ｖｂ２と接点５
０８との電圧差を増幅して、出力ノード５１３に出力す
る。出力ノード５１３は、トランジスタ５１２のゲート
と接続される。
【００２７】電流伝達回路５０５および５１０は、負帰
還動作によって、データ読出線５０３および接点５０８
の電圧を、第１のバイアス電圧Ｖｂ１および第２のバイ
アス電圧Ｖｂ２に維持するとともに、選択メモリセル５
０１の通過電流Ｉｃｅｌｌに応じた電圧Ｖｏを、出力ノ
ード５１３に生成することができる。すなわち、トンネ
ル磁気抵抗素子ＴＭＲへの印加電圧をバイアス電圧Ｖｂ
１に維持して、トンネル磁気抵抗素子ＴＭＲでの電気抵
抗特性を安定化した上で、選択メモリセル５０１の通過
電流Ｉｃｅｌｌを検知することができる。
還動作によって、データ読出線５０３および接点５０８
の電圧を、第１のバイアス電圧Ｖｂ１および第２のバイ
アス電圧Ｖｂ２に維持するとともに、選択メモリセル５
０１の通過電流Ｉｃｅｌｌに応じた電圧Ｖｏを、出力ノ
ード５１３に生成することができる。すなわち、トンネ
ル磁気抵抗素子ＴＭＲへの印加電圧をバイアス電圧Ｖｂ
１に維持して、トンネル磁気抵抗素子ＴＭＲでの電気抵
抗特性を安定化した上で、選択メモリセル５０１の通過
電流Ｉｃｅｌｌを検知することができる。
【００２８】しかしながら、従来の技術のデータ読出回
路では、センスアンプ５０６および５１１が必要とされ
るなど、比較的多くの回路素子が配置される。実際に
は、相補的な比較動作に基づいてデータ読出を行なうた
めに、同一のデータ読出回路を２系統配置する必要があ
るため、その回路素子数はさらに増大する。このため、
製造プロセスで生じた回路素子間の特性ばらつきによっ
て、データ読出精度が影響を受けるおそれがある。
路では、センスアンプ５０６および５１１が必要とされ
るなど、比較的多くの回路素子が配置される。実際に
は、相補的な比較動作に基づいてデータ読出を行なうた
めに、同一のデータ読出回路を２系統配置する必要があ
るため、その回路素子数はさらに増大する。このため、
製造プロセスで生じた回路素子間の特性ばらつきによっ
て、データ読出精度が影響を受けるおそれがある。
【００２９】また、図１９に示した回路構成を配慮すれ
ば、出力ノード５１３に得られる出力電圧Ｖｏはそれほ
ど高いレベルとならない。したがって、出力電圧Ｖｏを
高精度に検出することが必要となってしまう。
ば、出力ノード５１３に得られる出力電圧Ｖｏはそれほ
ど高いレベルとならない。したがって、出力電圧Ｖｏを
高精度に検出することが必要となってしまう。
【００３０】さらに、負帰還回路では電源投入直後の動
作が不安定化するため、センスアンプ５０６および５１
１に対して動作電流を常時供給する必要がある。したが
って、データ読出回路でのスタンバイ電流が大きくなっ
てしまい、消費電力が増加してしまう。
作が不安定化するため、センスアンプ５０６および５１
１に対して動作電流を常時供給する必要がある。したが
って、データ読出回路でのスタンバイ電流が大きくなっ
てしまい、消費電力が増加してしまう。
【００３１】一方で、ノードＮｏで得られた出力電圧Ｖ
ｏは、ＭＴＪメモリセルの製造ばらつきに起因する、ト
ンネル磁気抵抗素子ＴＭＲの抵抗値（Ｒｍｔｊ）の変動
を含んでいる。すなわち、データ読出を高精度化するた
めには、製造プロセス変動に起因するＭＴＪメモリセル
の電気抵抗特性のばらつきに追随させて、データ読出精
度を補償するための構成を考慮することが必要であるこ
の発明は、このような問題点を解決するためになされた
ものであって、この発明の目的は、簡易な回路構成で、
高精度のデータ読出を実行可能な薄膜磁性体記憶装置の
構成を提供することである。
ｏは、ＭＴＪメモリセルの製造ばらつきに起因する、ト
ンネル磁気抵抗素子ＴＭＲの抵抗値（Ｒｍｔｊ）の変動
を含んでいる。すなわち、データ読出を高精度化するた
めには、製造プロセス変動に起因するＭＴＪメモリセル
の電気抵抗特性のばらつきに追随させて、データ読出精
度を補償するための構成を考慮することが必要であるこ
の発明は、このような問題点を解決するためになされた
ものであって、この発明の目的は、簡易な回路構成で、
高精度のデータ読出を実行可能な薄膜磁性体記憶装置の
構成を提供することである。
【００３２】
【課題を解決するための手段】この発明に従う薄膜磁性
体記憶装置は、各々が磁気的に書込まれた記憶データに
応じた電気抵抗を有する複数のメモリセルと、相補の第
１および第２のデータ線と、第１および第２のデータ線
の通過電流差に応じたデータ読出を行なうための差動増
幅部とを備える。データ読出時において、第１および第
２のデータ線の一方ずつは、複数のメモリセルのうちの
選択メモリセル、および選択メモリセルの比較対象とし
て設けられた比較セルをそれぞれ介して固定電圧と電気
的に結合される。差動増幅部は、電源電圧と第１および
第２のノード間に設けられ、少なくともデータ読出時に
第１および第２のノードへ同一の動作電流を供給するた
めの電流供給回路と、第１および第２のノードと第１お
よび第２のデータ線との間を電気的に結合するととも
に、第１および第２のデータ線の各々を基準電圧以下の
所定電圧に維持するように、第１および第２のデータ線
の間に生じる通過電流差を第１および第２のノードの電
圧差に変換する電流増幅回路とを含む。
体記憶装置は、各々が磁気的に書込まれた記憶データに
応じた電気抵抗を有する複数のメモリセルと、相補の第
１および第２のデータ線と、第１および第２のデータ線
の通過電流差に応じたデータ読出を行なうための差動増
幅部とを備える。データ読出時において、第１および第
２のデータ線の一方ずつは、複数のメモリセルのうちの
選択メモリセル、および選択メモリセルの比較対象とし
て設けられた比較セルをそれぞれ介して固定電圧と電気
的に結合される。差動増幅部は、電源電圧と第１および
第２のノード間に設けられ、少なくともデータ読出時に
第１および第２のノードへ同一の動作電流を供給するた
めの電流供給回路と、第１および第２のノードと第１お
よび第２のデータ線との間を電気的に結合するととも
に、第１および第２のデータ線の各々を基準電圧以下の
所定電圧に維持するように、第１および第２のデータ線
の間に生じる通過電流差を第１および第２のノードの電
圧差に変換する電流増幅回路とを含む。
【００３３】好ましくは、差動増幅部は、電源電圧と内
部ノードとの間に電気的に結合され、データ読出時にオ
ンして動作電流を供給する電流供給トランジスタをさら
に含む。電流供給回路は、内部ノードと第１および第２
のノードとの間に電気的にそれぞれ結合され、各々が第
１のノードと接続されたゲートを有する第１および第２
のトランジスタを有する。電流増幅回路は、第１のノー
ドおよび第１のデータ線の間に電気的に結合され、基準
電圧をゲートに受ける第３のトランジスタと、第２のノ
ードおよび第２のデータ線の間に電気的に結合され、基
準電圧をゲートに受ける第４のトランジスタとを有す
る。
部ノードとの間に電気的に結合され、データ読出時にオ
ンして動作電流を供給する電流供給トランジスタをさら
に含む。電流供給回路は、内部ノードと第１および第２
のノードとの間に電気的にそれぞれ結合され、各々が第
１のノードと接続されたゲートを有する第１および第２
のトランジスタを有する。電流増幅回路は、第１のノー
ドおよび第１のデータ線の間に電気的に結合され、基準
電圧をゲートに受ける第３のトランジスタと、第２のノ
ードおよび第２のデータ線の間に電気的に結合され、基
準電圧をゲートに受ける第４のトランジスタとを有す
る。
【００３４】また好ましくは、電流供給回路は、データ
読出前においても、第１および第２のノードに対して動
作電流を供給する。
読出前においても、第１および第２のノードに対して動
作電流を供給する。
【００３５】さらに好ましくは、電流供給回路は、内部
ノードと第１および第２のノードとの間に電気的にそれ
ぞれ結合され、各々が第１のノードと接続されたゲート
を有する第１および第２のトランジスタを有する。電流
増幅回路は、第１のノードおよび第１のデータ線の間に
電気的に結合され、基準電圧をゲートに受ける第３のト
ランジスタと、第２のノードおよび第２のデータ線の間
に電気的に結合され、基準電圧をゲートに受ける第４の
トランジスタとを有する。
ノードと第１および第２のノードとの間に電気的にそれ
ぞれ結合され、各々が第１のノードと接続されたゲート
を有する第１および第２のトランジスタを有する。電流
増幅回路は、第１のノードおよび第１のデータ線の間に
電気的に結合され、基準電圧をゲートに受ける第３のト
ランジスタと、第２のノードおよび第２のデータ線の間
に電気的に結合され、基準電圧をゲートに受ける第４の
トランジスタとを有する。
【００３６】特にこのような構成においては、基準電圧
は、電源電圧よりも低い。あるいは好ましくは、固定電
圧は接地電圧に相当する。薄膜磁性体記憶装置は、デー
タ読出前に、第１および第２のデータ線の各々を、接地
電圧に設定するためのイコライズ回路をさらに備える。
は、電源電圧よりも低い。あるいは好ましくは、固定電
圧は接地電圧に相当する。薄膜磁性体記憶装置は、デー
タ読出前に、第１および第２のデータ線の各々を、接地
電圧に設定するためのイコライズ回路をさらに備える。
【００３７】また好ましくは、複数のメモリセルは、複
数のメモリブロックに分割して配置され、差動増幅部
と、第１および第２のデータ線とは、メモリブロックご
とに設けられる。薄膜磁性体記憶装置は、複数のメモリ
ブロックに共通に設けられる、相補の第１および第２の
グローバルデータ線と、第１の電圧と第１および第２の
グローバルデータ線との間に設けられ、第１および第２
のグローバルデータ線の各々へ同一電流を供給するため
のグローバル電流供給部と、メモリブロックごとに設け
られ、対応する差動増幅部での第１のノードの電圧に応
じた電流で、第１のグローバルデータ線を第２の電圧へ
駆動するための第１の電流伝達回路と、メモリブロック
ごとに設けられ、対応する差動増幅部での第２のノード
の電圧に応じた電流で、第２のグローバルデータ線を第
２の電圧へ駆動するための第２の電流伝達回路と、第１
および第２のグローバルデータ線間の電圧差を増幅して
読出データを生成する電圧アンプとをさらに備える。
数のメモリブロックに分割して配置され、差動増幅部
と、第１および第２のデータ線とは、メモリブロックご
とに設けられる。薄膜磁性体記憶装置は、複数のメモリ
ブロックに共通に設けられる、相補の第１および第２の
グローバルデータ線と、第１の電圧と第１および第２の
グローバルデータ線との間に設けられ、第１および第２
のグローバルデータ線の各々へ同一電流を供給するため
のグローバル電流供給部と、メモリブロックごとに設け
られ、対応する差動増幅部での第１のノードの電圧に応
じた電流で、第１のグローバルデータ線を第２の電圧へ
駆動するための第１の電流伝達回路と、メモリブロック
ごとに設けられ、対応する差動増幅部での第２のノード
の電圧に応じた電流で、第２のグローバルデータ線を第
２の電圧へ駆動するための第２の電流伝達回路と、第１
および第２のグローバルデータ線間の電圧差を増幅して
読出データを生成する電圧アンプとをさらに備える。
【００３８】さらに好ましくは、各差動増幅部と、各第
１および第２の電流伝達回路とは、対応するメモリブロ
ックが選択された場合に動作する。
１および第２の電流伝達回路とは、対応するメモリブロ
ックが選択された場合に動作する。
【００３９】また、さらに好ましくは、各メモリブロッ
クにおいて、差動増幅部は並列に動作し、複数のメモリ
ブロックのうちの順に選択された１つにおいて、第１お
よび第２の電流伝達回路は動作する。
クにおいて、差動増幅部は並列に動作し、複数のメモリ
ブロックのうちの順に選択された１つにおいて、第１お
よび第２の電流伝達回路は動作する。
【００４０】あるいは、さらに好ましくは、第１および
第２の電圧は、電源電圧および接地電圧にそれぞれ相当
し、第１の電流伝達部は、第１のグローバルデータ線お
よび接地電圧の間に電気的に結合されて、対応する第１
のノードと接続されたゲートを有する第１のＮチャネル
電界効果型トランジスタを有する。第２の電流伝達部
は、第２のグローバルデータ線および接地電圧の間に電
気的に結合されて、対応する第２のノードと接続された
ゲートを有する第２のＮチャネル電界効果型トランジス
タを有する。
第２の電圧は、電源電圧および接地電圧にそれぞれ相当
し、第１の電流伝達部は、第１のグローバルデータ線お
よび接地電圧の間に電気的に結合されて、対応する第１
のノードと接続されたゲートを有する第１のＮチャネル
電界効果型トランジスタを有する。第２の電流伝達部
は、第２のグローバルデータ線および接地電圧の間に電
気的に結合されて、対応する第２のノードと接続された
ゲートを有する第２のＮチャネル電界効果型トランジス
タを有する。
【００４１】また好ましくは、複数のメモリセルは行列
状に配置され、第１および第２のデータ線は、メモリセ
ル列ごとに配置される相補のビット線にそれぞれ対応す
る。差動増幅部は、メモリセル列ごとにセンスアンプと
して設けられる。薄膜磁性体記憶装置は、複数のメモリ
セルに対して共通に設けられる、相補の第１および第２
のグローバルデータ線と、第１の電圧と第１および第２
のグローバルデータ線との間に設けられ、第１および第
２のグローバルデータ線の各々へ同一電流を供給するた
めのグローバル電流供給部と、メモリセル列ごとに設け
られ、列選択結果に応じて動作して、対応する差動増幅
部での第１のノードの電圧に応じた電流で、第１のグロ
ーバルデータ線を第２の電圧へ駆動するための第１の電
流伝達回路と、メモリセル列ごとに設けられ、列選択結
果に応じて動作して、対応する差動増幅部での第２のノ
ードの電圧に応じた電流で、第２のグローバルデータ線
を第２の電圧へ駆動するための第２の電流伝達回路と、
第１および第２のグローバルデータ線間の電圧差を増幅
して読出データを生成する電圧アンプとをさらに備え
る。
状に配置され、第１および第２のデータ線は、メモリセ
ル列ごとに配置される相補のビット線にそれぞれ対応す
る。差動増幅部は、メモリセル列ごとにセンスアンプと
して設けられる。薄膜磁性体記憶装置は、複数のメモリ
セルに対して共通に設けられる、相補の第１および第２
のグローバルデータ線と、第１の電圧と第１および第２
のグローバルデータ線との間に設けられ、第１および第
２のグローバルデータ線の各々へ同一電流を供給するた
めのグローバル電流供給部と、メモリセル列ごとに設け
られ、列選択結果に応じて動作して、対応する差動増幅
部での第１のノードの電圧に応じた電流で、第１のグロ
ーバルデータ線を第２の電圧へ駆動するための第１の電
流伝達回路と、メモリセル列ごとに設けられ、列選択結
果に応じて動作して、対応する差動増幅部での第２のノ
ードの電圧に応じた電流で、第２のグローバルデータ線
を第２の電圧へ駆動するための第２の電流伝達回路と、
第１および第２のグローバルデータ線間の電圧差を増幅
して読出データを生成する電圧アンプとをさらに備え
る。
【００４２】さらに好ましくは、複数のメモリセルは、
行方向に沿って第１および第２の領域に分割して配置さ
れ、差動増幅部は、第１および第２の領域の間に配置さ
れる。薄膜磁性体記憶装置は、メモリセル列ごとに設け
られ、第１および第２の領域の一方において、第１およ
び第２のデータ線と対応する第１および第２のノードと
の間を電気的に切離すための接続スイッチをさらに備え
る。
行方向に沿って第１および第２の領域に分割して配置さ
れ、差動増幅部は、第１および第２の領域の間に配置さ
れる。薄膜磁性体記憶装置は、メモリセル列ごとに設け
られ、第１および第２の領域の一方において、第１およ
び第２のデータ線と対応する第１および第２のノードと
の間を電気的に切離すための接続スイッチをさらに備え
る。
【００４３】また、さらに好ましくは、薄膜磁性体記憶
装置は、メモリセル列ごとに設けられ、列選択結果を対
応する第１および第２の電流伝達回路へ伝達するための
列選択線をさらに備える。第１および第２のデータ線
と、第１および第２のグローバルデータ線とは、列方向
に沿って配置され、列選択線は、行方向に沿って配置さ
れる。
装置は、メモリセル列ごとに設けられ、列選択結果を対
応する第１および第２の電流伝達回路へ伝達するための
列選択線をさらに備える。第１および第２のデータ線
と、第１および第２のグローバルデータ線とは、列方向
に沿って配置され、列選択線は、行方向に沿って配置さ
れる。
【００４４】あるいは好ましくは、電流供給回路は、第
１のノードおよび第３のノードの各々へ同一電流を供給
するための第１のカレントミラー回路と、第２のノード
および第４のノードの各々へ同一電流を供給するための
第２のカレントミラー回路とを有する。電流増幅回路
は、第２のデータ線を基準とする通過電流差に応じた電
圧を第１のノードに生成するための第１の変換回路と、
第１のデータ線を基準とする通過電流差に応じた電圧を
第２のノードに生成するための第２の変換回路とを有す
る。
１のノードおよび第３のノードの各々へ同一電流を供給
するための第１のカレントミラー回路と、第２のノード
および第４のノードの各々へ同一電流を供給するための
第２のカレントミラー回路とを有する。電流増幅回路
は、第２のデータ線を基準とする通過電流差に応じた電
圧を第１のノードに生成するための第１の変換回路と、
第１のデータ線を基準とする通過電流差に応じた電圧を
第２のノードに生成するための第２の変換回路とを有す
る。
【００４５】さらに好ましくは、第１のカレントミラー
回路は、電源電圧と第１および第３のノードとの間に電
気的にそれぞれ結合され、各々のゲートが第３のゲート
と接続される第１および第２のトランジスタを有する。
第２のカレントミラー回路は、電源電圧と第２および第
４のノードとの間に電気的にそれぞれ結合され、各々の
ゲートが第４のゲートと接続される第３および第４のト
ランジスタを有する。第１の変換回路は、第１および第
４のノードと第１のデータ線との間に電気的にそれぞれ
結合され、各々のゲートへ基準電圧を受ける第５および
第６のトランジスタを有する。第２の変換回路は、第２
および第３のノードと第２のデータ線との間に電気的に
それぞれ結合され、各々のゲートへ基準電圧を受ける第
７および第８のトランジスタを有する。
回路は、電源電圧と第１および第３のノードとの間に電
気的にそれぞれ結合され、各々のゲートが第３のゲート
と接続される第１および第２のトランジスタを有する。
第２のカレントミラー回路は、電源電圧と第２および第
４のノードとの間に電気的にそれぞれ結合され、各々の
ゲートが第４のゲートと接続される第３および第４のト
ランジスタを有する。第１の変換回路は、第１および第
４のノードと第１のデータ線との間に電気的にそれぞれ
結合され、各々のゲートへ基準電圧を受ける第５および
第６のトランジスタを有する。第２の変換回路は、第２
および第３のノードと第２のデータ線との間に電気的に
それぞれ結合され、各々のゲートへ基準電圧を受ける第
７および第８のトランジスタを有する。
【００４６】この発明の他の構成に従う薄膜磁性体記憶
装置は、各々が磁気的に書込まれた記憶データに応じて
第１および第２の電気抵抗の一方を有する複数のメモリ
セルと、第１および第２の電気抵抗の中間的な電気抵抗
を有し、少なくともデータ読出時に、第１および第２の
電圧の間に電気的に結合される基準セルと、データ読出
時に、選択されたアドレスに対応する選択メモリセルを
介して第１および第２の電圧の間に電気的に結合される
第１のデータ線と、選択メモリセルおよび基準セルの通
過電流差に応じたデータ読出を行なうためのデータ読出
回路とを備える。データ読出回路は、データ読出時に、
基準セルの通過電流に基いて、第１のデータ線を所定電
圧にクランプするためのデータ線電圧クランプ部を含
む。
装置は、各々が磁気的に書込まれた記憶データに応じて
第１および第２の電気抵抗の一方を有する複数のメモリ
セルと、第１および第２の電気抵抗の中間的な電気抵抗
を有し、少なくともデータ読出時に、第１および第２の
電圧の間に電気的に結合される基準セルと、データ読出
時に、選択されたアドレスに対応する選択メモリセルを
介して第１および第２の電圧の間に電気的に結合される
第１のデータ線と、選択メモリセルおよび基準セルの通
過電流差に応じたデータ読出を行なうためのデータ読出
回路とを備える。データ読出回路は、データ読出時に、
基準セルの通過電流に基いて、第１のデータ線を所定電
圧にクランプするためのデータ線電圧クランプ部を含
む。
【００４７】好ましくは、データ線電圧クランプ部は、
データ読出に先立って、第１のデータ線を所定電圧にク
ランプする。
データ読出に先立って、第１のデータ線を所定電圧にク
ランプする。
【００４８】また好ましくは、薄膜磁性体記憶装置は、
第１のデータ線と相補のデータを伝達するための第２の
データ線をさらに備える。第２のデータ線は、データ読
出時に、基準セルを介して第１および第２の電圧の間に
電気的に結合される。データ読出回路は、第１の電圧と
第１のノードの間に設けられ、一定電流を第１のノード
へ供給するための第１の電流供給部と、第１の電圧と第
２のノードの間に設けられ、一定電流を第２のノードへ
供給するための第２の電流供給部とを含む。データ線電
圧クランプ部は、第１のノードと、第１および第２のデ
ータ線の所定の一方の間に設けられ、一方のデータ線の
電圧が所定電圧に維持されるように、一方のデータ線の
通過電流を制御する第１の電流制御部と、第２のノード
と、第１および第２のデータ線の所定の他方との間に設
けられ、一方のデータ線の電圧が所定電圧に維持される
ように、他方のデータ線の通過電流を制御する第２の電
流制御部とを含む。データ読出回路は、第１および第２
のデータ線の通過電流差を電圧差に変換するための電圧
変換部をさらに含む。
第１のデータ線と相補のデータを伝達するための第２の
データ線をさらに備える。第２のデータ線は、データ読
出時に、基準セルを介して第１および第２の電圧の間に
電気的に結合される。データ読出回路は、第１の電圧と
第１のノードの間に設けられ、一定電流を第１のノード
へ供給するための第１の電流供給部と、第１の電圧と第
２のノードの間に設けられ、一定電流を第２のノードへ
供給するための第２の電流供給部とを含む。データ線電
圧クランプ部は、第１のノードと、第１および第２のデ
ータ線の所定の一方の間に設けられ、一方のデータ線の
電圧が所定電圧に維持されるように、一方のデータ線の
通過電流を制御する第１の電流制御部と、第２のノード
と、第１および第２のデータ線の所定の他方との間に設
けられ、一方のデータ線の電圧が所定電圧に維持される
ように、他方のデータ線の通過電流を制御する第２の電
流制御部とを含む。データ読出回路は、第１および第２
のデータ線の通過電流差を電圧差に変換するための電圧
変換部をさらに含む。
【００４９】あるいは好ましくは、データ読出回路は、
第１の電圧と第１のノードの間に設けられ、一定電流を
第１のノードへ供給するための第１の電流供給部と、第
１の電圧と第２のノードの間に設けられ、一定電流を第
２のノードへ供給するための第２の電流供給部とをさら
に含む。データ線電圧クランプ部は、基準セルを介して
第２の電圧と接続される基準ノードと、第１のノードと
基準ノードとの間に設けられ、基準ノードの電圧が所定
電圧に維持されるように、基準ノードの通過電流を制御
する第１の電流制御部と、第２のノードと第１のデータ
線との間に設けられ、基準ノードの電圧が所定電圧に維
持されるように、第１のデータ線の通過電流を制御する
第２の電流制御部とを有する。データ読出回路は、第１
のデータ線および基準ノードの通過電流差を電圧差に変
換するための電流差検出部をさらに含む。
第１の電圧と第１のノードの間に設けられ、一定電流を
第１のノードへ供給するための第１の電流供給部と、第
１の電圧と第２のノードの間に設けられ、一定電流を第
２のノードへ供給するための第２の電流供給部とをさら
に含む。データ線電圧クランプ部は、基準セルを介して
第２の電圧と接続される基準ノードと、第１のノードと
基準ノードとの間に設けられ、基準ノードの電圧が所定
電圧に維持されるように、基準ノードの通過電流を制御
する第１の電流制御部と、第２のノードと第１のデータ
線との間に設けられ、基準ノードの電圧が所定電圧に維
持されるように、第１のデータ線の通過電流を制御する
第２の電流制御部とを有する。データ読出回路は、第１
のデータ線および基準ノードの通過電流差を電圧差に変
換するための電流差検出部をさらに含む。
【００５０】さらに好ましくは、データ線電圧クランプ
部は、基準ノードの電圧と所定電圧との電圧差に応じた
帰還電圧を発生する電圧増幅器をさらに有する。第１の
電流制御部は、第１のノードと基準ノードとの間に電気
的に結合されて、帰還電圧をゲートに受ける第１のトラ
ンジスタを有する。第２の電流制御部は、アドレス選択
結果に応じて、第１のデータ線と第２のノードとを電気
的に結合するための第２のトランジスタを有し、第２の
トランジスタのゲートへは帰還電圧が入力される。
部は、基準ノードの電圧と所定電圧との電圧差に応じた
帰還電圧を発生する電圧増幅器をさらに有する。第１の
電流制御部は、第１のノードと基準ノードとの間に電気
的に結合されて、帰還電圧をゲートに受ける第１のトラ
ンジスタを有する。第２の電流制御部は、アドレス選択
結果に応じて、第１のデータ線と第２のノードとを電気
的に結合するための第２のトランジスタを有し、第２の
トランジスタのゲートへは帰還電圧が入力される。
【００５１】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳細に説明する。なお、図中
における同一符号は、同一または相当部分を示すものと
する。
態について図面を参照して詳細に説明する。なお、図中
における同一符号は、同一または相当部分を示すものと
する。
【００５２】［実施の形態１］図１は、本発明の実施の
形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブ
ロック図である。
形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブ
ロック図である。
【００５３】図１を参照して、本発明の実施の形態に従
うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤお
よびアドレス信号ＡＤＤに応答してランダムアクセスを
行ない、書込データＤＩＮの入力および読出データＤＯ
ＵＴの出力を実行する。
うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤお
よびアドレス信号ＡＤＤに応答してランダムアクセスを
行ない、書込データＤＩＮの入力および読出データＤＯ
ＵＴの出力を実行する。
【００５４】ＭＲＡＭデバイス１は、制御信号ＣＭＤに
応答してＭＲＡＭデバイス１の全体動作を制御するコン
トロール回路５と、行列状に配されたＭＴＪメモリセル
ＭＣを含むメモリアレイ１０とを備える。
応答してＭＲＡＭデバイス１の全体動作を制御するコン
トロール回路５と、行列状に配されたＭＴＪメモリセル
ＭＣを含むメモリアレイ１０とを備える。
【００５５】メモリアレイ１０においては、ＭＴＪメモ
リセルの行にそれぞれ対応して、ワード線ＷＬおよびデ
ィジット線ＤＬが配置され、ＭＴＪメモリセルの列にそ
れぞれ対応して、相補のビット線ＢＬおよび／ＢＬから
構成されるビット線対ＢＬＰが配置される。図１におい
ては、代表的に示される１個のＭＴＪメモリセルＭＣ
と、これに対応するワード線ＷＬ、ディジット線ＤＬ、
およびビット線対ＢＬＰの配置が示される。
リセルの行にそれぞれ対応して、ワード線ＷＬおよびデ
ィジット線ＤＬが配置され、ＭＴＪメモリセルの列にそ
れぞれ対応して、相補のビット線ＢＬおよび／ＢＬから
構成されるビット線対ＢＬＰが配置される。図１におい
ては、代表的に示される１個のＭＴＪメモリセルＭＣ
と、これに対応するワード線ＷＬ、ディジット線ＤＬ、
およびビット線対ＢＬＰの配置が示される。
【００５６】ＭＲＡＭデバイス１は、アドレス信号によ
って示されるロウアドレスＲＡをデコードして、メモリ
アレイ１０における行選択を実行するための行デコーダ
２０と、アドレス信号ＡＤＤによって示されるコラムア
ドレスＣＡをデコードして、メモリアレイ１０における
列選択を実行するための列デコーダ２５と、読出／書込
制御回路３０および３５とをさらに備える。
って示されるロウアドレスＲＡをデコードして、メモリ
アレイ１０における行選択を実行するための行デコーダ
２０と、アドレス信号ＡＤＤによって示されるコラムア
ドレスＣＡをデコードして、メモリアレイ１０における
列選択を実行するための列デコーダ２５と、読出／書込
制御回路３０および３５とをさらに備える。
【００５７】読出／書込制御回路３０および３５は、メ
モリアレイ１０に対してデータ書込動作を行なうための
回路群、およびメモリアレイ１０からデータ読出を行な
うための回路群（以下、「データ読出回路系」とも称す
る）を総称したものである。
モリアレイ１０に対してデータ書込動作を行なうための
回路群、およびメモリアレイ１０からデータ読出を行な
うための回路群（以下、「データ読出回路系」とも称す
る）を総称したものである。
【００５８】ディジット線ＤＬは、メモリアレイ１０を
挟んで行デコーダ２０と反対側の領域において、接地電
圧Ｖｓｓと結合される。
挟んで行デコーダ２０と反対側の領域において、接地電
圧Ｖｓｓと結合される。
【００５９】図２は、メモリアレイおよびデータ読出お
よびデータ書込を実行するための周辺回路についての実
施の形態１に従う構成を示す回路図である。
よびデータ書込を実行するための周辺回路についての実
施の形態１に従う構成を示す回路図である。
【００６０】図２を参照して、メモリアレイ１０は、ビ
ット線ＢＬおよび／ＢＬの各々との交点に対応して、そ
れぞれ配置されるＭＴＪメモリセルを有する。すなわ
ち、行アドレスおよび列アドレスの組合せで示される１
つのアドレスに対応して、２個のＭＴＪメモリセルが配
置される。ＭＴＪメモリセルの各々は、図１５に示した
のと同様の構成を有し、対応するビット線ＢＬまたは／
ＢＬと接地電圧Ｖｓｓとの間に直列に接続された、トン
ネル磁気抵抗素子ＴＭＲおよびアクセス素子（アクセス
トランジスタ）ＡＴＲとを有する。アクセストランジス
タＡＴＲのゲートは、対応するワード線ＷＬと接続され
る。
ット線ＢＬおよび／ＢＬの各々との交点に対応して、そ
れぞれ配置されるＭＴＪメモリセルを有する。すなわ
ち、行アドレスおよび列アドレスの組合せで示される１
つのアドレスに対応して、２個のＭＴＪメモリセルが配
置される。ＭＴＪメモリセルの各々は、図１５に示した
のと同様の構成を有し、対応するビット線ＢＬまたは／
ＢＬと接地電圧Ｖｓｓとの間に直列に接続された、トン
ネル磁気抵抗素子ＴＭＲおよびアクセス素子（アクセス
トランジスタ）ＡＴＲとを有する。アクセストランジス
タＡＴＲのゲートは、対応するワード線ＷＬと接続され
る。
【００６１】以下においては、同一アドレスに対応する
２個のＭＴＪメモリセルのうちのビット線ＢＬと接続さ
れる一方を、単にメモリセルＭＣとも称し、ビット線／
ＢＬと接続される他方を比較セルＭＣ＃とも称する。同
一アドレスに対応するメモリセルＭＣおよび比較セルＭ
Ｃ＃によって、１ビットのデータ記憶が実行される。具
体的には、メモリセルＭＣには、当該アドレスでの記憶
データが書込まれ、比較セルＭＣ＃へは、メモリセルＭ
Ｃと相補のデータが書込まれる。
２個のＭＴＪメモリセルのうちのビット線ＢＬと接続さ
れる一方を、単にメモリセルＭＣとも称し、ビット線／
ＢＬと接続される他方を比較セルＭＣ＃とも称する。同
一アドレスに対応するメモリセルＭＣおよび比較セルＭ
Ｃ＃によって、１ビットのデータ記憶が実行される。具
体的には、メモリセルＭＣには、当該アドレスでの記憶
データが書込まれ、比較セルＭＣ＃へは、メモリセルＭ
Ｃと相補のデータが書込まれる。
【００６２】図２においては、第ｉ番目（ｉ：自然数）
のメモリセル行および第ｊ番目（ｊ：自然数）に対応す
る、ワード線ＷＬｉ、ディジット線ＤＬｉ、ビット線Ｂ
Ｌｊ，／ＢＬｊ、ならびに、対応するメモリセルＭＣお
よび比較セルＭＣ＃が代表的に示される。
のメモリセル行および第ｊ番目（ｊ：自然数）に対応す
る、ワード線ＷＬｉ、ディジット線ＤＬｉ、ビット線Ｂ
Ｌｊ，／ＢＬｊ、ならびに、対応するメモリセルＭＣお
よび比較セルＭＣ＃が代表的に示される。
【００６３】なお、以下においては、信号、信号線およ
びデータ等の２値的な高電圧状態（たとえば、電源電圧
Ｖｃｃ）および低電圧状態（たとえば、接地電圧Ｖｓ
ｓ）を、それぞれ「Ｈレベル」および「Ｌレベル」とも
称する。
びデータ等の２値的な高電圧状態（たとえば、電源電圧
Ｖｃｃ）および低電圧状態（たとえば、接地電圧Ｖｓ
ｓ）を、それぞれ「Ｈレベル」および「Ｌレベル」とも
称する。
【００６４】読出／書込制御回路３５は、各メモリセル
列において、ビット線ＢＬおよび／ＢＬの一端同士に配
置されたライトコラム選択ゲートＷＣＳＧを有する。ラ
イトコラム選択ゲートＷＣＳＧは、対応するライトコラ
ム選択線ＷＣＳＬの活性化（Ｈレベル）に応答してオン
する。ライトコラム選択線ＷＣＳＬは、データ書込時に
選択列において活性化（Ｈレベル）される。図２には、
ビット線ＢＬｊおよび／ＢＬｊに対応して設けられる、
ライトコラム選択線ＷＣＳＬｊおよびライトコラム選択
ゲートＷＣＳＧｊが代表的に示される。
列において、ビット線ＢＬおよび／ＢＬの一端同士に配
置されたライトコラム選択ゲートＷＣＳＧを有する。ラ
イトコラム選択ゲートＷＣＳＧは、対応するライトコラ
ム選択線ＷＣＳＬの活性化（Ｈレベル）に応答してオン
する。ライトコラム選択線ＷＣＳＬは、データ書込時に
選択列において活性化（Ｈレベル）される。図２には、
ビット線ＢＬｊおよび／ＢＬｊに対応して設けられる、
ライトコラム選択線ＷＣＳＬｊおよびライトコラム選択
ゲートＷＣＳＧｊが代表的に示される。
【００６５】さらに、メモリアレイ１０に隣接して、読
出データおよび書込データを伝達するための相補のデー
タ線ＬＩＯおよび／ＬＩＯが配置される。データ線ＬＩ
Ｏおよび／ＬＩＯは、データ線対ＬＩＯＰを構成する。
出データおよび書込データを伝達するための相補のデー
タ線ＬＩＯおよび／ＬＩＯが配置される。データ線ＬＩ
Ｏおよび／ＬＩＯは、データ線対ＬＩＯＰを構成する。
【００６６】各メモリセル列において、ビット線ＢＬお
よび／ＢＬの他端と、データ線ＬＩＯおよび／ＬＩＯと
の間にコラム選択ゲートＣＳＧが設けられる。コラム選
択ゲートＣＳＧは、対応するコラム選択線ＣＳＬの活性
化（Ｈレベル）に応答してオンする。コラム選択線ＣＳ
Ｌは、データ書込時およびデータ読出時の双方におい
て、選択列で活性化（Ｈレベル）される。図２には、ビ
ット線ＢＬｊおよび／ＢＬｊに対応して設けられる、コ
ラム選択線ＣＳＬｊおよびコラム選択ゲートＣＳＧｊが
代表的に示される。
よび／ＢＬの他端と、データ線ＬＩＯおよび／ＬＩＯと
の間にコラム選択ゲートＣＳＧが設けられる。コラム選
択ゲートＣＳＧは、対応するコラム選択線ＣＳＬの活性
化（Ｈレベル）に応答してオンする。コラム選択線ＣＳ
Ｌは、データ書込時およびデータ読出時の双方におい
て、選択列で活性化（Ｈレベル）される。図２には、ビ
ット線ＢＬｊおよび／ＢＬｊに対応して設けられる、コ
ラム選択線ＣＳＬｊおよびコラム選択ゲートＣＳＧｊが
代表的に示される。
【００６７】まず、ＭＴＪメモリセルへのデータ書込動
作について簡単に説明する。ここでは、一例として、第
ｉ行・第ｊ列がデータ書込対象に選択された場合につい
て説明する。
作について簡単に説明する。ここでは、一例として、第
ｉ行・第ｊ列がデータ書込対象に選択された場合につい
て説明する。
【００６８】行デコーダ２０は、データ書込時におい
て、選択行のディジット線ＤＬｉを活性化するために電
源電圧Ｖｃｃと結合する。これにより、活性化されたデ
ィジット線ＤＬｉは、その両端を電源電圧Ｖｃｃおよび
接地電圧Ｖｓｓとそれぞれ接続される。したがって、活
性化されたディジット線ＤＬｉに対して、行方向のデー
タ書込電流Ｉｐを流すことができる。行方向のデータ書
込電流Ｉｐは書込データのレベルにかかわらず一定であ
る。
て、選択行のディジット線ＤＬｉを活性化するために電
源電圧Ｖｃｃと結合する。これにより、活性化されたデ
ィジット線ＤＬｉは、その両端を電源電圧Ｖｃｃおよび
接地電圧Ｖｓｓとそれぞれ接続される。したがって、活
性化されたディジット線ＤＬｉに対して、行方向のデー
タ書込電流Ｉｐを流すことができる。行方向のデータ書
込電流Ｉｐは書込データのレベルにかかわらず一定であ
る。
【００６９】一方、行デコーダ２０は、非選択行のディ
ジット線ＤＬについては、接地電圧Ｖｓｓに固定する。
これにより、非選択のディジット線ＤＬに行方向のデー
タ書込電流Ｉｐが流れることはない。
ジット線ＤＬについては、接地電圧Ｖｓｓに固定する。
これにより、非選択のディジット線ＤＬに行方向のデー
タ書込電流Ｉｐが流れることはない。
【００７０】読出／書込制御回路３０は、データ書込電
流供給回路４０をさらに含む。データ書込電流供給回路
４０は、書込データＤＩＮに応じて、データ線ＬＩＯお
よび／ＬＩＯを、電源電圧Ｖｃｃ（Ｈレベル）および接
地電圧Ｖｓｓ（Ｌレベル）の一方ずつに設定する。たと
えば、書込データＤＩＮ＝“１”である場合には、デー
タ書込電流供給回路４０は、データ線ＬＩＯをＨレベ
ル、／ＬＩＯをＬレベルに設定する。反対に、書込デー
タＤＩＮ＝“０”である場合には、データ書込電流供給
回路４０は、データ線ＬＩＯをＬレベル、／ＬＩＯをＨ
レベルに設定する。
流供給回路４０をさらに含む。データ書込電流供給回路
４０は、書込データＤＩＮに応じて、データ線ＬＩＯお
よび／ＬＩＯを、電源電圧Ｖｃｃ（Ｈレベル）および接
地電圧Ｖｓｓ（Ｌレベル）の一方ずつに設定する。たと
えば、書込データＤＩＮ＝“１”である場合には、デー
タ書込電流供給回路４０は、データ線ＬＩＯをＨレベ
ル、／ＬＩＯをＬレベルに設定する。反対に、書込デー
タＤＩＮ＝“０”である場合には、データ書込電流供給
回路４０は、データ線ＬＩＯをＬレベル、／ＬＩＯをＨ
レベルに設定する。
【００７１】これにより、ライトコラム選択ゲートＷＣ
ＳＧｊによって一端側同士を接続された選択列のビット
線ＢＬｊおよび／ＢＬｊに対して、書込データＤＩＮの
レベルに応じて、互いに逆方向の電流が流すことができ
る。この結果、選択アドレスに対応するメモリセルＭＣ
および比較セルＭＣ＃に対して、書込データＤＩＮおよ
びその相補データを並列に書込むことができる。
ＳＧｊによって一端側同士を接続された選択列のビット
線ＢＬｊおよび／ＢＬｊに対して、書込データＤＩＮの
レベルに応じて、互いに逆方向の電流が流すことができ
る。この結果、選択アドレスに対応するメモリセルＭＣ
および比較セルＭＣ＃に対して、書込データＤＩＮおよ
びその相補データを並列に書込むことができる。
【００７２】次に、ＭＴＪメモリセルからのデータ読出
動作について説明する。読出／書込制御回路３０は、メ
モリセル列ごとに配置されたイコライズ回路ＥＱＧを有
する。図２においては、第ｊ番目のメモリセル列に対応
するイコライズ回路ＥＱＧｊが代表的に示される。
動作について説明する。読出／書込制御回路３０は、メ
モリセル列ごとに配置されたイコライズ回路ＥＱＧを有
する。図２においては、第ｊ番目のメモリセル列に対応
するイコライズ回路ＥＱＧｊが代表的に示される。
【００７３】イコライズ回路ＥＱＧｊは、対応するビッ
ト線ＢＬｊ，／ＢＬｊの間に接続されるトランジスタス
イッチ３１と、ビット線ＢＬｊおよび接地電圧Ｖｓｓの
間に接続されるトランジスタスイッチ３２と、ビット線
／ＢＬｊおよび接地電圧Ｖｓｓの間に接続されるトラン
ジスタスイッチ３３とを有する。トランジスタスイッチ
３１、３２および３３の各々は、たとえばＮチャネルＭ
ＯＳトランジスタで構成される。
ト線ＢＬｊ，／ＢＬｊの間に接続されるトランジスタス
イッチ３１と、ビット線ＢＬｊおよび接地電圧Ｖｓｓの
間に接続されるトランジスタスイッチ３２と、ビット線
／ＢＬｊおよび接地電圧Ｖｓｓの間に接続されるトラン
ジスタスイッチ３３とを有する。トランジスタスイッチ
３１、３２および３３の各々は、たとえばＮチャネルＭ
ＯＳトランジスタで構成される。
【００７４】トランジスタスイッチ３１〜３３の各々の
ゲートには、行デコーダ２０によって生成される、メモ
リアレイ１０内のメモリセル列に共通のビット線イコラ
イズ信号ＢＬＥＱが入力される。ビット線イコライズ信
号ＢＬＥＱは、少なくともデータ読出動作前の所定期間
において、Ｈレベルへ活性化される。
ゲートには、行デコーダ２０によって生成される、メモ
リアレイ１０内のメモリセル列に共通のビット線イコラ
イズ信号ＢＬＥＱが入力される。ビット線イコライズ信
号ＢＬＥＱは、少なくともデータ読出動作前の所定期間
において、Ｈレベルへ活性化される。
【００７５】図示しないが、他のメモリセル列に対応し
て設けられるイコライズ回路も同様の構成を有し、ビッ
ト線イコライズ信号ＢＬＥＱに応答して動作する。ビッ
ト線イコライズ信号ＢＬＥＱの活性化に応答したプリチ
ャージ・イコライズ動作によって、各メモリセル列にお
いてビット線ＢＬおよび／ＢＬの各々は、接地電圧Ｖｓ
ｓへ設定される。
て設けられるイコライズ回路も同様の構成を有し、ビッ
ト線イコライズ信号ＢＬＥＱに応答して動作する。ビッ
ト線イコライズ信号ＢＬＥＱの活性化に応答したプリチ
ャージ・イコライズ動作によって、各メモリセル列にお
いてビット線ＢＬおよび／ＢＬの各々は、接地電圧Ｖｓ
ｓへ設定される。
【００７６】読出／書込制御回路３０は、さらに、デー
タ線対ＬＩＯＰをイコライズするためのデータ線イコラ
イズ回路５０と、差動増幅器６０とを有する。
タ線対ＬＩＯＰをイコライズするためのデータ線イコラ
イズ回路５０と、差動増幅器６０とを有する。
【００７７】データ線イコライズ回路５０は、データ線
ＬＩＯおよび／ＬＩＯの間に接続されるトランジスタス
イッチ５１と、データ線ＬＩＯおよび接地電圧Ｖｓｓの
間に接続されるトランジスタスイッチ５２と、データ線
／ＬＩＯおよび接地電圧Ｖｓｓの間に接続されるトラン
ジスタスイッチ５３とを有する。トランジスタスイッチ
５１、５２および５３の各々は、たとえばＮチャネルＭ
ＯＳトランジスタで構成される。
ＬＩＯおよび／ＬＩＯの間に接続されるトランジスタス
イッチ５１と、データ線ＬＩＯおよび接地電圧Ｖｓｓの
間に接続されるトランジスタスイッチ５２と、データ線
／ＬＩＯおよび接地電圧Ｖｓｓの間に接続されるトラン
ジスタスイッチ５３とを有する。トランジスタスイッチ
５１、５２および５３の各々は、たとえばＮチャネルＭ
ＯＳトランジスタで構成される。
【００７８】トランジスタスイッチ５１〜５３の各々の
ゲートには、行デコーダ２０によって生成されるデータ
線イコライズ信号ＬＩＯＥＱが入力される。データ線イ
コライズ信号ＬＩＯＥＱは、少なくともデータ読出動作
前の所定期間において、Ｈレベルへ活性化される。これ
に応答したプリチャージ・イコライズ動作によって、デ
ータ線ＬＩＯおよび／ＬＩＯの各々は、接地電圧Ｖｓｓ
へ設定される。
ゲートには、行デコーダ２０によって生成されるデータ
線イコライズ信号ＬＩＯＥＱが入力される。データ線イ
コライズ信号ＬＩＯＥＱは、少なくともデータ読出動作
前の所定期間において、Ｈレベルへ活性化される。これ
に応答したプリチャージ・イコライズ動作によって、デ
ータ線ＬＩＯおよび／ＬＩＯの各々は、接地電圧Ｖｓｓ
へ設定される。
【００７９】差動増幅器６０は、ノードＮｏおよびデー
タ線ＬＩＯの間に接続されたＮチャネルＭＯＳトランジ
スタ６１と、ノード／Ｎｏとデータ線／ＬＩＯとの間に
接続されたＮチャネルＭＯＳトランジスタ６２と、ノー
ドＮｓｐおよびノードＮｏの間に接続されるＰチャネル
ＭＯＳトランジスタ６３と、ノードＮｓｐおよびノード
／Ｎｏの間に接続されるＰチャネルＭＯＳトランジスタ
６４と、電源電圧ＶｃｃおよびノードＮｓｐの間に接続
されるＰチャネルＭＯＳトランジスタ６５とを有する。
タ線ＬＩＯの間に接続されたＮチャネルＭＯＳトランジ
スタ６１と、ノード／Ｎｏとデータ線／ＬＩＯとの間に
接続されたＮチャネルＭＯＳトランジスタ６２と、ノー
ドＮｓｐおよびノードＮｏの間に接続されるＰチャネル
ＭＯＳトランジスタ６３と、ノードＮｓｐおよびノード
／Ｎｏの間に接続されるＰチャネルＭＯＳトランジスタ
６４と、電源電圧ＶｃｃおよびノードＮｓｐの間に接続
されるＰチャネルＭＯＳトランジスタ６５とを有する。
【００８０】トランジスタ６３および６４の各々のゲー
トは、ノードＮｏと接続される。トランジスタ６３およ
び６４は、カレントミラー回路を構成し、ノードＮｏお
よび／Ｎｏの各々に対して、同一電流を供給しようとす
る。
トは、ノードＮｏと接続される。トランジスタ６３およ
び６４は、カレントミラー回路を構成し、ノードＮｏお
よび／Ｎｏの各々に対して、同一電流を供給しようとす
る。
【００８１】トランジスタ６１および６２の各々のゲー
トには、Ｖｒｅｆ発生回路５５によって生成される固定
された基準電圧Ｖｒｅｆが入力される。トランジスタ６
１および６２は、データ線ＬＩＯおよび／ＬＩＯを基準
電圧以下に維持するとともに、データ線ＬＩＯおよび／
ＬＩＯの通過電流差を増幅して、ノードＮｏおよび／Ｎ
ｏ間の電圧差に変換する。
トには、Ｖｒｅｆ発生回路５５によって生成される固定
された基準電圧Ｖｒｅｆが入力される。トランジスタ６
１および６２は、データ線ＬＩＯおよび／ＬＩＯを基準
電圧以下に維持するとともに、データ線ＬＩＯおよび／
ＬＩＯの通過電流差を増幅して、ノードＮｏおよび／Ｎ
ｏ間の電圧差に変換する。
【００８２】トランジスタ６５のゲートへは、行デコー
ダ２０によってデータ読出動作時にＬレベルに活性化さ
れるセンスイネーブル信号／ＳＥが入力される。トラン
ジスタ６５は、センスイネーブル信号／ＳＥの活性化
（Ｌレベル）に応答して動作電流を供給して、差動増幅
器６０を動作させる。
ダ２０によってデータ読出動作時にＬレベルに活性化さ
れるセンスイネーブル信号／ＳＥが入力される。トラン
ジスタ６５は、センスイネーブル信号／ＳＥの活性化
（Ｌレベル）に応答して動作電流を供給して、差動増幅
器６０を動作させる。
【００８３】次に、図３を用いて、実施の形態１に従う
ＭＲＡＭデバイスにおけるデータ読出動作を説明する。
図３においても、第ｉ行・第ｊ列がデータ読出対象に選
択された場合の動作について代表的に説明する。
ＭＲＡＭデバイスにおけるデータ読出動作を説明する。
図３においても、第ｉ行・第ｊ列がデータ読出対象に選
択された場合の動作について代表的に説明する。
【００８４】図３を参照して、データ読出実行前の、時
刻ｔ１以前において、データ線イコライズ信号ＬＩＯＥ
Ｑおよびビット線イコライズ信号ＢＬＥＱは、Ｈレベル
に活性化されている。これにより、各メモリセル列にお
いてビット線ＢＬおよび／ＢＬは接地電圧Ｖｓｓにプリ
チャージされ、データ線ＬＩＯ，／ＬＩＯも接地電圧Ｖ
ｓｓにプリチャージされる。
刻ｔ１以前において、データ線イコライズ信号ＬＩＯＥ
Ｑおよびビット線イコライズ信号ＢＬＥＱは、Ｈレベル
に活性化されている。これにより、各メモリセル列にお
いてビット線ＢＬおよび／ＢＬは接地電圧Ｖｓｓにプリ
チャージされ、データ線ＬＩＯ，／ＬＩＯも接地電圧Ｖ
ｓｓにプリチャージされる。
【００８５】時刻ｔ１においてデータ読出動作が開始さ
れると、まず、データ線イコライズ信号ＬＩＯＥＱおよ
びビット線イコライズ信号ＢＬＥＱがＬレベルへ非活性
化されて、各ビット線ＢＬ，／ＢＬおよびデータ線ＬＩ
Ｏ，／ＬＩＯは、接地電圧Ｖｓｓから切離される。これ
により、データ読出を開始する準備が整う。
れると、まず、データ線イコライズ信号ＬＩＯＥＱおよ
びビット線イコライズ信号ＢＬＥＱがＬレベルへ非活性
化されて、各ビット線ＢＬ，／ＢＬおよびデータ線ＬＩ
Ｏ，／ＬＩＯは、接地電圧Ｖｓｓから切離される。これ
により、データ読出を開始する準備が整う。
【００８６】さらに、時刻ｔ２において、センスイネー
ブル信号／ＳＥがＬレベルに活性化されて、差動増幅器
６０の動作が開始される。これにより、データ線ＬＩＯ
および／ＬＩＯの各々に対する電流供給が開始される。
また、同様のタイミングで、選択行のワード線ＷＬｉお
よび選択列のコラム選択線ＣＳＬｊが各々Ｈレベルに活
性化される。
ブル信号／ＳＥがＬレベルに活性化されて、差動増幅器
６０の動作が開始される。これにより、データ線ＬＩＯ
および／ＬＩＯの各々に対する電流供給が開始される。
また、同様のタイミングで、選択行のワード線ＷＬｉお
よび選択列のコラム選択線ＣＳＬｊが各々Ｈレベルに活
性化される。
【００８７】選択行のワード線ＷＬｉおよび選択列のコ
ラム選択線ＣＳＬｊの活性化に応答して、データ線ＬＩ
Ｏは、ビット線ＢＬｊおよびメモリセルＭＣを介して接
地電圧Ｖｓｓへプルダウンされ、データ線／ＬＩＯは、
ビット線／ＢＬｊおよび比較セルＭＣ＃を介して接地電
圧Ｖｓｓへプルダウンされる。既に説明したように、メ
モリセルＭＣおよび比較セルＭＣ＃へは互いに相補のデ
ータが書込まれているので、それぞれの電気抵抗はＲｍ
ａｘおよびＲｍｉｎの一方ずつである。
ラム選択線ＣＳＬｊの活性化に応答して、データ線ＬＩ
Ｏは、ビット線ＢＬｊおよびメモリセルＭＣを介して接
地電圧Ｖｓｓへプルダウンされ、データ線／ＬＩＯは、
ビット線／ＢＬｊおよび比較セルＭＣ＃を介して接地電
圧Ｖｓｓへプルダウンされる。既に説明したように、メ
モリセルＭＣおよび比較セルＭＣ＃へは互いに相補のデ
ータが書込まれているので、それぞれの電気抵抗はＲｍ
ａｘおよびＲｍｉｎの一方ずつである。
【００８８】センスイネーブル信号／ＳＥの活性化に応
答して、トランジスタ６５によって供給される動作電流
は、データ線ＬＩＯ，／ＬＩＯと、ビット線ＢＬｊ，／
ＢＬｊと、メモリセルＭＣおよび比較セルＭＣ＃のトン
ネル磁気抵抗素子ＴＭＲを通過して接地電圧Ｖｓｓへ至
る経路を流れる。
答して、トランジスタ６５によって供給される動作電流
は、データ線ＬＩＯ，／ＬＩＯと、ビット線ＢＬｊ，／
ＢＬｊと、メモリセルＭＣおよび比較セルＭＣ＃のトン
ネル磁気抵抗素子ＴＭＲを通過して接地電圧Ｖｓｓへ至
る経路を流れる。
【００８９】差動増幅器６０において、トランジスタ６
３および６４で構成されたカレントミラー回路は、デー
タ線ＬＩＯおよび／ＬＩＯの各々に同一電流を供給しよ
うとする。しかし、選択アドレスに対応するメモリセル
ＭＣおよび比較セルＭＣ＃間には電気抵抗差ΔＲが存在
するので、両者の通過電流には電流差が生じようとす
る。この電流差によって生じようとする、ビット線ＢＬ
ｊおよび／ＢＬｊの間、すなわちデータ線ＬＩＯおよび
／ＬＩＯ間の電圧差は、差動増幅器６０中のトランジス
タ６１および６２におけるソース・ドレイン電圧の差に
相当するので、上記の電気抵抗差ΔＲは、トランジスタ
６１および６２の通過電流（ソース・ドレイン電流）差
ΔＩに変換される。すなわち、この電流差ΔＩが、ビッ
ト線ＢＬｊおよび／ＢＬｊ間、ならびにデータ線ＬＩＯ
および／ＬＩＯ間の電流差として現われる。トランジス
タ６１および６２は、電流差ΔＩを増幅した電圧差ΔＶ
を、ノードＮｏおよび／Ｎｏ間に生じさせる。電圧差Δ
Ｖの極性、すなわちノードＮｏおよび／Ｎｏの電圧の高
低は、選択されたメモリセルＭＣの記憶データに応じて
異なる。
３および６４で構成されたカレントミラー回路は、デー
タ線ＬＩＯおよび／ＬＩＯの各々に同一電流を供給しよ
うとする。しかし、選択アドレスに対応するメモリセル
ＭＣおよび比較セルＭＣ＃間には電気抵抗差ΔＲが存在
するので、両者の通過電流には電流差が生じようとす
る。この電流差によって生じようとする、ビット線ＢＬ
ｊおよび／ＢＬｊの間、すなわちデータ線ＬＩＯおよび
／ＬＩＯ間の電圧差は、差動増幅器６０中のトランジス
タ６１および６２におけるソース・ドレイン電圧の差に
相当するので、上記の電気抵抗差ΔＲは、トランジスタ
６１および６２の通過電流（ソース・ドレイン電流）差
ΔＩに変換される。すなわち、この電流差ΔＩが、ビッ
ト線ＢＬｊおよび／ＢＬｊ間、ならびにデータ線ＬＩＯ
および／ＬＩＯ間の電流差として現われる。トランジス
タ６１および６２は、電流差ΔＩを増幅した電圧差ΔＶ
を、ノードＮｏおよび／Ｎｏ間に生じさせる。電圧差Δ
Ｖの極性、すなわちノードＮｏおよび／Ｎｏの電圧の高
低は、選択されたメモリセルＭＣの記憶データに応じて
異なる。
【００９０】一方、ビット線ＢＬｊおよび／ＢＬｊ間、
ならびにデータ線ＬＩＯおよび／ＬＩＯ間には電圧差は
生じず、データ線ＬＩＯ，／ＬＩＯおよびビット線ＢＬ
ｊ，／ＢＬｊの各々の電圧は、“Ｖｒｅｆ−Ｖｔｈ−Ｖ
ｍｃ”に落ち着く。ここで、Ｖｔｈはトランジスタ６
１，６２のしきい値電圧に相当し、Ｖｍｃは、メモリセ
ルＭＣおよび比較セルＭＣ＃で生じる電圧降下に相当す
る。
ならびにデータ線ＬＩＯおよび／ＬＩＯ間には電圧差は
生じず、データ線ＬＩＯ，／ＬＩＯおよびビット線ＢＬ
ｊ，／ＢＬｊの各々の電圧は、“Ｖｒｅｆ−Ｖｔｈ−Ｖ
ｍｃ”に落ち着く。ここで、Ｖｔｈはトランジスタ６
１，６２のしきい値電圧に相当し、Ｖｍｃは、メモリセ
ルＭＣおよび比較セルＭＣ＃で生じる電圧降下に相当す
る。
【００９１】基準電圧Ｖｒｅｆはトンネル磁気抵抗素子
中のトンネルバリアである絶縁膜の信頼性等を考慮し
て、上記の電圧“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”がたとえ
ば約４００ｍＶ程度となるように設定される。これによ
り、過電圧印加によるメモリセル破壊を回避して、動作
信頼性を向上できる。
中のトンネルバリアである絶縁膜の信頼性等を考慮し
て、上記の電圧“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”がたとえ
ば約４００ｍＶ程度となるように設定される。これによ
り、過電圧印加によるメモリセル破壊を回避して、動作
信頼性を向上できる。
【００９２】このようなノードＮｏおよび／Ｎｏ間にお
ける電圧差ΔＶの極性に応じて、選択アドレスの記憶デ
ータを読出すことができる。たとえば、ノードＮｏおよ
び／Ｎｏの電圧差を増幅するアンプを後段にさらに配置
することによって、メモリアレイ１０からの読出データ
ＤＯＵＴを生成することが可能である。
ける電圧差ΔＶの極性に応じて、選択アドレスの記憶デ
ータを読出すことができる。たとえば、ノードＮｏおよ
び／Ｎｏの電圧差を増幅するアンプを後段にさらに配置
することによって、メモリアレイ１０からの読出データ
ＤＯＵＴを生成することが可能である。
【００９３】データ読出終了時には、時刻ｔ４におい
て、センスイネーブル信号／ＳＥ、選択行のワード線Ｗ
Ｌｉおよび選択列のコラム選択線ＣＳＬｊが非活性化さ
れる。さらに、時刻ｔ５において、データ線イコライズ
信号ＬＩＯＥＱおよびビット線イコライズ信号ＢＬＥＱ
がＨレベルへ活性化されて、各ビット線ＢＬ，／ＢＬお
よびデータ線ＬＩＯ，／ＬＩＯがプリシャージされて、
データ読出前の回路状態が再現される。
て、センスイネーブル信号／ＳＥ、選択行のワード線Ｗ
Ｌｉおよび選択列のコラム選択線ＣＳＬｊが非活性化さ
れる。さらに、時刻ｔ５において、データ線イコライズ
信号ＬＩＯＥＱおよびビット線イコライズ信号ＢＬＥＱ
がＨレベルへ活性化されて、各ビット線ＢＬ，／ＢＬお
よびデータ線ＬＩＯ，／ＬＩＯがプリシャージされて、
データ読出前の回路状態が再現される。
【００９４】以上説明したように、実施の形態１に従う
構成においては、差動増幅器６０の動作電流をメモリセ
ルの通過電流として用いるので、データ読出回路系の回
路素子数を削減できる。また、電気抵抗差ΔＲに起因す
る電流差ΔＩを、トランジスタの増幅作用によって電圧
差ΔＶに変換するので、高精度のデータ読出を行なえ
る。
構成においては、差動増幅器６０の動作電流をメモリセ
ルの通過電流として用いるので、データ読出回路系の回
路素子数を削減できる。また、電気抵抗差ΔＲに起因す
る電流差ΔＩを、トランジスタの増幅作用によって電圧
差ΔＶに変換するので、高精度のデータ読出を行なえ
る。
【００９５】さらに、データ読出時における、トンネル
磁気抵抗素子ＴＭＲへの印加電圧が一定に維持されるの
で、トンネル磁気抵抗素子の電気抵抗特性の変動を抑制
してデータ読出を高精度化できる。
磁気抵抗素子ＴＭＲへの印加電圧が一定に維持されるの
で、トンネル磁気抵抗素子の電気抵抗特性の変動を抑制
してデータ読出を高精度化できる。
【００９６】［実施の形態２］図４は、メモリアレイお
よびその周辺回路の実施の形態２に従う構成を示す回路
図である。
よびその周辺回路の実施の形態２に従う構成を示す回路
図である。
【００９７】図４を参照して、実施の形態２に従う構成
においては、図２に示した構成と比較して、差動増幅器
６０に代えて差動増幅器６０´が配置される点と、デー
タ線イコライズ回路５０の配置が省略される点とが異な
る。
においては、図２に示した構成と比較して、差動増幅器
６０に代えて差動増幅器６０´が配置される点と、デー
タ線イコライズ回路５０の配置が省略される点とが異な
る。
【００９８】差動増幅器６０´は、図２に示される差動
増幅器６０と比較して、電流源として動作するＰチャネ
ルＭＯＳトランジスタ６５の配置が省略される点で異な
る。すなわち、差動増幅器６０´においては、Ｐチャネ
ルＭＯＳトランジスタ６３および６４のソースは、電源
電圧Ｖｃｃと常時電気的に結合される。
増幅器６０と比較して、電流源として動作するＰチャネ
ルＭＯＳトランジスタ６５の配置が省略される点で異な
る。すなわち、差動増幅器６０´においては、Ｐチャネ
ルＭＯＳトランジスタ６３および６４のソースは、電源
電圧Ｖｃｃと常時電気的に結合される。
【００９９】実施の形態２に従うＭＲＡＭデバイスのそ
の他の部分の構成は、実施の形態１と同様であるので詳
細な説明は繰返さない。
の他の部分の構成は、実施の形態１と同様であるので詳
細な説明は繰返さない。
【０１００】次に、図５を用いて、実施の形態２に従う
ＭＲＡＭデバイスにおけるデータ読出動作を説明する。
図５においても、第ｉ行・第ｊ列がデータ読出対象に選
択された場合の動作について代表的に説明する。
ＭＲＡＭデバイスにおけるデータ読出動作を説明する。
図５においても、第ｉ行・第ｊ列がデータ読出対象に選
択された場合の動作について代表的に説明する。
【０１０１】図５を参照して、データ読出動作が開始さ
れる時刻ｔ１以前においては、ビット線イコライズ信号
ＢＬＥＱがＨレベルに活性化されるので、各メモリセル
列においてビット線ＢＬおよび／ＢＬは接地電圧Ｖｓｓ
にプリチャージされる。
れる時刻ｔ１以前においては、ビット線イコライズ信号
ＢＬＥＱがＨレベルに活性化されるので、各メモリセル
列においてビット線ＢＬおよび／ＢＬは接地電圧Ｖｓｓ
にプリチャージされる。
【０１０２】差動増幅器６０´の動作電流がデータ読出
動作前においても常時供給されるので、データ線ＬＩＯ
および／ＬＩＯの各々は、基準電圧Ｖｒｅｆに応じて
“Ｖｒｅｆ−Ｖｔｈ”にクランプされる。同様に、ノー
ドＮｏおよび／Ｎｏの各々の電圧も、“Ｖｃｃ−Ｖｔ
ｈ”に固定されている。
動作前においても常時供給されるので、データ線ＬＩＯ
および／ＬＩＯの各々は、基準電圧Ｖｒｅｆに応じて
“Ｖｒｅｆ−Ｖｔｈ”にクランプされる。同様に、ノー
ドＮｏおよび／Ｎｏの各々の電圧も、“Ｖｃｃ−Ｖｔ
ｈ”に固定されている。
【０１０３】時刻ｔ２において、選択行のワード線ＷＬ
ｉおよび選択列のコラム選択線ＣＳＬｊが各々Ｈレベル
に活性化されると、選択アドレスにおけるメモリセルＭ
Ｃおよび比較セルＭＣ＃の電気抵抗差ΔＲに応じた、実
施の形態１と同様の電流差ΔＩが、ビット線ＢＬｊおよ
び／ＢＬｊ間、ならびにデータ線ＬＩＯおよび／ＬＩＯ
間にが生しる。この電流差ΔＩは、トランジスタ６１お
よび６２によって、実施の形態１と同様にノードＮｏお
よび／Ｎｏ間の電圧差ΔＶに変換される。
ｉおよび選択列のコラム選択線ＣＳＬｊが各々Ｈレベル
に活性化されると、選択アドレスにおけるメモリセルＭ
Ｃおよび比較セルＭＣ＃の電気抵抗差ΔＲに応じた、実
施の形態１と同様の電流差ΔＩが、ビット線ＢＬｊおよ
び／ＢＬｊ間、ならびにデータ線ＬＩＯおよび／ＬＩＯ
間にが生しる。この電流差ΔＩは、トランジスタ６１お
よび６２によって、実施の形態１と同様にノードＮｏお
よび／Ｎｏ間の電圧差ΔＶに変換される。
【０１０４】一方で、ビット線ＢＬｊおよび／ＢＬｊ間
ならびに、データ線ＬＩＯおよび／ＬＩＯ間には電圧差
は発生せず、各々の電圧は、図３に示したのと同様に、
“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”に落ち着く。
ならびに、データ線ＬＩＯおよび／ＬＩＯ間には電圧差
は発生せず、各々の電圧は、図３に示したのと同様に、
“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”に落ち着く。
【０１０５】このように、実施の形態２に従う構成にお
いては、データ読出回路系を構成する差動増幅器の回路
構成をさらに簡易化して、実施の形態１と同様の高精度
のデータ読出動作を実行できる。さらに、寄生容量の比
較的大きいデータ線ＬＩＯおよび／ＬＩＯについて、デ
ータ読出動作前とデータ読出時との間での電圧変化を小
さくできるので、データ読出動作を高速化することがで
きる。
いては、データ読出回路系を構成する差動増幅器の回路
構成をさらに簡易化して、実施の形態１と同様の高精度
のデータ読出動作を実行できる。さらに、寄生容量の比
較的大きいデータ線ＬＩＯおよび／ＬＩＯについて、デ
ータ読出動作前とデータ読出時との間での電圧変化を小
さくできるので、データ読出動作を高速化することがで
きる。
【０１０６】［実施の形態３］実施の形態３において
は、メモリアレイ１０が複数の所定単位に分割され、所
定単位ごとに実施の形態１または２に従うデータ読出回
路系が配置される構成について説明する。
は、メモリアレイ１０が複数の所定単位に分割され、所
定単位ごとに実施の形態１または２に従うデータ読出回
路系が配置される構成について説明する。
【０１０７】図６は、実施の形態３に従うデータ読出回
路系の構成を示す回路図である。図６を参照して、メモ
リアレイ１０は、（ｎ＋１）個（ｎ：自然数）のメモリ
ブロックＭＢ（０）〜ＭＢ（ｎ）に分割される。メモリ
ブロックＭＢ（０）〜ＭＢ（ｎ）には、データ線ＬＩＯ
０，／ＬＩＯ０〜ＬＩＯｎ，／ＬＩＯｎがそれぞれ配置
される。メモリブロックＭＢ（０）〜ＭＢ（ｎ）からの
データ読出は、センスアンプＳＡ（０）〜ＳＡ（ｎ）に
よってそれぞれ実行される。
路系の構成を示す回路図である。図６を参照して、メモ
リアレイ１０は、（ｎ＋１）個（ｎ：自然数）のメモリ
ブロックＭＢ（０）〜ＭＢ（ｎ）に分割される。メモリ
ブロックＭＢ（０）〜ＭＢ（ｎ）には、データ線ＬＩＯ
０，／ＬＩＯ０〜ＬＩＯｎ，／ＬＩＯｎがそれぞれ配置
される。メモリブロックＭＢ（０）〜ＭＢ（ｎ）からの
データ読出は、センスアンプＳＡ（０）〜ＳＡ（ｎ）に
よってそれぞれ実行される。
【０１０８】なお、以下においては、メモリブロックＭ
Ｂ（０）〜ＭＢ（ｎ）を総称する場合には、単にメモリ
ブロックＭＢとも称し、センスアンプＳＡ（０）〜ＳＡ
（ｎ）を総称する場合には、単にセンスアンプＳＡとも
称する。同様に、データ線ＬＩＯ０〜ＬＩＯｎを総称す
る場合には、単にデータ線ＬＩＯとも称し、データ線／
ＬＩＯ０〜／ＬＩＯｎを総称する場合には、単にデータ
線／ＬＩＯとも称する。
Ｂ（０）〜ＭＢ（ｎ）を総称する場合には、単にメモリ
ブロックＭＢとも称し、センスアンプＳＡ（０）〜ＳＡ
（ｎ）を総称する場合には、単にセンスアンプＳＡとも
称する。同様に、データ線ＬＩＯ０〜ＬＩＯｎを総称す
る場合には、単にデータ線ＬＩＯとも称し、データ線／
ＬＩＯ０〜／ＬＩＯｎを総称する場合には、単にデータ
線／ＬＩＯとも称する。
【０１０９】実施の形態３に従う構成においては、メモ
リブロックＭＢ（０）〜ＭＢ（ｎ）に共通に、相補のグ
ローバルデータ線ＧＩＯおよび／ＧＩＯと、メインアン
プ９０とがさらに配置される。グローバルデータ線ＧＩ
Ｏおよび／ＧＩＯは、グローバルデータ線対ＧＩＯＰを
構成する。
リブロックＭＢ（０）〜ＭＢ（ｎ）に共通に、相補のグ
ローバルデータ線ＧＩＯおよび／ＧＩＯと、メインアン
プ９０とがさらに配置される。グローバルデータ線ＧＩ
Ｏおよび／ＧＩＯは、グローバルデータ線対ＧＩＯＰを
構成する。
【０１１０】メインアンプ９０は、グローバルデータ線
ＧＩＯおよび／ＧＩＯの各々へ同一電流を供給するため
のカレントミラー回路９１と、グローバルデータ線ＧＩ
Ｏおよび／ＧＩＯ間の電圧差を増幅して読出データＤＯ
ＵＴを生成する差動増幅器９２とを含む。
ＧＩＯおよび／ＧＩＯの各々へ同一電流を供給するため
のカレントミラー回路９１と、グローバルデータ線ＧＩ
Ｏおよび／ＧＩＯ間の電圧差を増幅して読出データＤＯ
ＵＴを生成する差動増幅器９２とを含む。
【０１１１】カレントミラー回路９１は、グローバルデ
ータ線ＧＩＯおよび／ＧＩＯと接地電圧Ｖｓｓとの間に
それぞれ接続されたトランジスタ９３および９４を有す
る。トランジスタ９３および９４は、ＮチャネルＭＯＳ
トランジスタで構成される。トランジスタ９３および９
４の各々のゲートはグローバルデータ線ＧＩＯと接続さ
れる。
ータ線ＧＩＯおよび／ＧＩＯと接地電圧Ｖｓｓとの間に
それぞれ接続されたトランジスタ９３および９４を有す
る。トランジスタ９３および９４は、ＮチャネルＭＯＳ
トランジスタで構成される。トランジスタ９３および９
４の各々のゲートはグローバルデータ線ＧＩＯと接続さ
れる。
【０１１２】各センスアンプＳＡは、対応するメモリブ
ロックＭＢからの１ビットのデータ読出を実行する。以
下においては、センスアンプＳＡ（０）の構成について
代表的に説明する。
ロックＭＢからの１ビットのデータ読出を実行する。以
下においては、センスアンプＳＡ（０）の構成について
代表的に説明する。
【０１１３】センスアンプＳＡ（０）は、図２に示した
差動増幅器６０に加えて、データ伝達回路８０および８
５とを含む。
差動増幅器６０に加えて、データ伝達回路８０および８
５とを含む。
【０１１４】データ伝達回路８０は、電源電圧Ｖｃｃお
よびグローバルデータ線ＧＩＯの間に直列に接続された
トランジスタ８１および８２を有する。同様に、データ
伝達回路８５は、電源電圧Ｖｃｃおよびグローバルデー
タ線／ＧＩＯの間に直列に接続されたトランジスタ８６
および８７を有する。トランジスタ８１および８６のゲ
ートは、差動増幅器６０のノードＮｏおよび／Ｎｏとそ
れぞれ接続される。トランジスタ８２および８７のゲー
トには、差動増幅器６０内のトランジスタ６５と同様に
センスイネーブル信号／ＳＥ０が入力される。
よびグローバルデータ線ＧＩＯの間に直列に接続された
トランジスタ８１および８２を有する。同様に、データ
伝達回路８５は、電源電圧Ｖｃｃおよびグローバルデー
タ線／ＧＩＯの間に直列に接続されたトランジスタ８６
および８７を有する。トランジスタ８１および８６のゲ
ートは、差動増幅器６０のノードＮｏおよび／Ｎｏとそ
れぞれ接続される。トランジスタ８２および８７のゲー
トには、差動増幅器６０内のトランジスタ６５と同様に
センスイネーブル信号／ＳＥ０が入力される。
【０１１５】センスイネーブル信号／ＳＥ０〜／ＳＥｎ
は、メモリブロックＭＢ（０）〜ＭＢ（ｎ）にそれぞれ
対応して設けられる。センスイネーブル信号／ＳＥ０〜
／ＳＥｎの各々は、対応するメモリブロックがデータ読
出対象に選択された場合にＬレベルに活性化される。た
とえば、メモリブロックＭＢ（０）がデータ読出対象と
して選択された場合には、センスイネーブル信号／ＳＥ
０のみがＬレベルに活性化され、その他のセンスイネー
ブル信号／ＳＥ１〜／ＳＥｎはＨレベルに非活性化され
る。
は、メモリブロックＭＢ（０）〜ＭＢ（ｎ）にそれぞれ
対応して設けられる。センスイネーブル信号／ＳＥ０〜
／ＳＥｎの各々は、対応するメモリブロックがデータ読
出対象に選択された場合にＬレベルに活性化される。た
とえば、メモリブロックＭＢ（０）がデータ読出対象と
して選択された場合には、センスイネーブル信号／ＳＥ
０のみがＬレベルに活性化され、その他のセンスイネー
ブル信号／ＳＥ１〜／ＳＥｎはＨレベルに非活性化され
る。
【０１１６】データ伝達回路８０は、センスイネーブル
信号／ＳＥ０の活性化に応答して動作して、ノードＮｏ
の電圧に応じた電流（トランジスタ８６のソース・ドレ
イン間電流）でグローバルデータ線ＧＩＯを駆動する。
同様に、データ伝達回路８５は、センスイネーブル信号
／ＳＥ０の活性化に応答して動作して、ノード／Ｎｏの
電圧に応じた電流（トランジスタ８１のソース・ドレイ
ン間電流）でグローバルデータ線／ＧＩＯを駆動する。
信号／ＳＥ０の活性化に応答して動作して、ノードＮｏ
の電圧に応じた電流（トランジスタ８６のソース・ドレ
イン間電流）でグローバルデータ線ＧＩＯを駆動する。
同様に、データ伝達回路８５は、センスイネーブル信号
／ＳＥ０の活性化に応答して動作して、ノード／Ｎｏの
電圧に応じた電流（トランジスタ８１のソース・ドレイ
ン間電流）でグローバルデータ線／ＧＩＯを駆動する。
【０１１７】このように、データ伝達回路８０，８５
は、グローバルデータ線ＧＩＯ，／ＧＩＯを電源電圧Ｖ
ｃｃへ駆動するので、トランジスタ８１，８２，８６，
８７の各々は、ＰチャネルＭＯＳトランジスタで構成さ
れる。
は、グローバルデータ線ＧＩＯ，／ＧＩＯを電源電圧Ｖ
ｃｃへ駆動するので、トランジスタ８１，８２，８６，
８７の各々は、ＰチャネルＭＯＳトランジスタで構成さ
れる。
【０１１８】既に説明したように、センスアンプＳＡ
（０）において、差動増幅器６０は、対応するメモリブ
ロックＭＢ（０）における選択アドレスからの読出デー
タに応じて、ノードＮｏおよび／Ｎｏの間に電圧差ΔＶ
を生じさせる。データ伝達回路８０および８５は、この
電圧差ΔＶをグローバルデータ線ＧＩＯおよび／ＧＩＯ
の通過電流差へ変換して、グローバルデータ線ＧＩＯお
よび／ＧＩＯへ伝達する。
（０）において、差動増幅器６０は、対応するメモリブ
ロックＭＢ（０）における選択アドレスからの読出デー
タに応じて、ノードＮｏおよび／Ｎｏの間に電圧差ΔＶ
を生じさせる。データ伝達回路８０および８５は、この
電圧差ΔＶをグローバルデータ線ＧＩＯおよび／ＧＩＯ
の通過電流差へ変換して、グローバルデータ線ＧＩＯお
よび／ＧＩＯへ伝達する。
【０１１９】このように、データ伝達回路８０および８
５と、カレントミラー回路９１とによって構成される差
動増幅器によって、メモリブロックＭＢ（０）でのノー
ドＮｏおよび／Ｎｏ間の電圧差ΔＶは、グローバルデー
タ線ＧＩＯおよび／ＧＩＯ間の電圧差に増幅され、差動
増幅器９２によってさらに増幅されて、読出データＤＯ
ＵＴが生成される。他のメモリブロックに対応してそれ
ぞれ設けられるセンスアンプＳＡも、センスアンプＳＡ
（０）と同様の構成を有する。
５と、カレントミラー回路９１とによって構成される差
動増幅器によって、メモリブロックＭＢ（０）でのノー
ドＮｏおよび／Ｎｏ間の電圧差ΔＶは、グローバルデー
タ線ＧＩＯおよび／ＧＩＯ間の電圧差に増幅され、差動
増幅器９２によってさらに増幅されて、読出データＤＯ
ＵＴが生成される。他のメモリブロックに対応してそれ
ぞれ設けられるセンスアンプＳＡも、センスアンプＳＡ
（０）と同様の構成を有する。
【０１２０】このような構成とすることにより、選択さ
れたメモリブロックＭＢからの読出データに応じた電圧
差を、グローバルデータ線ＧＩＯおよび／ＧＩＯに生じ
させることができる。この結果、メモリブロックＭＢ
（０）〜ＭＢ（ｎ）によって共有される、グローバルデ
ータ線対ＧＩＯＰおよびメインアンプ９０によって、デ
ータ読出対象に選択されたメモリブロックＭＢからのデ
ータ読出を実行できる。
れたメモリブロックＭＢからの読出データに応じた電圧
差を、グローバルデータ線ＧＩＯおよび／ＧＩＯに生じ
させることができる。この結果、メモリブロックＭＢ
（０）〜ＭＢ（ｎ）によって共有される、グローバルデ
ータ線対ＧＩＯＰおよびメインアンプ９０によって、デ
ータ読出対象に選択されたメモリブロックＭＢからのデ
ータ読出を実行できる。
【０１２１】このように、実施の形態３に従う構成によ
れば、選択メモリセルへの通過電流供給を行なう差動増
幅器６０と、グローバルデータ線対ＧＩＯＰでの電圧増
幅を行なうデータ伝達回路８０，８５およびメインアン
プ９０との２段階の差動増幅動作によって、ＭＲＡＭデ
バイスからのデータ読出を実行する。このように、グロ
ーバルデータ線ＧＩＯ，／ＧＩＯは、選択されたメモリ
セルＭＣおよび比較セルＭＣ＃の通過電流経路からは切
離されるので、アレイの大容量化に伴って寄生容量が増
大するグローバルデータ線ＧＩＯ，／ＧＩＯを用いて
も、高速にデータ読出を実行できる。
れば、選択メモリセルへの通過電流供給を行なう差動増
幅器６０と、グローバルデータ線対ＧＩＯＰでの電圧増
幅を行なうデータ伝達回路８０，８５およびメインアン
プ９０との２段階の差動増幅動作によって、ＭＲＡＭデ
バイスからのデータ読出を実行する。このように、グロ
ーバルデータ線ＧＩＯ，／ＧＩＯは、選択されたメモリ
セルＭＣおよび比較セルＭＣ＃の通過電流経路からは切
離されるので、アレイの大容量化に伴って寄生容量が増
大するグローバルデータ線ＧＩＯ，／ＧＩＯを用いて
も、高速にデータ読出を実行できる。
【０１２２】また、センスイネーブル信号／ＳＥ０〜／
ＳＥｎは、データ読出動作タイミングの指示（実施の形
態１および２におけるセンスイネーブル信号／ＳＥに相
当）と、メモリブロックＭＢ（０）〜ＭＢ（ｎ）の選択
情報とを含んでいるので、両者にそれぞれ対応して独立
した信号を設ける場合と比較して、信号配線数を削減で
きる。
ＳＥｎは、データ読出動作タイミングの指示（実施の形
態１および２におけるセンスイネーブル信号／ＳＥに相
当）と、メモリブロックＭＢ（０）〜ＭＢ（ｎ）の選択
情報とを含んでいるので、両者にそれぞれ対応して独立
した信号を設ける場合と比較して、信号配線数を削減で
きる。
【０１２３】［実施の形態３の変形例１］図７は、実施
の形態３の変形例１に従うデータ読出回路系の構成を示
す回路図である。
の形態３の変形例１に従うデータ読出回路系の構成を示
す回路図である。
【０１２４】図７を参照して、実施の形態３の変形例１
に従う構成においては、実施の形態３に従う構成と比較
して、センスイネーブル信号／ＳＥと、ブロック選択信
号／ＳＥＬ０〜／ＳＥＬｎとが独立して配置される点が
異なる。
に従う構成においては、実施の形態３に従う構成と比較
して、センスイネーブル信号／ＳＥと、ブロック選択信
号／ＳＥＬ０〜／ＳＥＬｎとが独立して配置される点が
異なる。
【０１２５】センスイネーブル信号／ＳＥは、実施の形
態１および２と同様に、データ読出時（図３における時
刻ｔ２〜ｔ５間）にＬレベルへ活性化され、メモリブロ
ックＭＢ（０）〜ＭＢ（ｎ）に共通の信号として、セン
スアンプＳＡ（０）〜ＳＡ（ｎ）の各々に供給される。
態１および２と同様に、データ読出時（図３における時
刻ｔ２〜ｔ５間）にＬレベルへ活性化され、メモリブロ
ックＭＢ（０）〜ＭＢ（ｎ）に共通の信号として、セン
スアンプＳＡ（０）〜ＳＡ（ｎ）の各々に供給される。
【０１２６】これに対して、ブロック選択信号／ＳＥＬ
０〜／ＳＥＬｎは、メモリブロックＭＢ（０）〜ＭＢ
（ｎ）にそれぞれ対応して設けられ、アドレス情報に応
じて、対応するメモリブロックＭＢが活性化された場合
に、Ｌレベルへ活性化される。
０〜／ＳＥＬｎは、メモリブロックＭＢ（０）〜ＭＢ
（ｎ）にそれぞれ対応して設けられ、アドレス情報に応
じて、対応するメモリブロックＭＢが活性化された場合
に、Ｌレベルへ活性化される。
【０１２７】各センスアンプＳＡにおいて、差動増幅器
６０内のトランジスタ６５のゲートには、センスイネー
ブル信号／ＳＥが入力される。一方、データ伝達回路８
０および８５内のトランジスタ８２および８７のゲート
には、ブロック選択信号／ＳＥＬ０〜／ＳＥＬｎの対応
する１つが入力される。たとえば、センスアンプＳＡ
（０）においては、トランジスタ８２および８７の各ゲ
ートへは、ブロック選択信号／ＳＥＬ０が入力される。
その他の部分の構成および動作は、実施の形態３と同様
であるので、詳細な説明は繰り返さない。
６０内のトランジスタ６５のゲートには、センスイネー
ブル信号／ＳＥが入力される。一方、データ伝達回路８
０および８５内のトランジスタ８２および８７のゲート
には、ブロック選択信号／ＳＥＬ０〜／ＳＥＬｎの対応
する１つが入力される。たとえば、センスアンプＳＡ
（０）においては、トランジスタ８２および８７の各ゲ
ートへは、ブロック選択信号／ＳＥＬ０が入力される。
その他の部分の構成および動作は、実施の形態３と同様
であるので、詳細な説明は繰り返さない。
【０１２８】したがって、データ読出動作においては、
まず、センスイネーブル信号／ＳＥの活性化に応じて、
メモリブロックＭＢ（０）〜ＭＢ（ｎ）の各々において
並列にデータ読出が実行される。これにより、センスア
ンプＳＡ（０）〜ＳＡ（ｎ）の各々において、差動増幅
器６０のノードＮｏおよび／Ｎｏに十分な電圧差が生じ
たタイミングで、ブロック選択信号／ＳＥＬ０〜／ＳＥ
Ｌｎのそれぞれを順に活性化して、メモリブロックＭＢ
（０）〜ＭＢ（ｎ）の１つを順に選択する。これによ
り、実施の形態３に従うデータ読出と同様に、選択され
たメモリブロックからの読出データに応じた電圧差をグ
ローバルデータ線ＧＩＯおよび／ＧＩＯ間に生じさせ
て、読出データＤＯＵＴを生成することができる。
まず、センスイネーブル信号／ＳＥの活性化に応じて、
メモリブロックＭＢ（０）〜ＭＢ（ｎ）の各々において
並列にデータ読出が実行される。これにより、センスア
ンプＳＡ（０）〜ＳＡ（ｎ）の各々において、差動増幅
器６０のノードＮｏおよび／Ｎｏに十分な電圧差が生じ
たタイミングで、ブロック選択信号／ＳＥＬ０〜／ＳＥ
Ｌｎのそれぞれを順に活性化して、メモリブロックＭＢ
（０）〜ＭＢ（ｎ）の１つを順に選択する。これによ
り、実施の形態３に従うデータ読出と同様に、選択され
たメモリブロックからの読出データに応じた電圧差をグ
ローバルデータ線ＧＩＯおよび／ＧＩＯ間に生じさせ
て、読出データＤＯＵＴを生成することができる。
【０１２９】この結果、メモリブロックＭＢ（０）〜Ｍ
Ｂ（ｎ）のそれぞれからの（ｎ＋１）ビットの読出デー
タを連続的に高速読出できる。すなわち、バースト動作
に適した構成のＭＲＡＭデバイスを提供できる。
Ｂ（ｎ）のそれぞれからの（ｎ＋１）ビットの読出デー
タを連続的に高速読出できる。すなわち、バースト動作
に適した構成のＭＲＡＭデバイスを提供できる。
【０１３０】［実施の形態３の変形例２］図８は、実施
の形態３の変形例２に従うデータ読出回路系の構成を示
す回路図である。
の形態３の変形例２に従うデータ読出回路系の構成を示
す回路図である。
【０１３１】図８を参照して、実施の形態３の変形例２
に従う構成においては、図７に示した実施の形態３の変
形例１に従う構成と比較して、データ伝達回路８０，８
５が接地電圧Ｖｓｓとグローバルデータ線ＧＩＯおよび
／ＧＩＯの間に設けられる点が異なる。これに対応し
て、カレントミラー回路９１は、電源電圧Ｖｃｃとグロ
ーバルデータ線ＧＩＯおよび／ＧＩＯとの間に設けられ
る。
に従う構成においては、図７に示した実施の形態３の変
形例１に従う構成と比較して、データ伝達回路８０，８
５が接地電圧Ｖｓｓとグローバルデータ線ＧＩＯおよび
／ＧＩＯの間に設けられる点が異なる。これに対応し
て、カレントミラー回路９１は、電源電圧Ｖｃｃとグロ
ーバルデータ線ＧＩＯおよび／ＧＩＯとの間に設けられ
る。
【０１３２】実施の形態３の変形例２に従う構成におい
ては、データ伝達回路８０，８５は、グローバルデータ
線ＧＩＯ，／ＧＩＯを接地電圧Ｖｓｓへ駆動するので、
トランジスタ８１，８２，８６，８７の各々は、Ｎチャ
ネルＭＯＳトランジスタで構成される。また、カレント
ミラー回路９１を構成するトランジスタ９３および９４
は、ＰチャネルＭＯＳトランジスタで構成される。さら
に、ブロック選択信号／ＳＥＬ０〜／ＳＥＬｎに代え
て、対応するメモリブロックＭＢが活性化された場合に
Ｈレベルへ活性化されるブロック選択信号ＳＥＬ０〜Ｓ
ＥＬｎが設けられ、対応するセンスアンプＳＡにおい
て、トランジスタ８２および８７の各ゲートへ入力され
る。その他の部分の構成および動作は、実施の形態３の
変形例１と同様であるので、詳細な説明は繰り返さな
い。
ては、データ伝達回路８０，８５は、グローバルデータ
線ＧＩＯ，／ＧＩＯを接地電圧Ｖｓｓへ駆動するので、
トランジスタ８１，８２，８６，８７の各々は、Ｎチャ
ネルＭＯＳトランジスタで構成される。また、カレント
ミラー回路９１を構成するトランジスタ９３および９４
は、ＰチャネルＭＯＳトランジスタで構成される。さら
に、ブロック選択信号／ＳＥＬ０〜／ＳＥＬｎに代え
て、対応するメモリブロックＭＢが活性化された場合に
Ｈレベルへ活性化されるブロック選択信号ＳＥＬ０〜Ｓ
ＥＬｎが設けられ、対応するセンスアンプＳＡにおい
て、トランジスタ８２および８７の各ゲートへ入力され
る。その他の部分の構成および動作は、実施の形態３の
変形例１と同様であるので、詳細な説明は繰り返さな
い。
【０１３３】このような構成としても、電圧増幅におけ
る極性は反転するものの、実施の形態３の変形例１と同
様のデータ読出を実行することができる。特に、データ
伝達回路８０および８５を、より大きなソース・ドレイ
ン電流を確保し易いＮチャネルＭＯＳトランジスタで構
成することにより、これらのトランジスタのサイズを小
型化することが可能となる。
る極性は反転するものの、実施の形態３の変形例１と同
様のデータ読出を実行することができる。特に、データ
伝達回路８０および８５を、より大きなソース・ドレイ
ン電流を確保し易いＮチャネルＭＯＳトランジスタで構
成することにより、これらのトランジスタのサイズを小
型化することが可能となる。
【０１３４】なお、図６に示した実施の形態３に従うセ
ンスアンプに対しても同様の構成を適用して、データ伝
達回路８０，８５を構成するトランジスタ群の小型化を
図ることが可能である。
ンスアンプに対しても同様の構成を適用して、データ伝
達回路８０，８５を構成するトランジスタ群の小型化を
図ることが可能である。
【０１３５】［実施の形態４］実施の形態４において
は、実施の形態３およびその変形例に示したセンスアン
プをメモリセル列ごとに配置したメモリアレイ１０から
のデータ読出回路系の構成について説明する。
は、実施の形態３およびその変形例に示したセンスアン
プをメモリセル列ごとに配置したメモリアレイ１０から
のデータ読出回路系の構成について説明する。
【０１３６】図９は、メモリアレイおよびその周辺回路
の実施の形態４に従う構成を示す回路図である。
の実施の形態４に従う構成を示す回路図である。
【０１３７】図９を参照して、メモリアレイ１０の構成
および、メモリセル列にそれぞれ対応して設けられたイ
コライズ回路ＥＱＧおよびライトコラム選択ゲートＷＣ
ＳＧの構成は、実施の形態１と同様である。グローバル
データ線対ＧＩＯＰを構成する相補のグローバルデータ
線ＧＩＯおよび／ＧＩＯは、メモリアレイ１０からの１
ビットのデータ読出およびデータ書込のために設けられ
る。また、メインアンプ９０の構成は、実施の形態３と
同様であるので詳細な説明は繰返さない。
および、メモリセル列にそれぞれ対応して設けられたイ
コライズ回路ＥＱＧおよびライトコラム選択ゲートＷＣ
ＳＧの構成は、実施の形態１と同様である。グローバル
データ線対ＧＩＯＰを構成する相補のグローバルデータ
線ＧＩＯおよび／ＧＩＯは、メモリアレイ１０からの１
ビットのデータ読出およびデータ書込のために設けられ
る。また、メインアンプ９０の構成は、実施の形態３と
同様であるので詳細な説明は繰返さない。
【０１３８】実施の形態４に従う構成においては、メモ
リセル列にそれぞれ対応して、センスアンプＳＡ（０）
〜ＳＡ（ｎ）が設けられる。センスアンプＳＡ（０）〜
ＳＡ（ｎ）の各々の構成は、図８に示した実施の形態３
の変形例２に従う構成と同様であるので詳細な説明は繰
返さない。
リセル列にそれぞれ対応して、センスアンプＳＡ（０）
〜ＳＡ（ｎ）が設けられる。センスアンプＳＡ（０）〜
ＳＡ（ｎ）の各々の構成は、図８に示した実施の形態３
の変形例２に従う構成と同様であるので詳細な説明は繰
返さない。
【０１３９】各メモリセル列において、センスアンプＳ
Ａに含まれる差動増幅器６０は、センスイネーブル信号
／ＳＥの活性化に応答して、対応するビット線ＢＬおよ
び／ＢＬを介して、選択行のメモリセルＭＣおよび比較
セルＭＣ＃の通過電流を供給する。さらに、差動増幅器
６０は、ビット線ＢＬおよび／ＢＬ間に生じた、選択さ
れたメモリセルＭＣの記憶データに応じた極性を有する
電流差ΔＩを、ノードＮｏおよび／Ｎｏの間の電圧差Δ
Ｖに増幅する。このようにして、各メモリセル列におい
て、データ読出動作は、並列に開始される。
Ａに含まれる差動増幅器６０は、センスイネーブル信号
／ＳＥの活性化に応答して、対応するビット線ＢＬおよ
び／ＢＬを介して、選択行のメモリセルＭＣおよび比較
セルＭＣ＃の通過電流を供給する。さらに、差動増幅器
６０は、ビット線ＢＬおよび／ＢＬ間に生じた、選択さ
れたメモリセルＭＣの記憶データに応じた極性を有する
電流差ΔＩを、ノードＮｏおよび／Ｎｏの間の電圧差Δ
Ｖに増幅する。このようにして、各メモリセル列におい
て、データ読出動作は、並列に開始される。
【０１４０】各センスアンプＳＡにおいて、データ伝達
回路８０および８５は、対応するコラム選択線ＣＳＬの
活性化（Ｈレベル）に応答して動作して、対応するノー
ドＮｏおよび／Ｎｏ間の電圧差ΔＶに応じた電流差を、
グローバルデータ線ＧＩＯおよび／ＧＩＯの間に生じさ
せる。すなわち、対応するコラム選択線ＣＳＬがＨレベ
ルに活性化された選択列において、差動増幅器６０のノ
ードＮｏおよび／Ｎｏ間に生じた電圧差ΔＶが、カレン
トミラー回路９１およびデータ伝達回路８０，８５によ
る差動増幅動作によってグローバルデータ線ＧＩＯおよ
び／ＧＩＯ間の電圧差に増幅される。差動増幅器９２
は、グローバルデータ線ＧＩＯおよび／ＧＩＯ間の電圧
差をさらに増幅して、メモリアレイ１０からの読出デー
タＤＯＵＴを生成する。
回路８０および８５は、対応するコラム選択線ＣＳＬの
活性化（Ｈレベル）に応答して動作して、対応するノー
ドＮｏおよび／Ｎｏ間の電圧差ΔＶに応じた電流差を、
グローバルデータ線ＧＩＯおよび／ＧＩＯの間に生じさ
せる。すなわち、対応するコラム選択線ＣＳＬがＨレベ
ルに活性化された選択列において、差動増幅器６０のノ
ードＮｏおよび／Ｎｏ間に生じた電圧差ΔＶが、カレン
トミラー回路９１およびデータ伝達回路８０，８５によ
る差動増幅動作によってグローバルデータ線ＧＩＯおよ
び／ＧＩＯ間の電圧差に増幅される。差動増幅器９２
は、グローバルデータ線ＧＩＯおよび／ＧＩＯ間の電圧
差をさらに増幅して、メモリアレイ１０からの読出デー
タＤＯＵＴを生成する。
【０１４１】このような構成とすることにより、各メモ
リセル列において、並列にデータ読出を開始した後に、
列選択を順次切換えて、複数ビットの読出データを連続
的に高速出力することができる。特に、各差動増幅器６
０によって、ビット線対ＢＬＰを直接駆動する構成とし
ているので、データ読出動作をさらに高速化することが
できる。
リセル列において、並列にデータ読出を開始した後に、
列選択を順次切換えて、複数ビットの読出データを連続
的に高速出力することができる。特に、各差動増幅器６
０によって、ビット線対ＢＬＰを直接駆動する構成とし
ているので、データ読出動作をさらに高速化することが
できる。
【０１４２】さらに、グローバルデータ線ＧＩＯおよび
／ＧＩＯを、ビット線ＢＬおよび／ＢＬと同一方向に設
けることによって、多数ビットの並列出力に適した構成
のＭＲＡＭデバイスとすることができる。
／ＧＩＯを、ビット線ＢＬおよび／ＢＬと同一方向に設
けることによって、多数ビットの並列出力に適した構成
のＭＲＡＭデバイスとすることができる。
【０１４３】［実施の形態４の変形例］図１０は、メモ
リアレイおよびその周辺回路の実施の形態４の変形例に
従う構成を示す回路図である。
リアレイおよびその周辺回路の実施の形態４の変形例に
従う構成を示す回路図である。
【０１４４】図１０を参照して、実施の形態４の変形例
に従う構成においては、実施の形態４に従う構成に加え
て、さらに、いわゆる「シェアードセンス構成」が適用
される。
に従う構成においては、実施の形態４に従う構成に加え
て、さらに、いわゆる「シェアードセンス構成」が適用
される。
【０１４５】すなわち、メモリアレイ１０は、センスア
ンプＳＡ（０）〜ＳＡ（ｍ）が配置される領域を挟ん
で、左側領域１０Ｌおよび右側領域１０Ｒに分割され
る。左側領域１０Ｌおよび右側領域１０Ｒの各々の構成
は、これまで説明したメモリアレイ１０と実質的に同一
である。以下においては、左側領域１０Ｌおよび右側領
域１０Ｒを、メモリアレイ１０Ｌおよび１０Ｒともそれ
ぞれ称する。
ンプＳＡ（０）〜ＳＡ（ｍ）が配置される領域を挟ん
で、左側領域１０Ｌおよび右側領域１０Ｒに分割され
る。左側領域１０Ｌおよび右側領域１０Ｒの各々の構成
は、これまで説明したメモリアレイ１０と実質的に同一
である。以下においては、左側領域１０Ｌおよび右側領
域１０Ｒを、メモリアレイ１０Ｌおよび１０Ｒともそれ
ぞれ称する。
【０１４６】なお、図１０においては、メモリアレイ１
０Ｌおよび１０Ｒにそれぞれ配置される信号線を区別す
るために、メモリアレイ１０Ｌに配置されるワード線、
ディジット線およびビット線について、ＷＬＬ、ＤＬ
Ｌ、ＢＬＬ，／ＢＬＬと表記し、メモリアレイ１０Ｒに
配置される、ワード線、ディジット線およびビット線に
ついて、ＷＬＲ、ＤＬＲ、ＢＬＲ，／ＢＬＲと表記す
る。また、図示しないが、メモリアレイ１０Ｌおよび１
０Ｒの各々において、図２に示したライトコラム選択ゲ
ートＷＣＳＧが各メモリセル列に対応して配置される。
０Ｌおよび１０Ｒにそれぞれ配置される信号線を区別す
るために、メモリアレイ１０Ｌに配置されるワード線、
ディジット線およびビット線について、ＷＬＬ、ＤＬ
Ｌ、ＢＬＬ，／ＢＬＬと表記し、メモリアレイ１０Ｒに
配置される、ワード線、ディジット線およびビット線に
ついて、ＷＬＲ、ＤＬＲ、ＢＬＲ，／ＢＬＲと表記す
る。また、図示しないが、メモリアレイ１０Ｌおよび１
０Ｒの各々において、図２に示したライトコラム選択ゲ
ートＷＣＳＧが各メモリセル列に対応して配置される。
【０１４７】センスアンプＳＡ（０）〜ＳＡ（ｍ）の各
々は、メモリアレイ１０Ｌおよび１０Ｒによって共有さ
れて、センスノードＮｓ（０）〜Ｎｓ（ｍ）のうちの対
応する１つと、センスノード／Ｎｓ（０）〜／Ｎｓ
（ｍ）のうちの対応する１つとの通過電流差を、対応す
るノードＮｏおよび／Ｎｏ間の電圧差に増幅する。以下
においては、センスノードＮｓ（０）〜Ｎｓ（ｍ）を総
称してセンスノードＮｓとも称し、センスノード／Ｎｓ
（０）〜／Ｎｓ（ｍ）を総称してセンスノード／Ｎｓと
も称する。
々は、メモリアレイ１０Ｌおよび１０Ｒによって共有さ
れて、センスノードＮｓ（０）〜Ｎｓ（ｍ）のうちの対
応する１つと、センスノード／Ｎｓ（０）〜／Ｎｓ
（ｍ）のうちの対応する１つとの通過電流差を、対応す
るノードＮｏおよび／Ｎｏ間の電圧差に増幅する。以下
においては、センスノードＮｓ（０）〜Ｎｓ（ｍ）を総
称してセンスノードＮｓとも称し、センスノード／Ｎｓ
（０）〜／Ｎｓ（ｍ）を総称してセンスノード／Ｎｓと
も称する。
【０１４８】メモリセル列にそれぞれ対応して、センス
ノードＮｓおよび／Ｎｓと、メモリアレイ１０Ｒおよび
１０Ｌとの間の接続を制御するための、ビット線接続ス
イッチＢＳＷＬ（０），ＢＳＷＲ（０）〜ＢＳＷＬ
（ｍ），ＢＳＷＲ（ｍ）がそれぞれ配置される。以下に
おいては、ビット線接続スイッチＢＳＷＬ（０）〜ＢＳ
ＷＬ（ｍ）を総称する場合には、ビット線接続スイッチ
ＢＳＷＬとも称し、ビット線接続スイッチＢＳＷＲ
（０）〜ＢＳＷＲ（ｍ）を総称する場合には、ビット線
接続スイッチＢＳＷＲとも称する。
ノードＮｓおよび／Ｎｓと、メモリアレイ１０Ｒおよび
１０Ｌとの間の接続を制御するための、ビット線接続ス
イッチＢＳＷＬ（０），ＢＳＷＲ（０）〜ＢＳＷＬ
（ｍ），ＢＳＷＲ（ｍ）がそれぞれ配置される。以下に
おいては、ビット線接続スイッチＢＳＷＬ（０）〜ＢＳ
ＷＬ（ｍ）を総称する場合には、ビット線接続スイッチ
ＢＳＷＬとも称し、ビット線接続スイッチＢＳＷＲ
（０）〜ＢＳＷＲ（ｍ）を総称する場合には、ビット線
接続スイッチＢＳＷＲとも称する。
【０１４９】たとえば、ビット線接続スイッチＢＳＷＬ
（０）は、制御信号ＢＬＩＬの活性化に応答して、ビッ
ト線ＢＬＬ０および／ＢＬＬ０を、センスノードＮｓ
（０）および／Ｎｓ（０）とそれぞれ接続する。同様
に、ビット線接続スイッチＢＳＷＲ（０）は、制御信号
ＢＬＩＲの活性化に応答して、ビット線ＢＬＲ０および
／ＢＬＲ０を、センスノードＮｓ（０）および／Ｎｓ
（０）とそれぞれ接続する。
（０）は、制御信号ＢＬＩＬの活性化に応答して、ビッ
ト線ＢＬＬ０および／ＢＬＬ０を、センスノードＮｓ
（０）および／Ｎｓ（０）とそれぞれ接続する。同様
に、ビット線接続スイッチＢＳＷＲ（０）は、制御信号
ＢＬＩＲの活性化に応答して、ビット線ＢＬＲ０および
／ＢＬＲ０を、センスノードＮｓ（０）および／Ｎｓ
（０）とそれぞれ接続する。
【０１５０】その他のメモリセル列に対応して設けられ
たビット線接続スイッチＢＳＷＬおよびＢＳＷＲも同様
に動作する。したがって、制御信号ＢＬＩＬが活性化さ
れている期間においては、センスノードＮｓ（０），／
Ｎｓ（０）〜Ｎｓ（ｍ），／Ｎｓ（ｍ）は、メモリアレ
イ１０Ｌのビット線ＢＬＬ０，／ＢＬＬ０〜ＢＬＬｍ，
／ＢＬＬｍとそれぞれ接続される。反対に、制御信号Ｂ
ＬＩＲが活性化された期間においては、センスノードＮ
ｓ（０），／Ｎｓ（０）〜Ｎｓ（ｍ），／Ｎｓ（ｍ）
は、メモリアレイ１０Ｌのビット線ＢＬＲ０，／ＢＬＲ
０〜ＢＬＲｍ，／ＢＬＲｍとそれぞれ接続される。
たビット線接続スイッチＢＳＷＬおよびＢＳＷＲも同様
に動作する。したがって、制御信号ＢＬＩＬが活性化さ
れている期間においては、センスノードＮｓ（０），／
Ｎｓ（０）〜Ｎｓ（ｍ），／Ｎｓ（ｍ）は、メモリアレ
イ１０Ｌのビット線ＢＬＬ０，／ＢＬＬ０〜ＢＬＬｍ，
／ＢＬＬｍとそれぞれ接続される。反対に、制御信号Ｂ
ＬＩＲが活性化された期間においては、センスノードＮ
ｓ（０），／Ｎｓ（０）〜Ｎｓ（ｍ），／Ｎｓ（ｍ）
は、メモリアレイ１０Ｌのビット線ＢＬＲ０，／ＢＬＲ
０〜ＢＬＲｍ，／ＢＬＲｍとそれぞれ接続される。
【０１５１】メモリセル列にそれぞれ対応して設けられ
るイコライズ回路ＥＱＧ０〜ＥＱＧｍは、ビット線イコ
ライズ信号ＢＬＥＱの活性化に応答して、イコライズ・
プリチャージ動作を実行する。たとえば、イコライズ回
路ＥＱＧ０は、ビット線イコライズ信号ＢＬＥＱに応答
して、センスノードＮｓ（０）および／Ｎｓ（０）の各
々を、接地電圧Ｖｓｓに設定する。このように、ビット
線イコライズ信号ＢＬＥＱの活性化に応答して、センス
ノードＮｓ（０），／Ｎｓ（０）〜Ｎｓ（ｍ），／Ｎｓ
（ｍ）の各々は接地電圧Ｖｓｓに設定される。
るイコライズ回路ＥＱＧ０〜ＥＱＧｍは、ビット線イコ
ライズ信号ＢＬＥＱの活性化に応答して、イコライズ・
プリチャージ動作を実行する。たとえば、イコライズ回
路ＥＱＧ０は、ビット線イコライズ信号ＢＬＥＱに応答
して、センスノードＮｓ（０）および／Ｎｓ（０）の各
々を、接地電圧Ｖｓｓに設定する。このように、ビット
線イコライズ信号ＢＬＥＱの活性化に応答して、センス
ノードＮｓ（０），／Ｎｓ（０）〜Ｎｓ（ｍ），／Ｎｓ
（ｍ）の各々は接地電圧Ｖｓｓに設定される。
【０１５２】データ読出時においては、ビット線イコラ
イズ信号ＢＬＥＱが、ＨレベルからＬレベルに変化し
て、センスノードＮｓ（０），／Ｎｓ（０）〜Ｎｓ
（ｍ），／Ｎｓ（ｍ）の各々が接地電圧Ｖｓｓから切離
される。さらに、制御信号ＢＬＩＬおよびＢＬＩＲのい
ずれか一方のみがＨレベルに活性化される。これによ
り、メモリアレイ１０Ｌおよび１０Ｒの非選択である一
方に配置されたビット線ＢＬ，／ＢＬは、対応するセン
スノードＮｓおよび／Ｎｓから電気的に切離される。
イズ信号ＢＬＥＱが、ＨレベルからＬレベルに変化し
て、センスノードＮｓ（０），／Ｎｓ（０）〜Ｎｓ
（ｍ），／Ｎｓ（ｍ）の各々が接地電圧Ｖｓｓから切離
される。さらに、制御信号ＢＬＩＬおよびＢＬＩＲのい
ずれか一方のみがＨレベルに活性化される。これによ
り、メモリアレイ１０Ｌおよび１０Ｒの非選択である一
方に配置されたビット線ＢＬ，／ＢＬは、対応するセン
スノードＮｓおよび／Ｎｓから電気的に切離される。
【０１５３】この結果、センスアンプＳＡ（０）〜ＳＡ
（ｍ）の各々は、対応するセンスノードＮｓ，／Ｎｓと
接続された、選択されたメモリアレイのビット線間に生
じた電流差に基づいて、実施の形態４と同様のデータ読
出動作を実行する。
（ｍ）の各々は、対応するセンスノードＮｓ，／Ｎｓと
接続された、選択されたメモリアレイのビット線間に生
じた電流差に基づいて、実施の形態４と同様のデータ読
出動作を実行する。
【０１５４】実施の形態４の変形例に従う構成によれ
ば、シェアードセンス構成に基づいて、センスアンプＳ
Ａを配置するので、データ読出時におけるビット線の実
質的な配線長を抑制して、データ読出をさらに高速化す
ることができる。
ば、シェアードセンス構成に基づいて、センスアンプＳ
Ａを配置するので、データ読出時におけるビット線の実
質的な配線長を抑制して、データ読出をさらに高速化す
ることができる。
【０１５５】［実施の形態５］実施の形態５において
は、実施の形態１から４およびそれらの変形例に用いら
れる差動増幅器６０，６０´に代えて適用可能な、より
安定的に動作する差動増幅器の構成について説明する。
は、実施の形態１から４およびそれらの変形例に用いら
れる差動増幅器６０，６０´に代えて適用可能な、より
安定的に動作する差動増幅器の構成について説明する。
【０１５６】図１１は、実施の形態５に従う差動増幅器
６０＃の構成を示す回路図である。図１１を参照して、
実施の形態５に従う差動増幅器６０＃は、データ線ＬＩ
Ｏ（またはビット線ＢＬ）およびノードＮｓｐの間に直
列に接続される、ＮチャネルＭＯＳトランジスタ６１お
よび６３と、トランジスタ６１および６３と並列に接続
されるＮチャネルＭＯＳトランジスタ６１＃および６３
＃とを有する。差動増幅器６０＃は、さらに、データ線
／ＬＩＯ（またはビット線／ＢＬ）およびノードＮｓｐ
の間に直列に接続される、ＰチャネルＭＯＳトランジス
タ６２および６４と、トランジスタ６２および６４と並
列に接続されるＰチャネルＭＯＳトランジスタ６２＃お
よび６４＃とを有する。
６０＃の構成を示す回路図である。図１１を参照して、
実施の形態５に従う差動増幅器６０＃は、データ線ＬＩ
Ｏ（またはビット線ＢＬ）およびノードＮｓｐの間に直
列に接続される、ＮチャネルＭＯＳトランジスタ６１お
よび６３と、トランジスタ６１および６３と並列に接続
されるＮチャネルＭＯＳトランジスタ６１＃および６３
＃とを有する。差動増幅器６０＃は、さらに、データ線
／ＬＩＯ（またはビット線／ＢＬ）およびノードＮｓｐ
の間に直列に接続される、ＰチャネルＭＯＳトランジス
タ６２および６４と、トランジスタ６２および６４と並
列に接続されるＰチャネルＭＯＳトランジスタ６２＃お
よび６４＃とを有する。
【０１５７】トランジスタ６３および６４の各ゲート
は、トランジスタ６２および６４の接続ノードと接続さ
れ、トランジスタ６３＃および６４＃の各ゲートは、ト
ランジスタ６１＃および６３＃の接続ノードと接続され
る。トランジスタ６１，６２，６１＃，６２＃の各ゲー
トへは、基準電圧Ｖｒｅｆが入力される。
は、トランジスタ６２および６４の接続ノードと接続さ
れ、トランジスタ６３＃および６４＃の各ゲートは、ト
ランジスタ６１＃および６３＃の接続ノードと接続され
る。トランジスタ６１，６２，６１＃，６２＃の各ゲー
トへは、基準電圧Ｖｒｅｆが入力される。
【０１５８】差動増幅器６０＃は、電源電圧Ｖｃｃおよ
びノードＮｓｐの間に電気的に結合されるＰチャネルＭ
ＯＳトランジスタ６５をさらに有する。トランジスタ６
５のゲートへは、センスイネーブル信号／ＳＥが入力さ
れる。なお、図４に示した差動増幅器６０´と同様に、
トランジスタ６５の配置を省略することもできる。
びノードＮｓｐの間に電気的に結合されるＰチャネルＭ
ＯＳトランジスタ６５をさらに有する。トランジスタ６
５のゲートへは、センスイネーブル信号／ＳＥが入力さ
れる。なお、図４に示した差動増幅器６０´と同様に、
トランジスタ６５の配置を省略することもできる。
【０１５９】このような構成とすることにより、差動増
幅器６０＃では、ノードＮｏおよび／Ｎｏの負荷容量を
均衡させることができる。差動増幅器６０，６０´のよ
うに、ノードＮｏおよび／Ｎｏ間で負荷容量が不均衡で
ある構成では、ノードＮｏおよび／Ｎｏ間に十分な電圧
差ΔＶが生じるまでに要する時間（センス時間）が読出
データのレベルによって変化するのに対して、相補型で
構成された差動増幅器６０＃では、読出データのレベル
によらずセンス時間を一定にできる。さらに、差動増幅
動作における直流ゲインも大きくなるので、安定したデ
ータ読出動作が実現できる。
幅器６０＃では、ノードＮｏおよび／Ｎｏの負荷容量を
均衡させることができる。差動増幅器６０，６０´のよ
うに、ノードＮｏおよび／Ｎｏ間で負荷容量が不均衡で
ある構成では、ノードＮｏおよび／Ｎｏ間に十分な電圧
差ΔＶが生じるまでに要する時間（センス時間）が読出
データのレベルによって変化するのに対して、相補型で
構成された差動増幅器６０＃では、読出データのレベル
によらずセンス時間を一定にできる。さらに、差動増幅
動作における直流ゲインも大きくなるので、安定したデ
ータ読出動作が実現できる。
【０１６０】なお、実施の形態１から４およびそれらの
変形例に従う、図２、４、６、７、８、９および１０に
それぞれ示したデータ読出回路系において、差動増幅器
６０、６０´および６０＃のいずれを適用することも可
能である。
変形例に従う、図２、４、６、７、８、９および１０に
それぞれ示したデータ読出回路系において、差動増幅器
６０、６０´および６０＃のいずれを適用することも可
能である。
【０１６１】また、実施の形態１から４およびそれらの
変形例においては、相補のデータ線を用いたデータ読出
動作を前提としているが、メモリアレイ１０の構成につ
いては、これまで説明したように、２個のＭＴＪメモリ
セルによって１ビットを記憶するメモリセル配置に限定
されるものではない。
変形例においては、相補のデータ線を用いたデータ読出
動作を前提としているが、メモリアレイ１０の構成につ
いては、これまで説明したように、２個のＭＴＪメモリ
セルによって１ビットを記憶するメモリセル配置に限定
されるものではない。
【０１６２】図１２は、相補のデータ線によってデータ
読出動作を行なうためのアレイ構成のバリエーションを
説明する概念図である。
読出動作を行なうためのアレイ構成のバリエーションを
説明する概念図である。
【０１６３】図１２（ａ）には、実施の形態１から４お
よびそれらの変形例で示した、２個のＭＴＪメモリセル
によって１ビットを記憶するメモリセル配置が示され
る。この配置では、同一アドレスに対応する２個のメモ
リセルＭＣおよびＭＣ＃が相補のデータ線ＬＩＯ（Ｂ
Ｌ）および／ＬＩＯ（／ＢＬ）とそれぞれ接続されて、
相補データ線間の通過電流差に基づいたデータ読出が実
行される。
よびそれらの変形例で示した、２個のＭＴＪメモリセル
によって１ビットを記憶するメモリセル配置が示され
る。この配置では、同一アドレスに対応する２個のメモ
リセルＭＣおよびＭＣ＃が相補のデータ線ＬＩＯ（Ｂ
Ｌ）および／ＬＩＯ（／ＢＬ）とそれぞれ接続されて、
相補データ線間の通過電流差に基づいたデータ読出が実
行される。
【０１６４】図１２（ａ）に示したメモリセル配置は、
記憶ビット数の２倍のＭＴＪメモリセルが必要となるも
のの、実際に相補データを記憶しているＭＴＪメモリセ
ル間の通過電流差に応じてデータ読出を実行するため、
トンネル磁気抵抗素子の製造特性のばらつきに追随し
て、高精度のデータ読出を実行することができる。
記憶ビット数の２倍のＭＴＪメモリセルが必要となるも
のの、実際に相補データを記憶しているＭＴＪメモリセ
ル間の通過電流差に応じてデータ読出を実行するため、
トンネル磁気抵抗素子の製造特性のばらつきに追随し
て、高精度のデータ読出を実行することができる。
【０１６５】図１２（ｂ）および（ｃ）には、中間的な
電気抵抗を有するダミーメモリセルを用いたメモリセル
配置が示される。ダミーメモリセルＤＭＣは、メモリセ
ルＭＣの２種類の記憶データレベル（“１”，“０”）
にそれぞれ対応した電気抵抗ＲｍａｘおよびＲｍｉｎの
中間値である電気抵抗Ｒｍを有する。好ましくは、Ｒｍ
＝Ｒｍｉｎ＋ΔＲ／２（ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）に
設計される。通常、ダミーメモリセルＤＭＣは、正規の
ＭＴＪメモリセルＭＣと同様のトンネル磁気抵抗素子Ｔ
ＭＲを含むように設計される。
電気抵抗を有するダミーメモリセルを用いたメモリセル
配置が示される。ダミーメモリセルＤＭＣは、メモリセ
ルＭＣの２種類の記憶データレベル（“１”，“０”）
にそれぞれ対応した電気抵抗ＲｍａｘおよびＲｍｉｎの
中間値である電気抵抗Ｒｍを有する。好ましくは、Ｒｍ
＝Ｒｍｉｎ＋ΔＲ／２（ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）に
設計される。通常、ダミーメモリセルＤＭＣは、正規の
ＭＴＪメモリセルＭＣと同様のトンネル磁気抵抗素子Ｔ
ＭＲを含むように設計される。
【０１６６】ダミーメモリセルＤＭＣを配置する構成で
は、１個のＭＴＪメモリセルごとに１ビットのデータ記
憶を実行するので、メモリセルの配置個数を削減するこ
とが可能となる。
は、１個のＭＴＪメモリセルごとに１ビットのデータ記
憶を実行するので、メモリセルの配置個数を削減するこ
とが可能となる。
【０１６７】図１２（ｂ）には、ダミーメモリセルＤＭ
Ｃがダミー行を形成する配置例が示される。
Ｃがダミー行を形成する配置例が示される。
【０１６８】この配置においては、各メモリセル行にお
いて、メモリセルＭＣは、ビット線ＢＬまたは／ＢＬの
いずれかと接続される。たとえば、奇数行においてビッ
ト線ＢＬと接続され、偶数行においてビット線／ＢＬと
接続されるように、メモリセルＭＣは交互配置される。
いて、メモリセルＭＣは、ビット線ＢＬまたは／ＢＬの
いずれかと接続される。たとえば、奇数行においてビッ
ト線ＢＬと接続され、偶数行においてビット線／ＢＬと
接続されるように、メモリセルＭＣは交互配置される。
【０１６９】詳細は図示しないが、ダミーメモリセルＤ
ＭＣは、２つのダミー行にわたって、正規のメモリセル
ＭＣとメモリセル列を共有するように配置される。さら
に、ダミー行にそれぞれ対応して、ダミーワード線ＤＷ
Ｌ１およびＤＷＬ２が配置される。ダミーメモリセルＤ
ＭＣは、それぞれのダミー行において、ビット線ＢＬま
たは／ＢＬの一方と接続される。
ＭＣは、２つのダミー行にわたって、正規のメモリセル
ＭＣとメモリセル列を共有するように配置される。さら
に、ダミー行にそれぞれ対応して、ダミーワード線ＤＷ
Ｌ１およびＤＷＬ２が配置される。ダミーメモリセルＤ
ＭＣは、それぞれのダミー行において、ビット線ＢＬま
たは／ＢＬの一方と接続される。
【０１７０】このような配置とすることにより、ワード
線ＷＬおよびダミーワード線ＤＷＬ１，ＤＷＬ２の選択
的な活性化によって、相補のデータ線ＬＩＯ（ＢＬ）お
よび／ＬＩＯ（／ＢＬ）の一方ずつに、選択されたメモ
リセルＭＣおよびダミーメモリセルＤＭＣをそれぞれ接
続することができるので、相補データ線間の通過電流差
に基づいたデータ読出が可能となる。
線ＷＬおよびダミーワード線ＤＷＬ１，ＤＷＬ２の選択
的な活性化によって、相補のデータ線ＬＩＯ（ＢＬ）お
よび／ＬＩＯ（／ＢＬ）の一方ずつに、選択されたメモ
リセルＭＣおよびダミーメモリセルＤＭＣをそれぞれ接
続することができるので、相補データ線間の通過電流差
に基づいたデータ読出が可能となる。
【０１７１】また、図１２（ｃ）に示されるように、ダ
ミー列を形成するようにダミーメモリセルＤＭＣを配置
することもできる。ダミーメモリセルＤＭＣは、正規の
メモリセルＭＣとメモリセル行を共有するように配置さ
れ、さらに、ダミー列に対応してダミービット線ＤＢＬ
が設けられる。データ線ＬＩＯおよび／ＬＩＯは、選択
列のビット線およびダミービット線ＤＢＬと接続され
る。
ミー列を形成するようにダミーメモリセルＤＭＣを配置
することもできる。ダミーメモリセルＤＭＣは、正規の
メモリセルＭＣとメモリセル行を共有するように配置さ
れ、さらに、ダミー列に対応してダミービット線ＤＢＬ
が設けられる。データ線ＬＩＯおよび／ＬＩＯは、選択
列のビット線およびダミービット線ＤＢＬと接続され
る。
【０１７２】このような配置とすることにより、ワード
線ＷＬの選択的な活性化によって、相補のデータ線ＬＩ
Ｏ（ＢＬ）および／ＬＩＯ（ＤＢＬ）に、選択されたメ
モリセルＭＣおよびダミーメモリセルＤＭＣをそれぞれ
接続することができるので、相補データ線間の通過電流
差に基づいたデータ読出が可能となる。
線ＷＬの選択的な活性化によって、相補のデータ線ＬＩ
Ｏ（ＢＬ）および／ＬＩＯ（ＤＢＬ）に、選択されたメ
モリセルＭＣおよびダミーメモリセルＤＭＣをそれぞれ
接続することができるので、相補データ線間の通過電流
差に基づいたデータ読出が可能となる。
【０１７３】すなわち、ダミーメモリセルＤＭＣを配置
して、１個のＭＴＪメモリセルごとに１ビットのデータ
記憶を実行する構成としても、実施の形態１から５およ
びそれらの変形例に従うデータ読出回路系の構成におい
て、比較セルＭＣ＃に代えてダミーメモリセルＤＭＣを
適用することにより、同様のデータ読出動作を実行する
ことが可能である。
して、１個のＭＴＪメモリセルごとに１ビットのデータ
記憶を実行する構成としても、実施の形態１から５およ
びそれらの変形例に従うデータ読出回路系の構成におい
て、比較セルＭＣ＃に代えてダミーメモリセルＤＭＣを
適用することにより、同様のデータ読出動作を実行する
ことが可能である。
【０１７４】［実施の形態６］実施の形態６において
は、中間的な電気抵抗を有する基準セル、すなわち図１
２（ｂ），（ｃ）に示したダミーメモリセルＤＭＣの配
置を前提としたデータ読出回路系の構成について説明す
る。
は、中間的な電気抵抗を有する基準セル、すなわち図１
２（ｂ），（ｃ）に示したダミーメモリセルＤＭＣの配
置を前提としたデータ読出回路系の構成について説明す
る。
【０１７５】図１３は、実施の形態６に従うデータ読出
回路系の構成を示す回路図である。図１３を参照して、
メモリアレイ１０には、図１２（ｂ）と同様に、メモリ
セルＭＣおよびダミーメモリセルＤＭＣが配置される。
すなわち、ダミーメモリセルＤＭＣは、２行にわたっ
て、正規のメモリセルＭＣとメモリセル列を共有するよ
うに配置される。
回路系の構成を示す回路図である。図１３を参照して、
メモリアレイ１０には、図１２（ｂ）と同様に、メモリ
セルＭＣおよびダミーメモリセルＤＭＣが配置される。
すなわち、ダミーメモリセルＤＭＣは、２行にわたっ
て、正規のメモリセルＭＣとメモリセル列を共有するよ
うに配置される。
【０１７６】各メモリセル列に対応して、互いに相補の
ビット線ＢＬおよび／ＢＬによって構成されるビット線
対ＢＬＰｊが配置される。各ビット線ＢＬおよび／ＢＬ
にそれぞれ対応して、プリチャージゲートＰＧおよび／
ＰＧが設けられる。各プリチャージゲートＰＧおよび／
ＰＧは、ビット線プリチャージ信号ＢＬＰＲに応答し
て、対応するビット線ＢＬおよび／ＢＬの一端側を接地
電圧Ｖｓｓと結合する。
ビット線ＢＬおよび／ＢＬによって構成されるビット線
対ＢＬＰｊが配置される。各ビット線ＢＬおよび／ＢＬ
にそれぞれ対応して、プリチャージゲートＰＧおよび／
ＰＧが設けられる。各プリチャージゲートＰＧおよび／
ＰＧは、ビット線プリチャージ信号ＢＬＰＲに応答し
て、対応するビット線ＢＬおよび／ＢＬの一端側を接地
電圧Ｖｓｓと結合する。
【０１７７】メモリセルＭＣは、奇数行においてビット
線ＢＬと接続され、偶数行においてビット線／ＢＬと接
続されるように、１行おきに交互配置される。メモリセ
ルＭＣは、対応するビット線ＢＬまたは／ＢＬと接地電
圧Ｖｓｓとの間に接続される、トンネル磁気抵抗素子Ｔ
ＭＲおよびアクセス素子（アクセストランジスタ）ＡＴ
Ｒを有する。アクセストランジスタＡＴＲは、対応する
ワード線ＷＬの活性化に応答してオンする。
線ＢＬと接続され、偶数行においてビット線／ＢＬと接
続されるように、１行おきに交互配置される。メモリセ
ルＭＣは、対応するビット線ＢＬまたは／ＢＬと接地電
圧Ｖｓｓとの間に接続される、トンネル磁気抵抗素子Ｔ
ＭＲおよびアクセス素子（アクセストランジスタ）ＡＴ
Ｒを有する。アクセストランジスタＡＴＲは、対応する
ワード線ＷＬの活性化に応答してオンする。
【０１７８】ダミーメモリセルの行にそれぞれ対応し
て、ダミーワード線ＤＷＬ１およびＤＷＬ２が配置され
る。ダミーワード線ＤＷＬ１に対応するダミーメモリセ
ル群は、対応するビット線／ＢＬと接地電圧Ｖｓｓとの
間に接続される、ダミー磁気抵抗素子ＴＭＲｄおよびダ
ミーアクセス素子（アクセストランジスタ）ＡＴＲｄを
有する。ダミーアクセス素子ＡＴＲｄは、奇数行の選択
時に活性化されるダミーワード線ＤＷＬ１に応じてオン
する。
て、ダミーワード線ＤＷＬ１およびＤＷＬ２が配置され
る。ダミーワード線ＤＷＬ１に対応するダミーメモリセ
ル群は、対応するビット線／ＢＬと接地電圧Ｖｓｓとの
間に接続される、ダミー磁気抵抗素子ＴＭＲｄおよびダ
ミーアクセス素子（アクセストランジスタ）ＡＴＲｄを
有する。ダミーアクセス素子ＡＴＲｄは、奇数行の選択
時に活性化されるダミーワード線ＤＷＬ１に応じてオン
する。
【０１７９】これに対して、ダミーワード線ＤＷＬ２に
対応するダミーメモリセル群は、対応するビット線ＢＬ
と接地電圧Ｖｓｓとの間に接続される、ダミー磁気抵抗
素子ＴＭＲｄおよび、ダミーアクセス素子（アクセスト
ランジスタ）ＡＴＲｄを有する。ダミーアクセス素子Ａ
ＴＲｄは、偶数行の選択時に活性化されるダミーワード
線ＤＷＬ２に応じてオンする。
対応するダミーメモリセル群は、対応するビット線ＢＬ
と接地電圧Ｖｓｓとの間に接続される、ダミー磁気抵抗
素子ＴＭＲｄおよび、ダミーアクセス素子（アクセスト
ランジスタ）ＡＴＲｄを有する。ダミーアクセス素子Ａ
ＴＲｄは、偶数行の選択時に活性化されるダミーワード
線ＤＷＬ２に応じてオンする。
【０１８０】各ダミーメモリセルＤＭＣの電気抵抗Ｒｍ
は、Ｒｍ＝Ｒｍｉｎ＋（ΔＲ／２）に設計される。たと
えば、電気抵抗Ｒｍｉｎに対応するデータを記憶した、
メモリセルＭＣと同様のトンネル磁気抵抗素子ＴＭＲに
よってダミー磁気抵抗素子ＴＭＲｄを構成し、かつ、ダ
ミーアクセス素子ＡＴＲｄのオン抵抗をアクセストラン
ジスタＡＴＲよりもΔＲ／２大きく設定することによっ
て、ダミーメモリセルＤＭＣが構成される。あるいは、
ダミーアクセス素子ＡＴＲｄとアクセストランジスタＡ
ＴＲのオン抵抗を同様に設計し、ダミー磁気抵抗素子Ｔ
ＭＲｄを、電気抵抗Ｒｍｉｎに対応するデータを記憶す
るトンネル磁気抵抗素子ＴＭＲと電気抵抗がΔＲ／２の
固定抵抗との直列接続によって、ダミーメモリセルＤＭ
Ｃを構成することもできる。
は、Ｒｍ＝Ｒｍｉｎ＋（ΔＲ／２）に設計される。たと
えば、電気抵抗Ｒｍｉｎに対応するデータを記憶した、
メモリセルＭＣと同様のトンネル磁気抵抗素子ＴＭＲに
よってダミー磁気抵抗素子ＴＭＲｄを構成し、かつ、ダ
ミーアクセス素子ＡＴＲｄのオン抵抗をアクセストラン
ジスタＡＴＲよりもΔＲ／２大きく設定することによっ
て、ダミーメモリセルＤＭＣが構成される。あるいは、
ダミーアクセス素子ＡＴＲｄとアクセストランジスタＡ
ＴＲのオン抵抗を同様に設計し、ダミー磁気抵抗素子Ｔ
ＭＲｄを、電気抵抗Ｒｍｉｎに対応するデータを記憶す
るトンネル磁気抵抗素子ＴＭＲと電気抵抗がΔＲ／２の
固定抵抗との直列接続によって、ダミーメモリセルＤＭ
Ｃを構成することもできる。
【０１８１】図１３においては、第１番目および第２番
目のメモリセル列に対応するワード線ＷＬ１，ＷＬ２お
よびディジット線ＤＬ１，ＤＬ２と、第ｊ番目のメモリ
セル列に対応するビット線ＢＬｊおよび／ＢＬｊと、こ
れらに対応するメモリセルＭＣおよびダミーメモリセル
ＤＭＣが代表的に示される。
目のメモリセル列に対応するワード線ＷＬ１，ＷＬ２お
よびディジット線ＤＬ１，ＤＬ２と、第ｊ番目のメモリ
セル列に対応するビット線ＢＬｊおよび／ＢＬｊと、こ
れらに対応するメモリセルＭＣおよびダミーメモリセル
ＤＭＣが代表的に示される。
【０１８２】実施の形態６に従う構成においては、各メ
モリセル列に対応して配置されるコラム選択ゲートＣＳ
Ｇと、メモリアレイ１０に隣接して配置される相補のデ
ータバスＤＢおよび／ＤＢがさらに設けられる。データ
バスＤＢおよび／ＤＢは、データバス対ＤＢＰを構成す
る。
モリセル列に対応して配置されるコラム選択ゲートＣＳ
Ｇと、メモリアレイ１０に隣接して配置される相補のデ
ータバスＤＢおよび／ＤＢがさらに設けられる。データ
バスＤＢおよび／ＤＢは、データバス対ＤＢＰを構成す
る。
【０１８３】コラム選択ゲートＣＳＧは、ビット線ＢＬ
および／ＢＬの他端側と、データバスＤＢおよび／ＤＢ
との間に接続され、対応するコラム選択線ＣＳＬの活性
化に応答してオンする。たとえば、コラム選択ゲートＣ
ＳＧｊは、コラム選択線ＣＳＬｊの活性化に応答して、
対応するビット線ＢＬｊおよび／ＢＬｊの他端側をデー
タバスＤＢおよび／ＤＢとそれぞれ接続する。
および／ＢＬの他端側と、データバスＤＢおよび／ＤＢ
との間に接続され、対応するコラム選択線ＣＳＬの活性
化に応答してオンする。たとえば、コラム選択ゲートＣ
ＳＧｊは、コラム選択線ＣＳＬｊの活性化に応答して、
対応するビット線ＢＬｊおよび／ＢＬｊの他端側をデー
タバスＤＢおよび／ＤＢとそれぞれ接続する。
【０１８４】実施の形態６に従うデータ読出回路１１０
は、電源電圧Ｖｃｃおよびノード／Ｎｏの間に設けられ
一定電流Ｉｓをノード／Ｎｏへ供給する電流源１２０
と、ノード／Ｎｏおよびデータバス／ＤＢの間に電気的
に結合されるトランジスタ１２２と、ノード／Ｎｏと接
地電圧Ｖｓｓとの間に接続される電流検出抵抗１２４と
を含む。
は、電源電圧Ｖｃｃおよびノード／Ｎｏの間に設けられ
一定電流Ｉｓをノード／Ｎｏへ供給する電流源１２０
と、ノード／Ｎｏおよびデータバス／ＤＢの間に電気的
に結合されるトランジスタ１２２と、ノード／Ｎｏと接
地電圧Ｖｓｓとの間に接続される電流検出抵抗１２４と
を含む。
【０１８５】データ読出回路１１０は、さらに、電源電
圧ＶｃｃおよびノードＮｏの間に設けられ一定電流Ｉｓ
をノードＮｏへ供給する電流源１２５と、ノードＮｏお
よびデータバスＤＢの間に電気的に結合されるトランジ
スタ１２７と、ノードＮｏと接地電圧Ｖｓｓとの間に接
続される電流検出抵抗１２９とをさらに含む。電流検出
抵抗１２４および１２９の電気抵抗は、同一値ＲＬに設
定される。
圧ＶｃｃおよびノードＮｏの間に設けられ一定電流Ｉｓ
をノードＮｏへ供給する電流源１２５と、ノードＮｏお
よびデータバスＤＢの間に電気的に結合されるトランジ
スタ１２７と、ノードＮｏと接地電圧Ｖｓｓとの間に接
続される電流検出抵抗１２９とをさらに含む。電流検出
抵抗１２４および１２９の電気抵抗は、同一値ＲＬに設
定される。
【０１８６】データ読出回路１１０は、データバスＤＢ
および／ＤＢの所定の一方と、所定の基準電圧Ｖｒとの
電圧差を増幅して帰還電圧Ｖｆｂを生成する電圧増幅器
１３０と、ノードＮｏおよび／Ｎｏ間の電圧差を増幅し
て読出データＤＯＵＴを生成する電圧増幅器１４０とを
さらに含む。図１３では、電圧増幅器１３０の入力側と
データバス／ＤＢとが接続される回路構成例を示した
が、他方のデータバスＤＢを電圧増幅器１３０の入力側
とすることもできる。電圧増幅器１３０が出力する帰還
電圧Ｖｆｂは、トランジスタ１２２および１２７の各ゲ
ートへ入力される。基準電圧Ｖｒは、実施の形態１にお
ける基準電圧Ｖｒｅｆと同様に設定される。
および／ＤＢの所定の一方と、所定の基準電圧Ｖｒとの
電圧差を増幅して帰還電圧Ｖｆｂを生成する電圧増幅器
１３０と、ノードＮｏおよび／Ｎｏ間の電圧差を増幅し
て読出データＤＯＵＴを生成する電圧増幅器１４０とを
さらに含む。図１３では、電圧増幅器１３０の入力側と
データバス／ＤＢとが接続される回路構成例を示した
が、他方のデータバスＤＢを電圧増幅器１３０の入力側
とすることもできる。電圧増幅器１３０が出力する帰還
電圧Ｖｆｂは、トランジスタ１２２および１２７の各ゲ
ートへ入力される。基準電圧Ｖｒは、実施の形態１にお
ける基準電圧Ｖｒｅｆと同様に設定される。
【０１８７】データ読出前においては、各ワード線ＷＬ
は非活性化されているので、ビット線ＢＬおよび／ＢＬ
と、メモリセルＭＣおよびダミーメモリセルＤＭＣの間
は切離される。また、ビット線プリチャージ信号ＢＬＰ
Ｒが活性化されているので、ビット線ＢＬおよび／ＢＬ
の各々は、接地電圧Ｖｓｓへプリチャージされる。
は非活性化されているので、ビット線ＢＬおよび／ＢＬ
と、メモリセルＭＣおよびダミーメモリセルＤＭＣの間
は切離される。また、ビット線プリチャージ信号ＢＬＰ
Ｒが活性化されているので、ビット線ＢＬおよび／ＢＬ
の各々は、接地電圧Ｖｓｓへプリチャージされる。
【０１８８】さらに、各コラム選択線ＣＳＬも非活性化
されているので、データバスＤＢおよび／ＤＢは、各ビ
ット線ＢＬおよび／ＢＬから切離されている。したがっ
て、電圧増幅器１３０、トランジスタ１２２，１２７に
よって構成されるデータ線電圧クランプ部によって、デ
ータバスＤＢおよび／ＤＢの各々は、データ読出に先立
って所定電圧Ｖｒにクランプされる。
されているので、データバスＤＢおよび／ＤＢは、各ビ
ット線ＢＬおよび／ＢＬから切離されている。したがっ
て、電圧増幅器１３０、トランジスタ１２２，１２７に
よって構成されるデータ線電圧クランプ部によって、デ
ータバスＤＢおよび／ＤＢの各々は、データ読出に先立
って所定電圧Ｖｒにクランプされる。
【０１８９】データ読出時には、ビット線プリチャージ
信号ＢＬＰＲは非活性化されて、各ビット線ＢＬ，／Ｂ
Ｌは、接地電圧Ｖｓｓから切離される。さらに、アドレ
ス選択に応じて、選択行のワード線、選択列のコラム選
択線およびダミーワード線ＤＷＬ１およびＤＷＬ２の一
方が選択的に活性化される。
信号ＢＬＰＲは非活性化されて、各ビット線ＢＬ，／Ｂ
Ｌは、接地電圧Ｖｓｓから切離される。さらに、アドレ
ス選択に応じて、選択行のワード線、選択列のコラム選
択線およびダミーワード線ＤＷＬ１およびＤＷＬ２の一
方が選択的に活性化される。
【０１９０】これに応じて、データバスＤＢおよび選択
列のビット線ＢＬは、選択されたメモリセルＭＣおよび
ダミーメモリセルＤＭＣの一方を介して、電源電圧Ｖｃ
ｃおよび接地電圧Ｖｓｓの間に電気的に結合される。同
様に、データバス／ＤＢおよび選択列のビット線／ＢＬ
は、選択されたメモリセルＭＣおよびダミーメモリセル
ＤＭＣの他方を介して、電源電圧Ｖｃｃおよび接地電圧
Ｖｓｓの間に電気的に結合される。
列のビット線ＢＬは、選択されたメモリセルＭＣおよび
ダミーメモリセルＤＭＣの一方を介して、電源電圧Ｖｃ
ｃおよび接地電圧Ｖｓｓの間に電気的に結合される。同
様に、データバス／ＤＢおよび選択列のビット線／ＢＬ
は、選択されたメモリセルＭＣおよびダミーメモリセル
ＤＭＣの他方を介して、電源電圧Ｖｃｃおよび接地電圧
Ｖｓｓの間に電気的に結合される。
【０１９１】データ読出時においても、電圧増幅器１３
０、トランジスタ１２２，１２７によって構成されるデ
ータ線電圧クランプ部は、データ読出前と同様に、デー
タバスＤＢおよび／ＤＢの各々を所定電圧Ｖｒにクラン
プする。特に、データバス／ＤＢがダミーメモリセルＤ
ＭＣと接続される場合には、ダミーメモリセルＤＭＣの
通過電流に基づいて、データバスＤＢおよび／ＤＢのク
ランプ動作を実行できる。
０、トランジスタ１２２，１２７によって構成されるデ
ータ線電圧クランプ部は、データ読出前と同様に、デー
タバスＤＢおよび／ＤＢの各々を所定電圧Ｖｒにクラン
プする。特に、データバス／ＤＢがダミーメモリセルＤ
ＭＣと接続される場合には、ダミーメモリセルＤＭＣの
通過電流に基づいて、データバスＤＢおよび／ＤＢのク
ランプ動作を実行できる。
【０１９２】したがって、データ読出回路１１０は、デ
ータバスＤＢ，／ＤＢおよび選択列のビット線ＢＬ，／
ＢＬが上記の所定電圧にクランプされた状態で、選択さ
れたメモリセルＭＣおよびダミーメモリセルＤＭＣの電
気抵抗差（ΔＲ／２）に応じた電流差を、データバスＤ
Ｂおよび／ＤＢの通過電流間に生じさせる。
ータバスＤＢ，／ＤＢおよび選択列のビット線ＢＬ，／
ＢＬが上記の所定電圧にクランプされた状態で、選択さ
れたメモリセルＭＣおよびダミーメモリセルＤＭＣの電
気抵抗差（ΔＲ／２）に応じた電流差を、データバスＤ
Ｂおよび／ＤＢの通過電流間に生じさせる。
【０１９３】データバスＤＢおよび／ＤＢの通過電流差
に応じて、同一の電気抵抗ＲＬを有する電流検出抵抗１
２４および１２９の間にも通過電流差が発生し、これに
応じて、ノードＮｏおよび／Ｎｏの間に、選択されたメ
モリセルＭＣの記憶データに応じた電圧差が発生する。
この結果、電圧増幅器１３０は、選択されたメモリセル
ＭＣの記憶データのレベルを反映した読出データＤＯＵ
Ｔを生成できる。
に応じて、同一の電気抵抗ＲＬを有する電流検出抵抗１
２４および１２９の間にも通過電流差が発生し、これに
応じて、ノードＮｏおよび／Ｎｏの間に、選択されたメ
モリセルＭＣの記憶データに応じた電圧差が発生する。
この結果、電圧増幅器１３０は、選択されたメモリセル
ＭＣの記憶データのレベルを反映した読出データＤＯＵ
Ｔを生成できる。
【０１９４】なお、データバスＤＢとダミーメモリセル
ＤＭＣが接続された場合でも、電圧増幅器１３０の入力
側とデータバスＤＢおよび／ＤＢとの間の接続を特に切
換えなくとも、選択されたメモリセルＭＣおよびダミー
メモリセルＤＭＣの通過電流差に基づいた同様のデータ
読出動作が実行できる。しかし、データバスＤＢ，／Ｄ
Ｂの電圧クランプ動作を、ダミーメモリセルＤＭＣの通
過電流に基づいて厳密に実行したい場合には、ダミーワ
ード線ＤＷＬ１，ＤＷＬ２の選択と連動させて、電圧増
幅器１３０の入力側とデータバスＤＢおよび／ＤＢとの
間の接続を切換える構成としてもよい。
ＤＭＣが接続された場合でも、電圧増幅器１３０の入力
側とデータバスＤＢおよび／ＤＢとの間の接続を特に切
換えなくとも、選択されたメモリセルＭＣおよびダミー
メモリセルＤＭＣの通過電流差に基づいた同様のデータ
読出動作が実行できる。しかし、データバスＤＢ，／Ｄ
Ｂの電圧クランプ動作を、ダミーメモリセルＤＭＣの通
過電流に基づいて厳密に実行したい場合には、ダミーワ
ード線ＤＷＬ１，ＤＷＬ２の選択と連動させて、電圧増
幅器１３０の入力側とデータバスＤＢおよび／ＤＢとの
間の接続を切換える構成としてもよい。
【０１９５】以上説明したように、このように、実施の
形態６に従う構成においては、基本的にデータバスＤ
Ｂ，／ＤＢおよび選択列のビット線ＢＬおよび／ＢＬの
電圧を一定レベルに維持した上でデータ読出動作を実行
できる。したがって、比較的大きな寄生容量を有するこ
れらのデータ線の充放電を伴うことなく、高速にデータ
読出を実行できる。
形態６に従う構成においては、基本的にデータバスＤ
Ｂ，／ＤＢおよび選択列のビット線ＢＬおよび／ＢＬの
電圧を一定レベルに維持した上でデータ読出動作を実行
できる。したがって、比較的大きな寄生容量を有するこ
れらのデータ線の充放電を伴うことなく、高速にデータ
読出を実行できる。
【０１９６】特に、データ読出前においても、寄生容量
の大きいデータバスＤＢおよび／ＤＢを、データ読出時
と同様の所定電圧にクランプしているため、データ読出
開始時においてもデータバスＤＢおよび／ＤＢの充放電
が不要である。この結果、データ読出動作をさらに高速
化できる。
の大きいデータバスＤＢおよび／ＤＢを、データ読出時
と同様の所定電圧にクランプしているため、データ読出
開始時においてもデータバスＤＢおよび／ＤＢの充放電
が不要である。この結果、データ読出動作をさらに高速
化できる。
【０１９７】また、データバスＤＢ，／ＤＢの電圧クラ
ンプ動作を、ダミーメモリセルＤＭＣの通過電流、すな
わち実際の電気抵抗に基づいて実行できるので、製造プ
ロセス変動に起因するＭＴＪメモリセルの電気抵抗特性
のばらつきに追随させて、データ読出動作点（最大電圧
振幅を得られる点）を確保できる。
ンプ動作を、ダミーメモリセルＤＭＣの通過電流、すな
わち実際の電気抵抗に基づいて実行できるので、製造プ
ロセス変動に起因するＭＴＪメモリセルの電気抵抗特性
のばらつきに追随させて、データ読出動作点（最大電圧
振幅を得られる点）を確保できる。
【０１９８】［実施の形態６の変形例］実施の形態６に
おいては、正規のＭＴＪメモリセルと同一アレイ内に基
準セル（ダミーメモリセル）を行列状に配置する構成を
示したが、実施の形態６の変形例においては、基準セル
をメモリアレイ外に配置する場合のデータ読出回路系の
構成について説明する。
おいては、正規のＭＴＪメモリセルと同一アレイ内に基
準セル（ダミーメモリセル）を行列状に配置する構成を
示したが、実施の形態６の変形例においては、基準セル
をメモリアレイ外に配置する場合のデータ読出回路系の
構成について説明する。
【０１９９】図１４は、実施の形態６の変形例に従うデ
ータ読出回路系の構成を示す回路図である。
ータ読出回路系の構成を示す回路図である。
【０２００】図１４を参照して、実施の形態６の変形例
に従う構成においては、メモリアレイ１０内には、デー
タ記憶を実行するための正規のメモリセルＭＣが、行列
状に配置されている。
に従う構成においては、メモリアレイ１０内には、デー
タ記憶を実行するための正規のメモリセルＭＣが、行列
状に配置されている。
【０２０１】各メモリセル列に対応して、ビット線ＢＬ
が配置される。各ビット線ＢＬに対応して、プリチャー
ジゲートＰＧが設けられる。各プリチャージゲートＰＧ
は、ビット線プリチャージ信号ＢＬＰＲに応答して、対
応するビット線ＢＬの一端側を接地電圧Ｖｓｓと結合す
る。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬと
の交点にそれぞれ対応して配置される。図１４において
は、第１番目および第２番目のメモリセル行と、第１番
目および第２番目のメモリセル列に対応する４個のメモ
リセル列と、これらに対応する信号線群が代表的に示さ
れている。
が配置される。各ビット線ＢＬに対応して、プリチャー
ジゲートＰＧが設けられる。各プリチャージゲートＰＧ
は、ビット線プリチャージ信号ＢＬＰＲに応答して、対
応するビット線ＢＬの一端側を接地電圧Ｖｓｓと結合す
る。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬと
の交点にそれぞれ対応して配置される。図１４において
は、第１番目および第２番目のメモリセル行と、第１番
目および第２番目のメモリセル列に対応する４個のメモ
リセル列と、これらに対応する信号線群が代表的に示さ
れている。
【０２０２】実施の形態６の変形例に従う構成において
は、２本のデータバスＤＢ１およびＤＢ２が配置され
る。データバスＤＢ１およびＤＢ２にそれぞれ対応し
て、ＤＰＧ１およびＤＰＧ２が設けられる。プリチャー
ジゲートＤＰＧ１およびＤＰＧ２は、ビット線プリチャ
ージ信号ＢＬＰＲに応答して、データバスＤＢ１および
ＤＢ２を接地電圧Ｖｓｓへプリチャージする。
は、２本のデータバスＤＢ１およびＤＢ２が配置され
る。データバスＤＢ１およびＤＢ２にそれぞれ対応し
て、ＤＰＧ１およびＤＰＧ２が設けられる。プリチャー
ジゲートＤＰＧ１およびＤＰＧ２は、ビット線プリチャ
ージ信号ＢＬＰＲに応答して、データバスＤＢ１および
ＤＢ２を接地電圧Ｖｓｓへプリチャージする。
【０２０３】コラム選択線ＣＳＬは、データバスＤＢの
配置本数に合せて、２個のメモリセル列ごとに配置され
る。たとえば、図１４に示されたコラム選択線ＣＳＬ１
は、第１番目および第２番目のメモリセル列に共通して
設けられ、第１番目もしくは第２番目のメモリセル列が
選択された場合にＨレベルに活性化される。
配置本数に合せて、２個のメモリセル列ごとに配置され
る。たとえば、図１４に示されたコラム選択線ＣＳＬ１
は、第１番目および第２番目のメモリセル列に共通して
設けられ、第１番目もしくは第２番目のメモリセル列が
選択された場合にＨレベルに活性化される。
【０２０４】メモリセル列にそれぞれ対応して設けられ
るコラム選択ゲートＣＧ（１），ＣＧ（２），…によっ
て、奇数列のビット線の他端側はデータバスＤＢ１と接
続され、偶数列のビット線の他端側は、データバスＤＢ
２と電気的に結合される。たとえば、ビット線ＢＬ１
は、コラム選択ゲートＣＧ（１）を介して、データバス
ＤＢ１と電気的に結合され、ビット線ＢＬ２は、コラム
選択ゲートＣＧ（２）を介して、データバスＤＢ２と電
気的に結合される。コラム選択ゲートＣＧ（１），ＣＧ
（２），…の各々は、たとえばＮチャネルＭＯＳトラン
ジスタで構成される。以下においては、コラム選択ゲー
トＣＧ（１），ＣＧ（２），…を総称する場合には、コ
ラム選択ゲートＣＧとも称する。
るコラム選択ゲートＣＧ（１），ＣＧ（２），…によっ
て、奇数列のビット線の他端側はデータバスＤＢ１と接
続され、偶数列のビット線の他端側は、データバスＤＢ
２と電気的に結合される。たとえば、ビット線ＢＬ１
は、コラム選択ゲートＣＧ（１）を介して、データバス
ＤＢ１と電気的に結合され、ビット線ＢＬ２は、コラム
選択ゲートＣＧ（２）を介して、データバスＤＢ２と電
気的に結合される。コラム選択ゲートＣＧ（１），ＣＧ
（２），…の各々は、たとえばＮチャネルＭＯＳトラン
ジスタで構成される。以下においては、コラム選択ゲー
トＣＧ（１），ＣＧ（２），…を総称する場合には、コ
ラム選択ゲートＣＧとも称する。
【０２０５】さらに、同一のコラム選択線ＣＳＬを共有
するメモリセル列ごとに、リード選択ゲートＲＣＳＧが
配置される。リード選択ゲートＲＣＳＧは、対応するコ
ラム選択線が活性化された場合に、コラム選択ゲートＣ
ＧのゲートをノードＮｂと接続する。たとえば、コラム
選択線ＣＳＬ１の活性化に応答して、リード選択ゲート
ＲＣＳＧ１は、コラム選択ゲートＣＧ（１）およびＣＧ
（２）の各ゲートは、ノードＮｂと接続される。
するメモリセル列ごとに、リード選択ゲートＲＣＳＧが
配置される。リード選択ゲートＲＣＳＧは、対応するコ
ラム選択線が活性化された場合に、コラム選択ゲートＣ
ＧのゲートをノードＮｂと接続する。たとえば、コラム
選択線ＣＳＬ１の活性化に応答して、リード選択ゲート
ＲＣＳＧ１は、コラム選択ゲートＣＧ（１）およびＣＧ
（２）の各ゲートは、ノードＮｂと接続される。
【０２０６】一方、リード選択ゲートＲＣＳＧは、対応
するコラム選択線が非活性化される場合には、対応する
コラム選択ゲートＣＧのゲートを接地電圧Ｖｓｓと接続
する。これにより、非選択のコラム選択線に対応するコ
ラム選択ゲートＣＧの各々は、オフされる。
するコラム選択線が非活性化される場合には、対応する
コラム選択ゲートＣＧのゲートを接地電圧Ｖｓｓと接続
する。これにより、非選択のコラム選択線に対応するコ
ラム選択ゲートＣＧの各々は、オフされる。
【０２０７】メモリアレイ１０外に基準セルとして配置
されるレプリカメモリセルＲＭＣは、基準ノードＮｒと
接地電圧Ｖｓｓとの間に接続される。レプリカメモリセ
ルＲＭＣは、図１３に示したダミーメモリセルＤＭＣと
同様の電気抵抗Ｒｍを有し、直列に接続されたレプリカ
磁気抵抗素子ＴＭＲｒと、レプリカアクセス素子ＡＴＲ
ｒとを有する。レプリカ磁気抵抗素子ＴＭＲｒおよびレ
プリカアクセス素子ＡＴＲｒは、ダミーメモリセルＤＭ
Ｃ中のダミー磁気抵抗素子ＴＭＲｄおよびダミーアクセ
ス素子ＡＴＲｄのそれぞれと同様に設計される。レプリ
カアクセス素子ＡＴＲｒのゲートは電源電圧Ｖｃｃに固
定され、常時オン状態に設定される。
されるレプリカメモリセルＲＭＣは、基準ノードＮｒと
接地電圧Ｖｓｓとの間に接続される。レプリカメモリセ
ルＲＭＣは、図１３に示したダミーメモリセルＤＭＣと
同様の電気抵抗Ｒｍを有し、直列に接続されたレプリカ
磁気抵抗素子ＴＭＲｒと、レプリカアクセス素子ＡＴＲ
ｒとを有する。レプリカ磁気抵抗素子ＴＭＲｒおよびレ
プリカアクセス素子ＡＴＲｒは、ダミーメモリセルＤＭ
Ｃ中のダミー磁気抵抗素子ＴＭＲｄおよびダミーアクセ
ス素子ＡＴＲｄのそれぞれと同様に設計される。レプリ
カアクセス素子ＡＴＲｒのゲートは電源電圧Ｖｃｃに固
定され、常時オン状態に設定される。
【０２０８】実施の形態６の変形例に従うデータ読出回
路１５０は、電流源１２０と、トランジスタ１２２と、
電流検出抵抗１２４と、電圧増幅器１３０，１４０とを
含む。電圧増幅器１３０は、レプリカメモリセルＲＭＣ
を介して接地電圧Ｖｓｓと結合された基準ノードＮｒと
所定の基準電圧Ｖｒとの電圧差を増幅して、帰還電圧Ｖ
ｆｂをノードＮｂへ出力する。トランジスタ１２２は、
基準ノードＮｒとノードＮｏとの間に電気的に結合され
て、ゲートへ帰還電圧Ｖｆｂを受ける。
路１５０は、電流源１２０と、トランジスタ１２２と、
電流検出抵抗１２４と、電圧増幅器１３０，１４０とを
含む。電圧増幅器１３０は、レプリカメモリセルＲＭＣ
を介して接地電圧Ｖｓｓと結合された基準ノードＮｒと
所定の基準電圧Ｖｒとの電圧差を増幅して、帰還電圧Ｖ
ｆｂをノードＮｂへ出力する。トランジスタ１２２は、
基準ノードＮｒとノードＮｏとの間に電気的に結合され
て、ゲートへ帰還電圧Ｖｆｂを受ける。
【０２０９】データ読出回路１５０は、さらに、電源電
圧ＶｃｃおよびノードＮｏの間に設けられ一定電流Ｉｓ
をノード／Ｎｏへ供給する電流源１６５と、データバス
ＤＢ１およびＤＢ２とノードＮｏとの間の接続を切換え
るための選択スイッチ１６７と、ノードＮｏと接地電圧
Ｖｓｓとの間に接続される電流検出抵抗１６９とをさら
に含む。電流検出抵抗１２４および１６９の電気抵抗
は、同一値ＲＬに設定される。
圧ＶｃｃおよびノードＮｏの間に設けられ一定電流Ｉｓ
をノード／Ｎｏへ供給する電流源１６５と、データバス
ＤＢ１およびＤＢ２とノードＮｏとの間の接続を切換え
るための選択スイッチ１６７と、ノードＮｏと接地電圧
Ｖｓｓとの間に接続される電流検出抵抗１６９とをさら
に含む。電流検出抵抗１２４および１６９の電気抵抗
は、同一値ＲＬに設定される。
【０２１０】選択スイッチ１６７は、制御信号ＳＷＧに
応答して、データバスＤＢ１およびＤＢ２のうちの選択
メモリセルと結合される一方をノードＮｏと接続する。
たとえば、制御信号ＳＷＧは、選択メモリセルが偶数列
および奇数列のいずれに属するかを示す１ビット信号で
構成することができる。
応答して、データバスＤＢ１およびＤＢ２のうちの選択
メモリセルと結合される一方をノードＮｏと接続する。
たとえば、制御信号ＳＷＧは、選択メモリセルが偶数列
および奇数列のいずれに属するかを示す１ビット信号で
構成することができる。
【０２１１】データ読出前においては、各ワード線ＷＬ
および各コラム選択線は非活性化され、かつビット線プ
リチャージ信号ＢＬＰＲが活性化される。したがって、
各ビット線ＢＬは、メモリセルＭＣと切離されて、接地
電圧Ｖｓｓへプリチャージされる。さらに、データバス
ＤＢおよび／ＤＢも、接地電圧Ｖｓｓへプリチャージさ
れる。
および各コラム選択線は非活性化され、かつビット線プ
リチャージ信号ＢＬＰＲが活性化される。したがって、
各ビット線ＢＬは、メモリセルＭＣと切離されて、接地
電圧Ｖｓｓへプリチャージされる。さらに、データバス
ＤＢおよび／ＤＢも、接地電圧Ｖｓｓへプリチャージさ
れる。
【０２１２】データ読出時には、ビット線プリチャージ
信号ＢＬＰＲは非活性化されて、各ビット線ＢＬ，／Ｂ
ＬおよびデータバスＤＢ１，ＤＢ２の各々は、接地電圧
Ｖｓｓから切離される。さらに、アドレス選択に応じ
て、選択行のワード線および選択列のコラム選択線が選
択的に活性化される。また、選択スイッチ１６７によっ
て、データバスＤＢ１およびＤＢ２の一方が、ノードＮ
ｏと接続される。
信号ＢＬＰＲは非活性化されて、各ビット線ＢＬ，／Ｂ
ＬおよびデータバスＤＢ１，ＤＢ２の各々は、接地電圧
Ｖｓｓから切離される。さらに、アドレス選択に応じ
て、選択行のワード線および選択列のコラム選択線が選
択的に活性化される。また、選択スイッチ１６７によっ
て、データバスＤＢ１およびＤＢ２の一方が、ノードＮ
ｏと接続される。
【０２１３】これに応じて、選択列のコラム選択ゲート
ＣＧを構成するＭＯＳトランジスタのゲートには、トラ
ンジスタ１２２のゲートと同様に、基準ノードＮｒを基
準電圧Ｖｒに維持するための帰還電圧Ｖｆｂが入力され
る。したがって、電圧増幅器１３０、トランジスタ１２
２および選択列のコラム選択ゲートＣＧによって構成さ
れるデータ線電圧クランプ部によって、選択列のビット
線は、レプリカメモリセルＲＭＣの通過電流に基づい
て、所定電圧Ｖｒにクランプされる。
ＣＧを構成するＭＯＳトランジスタのゲートには、トラ
ンジスタ１２２のゲートと同様に、基準ノードＮｒを基
準電圧Ｖｒに維持するための帰還電圧Ｖｆｂが入力され
る。したがって、電圧増幅器１３０、トランジスタ１２
２および選択列のコラム選択ゲートＣＧによって構成さ
れるデータ線電圧クランプ部によって、選択列のビット
線は、レプリカメモリセルＲＭＣの通過電流に基づい
て、所定電圧Ｖｒにクランプされる。
【０２１４】これに応じて、データバスＤＢ１およびＤ
Ｂ２の選択された一方および選択列のビット線ＢＬは、
選択されたメモリセルＭＣを介して、電源電圧Ｖｃｃお
よび接地電圧Ｖｓｓの間に電気的に結合される。同様
に、基準ノードは、レプリカメモリセルＲＭＣを介し
て、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの間に電気的
に結合される。
Ｂ２の選択された一方および選択列のビット線ＢＬは、
選択されたメモリセルＭＣを介して、電源電圧Ｖｃｃお
よび接地電圧Ｖｓｓの間に電気的に結合される。同様
に、基準ノードは、レプリカメモリセルＲＭＣを介し
て、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの間に電気的
に結合される。
【０２１５】したがって、データ読出回路１１０は、基
準ノードＮｒおよび選択列のビット線ＢＬが上記の所定
電圧にクランプされた状態で、選択されたメモリセルＭ
ＣおよびレプリカメモリセルＲＭＣの電気抵抗差（ΔＲ
／２）に応じた電流差を、選択されたデータバスおよび
基準ノードＮｒの通過電流間に生じさせる。
準ノードＮｒおよび選択列のビット線ＢＬが上記の所定
電圧にクランプされた状態で、選択されたメモリセルＭ
ＣおよびレプリカメモリセルＲＭＣの電気抵抗差（ΔＲ
／２）に応じた電流差を、選択されたデータバスおよび
基準ノードＮｒの通過電流間に生じさせる。
【０２１６】これに応じて、同一の電気抵抗ＲＬを有す
る電流検出抵抗１２４および１５９によって、ノードＮ
ｏおよび／Ｎｏの間に、選択されたメモリセルＭＣの記
憶データに応じた電圧差が発生される。この結果、電圧
増幅器１３０は、実施の形態６と同様に読出データＤＯ
ＵＴを生成できる。
る電流検出抵抗１２４および１５９によって、ノードＮ
ｏおよび／Ｎｏの間に、選択されたメモリセルＭＣの記
憶データに応じた電圧差が発生される。この結果、電圧
増幅器１３０は、実施の形態６と同様に読出データＤＯ
ＵＴを生成できる。
【０２１７】このような構成とすることにより、実施の
形態５に従うデータ読出動作と同様に、高速かつ高精度
にデータ読出を実行することができる。また、行列状に
配置されたダミーメモリセルＤＭＣに代えて、１個のレ
プリカメモリセルＲＭＣを配置すればよいため、実施の
形態５に従う構成と比較して、メモリアレイ１０の面積
を小型化できる。
形態５に従うデータ読出動作と同様に、高速かつ高精度
にデータ読出を実行することができる。また、行列状に
配置されたダミーメモリセルＤＭＣに代えて、１個のレ
プリカメモリセルＲＭＣを配置すればよいため、実施の
形態５に従う構成と比較して、メモリアレイ１０の面積
を小型化できる。
【０２１８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０２１９】
【発明の効果】請求項１および２に記載の薄膜磁性体記
憶装置は、差動増幅部の動作電流を選択メモリセルおよ
び比較メモリセルの通過電流として用いるので、データ
読出回路系の回路素子数を削減できる。また、選択メモ
リセルおよび比較メモリセルの通過電流差を増幅して電
圧差に変換するので、高精度のデータ読出を行なえる。
憶装置は、差動増幅部の動作電流を選択メモリセルおよ
び比較メモリセルの通過電流として用いるので、データ
読出回路系の回路素子数を削減できる。また、選択メモ
リセルおよび比較メモリセルの通過電流差を増幅して電
圧差に変換するので、高精度のデータ読出を行なえる。
【０２２０】請求項３および４に記載の薄膜磁性体記憶
装置は、動作電流の供給を制御する構成が不要であるの
で、請求項１に記載の薄膜磁性体記憶装置が奏する効果
に加えて、データ読出回路系の回路素子数をさらに削減
できる。また、寄生容量の比較的大きいデータ線につい
て、データ読出動作前とデータ読出時との間での電圧変
化を小さくできるので、データ読出動作を高速化するこ
とができる。
装置は、動作電流の供給を制御する構成が不要であるの
で、請求項１に記載の薄膜磁性体記憶装置が奏する効果
に加えて、データ読出回路系の回路素子数をさらに削減
できる。また、寄生容量の比較的大きいデータ線につい
て、データ読出動作前とデータ読出時との間での電圧変
化を小さくできるので、データ読出動作を高速化するこ
とができる。
【０２２１】請求項５に記載の薄膜磁性体記憶装置は、
メモリセルおよび比較セルへの過電圧印加によるメモリ
セル破壊を回避して、動作信頼性を向上できる。
メモリセルおよび比較セルへの過電圧印加によるメモリ
セル破壊を回避して、動作信頼性を向上できる。
【０２２２】請求項６記載の薄膜磁性体記憶装置は、デ
ータ読出時にメモリセルを介して接地電圧と接続される
データ線を、データ読出前に接地電圧にプリチャージす
る。したがって、請求項１に記載の薄膜磁性体記憶装置
が奏する効果に加えて、データ線のプリチャージ動作に
伴って無用の充放電電流が生じるのを回避できる。
ータ読出時にメモリセルを介して接地電圧と接続される
データ線を、データ読出前に接地電圧にプリチャージす
る。したがって、請求項１に記載の薄膜磁性体記憶装置
が奏する効果に加えて、データ線のプリチャージ動作に
伴って無用の充放電電流が生じるのを回避できる。
【０２２３】請求項７に記載の薄膜磁性体記憶装置は、
アレイの大容量化に伴って寄生容量が増大する傾向にあ
るグローバルデータ線を用いても、高速にデータ読出を
実行できる。したがって、請求項１に記載の薄膜磁性体
記憶装置が奏する効果に加えて、大容量化に適した構成
のＭＲＡＭデバイスを提供できる。
アレイの大容量化に伴って寄生容量が増大する傾向にあ
るグローバルデータ線を用いても、高速にデータ読出を
実行できる。したがって、請求項１に記載の薄膜磁性体
記憶装置が奏する効果に加えて、大容量化に適した構成
のＭＲＡＭデバイスを提供できる。
【０２２４】請求項８に記載の薄膜磁性体記憶装置は、
メモリブロックの選択情報に応じてセンスアンプを動作
させるので、請求項７に記載の薄膜磁性体記憶装置が奏
する効果に加えて、信号配線数を削減できる。
メモリブロックの選択情報に応じてセンスアンプを動作
させるので、請求項７に記載の薄膜磁性体記憶装置が奏
する効果に加えて、信号配線数を削減できる。
【０２２５】請求項９に記載の薄膜磁性体記憶装置は、
複数のメモリブロックにおいて並列にデータ読出を開始
するとともに、それぞれのメモリブロックからの読出デ
ータを連続的に順次読出できる。したがって、請求項７
に記載の薄膜磁性体記憶装置が奏する効果に加えて、バ
ースト動作に適した構成のＭＲＡＭデバイスを提供でき
る。
複数のメモリブロックにおいて並列にデータ読出を開始
するとともに、それぞれのメモリブロックからの読出デ
ータを連続的に順次読出できる。したがって、請求項７
に記載の薄膜磁性体記憶装置が奏する効果に加えて、バ
ースト動作に適した構成のＭＲＡＭデバイスを提供でき
る。
【０２２６】請求項１０に記載の薄膜磁性体記憶装置
は、より大きなソース・ドレイン電流を確保し易いＮチ
ャネルＭＯＳトランジスタによって電流伝達部を構成す
るので、請求項７に記載の薄膜磁性体記憶装置が奏する
効果に加えて、電流伝達部を小型化することができる。
は、より大きなソース・ドレイン電流を確保し易いＮチ
ャネルＭＯＳトランジスタによって電流伝達部を構成す
るので、請求項７に記載の薄膜磁性体記憶装置が奏する
効果に加えて、電流伝達部を小型化することができる。
【０２２７】請求項１１および１３に記載の薄膜磁性体
記憶装置は、センスアンプ（差動増幅部）によってビッ
ト線を直接駆動することができるので、請求項１に記載
の薄膜磁性体記憶装置が奏する効果に加えて、データ読
出動作をさらに高速化することができる。
記憶装置は、センスアンプ（差動増幅部）によってビッ
ト線を直接駆動することができるので、請求項１に記載
の薄膜磁性体記憶装置が奏する効果に加えて、データ読
出動作をさらに高速化することができる。
【０２２８】請求項１２に記載の薄膜磁性体記憶装置
は、シェアードセンス構成に基づいて、センスアンプを
配置するので、データ読出時におけるデータ線（ビット
線）の実質的な配線長を抑制して、データ読出をさらに
高速化することができる。
は、シェアードセンス構成に基づいて、センスアンプを
配置するので、データ読出時におけるデータ線（ビット
線）の実質的な配線長を抑制して、データ読出をさらに
高速化することができる。
【０２２９】請求項１４および１５に記載の薄膜磁性体
記憶装置は、相補型で構成された差動増幅器によって、
第１および第２のノードの負荷容量を均衡させて差動増
幅動作を行なう。したがって、請求項１に記載の薄膜磁
性体記憶装置が奏する効果に加えて、読出データのレベ
ルにかかわらずデータ読出時間を一定にできる。さら
に、差動増幅動作における直流ゲインも大きくなるの
で、安定したデータ読出動作が実現できる。
記憶装置は、相補型で構成された差動増幅器によって、
第１および第２のノードの負荷容量を均衡させて差動増
幅動作を行なう。したがって、請求項１に記載の薄膜磁
性体記憶装置が奏する効果に加えて、読出データのレベ
ルにかかわらずデータ読出時間を一定にできる。さら
に、差動増幅動作における直流ゲインも大きくなるの
で、安定したデータ読出動作が実現できる。
【０２３０】請求項１６、１８、１９および２０に記載
の薄膜磁性体記憶装置は、選択メモリセルと接続される
データ線の電圧をクランプした上でデータ読出動作を実
行できる。したがって、比較的大きな寄生容量を有する
これらのデータ線の充放電を伴うことなく、高速にデー
タ読出を実行できる。また、データ線電圧のクランプ動
作を、基準セルの通過電流、すなわち実際の電気抵抗に
基づいて実行できるので、製造プロセス変動に起因する
電気抵抗特性のばらつきに追随させて、データ読出精度
を確保できる。
の薄膜磁性体記憶装置は、選択メモリセルと接続される
データ線の電圧をクランプした上でデータ読出動作を実
行できる。したがって、比較的大きな寄生容量を有する
これらのデータ線の充放電を伴うことなく、高速にデー
タ読出を実行できる。また、データ線電圧のクランプ動
作を、基準セルの通過電流、すなわち実際の電気抵抗に
基づいて実行できるので、製造プロセス変動に起因する
電気抵抗特性のばらつきに追随させて、データ読出精度
を確保できる。
【０２３１】請求項１７に記載の薄膜磁性体記憶装置
は、データ読出前においても、データ線をデータ読出時
と同様の所定電圧にクランプしている。したがって、デ
ータ読出開始時においてもデータ線の充放電が不要であ
る。この結果、請求項１６記載の薄膜磁性体記憶装置が
奏する効果に加えて、データ読出動作をさらに高速化で
きる。
は、データ読出前においても、データ線をデータ読出時
と同様の所定電圧にクランプしている。したがって、デ
ータ読出開始時においてもデータ線の充放電が不要であ
る。この結果、請求項１６記載の薄膜磁性体記憶装置が
奏する効果に加えて、データ読出動作をさらに高速化で
きる。
【図１】 本発明の実施の形態に従うＭＲＡＭデバイス
１の全体構成を示す概略ブロック図である。
１の全体構成を示す概略ブロック図である。
【図２】 メモリアレイおよびその周辺回路の実施の形
態１に従う構成を示す回路図である。
態１に従う構成を示す回路図である。
【図３】 実施の形態１に従うＭＲＡＭデバイスにおけ
るデータ読出動作を説明する動作波形図である。
るデータ読出動作を説明する動作波形図である。
【図４】 メモリアレイおよびその周辺回路の実施の形
態２に従う構成を示す回路図である。
態２に従う構成を示す回路図である。
【図５】 実施の形態２に従うＭＲＡＭデバイスにおけ
るデータ読出動作を説明する動作波形図である。
るデータ読出動作を説明する動作波形図である。
【図６】 実施の形態３に従うデータ読出回路系の構成
を示す回路図である。
を示す回路図である。
【図７】 実施の形態３の変形例１に従うデータ読出回
路系の構成を示す回路図である。
路系の構成を示す回路図である。
【図８】 実施の形態３の変形例２に従うデータ読出回
路系の構成を示す回路図である。
路系の構成を示す回路図である。
【図９】 メモリアレイおよびその周辺回路の実施の形
態４に従う構成を示す回路図である。
態４に従う構成を示す回路図である。
【図１０】 メモリアレイおよびその周辺回路の実施の
形態４の変形例に従う構成を示す回路図である。
形態４の変形例に従う構成を示す回路図である。
【図１１】 実施の形態５に従う差動増幅器の構成を示
す回路図である。
す回路図である。
【図１２】 相補のデータ線によってデータ読出動作を
行なうためのアレイ構成のバリエーションを説明する概
念図である。
行なうためのアレイ構成のバリエーションを説明する概
念図である。
【図１３】 実施の形態６に従うデータ読出回路系の構
成を示す回路図である。
成を示す回路図である。
【図１４】 実施の形態６の変形例に従うデータ読出回
路系の構成を示す回路図である。
路系の構成を示す回路図である。
【図１５】 ＭＴＪメモリセルの構成を示す概略図であ
る。
る。
【図１６】 ＭＴＪメモリセルに対するデータ書込動作
を説明する概念図である。
を説明する概念図である。
【図１７】 データ書込時におけるデータ書込電流とト
ンネル磁気抵抗素子の磁化方向との関係を説明する概念
図である。
ンネル磁気抵抗素子の磁化方向との関係を説明する概念
図である。
【図１８】 ＭＴＪメモリセルからのデータ読出を説明
する概念図である。
する概念図である。
【図１９】 従来の技術に従うＭＲＡＭデバイスのデー
タ読出回路の構成を示す回路図である。
タ読出回路の構成を示す回路図である。
１ ＭＡＲＡＭデバイス、１０，１０Ｌ，１０Ｒ メモ
リアレイ、２０ 行デコーダ、２５ 列デコーダ、５
０，ＥＱＧ イコライズ回路、６０，６０´，６０＃，
９２ 差動増幅器、８０,８５ データ伝達回路、９０
メインアンプ、１１０，１５０ データ読出回路、１
２０，１２５，１５５ 電流源、１２４，１２９，１５
９ 電流検出抵抗、１３０，１４０ 電圧増幅器、１６
７ 選択スイッチ、／ＳＥ，／ＳＥ０〜／ＳＥｎ セン
スイネーブル信号、／ＳＥＬ０〜／ＳＥＬｎ ブロック
選択信号、ＡＴＲ アクセストランジスタ、ＡＴＲｄ
ダミーアクセス素子、ＡＴＲｒ レプリカアクセス素
子、ＢＬ，／ＢＬ，ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬ
Ｒ ビット線、ＣＧ，ＣＳＧ コラム選択ゲート、ＣＳ
Ｌ コラム選択線、ＤＢ，／ＤＢ データバス、ＬＩ
Ｏ，／ＬＩＯ データ線、ＤＬ ディジット線、ＤＭＣ
ダミーメモリセル、ＤＯＵＴ 読出データ、ＤＷＬ
１，ＤＷＬ２ ダミーワード線、ＧＩＯ，／ＧＩＯ グ
ローバルデータ線、ＬＩＯ，／ＬＩＯ データ線、ＭＢ
メモリブロック、ＭＣ メモリセル、ＭＣ＃比較セ
ル、Ｎｂ，Ｎｏ，／Ｎｏ ノード、Ｎｒ 基準ノード、
ＲＭＣ レプリカメモリセル、Ｒｍａｘ，Ｒｍｉｎ 電
気抵抗、ＳＡ センスアンプ、ＴＭＲトンネル磁気抵抗
素子、ＴＭＲｄ ダミー磁気抵抗素子、ＴＭＲｒ レプ
リカ磁気抵抗素子、Ｖｃｃ 電源電圧、Ｖｆｂ 帰還電
圧、Ｖｒ，Ｖｒｅｆ 基準電圧、Ｖｓｓ 接地電圧、Ｗ
Ｌ ワード線、ΔＩ 電流差、ΔＲ 電気抵抗差、ΔＶ
電圧差。
リアレイ、２０ 行デコーダ、２５ 列デコーダ、５
０，ＥＱＧ イコライズ回路、６０，６０´，６０＃，
９２ 差動増幅器、８０,８５ データ伝達回路、９０
メインアンプ、１１０，１５０ データ読出回路、１
２０，１２５，１５５ 電流源、１２４，１２９，１５
９ 電流検出抵抗、１３０，１４０ 電圧増幅器、１６
７ 選択スイッチ、／ＳＥ，／ＳＥ０〜／ＳＥｎ セン
スイネーブル信号、／ＳＥＬ０〜／ＳＥＬｎ ブロック
選択信号、ＡＴＲ アクセストランジスタ、ＡＴＲｄ
ダミーアクセス素子、ＡＴＲｒ レプリカアクセス素
子、ＢＬ，／ＢＬ，ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬ
Ｒ ビット線、ＣＧ，ＣＳＧ コラム選択ゲート、ＣＳ
Ｌ コラム選択線、ＤＢ，／ＤＢ データバス、ＬＩ
Ｏ，／ＬＩＯ データ線、ＤＬ ディジット線、ＤＭＣ
ダミーメモリセル、ＤＯＵＴ 読出データ、ＤＷＬ
１，ＤＷＬ２ ダミーワード線、ＧＩＯ，／ＧＩＯ グ
ローバルデータ線、ＬＩＯ，／ＬＩＯ データ線、ＭＢ
メモリブロック、ＭＣ メモリセル、ＭＣ＃比較セ
ル、Ｎｂ，Ｎｏ，／Ｎｏ ノード、Ｎｒ 基準ノード、
ＲＭＣ レプリカメモリセル、Ｒｍａｘ，Ｒｍｉｎ 電
気抵抗、ＳＡ センスアンプ、ＴＭＲトンネル磁気抵抗
素子、ＴＭＲｄ ダミー磁気抵抗素子、ＴＭＲｒ レプ
リカ磁気抵抗素子、Ｖｃｃ 電源電圧、Ｖｆｂ 帰還電
圧、Ｖｒ，Ｖｒｅｆ 基準電圧、Ｖｓｓ 接地電圧、Ｗ
Ｌ ワード線、ΔＩ 電流差、ΔＲ 電気抵抗差、ΔＶ
電圧差。
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フロントページの続き
(72)発明者 日高 秀人
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
(72)発明者 大石 司
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5F083 FZ10 GA01 GA11 LA03
Claims (20)
- 【請求項１】 各々が、磁気的に書込まれた記憶データ
に応じた電気抵抗を有する複数のメモリセルと、 相補の第１および第２のデータ線と、 前記第１および第２のデータ線の通過電流差に応じたデ
ータ読出を行なうための差動増幅部とを備え、 データ読出時において、前記第１および第２のデータ線
の一方ずつは、前記複数のメモリセルのうちの選択メモ
リセル、および前記選択メモリセルの比較対象として設
けられた比較セルをそれぞれ介して固定電圧と電気的に
結合され、 前記差動増幅部は、 電源電圧と第１および第２のノード間に設けられ、少な
くとも前記データ読出時に前記第１および第２のノード
へ同一の動作電流を供給するための電流供給回路と、 前記第１および第２のノードと前記第１および第２のデ
ータ線との間を電気的に結合するとともに、前記第１お
よび第２のデータ線の各々を基準電圧以下の所定電圧に
維持するように、前記第１および第２のデータ線の間に
生じる通過電流差を前記第１および第２のノードの電圧
差に変換する電流増幅回路とを含む、薄膜磁性体記憶装
置。 - 【請求項２】 前記差動増幅部は、 前記電源電圧と内部ノードとの間に電気的に結合され、
データ読出時にオンして前記動作電流を供給する電流供
給トランジスタをさらに含み、 前記電流供給回路は、 前記内部ノードと前記第１および第２のノードとの間に
電気的にそれぞれ結合され、各々が前記第１のノードと
接続されたゲートを有する第１および第２のトランジス
タを有し、 前記電流増幅回路は、 前記第１のノードおよび前記第１のデータ線の間に電気
的に結合され、前記基準電圧をゲートに受ける第３のト
ランジスタと、 前記第２のノードおよび前記第２のデータ線の間に電気
的に結合され、前記基準電圧をゲートに受ける第４のト
ランジスタとを有する、請求項１に記載の薄膜磁性体記
憶装置。 - 【請求項３】 前記電流供給回路は、データ読出前にお
いても、前記第１および第２のノードに対して前記動作
電流を供給する、請求項１に記載の薄膜磁性体記憶装
置。 - 【請求項４】 前記電流供給回路は、 前記内部ノードと前記第１および第２のノードとの間に
電気的にそれぞれ結合され、各々が前記第１のノードと
接続されたゲートを有する第１および第２のトランジス
タを有し、 前記電流増幅回路は、 前記第１のノードおよび前記第１のデータ線の間に電気
的に結合され、前記基準電圧をゲートに受ける第３のト
ランジスタと、 前記第２のノードおよび前記第２のデータ線の間に電気
的に結合され、前記基準電圧をゲートに受ける第４のト
ランジスタとを有する、請求項１に記載の薄膜磁性体記
憶装置。 - 【請求項５】 前記基準電圧は、前記電源電圧よりも低
い、請求項２または請求項３に記載の薄膜磁性体記憶装
置。 - 【請求項６】 前記固定電圧は接地電圧に相当し、 前記薄膜磁性体記憶装置は、データ読出前に、前記第１
および第２のデータ線の各々を、前記接地電圧に設定す
るためのイコライズ回路をさらに備える、請求項１に記
載の薄膜磁性体記憶装置。 - 【請求項７】 前記複数のメモリセルは、複数のメモリ
ブロックに分割して配置され、 前記差動増幅部と、前記第１および第２のデータ線と
は、前記メモリブロックごとに設けられ、 前記薄膜磁性体記憶装置は、 前記複数のメモリブロックに共通に設けられる、相補の
第１および第２のグローバルデータ線と、 第１の電圧と前記第１および第２のグローバルデータ線
との間に設けられ、前記第１および第２のグローバルデ
ータ線の各々へ同一電流を供給するためのグローバル電
流供給部と、 前記メモリブロックごとに設けられ、対応する差動増幅
部での前記第１のノードの電圧に応じた電流で、前記第
１のグローバルデータ線を第２の電圧へ駆動するための
第１の電流伝達回路と、 前記メモリブロックごとに設けられ、対応する差動増幅
部での前記第２のノードの電圧に応じた電流で、前記第
２のグローバルデータ線を前記第２の電圧へ駆動するた
めの第２の電流伝達回路と、 前記第１および第２のグローバルデータ線間の電圧差を
増幅して読出データを生成する電圧アンプとをさらに備
える、請求項１に記載の薄膜磁性体記憶装置。 - 【請求項８】 各前記差動増幅部と、各前記第１および
第２の電流伝達回路とは、対応するメモリブロックが選
択された場合に動作する、請求項７に記載の薄膜磁性体
記憶装置。 - 【請求項９】 各前記メモリブロックにおいて、前記差
動増幅部は並列に動作し、 前記複数のメモリブロックのうちの順に選択された１つ
において、前記第１および第２の電流伝達回路は動作す
る、請求項７に記載の薄膜磁性体記憶装置。 - 【請求項１０】 前記第１および第２の電圧は、前記電
源電圧および接地電圧にそれぞれ相当し、 前記第１の電流伝達部は、前記第１のグローバルデータ
線および前記接地電圧の間に電気的に結合されて、対応
する第１のノードと接続されたゲートを有する第１のＮ
チャネル電界効果型トランジスタを有し、 前記第２の電流伝達部は、前記第２のグローバルデータ
線および前記接地電圧の間に電気的に結合されて、対応
する第２のノードと接続されたゲートを有する第２のＮ
チャネル電界効果型トランジスタを有する、請求項７に
記載の薄膜磁性体記憶装置。 - 【請求項１１】 前記複数のメモリセルは行列状に配置
され、 前記第１および第２のデータ線は、メモリセル列ごとに
配置される相補のビット線にそれぞれ対応し、 前記差動増幅部は、前記メモリセル列ごとにセンスアン
プとして設けられ、 前記薄膜磁性体記憶装置は、 前記複数のメモリセルに対して共通に設けられる、相補
の第１および第２のグローバルデータ線と、 第１の電圧と前記第１および第２のグローバルデータ線
との間に設けられ、前記第１および第２のグローバルデ
ータ線の各々へ同一電流を供給するためのグローバル電
流供給部と、 前記メモリセル列ごとに設けられ、列選択結果に応じて
動作して、対応する差動増幅部での前記第１のノードの
電圧に応じた電流で、前記第１のグローバルデータ線を
第２の電圧へ駆動するための第１の電流伝達回路と、 前記メモリセル列ごとに設けられ、前記列選択結果に応
じて動作して、対応する差動増幅部での前記第２のノー
ドの電圧に応じた電流で、前記第２のグローバルデータ
線を前記第２の電圧へ駆動するための第２の電流伝達回
路と、 前記第１および第２のグローバルデータ線間の電圧差を
増幅して読出データを生成する電圧アンプとをさらに備
える、請求項１に記載の薄膜磁性体記憶装置。 - 【請求項１２】 前記複数のメモリセルは、行方向に沿
って第１および第２の領域に分割して配置され、 前記差動増幅部は、前記第１および第２の領域の間に配
置され、 前記薄膜磁性体記憶装置は、 前記メモリセル列ごとに設けられ、前記第１および第２
の領域の一方において、前記第１および第２のデータ線
と前記対応する第１および第２のノードとの間を電気的
に切離すための接続スイッチをさらに備える、請求項１
１に記載の薄膜磁性体記憶装置。 - 【請求項１３】 前記メモリセル列ごとに設けられ、前
記列選択結果を対応する第１および第２の電流伝達回路
へ伝達するための列選択線をさらに備え、 前記第１および第２のデータ線と、前記第１および第２
のグローバルデータ線とは、列方向に沿って配置され、 前記列選択線は、行方向に沿って配置される、請求項１
１に記載の薄膜磁性体記憶装置。 - 【請求項１４】 前記電流供給回路は、 前記第１のノードおよび第３のノードの各々へ前記同一
電流を供給するための第１のカレントミラー回路と、 前記第２のノードおよび第４のノードの各々へ前記同一
電流を供給するための第２のカレントミラー回路とを有
し、 前記電流増幅回路は、 前記第２のデータ線を基準とする前記通過電流差に応じ
た電圧を前記第１のノードに生成するための第１の変換
回路と、 前記第１のデータ線を基準とする前記通過電流差に応じ
た電圧を前記第２のノードに生成するための第２の変換
回路とを有する、請求項１に記載の薄膜磁性体記憶装
置。 - 【請求項１５】 前記第１のカレントミラー回路は、前
記電源電圧と前記第１および第３のノードとの間に電気
的にそれぞれ結合され、各々のゲートが前記第３のゲー
トと接続される第１および第２のトランジスタを有し、 前記第２のカレントミラー回路は、前記電源電圧と前記
第２および第４のノードとの間に電気的にそれぞれ結合
され、各々のゲートが前記第４のゲートと接続される第
３および第４のトランジスタを有し、 前記第１の変換回路は、前記第１および第４のノードと
前記第１のデータ線との間に電気的にそれぞれ結合さ
れ、各々のゲートへ前記基準電圧を受ける第５および第
６のトランジスタを有し、 前記第２の変換回路は、前記第２および第３のノードと
前記第２のデータ線との間に電気的にそれぞれ結合さ
れ、各々のゲートへ前記基準電圧を受ける第７および第
８のトランジスタを有する、請求項１４に記載の薄膜磁
性体記憶装置。 - 【請求項１６】 各々が、磁気的に書込まれた記憶デー
タに応じて第１および第２の電気抵抗の一方を有する複
数のメモリセルと、 前記第１および第２の電気抵抗の中間的な電気抵抗を有
し、少なくとも前記データ読出時に、前記第１および第
２の電圧の間に電気的に結合される基準セルと、 データ読出時に、選択されたアドレスに対応する選択メ
モリセルを介して第１および第２の電圧の間に電気的に
結合される第１のデータ線と、 前記選択メモリセルおよび前記基準セルの通過電流差に
応じたデータ読出を行なうためのデータ読出回路とを備
え、 前記データ読出回路は、 前記データ読出時に、前記基準セルの通過電流に基い
て、前記第１のデータ線を所定電圧にクランプするため
のデータ線電圧クランプ部を含む、薄膜磁性体記憶装
置。 - 【請求項１７】 前記データ線電圧クランプ部は、前記
データ読出に先立って、前記第１のデータ線を前記所定
電圧にクランプする、請求項１６に記載の薄膜磁性体記
憶装置。 - 【請求項１８】 前記第１のデータ線と相補のデータを
伝達するための第２のデータ線をさらに備え、 前記第２のデータ線は、前記データ読出時に、前記基準
セルを介して第１および第２の電圧の間に電気的に結合
され、 前記データ読出回路は、 前記第１の電圧と第１のノードの間に設けられ、一定電
流を前記第１のノードへ供給するための第１の電流供給
部と、 前記第１の電圧と第２のノードの間に設けられ、前記一
定電流を前記第２のノードへ供給するための第２の電流
供給部とを含み、 前記データ線電圧クランプ部は、 前記第１のノードと、前記第１および第２のデータ線の
所定の一方の間に設けられ、前記一方のデータ線の電圧
が前記所定電圧に維持されるように、前記一方のデータ
線の通過電流を制御する第１の電流制御部と、 前記第２のノードと、前記第１および第２のデータ線の
所定の他方との間に設けられ、前記一方のデータ線の電
圧が前記所定電圧に維持されるように、前記他方のデー
タ線の通過電流を制御する第２の電流制御部とを含み、 前記データ読出回路は、前記第１および第２のデータ線
の通過電流差を電圧差に変換するための電圧変換部をさ
らに含む、請求項１６に記載の薄膜磁性体記憶装置。 - 【請求項１９】 データ読出回路は、 前記第１の電圧と第１のノードの間に設けられ、一定電
流を前記第１のノードへ供給するための第１の電流供給
部と、 前記第１の電圧と第２のノードの間に設けられ、前記一
定電流を前記第２のノードへ供給するための第２の電流
供給部とをさらに含み、 前記データ線電圧クランプ部は、 前記基準セルを介して前記第２の電圧と接続される基準
ノードと、 前記第１のノードと前記基準ノードとの間に設けられ、
前記基準ノードの電圧が前記所定電圧に維持されるよう
に、前記基準ノードの通過電流を制御する第１の電流制
御部と、 前記第２のノードと前記第１のデータ線との間に設けら
れ、前記基準ノードの電圧が前記所定電圧に維持される
ように、前記第１のデータ線の通過電流を制御する第２
の電流制御部とを有し、 前記データ読出回路は、前記第１のデータ線および前記
基準ノードの通過電流差を電圧差に変換するための電流
差検出部をさらに含む、請求項１６に記載の薄膜磁性体
記憶装置。 - 【請求項２０】 前記データ線電圧クランプ部は、 前記基準ノードの電圧と前記所定電圧との電圧差に応じ
た帰還電圧を発生する電圧増幅器をさらに有し、 前記第１の電流制御部は、前記第１のノードと前記基準
ノードとの間に電気的に結合されて、前記帰還電圧をゲ
ートに受ける第１のトランジスタを有し、 前記第２の電流制御部は、アドレス選択結果に応じて、
前記第１のデータ線と前記第２のノードとを電気的に結
合するための第２のトランジスタを有し、 前記第２のトランジスタのゲートへは前記帰還電圧が入
力される、請求項１９に記載の薄膜磁性体記憶装置。
Priority Applications (6)
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|---|---|---|---|
| JP2002021127A JP4046513B2 (ja) | 2002-01-30 | 2002-01-30 | 半導体集積回路 |
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| DE10235459A DE10235459A1 (de) | 2002-01-30 | 2002-08-02 | Dünnfilm-Magnetspeichervorrichtung mit hochgenauer Datenlesekonstruktion und verringerter Anzahl von Schaltungselementen |
| TW091119946A TW569215B (en) | 2002-01-30 | 2002-09-02 | Thin film magnetic memory device |
| KR1020020054523A KR100542159B1 (ko) | 2002-01-30 | 2002-09-10 | 고정도로 회로 소자 수가 적은 데이터 판독 구성을 구비한박막 자성체 기억 장치 |
| CNB021315981A CN1295708C (zh) | 2002-01-30 | 2002-09-10 | 具有高精度的数据读出结构的薄膜磁体存储装置 |
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| JP2002021127A JP4046513B2 (ja) | 2002-01-30 | 2002-01-30 | 半導体集積回路 |
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| CN (1) | CN1295708C (ja) |
| DE (1) | DE10235459A1 (ja) |
| TW (1) | TW569215B (ja) |
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| KR100868035B1 (ko) | 2006-03-13 | 2008-11-10 | 키몬다 아게 | 메모리 회로, 메모리 회로를 동작시키는 방법, 메모리디바이스 및 메모리 디바이스를 생성하는 방법 |
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