JP4897225B2 - 画像表示装置 - Google Patents

Description

本発明は低消費電力で、表示部周辺の表示基板面積が小さく、かつ高精細な画像表示装置に関する。

以下に図１２を用いて、従来の技術に関して説明する。

始めに、第１の従来例の構造について説明する。
図１２は、従来の技術を用いた液晶ディスプレイの回路構成図である。表示部２１６を構成する各画素は画素スイッチ２１１及び液晶容量２１２より構成されており、液晶容量２１２の対向電極は共通電源線２１７に接続されている。画素スイッチ２１１のゲートはゲート線２１４を介して垂直走査回路２１５に接続され、画素スイッチ２１１の一端は信号線２１３を介してＤＡ変換回路２０９に接続されている。

デジタル・アナログ（ＤＡ）変換回路２０９にはラッチ回路２０８の出力が入力され、ラッチ回路２０８にはセンスアンプ２０７の出力が入力される。センスアンプ２０７にはデータ線２０３の信号が入力されている。データ線２０３には、メモリセル２２１がマトリクス状に設けられている。メモリセル２２１はＤＲＡＭ（Dynamic Random Access Memory）メモリセルと同様に、１個のトランジスタスイッチと１個の容量（以下、「１Ｔ１Ｃ構成」と呼ぶ）、すなわちメモリスイッチ２０１とメモリ容量２０２より構成されており、メモリスイッチ２０１のゲートは、メモリゲート線２０４を介してメモリ選択回路２０５に接続されている。なお、データ線２０３の他端はデータ入力回路２０６に接続されている。

次に、第１の従来例の動作について説明する。
メモリ選択回路２０５がメモリゲート線２０４を介して所定の行のメモリスイッチ２０１をオンすることによって読み出されたメモリデータは、センスアンプ２０７によって信号が増幅されてラッチ回路２０８に書込まれる。ここでメモリ選択回路２０５は、ｎ行分のメモリセルを繰り返して読み出すことによって、ラッチ回路２０８にｎビットの画像データを読み出すことができる。

読み出されたｎビットの画像データは、ラッチ回路２０８からＤＡ変換回路２０９に出力され、ＤＡ変換回路２０９はｎビットの画像データを１個のアナログ信号電圧に変換して信号線２１３に出力する。ここで垂直走査回路２１５が、ゲート線２１４を介して所定の画素スイッチ２１１をオンすることによって、このアナログ信号電圧は選択された画素の液晶容量２１２に書込まれ、光学的に画像表示を行う。

なお、ここでセンスアンプ２０７によって増幅された信号はデータ線２０３にも書込まれるため、このとき同時にメモリセルのリフレッシュ動作も行われる。

このような従来技術によれば、外部から新たに画像信号の入力が無くとも画像の表示を行うことが可能であり、周辺駆動回路をスリープ状態にしての低消費電力表示を可能とすることができる。

このような従来技術の例は、例えば特開平１１−０８５０６５号公報（特許文献１参照）などに詳しく記載されている。

なお、上記従来例のメモリセル配置について、図１３を用いて再度説明する。
図１３は、上記第１の従来例におけるメモリセルの配置図である。

メモリセル２２１は、データ線２０３に沿って列方向に配置されているｎ個分（図１３の場合には６個分）を用いて１個のアナログ画像信号を記憶している。このため１ワードに相当する１個のアナログ画像信号データを出力する際には、ｎ本のメモリゲート線２０４を走査してｎ個のデータを出力する必要がある。
このような従来例のメモリセル配置については、特開平１１−０８５０６５号公報などに記載されていることは既に述べたとおりである。

また一方で、上記とは別の第２の従来例のメモリセル配置について、図１４を用いて説明する。
図１４は、第２の従来例におけるメモリセルの配置図である。

メモリセル２２１は、メモリゲート線２０４に沿って行方向に配置されているｎ個分（図１４の場合には６個分）を用いて１個のアナログ画像信号を記憶する例である。このため１ワードに相当する１個のアナログ画像信号データを出力する際には、ｎ本のデータ線２０３に出力されるｎ個のデータを得る必要がある。
このような従来例のメモリセル配置については、例えば特開２００２−８２６５６号公報（特許文献２参照）などに詳しく記載されている。

特開平１１−０８５０６５号公報 特開２００２−０８２６５６号公報 特開２００３−００５７０９号公報 特開２００３−１２２３０１号公報

上記従来例による液晶ディスプレイには、低消費電力表示を可能とすることができるという反面、メモリセルレイアウト上の課題が残されていた。

図１３に示した第１の従来例の構成では、画像データのビット数が増えると表示部周辺の表示基板面積が小さくならないという課題があった。これはメモリセルのデータ線方向の個数がビット数と共に増加してしまうために、メモリ部分の回路幅が増加するためである。

また図１４に示した第２の従来例の構成では、画像データのビット数が増えると画素の高精細化が困難になるという課題があった。これは画素幅に配置すべきメモリセルの個数がビット数と共に増加してしまうために、画素幅をある大きさ以下に縮小できなくなるためである。

そこで、本発明の目的は、低消費電力で、表示部周辺の表示基板面積が小さく、かつ高精細な画像表示装置を提供することにある。

本明細書において開示される発明のうち代表的手段の一例を示せば下記の通りである。
すなわち、本発明に係る画像表示装置は、複数の画素が配列された表示部と、前記画素に入力されるアナログ画像信号を、デジタル画像信号を基に生成するアナログ画像信号生成手段と、前記デジタル画像信号を記憶する画像信号記憶手段を同一の絶縁基板上に有する画像表示装置であって、前記画像信号記憶手段はマトリクス状に配置されたメモリセルアレイで構成され、前記メモリセルは行方向に配置された選択配線によって選択され、列方向に配置された信号配線によってデジタル画像信号が入出力される構成を有し、前記アナログ画像信号生成手段が、２本以上の前記選択配線によって選択され、かつ２本以上の前記信号配線によって出力されるデジタル画像信号から１単位のアナログ画像信号を生成する構成を有し、前記画像信号記憶手段は、ＤＲＡＭであり、前記ＤＲＡＭのメモリセルは、１個のＴＦＴと１個の記憶容量とから構成され、かつ、前記記憶容量は、隣接する行の前記選択配線との間に設けられていることを特徴とするものである。

本発明によれば、メモリを表示部と同一基板上に有するために低消費電力で、かつ表示部周辺の表示基板面積が小さく、かつ高精細な画像表示装置を提供することができる。

以下、本発明に係る好適な実施例について添付図面を参照しながら詳細に説明する。

図１〜図６を用いて、本発明に係る画像表示装置の第１の実施例について、その構成および動作について以下順次説明する。
図１は、本発明の第１の実施例を示す液晶ディスプレイの回路構成図である。表示部１６を構成する各画素は画素スイッチ１１及び液晶容量１２より構成されており、液晶容量１２の対向電極は共通電源線１７に接続されている。また画素スイッチ１１のゲートはゲート線１４を介して垂直走査回路１５に接続され、画素スイッチ１１の一端は信号線１３を介してＤＡ変換回路９に接続されている。

ＤＡ変換回路９にはラッチ回路８の出力が入力され、ラッチ回路８にはセンスアンプ７の出力が入力され、センスアンプ７にはデータ線３の信号が入力されている。データ線３には、メモリセル２１が千鳥状に設けられている。メモリセル２１はまた、メモリゲート線４を介してメモリ選択回路５に接続されている。データ線３の他端は、データ入力回路６に接続されている。

次に、本実施例のメモリセルレイアウト回路に関して、図２を用いて更に具体的に説明する。
図２は、本実施例のメモリセルのレイアウトベースの回路図である。
メモリセル２１は、１Ｔ１Ｃ構成からなるＤＲＡＭメモリセルと同様に、メモリスイッチ（トランジスタ）１とメモリ容量２より構成され、メモリスイッチ１のゲートはメモリゲート線４に、メモリスイッチ１の一端はデータ線３に接続されている。またメモリ容量２の他端は、隣接するメモリセルのメモリゲート線４に接続されている。ここで図２に示すように、データ線３ａ、データ線３ｃに対応する奇数列のメモリセルと、データ線３ｂに対応する偶数列のメモリセルとは互いに千鳥配置されている。またメモリセルはデータ線３とのコンタクトを中心に、データ線３方向に上下対象に配置されている。なお、図２の各メモリゲート線４には４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈと、データ線３には３ａ，３ｂ，３ｃとアルファベットが記されているが、これは後述する図４の説明のためのものである。

次に、本実施例のセンスアンプ７、ラッチ回路８の構成に関して、図３を用いて具体的に説明する。

図３は、本実施例のセンスアンプ７、ラッチ回路８のそれぞれの内部基本回路を示す回路構成図である。センスアンプ７は、インバータ３１と、その入出力を短絡する短絡スイッチ３２と、インバータ３１の出力をフィードバックする、クロックｃｋＡで制御される帰還用クロックトインバータ３３とから構成されており、このようなセンスアンプの内部基本回路は１画素６ビットに対応して、各センスアンプ７毎に６個ずつ設けられている。

ラッチ回路８は、ラッチサンプリングを行うための、クロックｃｋＢ１で制御されるクロックトインバータ３４と、サンプリングされたデータを一時記憶するためのインバータ３５と、クロックｃｋＢ２で制御される帰還用クロックトインバータ３６とから構成されており、このようなラッチ回路の内部基本回路も１画素６ビットに対応して、各ラッチ回路８毎に６個ずつ設けられている。
なお、ラッチ回路８の出力はＤＡ変換回路（ＤＡＣ）９に入力されるが、ここで採用したＤＡ変換回路９は一般的な回路構成を有するものであり、ＤＡ変換回路はこれまでにも既に様々な構成が報告されているため、ここではその説明は省略する。

次に、本実施例の動作について説明する。
基本的な動作は先に述べた従来例の動作と同様である。即ちメモリ選択回路５がメモリゲート線４を介して所定の行のメモリスイッチ１をオンすることによって読み出されたメモリデータは、センスアンプ７によって信号を増幅されてラッチ回路８に書込まれる。読み出された６ビットの画像データはラッチ回路８からＤＡ変換回路９に出力され、ＤＡ変換回路９は６ビットの画像データを１個のアナログ信号電圧に変換して信号線１３に出力する。ここで垂直走査回路１５が、ゲート線１４を介して所定の画素スイッチ１１をオンすることによって、このアナログ信号電圧は、選択された画素の液晶容量１２に書込まれ、光学的に画像表示を行う。また、センスアンプ７によって増幅された信号はデータ線３にも書込まれるため、このとき同時にメモリセルのリフレッシュ動作も行われる。

しかしながら本実施例においては、６ビットの画像データを読み出すために２本のメモリゲート線４を同時に駆動し、６本のデータ線３の出力を同時に取り出す。

次に、図４を用いてこれに関して具体的に説明する。
図４は、本実施例におけるメモリセル２１の動作を示すタイミングチャートであり、図中で両端矢印で示したように、上方は各スイッチ或いはゲートがオン（ＯＮ）であることを、下方は各スイッチ或いはゲートがオフ（ＯＦＦ）であることを表している。

メモリゲート線４ｂ，４ｄの走査によって、メモリ容量２ｂ，２ｄよりデータが読み出されることを説明する。
始めに各センスアンプ７内の短絡スイッチ３２がオンすると、入出力を短絡されたインバータ３１の入出力はハイ（HI）とロー（LOW）の中間電圧になり、これによりデータ線３は中間電圧にリセットされる。
次に、短絡スイッチ３２がオフした後にメモリゲート線４ｂ，４ｄが同時にオン／オフすると、メモリ容量２ｂ，２ｄよりデータがデータ線３に読み出され、データ線３の電位が変調される。このときインバータ３１の出力は、データ線３に読み出されたデータによってオンまたはオフとなるが、この結果はクロックｃｋＡによって帰還用クロックトインバータ３３がオンすることで、データ線３に帰還される。
なおこのとき同時にメモリゲート線４ｂ，４ｄをオン／オフすると、データ線３に帰還されたメモリデータは再度メモリ容量２ｂ，２ｄに書込まれ、ＤＲＡＭと同様に、リフレッシュ動作が実現する。一方でこのとき、クロックｃｋＢ２によって帰還用クロックトインバータ３６をオフさせてからクロックｃｋＢ１で制御されるクロックトインバータ３４をオンさせることにより、インバータ３１の出力をラッチ回路８内のインバータ３５に取り込むことができる。

この後、クロックｃｋＢ２によって帰還用クロックトインバータ３６をオンさせてからクロックｃｋＢ１で制御されるクロックトインバータ３４をオフさせることによりこのラッチ動作は完結し、同時にクロックｃｋＡによって帰還用クロックトインバータ３３がオフすることで次のメモリデータの読出し準備が行われる。

以上でメモリゲート線４ｂ，４ｄの走査による、メモリ容量２ｂ，２ｄからの１画素行に相当するメモリデータの読み出しが完了し、次はメモリゲート線４ｃ，４ｅの走査による、メモリ容量２ｃ，２ｅからの次の１画素行に相当するメモリデータの読み出しが開始されることになる。

この後、読み出された画像データはＤＡ変換回路９でアナログ信号電圧に変換され、画素に書込まれて光学表示を行うことになるが、これに関しては従来例と同様に、既に一般に良く知られた動作であるため、ここでは説明は省略する。
なおここで、メモリゲート線４ｂ，４ｄは２回オン／オフしているが、これは選択されたメモリスイッチ１を一時的にオフすることによって、インバータ３１の読出し信号センス時におけるメモリスイッチ１のフィードスルーの影響を回避するためである。従ってメモリスイッチ１のフィードスルーの影響が十分に小さければ、メモリゲート線４ｂ，４ｄのセンス時のオフを無くして、オン／オフをまとめて１回にすることも可能である。

本実施例においては、６ビットの画像データを読み出すために２本のメモリゲート線４を同時に駆動し、６本のデータ線３の出力を同時に取り出す。このように２本のメモリゲート線４を同時に駆動することによって、図１４の従来例と比較してメモリセルの、より高密度なレイアウト配置が可能である。

このことに関して、図５を用いて以下に説明する。
図５は、メモリセル部のレイアウト図である。図５において、破線は金属配線によるデータ線３を表し、太線はメモリゲート線４を、細線は多結晶Ｓｉのチャネル層４１を、また太線の四角はデータ線３と多結晶Ｓｉのチャネル層とのコンタクトホール４０を表している。図から明らかなように、コンタクトホール４０の周囲は歩留り上の合せ余裕を確保するために、破線で示した金属配線によるデータ線３にドッグボーンが必要であるが、本実施例では偶数列と奇数列のメモリセルは千鳥配置になっているために、隣接するデータ線３間に余裕を確保しながら、十分なドッグボーンをレイアウトすることができる。

図６は、図５に示したＡ−Ｂ線に沿った部分の断面構造図である。液晶表示画素や、ＤＡ変換回路９等と同一のガラス基板４４上に、液晶表示画素やＤＡ変換回路９等と同様に、多結晶Ｓｉのチャネル層４１とメモリゲート線４とを用いて、ＴＦＴ（Thin Film Transistor）からなるメモリスイッチ１及び容量２が設けられ、層間絶縁膜４５と金属配線によるデータ線３が形成されている。これらの素子はｎ型のＭＯＳ（Metal Oxide Semiconductor）構造で実現されている。

なお上記の構造では更に、多結晶Ｓｉのチャネル層４１間を列方向に接続して更に高密度化を図ったり、メモリセルの下方に遮光層を設けて光リーク電流を削減する、等の変形が可能である。

また本実施例では、図６に示すように、メモリセル内のＴＦＴを多結晶Ｓｉで形成したｎＭＯＳトランジスタとしたが、各制御電圧の正負を逆にすれば適宜ｐＭＯＳトランジスタを用いることは可能であり、また多結晶Ｓｉに拘らず、その他の有機／無機半導体薄膜をトランジスタに用いることも可能である。

図７及び図８を用いて、本発明に係る画像表示装置の第２の実施例に関して説明する。
本実施例における液晶ディスプレイの構成及び動作は、基本的には第１の実施例と同様である。第１の実施例と比較した場合の相違点は、センスアンプ５３周辺の構成と、メモリセルの動作タイミングとであるため、以下これについて説明する。

図７は、本実施例のセンスアンプ５３とラッチ回路８のそれぞれの内部基本回路を示す回路構成図である。センスアンプ５３の内部基本回路は、インバータ３１、その入出力を短絡する短絡スイッチ３２、インバータ３１の出力をフィードバックする、クロックｃｋＡで制御される帰還用クロックトインバータ３３より構成されており、このようなセンスアンプの内部基本回路は１画素６ビットに対応して、各センスアンプ５３毎に３個ずつ設けられている。またセンスアンプ５３の上記内部基本回路の入力部、及び出力部には、それぞれ入力切替スイッチ５１及び出力切替スイッチ５２が設けられている。

またラッチ回路８の内部基本回路は、ラッチサンプリングを行うための、クロックｃｋＢ１で制御されるクロックトインバータ３４と、サンプリングされたデータを一時記憶するためのインバータ３５と、クロックｃｋＢ２で制御される帰還用クロックトインバータ３６より構成されており、このラッチ回路の内部基本回路も１画素６ビットに対応して、各ラッチ回路８毎に６個ずつ設けられている。ラッチ回路８の構成は、第１の実施例と同様である。

次に、本実施例の動作について説明する。
基本的な動作は先に述べた第１の実施例の動作と同様であるので、説明は省略する。しかしながら本実施例においては、６ビットの画像データを読み出すために２本のメモリゲート線４を順次駆動し、６本のデータ線３の出力を２回に分けて取り出す。

これに関して、図８を用いて具体的に説明する。
図８は本実施例におけるメモリセル２１の動作を示すタイミングチャートであり、図中に両端矢印で示したように、上方は各スイッチ或いはゲートがオンであることを、下方は各スイッチ或いはゲートがオフであることを表している。

メモリゲート線４ｂの走査によって、メモリ容量２ｂよりデータが読み出されることを説明する。
始めに各センスアンプ５３内の短絡スイッチ３２がオンすると、入出力を短絡されたインバータ３１の入出力はハイとローの中間電圧になり、これによりデータ線３は中間電圧にリセットされる。

次に、短絡スイッチ３２がオフした後にメモリゲート線４ｂがオン／オフすると、メモリ容量２ｂよりデータがデータ線３に読み出され、データ線３の電位が変調される。このとき、インバータ３１の出力はデータ線３に読み出されたデータによってオンまたはオフとなるが、この結果はクロックｃｋＡによって帰還用クロックトインバータ３３がオンすることで、データ線３に帰還される。

このとき同時に、メモリゲート線４ｂをオン／オフすると、データ線３に帰還されたメモリデータは再度メモリ容量２ｂに書込まれ、ＤＲＡＭと同様に、リフレッシュ動作が実現する。一方でこのときクロックｃｋＢ２によって帰還用クロックトインバータ３６をオフさせてからクロックｃｋＢ１で制御されるクロックトインバータ３４をオンさせることにより、インバータ３１の出力をラッチ回路８内のインバータ３５に取り込むことができる。

この後、クロックｃｋＢ２によって帰還用クロックトインバータ３６をオンさせてからクロックｃｋＢ１で制御されるクロックトインバータ３４をオフさせることによりこのラッチ動作は完結し、同時にクロックｃｋＡによって帰還用クロックトインバータ３３がオフすることで、次のメモリデータの読出し準備が行われる。

以上でメモリゲート線４ｂの走査による、メモリ容量２ｂからの１画素の前半３ビットに相当するメモリデータの読み出しが完了し、次はメモリゲート線４ｄの走査による、メモリ容量２ｄからの１画素の後半３ビットに相当するメモリデータの読み出しが開始される。なお、これに先立ってセンスアンプ５３の入出力部に設けられている入力切替スイッチ５１及び出力切替スイッチ５２は、同時に切り替わる。

この後、同様にメモリ容量２ｄからの１画素の後半３ビットに相当するメモリデータの読み出しが完了して、１画素行に相当するメモリデータの読み出しが完了する。

次に、同様にして次の画素行のデータはメモリ容量２ｃから前半、メモリ容量２ｅから後半が読み出され、またその次の画素行のデータの読み出しはメモリ容量２ｆから前半、メモリ容量２ｈから後半と繰り返される。

本実施例においても第１の実施例と同様に、コンパクトなメモリセルレイアウトが可能となるが、これに加えて本実施例では、回路構造が大きくなり易いセンスアンプ５３の内部基本回路を、入力切替スイッチ５１及び出力切替スイッチ５２を切替えて時間多重化して使用できるという長所があるため、センスアンプ５３のコンパクト化を実現することができるという効果がある。

図９を用いて、本発明に係る画像表示装置の第３の実施例に関して説明する。
本実施例の液晶ディスプレイの構成及び動作は、基本的には第１の実施例と同様である。第１の実施例と比較した場合の相違点は、メモリセル６１のメモリセルレイアウト回路であるため、以下これについて説明する。

図９は、本実施例のメモリセルのレイアウトベースの回路図である。
メモリセル６１は、１Ｔ１Ｃ構成のＤＲＡＭメモリセルと同様に、メモリスイッチ１とメモリ容量２より構成されている。メモリスイッチ１のゲートはメモリゲート線４に、メモリスイッチ１の一端はデータ線３に接続されている。またメモリ容量２の他端は隣接するメモリセルのメモリゲート線４に接続されている。ここで図９に示すように、データ線３ａ、データ線３ｂ、データ線３ｃに対応する３列のメモリセルは互いにずらして配置されており、またメモリセルはデータ線３とのコンタクトを中心にデータ線３方向に上下対象に配置されている。

本実施例の動作に関しては、第１の実施例の動作と同一であるため、ここでは説明は省略する。またメモリセル６１の動作を示すタイミングチャートも、図４を用いて示した第１の実施例のタイミングチャートと同一になるため、説明は省略する。
本実施例においては、メモリゲート線４に対して上下にメモリ容量２を設けているため、第１の実施例以上にメモリセルの高密度化を図ることが可能である。

図１０を用いて、本発明に係る画像表示装置の第４の実施例に関して説明する。
本実施例の有機ＥＬ（Electro Luminescence）ディスプレイの構成及び動作は、基本的には第１の実施例と同様である。第１の実施例と比較した場合の相違点は、表示画素構成が液晶画素ではなく有機ＥＬ画素になっている点であり、以下これについて説明する。

図１０は、本実施例の有機ＥＬディスプレイの回路構成図である。表示部８２を構成する各画素は有機ＥＬ素子７１、有機ＥＬ駆動トランジスタ７２、点灯制御スイッチ７３、リセットスイッチ７４、記憶容量７５より構成されており、有機ＥＬ素子７１の対向電極は接地されている。点灯制御スイッチ７３の一端は電源線７９に接続されている。リセットスイッチ７４のゲートはリセット線７７を介して垂直制御回路７８に、点灯制御スイッチ７３のゲートは点灯制御線７６を介して垂直制御回路７８に接続されている。記憶容量７５の一端は、信号線１３を介してＤＡ変換回路８１に接続されている。なおＤＡ変換回路８１には、三角波電圧制御端子８０が設けられており、三角波電圧制御端子８０からの指示により、ＤＡ変換回路８１は画像信号電圧に変えて三角波電圧を出力する。

ＤＡ変換回路８１にはラッチ回路８の出力が入力され、ラッチ回路８にはセンスアンプ７の出力が入力され、センスアンプ７にはデータ線３の信号が入力されている。データ線３には、メモリセル２１が千鳥状に設けられている。メモリセル２１は、メモリゲート線４を介してメモリ選択回路５に接続されている。またデータ線３の他端は、データ入力回路６に接続されている。このようにラッチ回路８から先の構成は、第１の実施例と同様である。

次に、本実施例の動作においてメモリセル２１から信号線１３までの信号電圧出力に関しては、既に述べた第１の実施例と基本的に同様であるので説明は省略する。
しかし、本実施例の場合は画素構造が第１の実施例と異なるので、この部分の動作に関して以下に説明する。

信号線１３に画像信号電圧が出力される際には、垂直制御回路７８によって所定の画素行が選択され、点灯制御線７６及びリセット線７７を介して点灯制御スイッチ７３及びリセットスイッチ７４がオン状態になる。このとき、有機ＥＬ駆動トランジスタ７２と有機ＥＬ素子７１で構成されるインバータ回路の入出力は中間電位に保持され、この中間電位と画像信号電圧の差が記憶容量７５に入力される。この後、点灯制御スイッチ７３及びリセットスイッチ７４がオフすることによって、この中間電位と画像信号電圧の差が記憶容量７５に記憶される。

このようにして、表示すべき全画素に対して画像信号電圧の書込みが終了した後に、三角波電圧制御端子８０からの指示により、ＤＡ変換回路８１は画像信号電圧に変えて三角波電圧を信号線１３に出力する。このとき垂直制御回路７８は、点灯制御線７６を介して全画素の点灯制御スイッチ７３をオン状態にする。これによって各画素は予め書込まれた画像信号電圧と三角波電圧の大小によって有機ＥＬ素子７１の点灯期間を変調し、光学的画像表示を行うことができる。

上記のような有機ＥＬディスプレイの構成及び動作に関しては、特開２００３−００５７０９号公報（特許文献３参照）、特開２００３−１２２３０１号公報（特許文献４参照）等に詳しく記載されている。

なお、本実施例においては、発光素子として有機ＥＬ素子に限らず、無機ＥＬ素子やＦＥＤ（Field-Emission Device）など一般の発光素子を用いることができることは言うまでもない。また、本実施例では発明の本質ではないため発光層の詳細な記載は省略したが、有機ＥＬ素子構造として低分子型、高分子型など多種の分子構造を採用することが可能である。
更に本実施例では有機ＥＬ素子７１の対向電極は接地したが、必ずしもこの電位は０Ｖである必要は無く、また有機ＥＬ素子の極性を含めて適宜変更が可能であることは勿論である。

図１１を用いて、本発明に係る画像表示装置の第５の実施例に関して説明する。
図１１は、本実施例のＴＶ画像表示装置１００の構成図である。
地上波デジタル信号等を受信する無線インターフェース（Ｉ／Ｆ）回路１０２には、圧縮された画像データ等が外部から無線データとして入力され、無線Ｉ／Ｆ回路１０２の出力はＩ／Ｏ（Input/Output）回路１０３を介してデータバス１０８に接続される。データバス１０８には、この他にマイクロプロセサ（ＭＰＵ）１０４、表示パネルコントローラ１０６、フレームメモリ（ＭＭ）１０７等が接続されている。更に表示パネルコントローラ１０６の出力は、液晶表示ディスプレイ１０１に入力されている。なお、ＴＶ画像表示装置１００内には更に、パネル外１０Ｖ生成回路（ＰＷＲ１０Ｖ）１０９及びパネル外５Ｖ生成回路（ＰＷＲ５Ｖ）１１０が設けられている。ここで、液晶表示ディスプレイ１０１は、先に延べた第１の実施例と基本的には同一の構成および動作を有しているので、その内部の構成及び動作の説明はここでは省略する。

以下に、本実施例の動作を説明する。始めに無線Ｉ／Ｆ回路１０２は命令に応じて圧縮された画像データを外部から取り込み、この画像データをＩ／Ｏ回路１０３を介してマイクロプロセサ１０４及びフレームメモリ１０７に転送する。マイクロプロセサ１０４はユーザからの命令操作を受けて、必要に応じてＴＶ画像表示装置１００全体を駆動し、圧縮された画像データのデコードや信号処理、情報表示を行う。ここで信号処理された画像データは、フレームメモリ１０７に一時的に蓄積が可能である。

ここでマイクロプロセサ１０４が表示命令を出した場合には、その指示に従ってフレームメモリ１０７から表示パネルコントローラ（ＣＴＬ）１０６を介して液晶表示ディスプレイ１０１に画像データが入力され、液晶表示ディスプレイ１０１は入力された画像データをリアルタイムで表示する。このとき、表示パネルコントローラ１０６が同時に画像を表示するために必要な所定のタイミングパルスを出力すると共に、パネル外１０Ｖ生成回路１０９及びパネル外５Ｖ生成回路１１０は所定の電源電圧を液晶表示ディスプレイ１０１に供給する。

なお、液晶表示ディスプレイ１０１は画像データが入力されない場合でも、内部に設けられた画像メモリによって予め書込まれていた映像を表示することに関しては、第１の実施例の説明で述べたとおりである。また、本ＴＶ画像表示装置１００には別途二次電池が含まれており、これらのＴＶ画像表示装置１００全体を駆動する電力を供給するが、これに関しては本発明の本質ではないため説明を省略する。

本実施例によれば、低消費電力表示が可能で、液晶表示ディスプレイの基板面積が小さいため、コンパクト性及びデザイン性に優れ、かつ高精細な表示が可能であるＴＶ画像表示装置１００を提供することができる。

なお本実施例では、画像表示デバイスとして、第１の実施例で説明した液晶表示ディスプレイを用いたが、これ以外にも本発明の主旨を満足するその他の構造を有する表示パネルを用いることができることは言うまでもない。

本発明に係る画像表示装置の第１の実施例である液晶ディスプレイの回路構成図。 第１の実施例におけるメモリセルのレイアウトベースの回路図。 第１の実施例におけるセンスアンプ、ラッチ回路の回路構成図。 第１の実施例におけるメモリセルの動作タイミングチャート。 第１の実施例におけるメモリセル部のレイアウト図。 図５に示したＡ−Ｂ線に沿った部分の断面構造図。 第２の実施例におけるセンスアンプ、ラッチ回路の回路構成図。 第２の実施例におけるメモリセルの動作タイミングチャート。 第３の実施例におけるメモリセルのレイアウトベースの回路図。 第４の実施例である有機ＥＬディスプレイの回路構成図。 第５の実施例であるＴＶ画像表示装置の構成図。 従来の技術を用いた液晶ディスプレイの回路構成図。 第１の従来例におけるメモリセルの配置図。 第２の従来例におけるメモリセルの配置図。

符号の説明

１…メモリスイッチ、２…メモリ容量、３…データ線、４…メモリゲート線、５…メモリ選択回路、６…データ入力回路、７，５３，２０７…センスアンプ、８，２０８…ラッチ回路、９，８１，２０９…ＤＡ変換回路、１１，２１１…画素スイッチ、１２，２１２…液晶容量、１３…信号線、１４，２１４…ゲート線、１５，２１５…垂直走査回路、１６，２１６…表示部、１７，２１７…共通電源線、２１…メモリセル、３１，３５…インバータ、３２…短絡スイッチ、３３，３４，３６…クロックトインバータ、４０…コンタクトホール、４１…チャネル層、４４…ガラス基板、４５…層間絶縁膜、７１…有機ＥＬ素子、７２…有機ＥＬ駆動トランジスタ、７３…点灯制御スイッチ、７４…リセットスイッチ、７５…記憶容量、７６…点灯制御線、７７…リセット線、７８…垂直制御回路、７９…電源線、８２…表示部、８０…三角波電圧制御端子、１００…ＴＶ画像表示装置、１０１…、１０２…無線インターフェース回路、１０３…Ｉ／Ｏ回路、１０４…マイクロプロセサ、１０６…表示パネルコントローラ、１０７…フレームメモリ、１０８…データバス、１０９…パネル外１０Ｖ生成回路、１１０…パネル外５Ｖ生成回路、ｃｋＡ，ｃｋＢ…クロック。

Claims (10)

1. 複数の画素が配列された表示部と、
   前記画素に入力されるアナログ画像信号を、デジタル画像信号を基に生成するアナログ画像信号生成手段と、
   前記デジタル画像信号を記憶する画像信号記憶手段を同一の絶縁基板上に有する画像表示装置であって、
   前記画像信号記憶手段はマトリクス状に配置されたメモリセルアレイで構成され、
   前記メモリセルは行方向に配置された選択配線によって選択され、列方向に配置された信号配線によってデジタル画像信号が入出力される構成を有し、
   前記アナログ画像信号生成手段が、２本以上の前記選択配線によって選択され、かつ２本以上の前記信号配線によって出力されるデジタル画像信号から１単位のアナログ画像信号を生成する構成を有し、
   前記画像信号記憶手段は、ＤＲＡＭであり、
   前記ＤＲＡＭのメモリセルは、１個のＴＦＴと１個の記憶容量とから構成され、かつ、前記記憶容量は、隣接する行の前記選択配線との間に設けられていることを特徴とする画像表示装置。
2. 請求項１記載の画像表示装置において、
   前記ＤＲＡＭのメモリセルは、前記信号配線とのコンタクトホールを中心として、２個のメモリセルが信号配線に並行に対称に配置されていることを特徴とする画像表示装置。
3. 請求項１記載の画像表示装置において、
   前記ＤＲＡＭのメモリセルは、列毎に対応する選択配線をずらして配置されていることを特徴とする画像表示装置。
4. 請求項１記載の画像表示装置において、
   前記ＤＲＡＭのメモリセルは、奇数／偶数列毎に対応する選択配線をずらして配置されていることを特徴とする画像表示装置。
5. 請求項１記載の画像表示装置において、
   前記ＤＲＡＭのメモリセルは、３列毎に対応する選択配線をずらして配置されていることを特徴とする画像表示装置。
6. 請求項１記載の画像表示装置において、
   前記アナログ画像信号生成手段は、全ての前記信号配線からの出力画像信号が内部に一括してラッチされたデジタル画像信号を用いてＤＡ変換が行われる機能を有することを特徴とする画像表示装置。
7. 請求項１記載の画像表示装置において、
   前記アナログ画像信号生成手段は、選択された前記信号配線からの出力画像信号が内部に順次ラッチされたデジタル画像信号を用いてＤＡ変換が行われる機能を有することを特徴とする画像表示装置。
8. 請求項１記載の画像表示装置において、
   前記メモリセルは１本間隔で同時に２本の前記選択配線によって同時に選択されることを特徴とする画像表示装置。
9. 請求項１記載の画像表示装置において、
   前記画素は液晶表示画素であることを特徴とする画像表示装置。
10. 請求項１記載の画像表示装置において、
    前記画素は有機ＥＬ表示画素であることを特徴とする画像表示装置。

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