JP5317442B2

JP5317442B2 - 画像表示装置及び画像表示装置の駆動方法

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Publication number: JP5317442B2
Application number: JP2007186473A
Authority: JP
Inventors: 成一郎森
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2007-07-18
Filing date: 2007-07-18
Publication date: 2013-10-16
Anticipated expiration: 2027-07-18
Also published as: JP2009025428A

Description

本発明は、画像表示装置及び画像表示装置の駆動方法に係る発明である。

近年、液晶表示装置等の画像表示装置では、製造コストや高付加価値化のためにゲートドライバＩＣを使用しないで、ＴＦＴ（Thin Film Transistor）等の能動素子が形成される基板上にゲートドライバ回路を一緒に形成する構成が採用されている。このゲートドライバ回路に組み込まれるシフトレジスタ回路については、特許文献１に詳しく説明されている。

そして、ゲートドライバ回路で採用される駆動方法として、画素に画像データ信号を書き込むタイミング以前に、ゲート配線を活性化させるプリチャージ動作駆動法が、非特許文献１に開示されている。なお、非特許文献１では、プリチャージ動作駆動法を行う回路構成を”double ASG”と記載している。また、プリチャージ動作駆動法は、オーバラップスキャン駆動法などとも呼ばれ（以下、オーバラップスキャン駆動法という）、ゲート配線を活性化するゲートパルスを隣接するゲート配線間でお互いに重畳させゲートパルスの幅を通常より大きくする駆動方法である。

そのため、オーバラップスキャン駆動法は、ゲート配線及び画素の充電不足を改善する効果がある。また、オーバラップスキャン駆動法を特許文献１のシフトレジスタ回路に適用すると、上述の効果に加え、シフトレジスタ回路の動作速度マージンが改善する効果がある。

一方、特許文献１に示すゲートドライバ回路に含まれるシフトレジスタ回路では、特許文献１の図３に示すタイミングで動作するためには、少なくとも同時に”Ｈ”とならない２つのクロック信号ＣＫＶ，ＣＫＶＢが必要であった。ここで、少なくとも同時に”Ｈ”とならない２つのクロック信号とは、あるクロック信号とそれを反転させたクロック信号、あるいはあるクロック信号とそれを反転させたクロック信号との間で同時に”Ｌ”となる期間がゼロ又はそれ以上の時間を有する２つのクロック信号である。

そして、ｎ番目のゲート配線を駆動するシフトレジスタ回路は、ｎ−１番目のシフトレジスタ回路の出力パルスによりゲート配線を駆動するトランジスタのゲート電位が充電され、ｎ番目のクロックタイミングで出力パルスが出力される。ｎ番目のゲート配線を駆動するシフトレジスタ回路のゲート電位は、ｎ−１番目のシフトレジスタ回路の出力パルスが”Ｌ”となってから、ｎ番目のクロックタイミングが”Ｈ”になる迄の期間は、フローティング（高抵抗でバイアスされる）状態となる。

しかし、当該駆動法において、上記の期間（すなわち、クロック信号（ＣＫＶ）と反転クロック信号（ＣＫＶＢ）とが同時に”Ｌ”となる期間）が長くなると、シフトレジスタ回路内のリーク電流等により、充電されたｎ番目のゲート電位が下がり、出力駆動能力が低下してゲートドライバ回路の動作速度が遅くなる。

そのため、従来のゲートドライバ回路の設計では、ゲートドライバ回路の動作速度が低下することを前提として、シフトレジスタ回路の出力トランジスタサイズを大きくしておく必要があった。又は、シフトレジスタ回路の出力トランジスタサイズを大きくしないためにも、クロック信号と反転クロック信号との間のインターバル時間を、回路に必要な時間以上に長くしないことが望ましかった。

さらに、シフトレジスタ回路の動作速度マージンの改善や低消費電力化するには、クロック信号の周波数を下げ、クロック信号１つ当たりの容量負荷（トランジスタのゲートオーバラップ容量が主）を減らすことが可能なクロック信号の多相化を採用する必要があった。また、上述したようにクロック信号と反転クロックとの間のインターバル時間を、必要以上に長くしないためには、オーバラップスキャン駆動を採用する必要があった。

特開２００４−２４６３５８号公報 Jin Young Choi、外７名、"A Compact and Cost-efficient TFT-LCD through the Triple-Gate Pixel Structure"、SID2006、P-218L

オーバラップスキャン駆動は、ゲート配線への出力パルスの”Ｈ”期間が通常の駆動方法より長いが、”Ｈ”から”Ｌ”へと変化するタイミングは通常の駆動方法と同じである。そのため、オーバラップスキャン駆動では、ゲート配線への出力パルスが該当するゲート配線への書き込みタイミング以前にシフトレジスタ回路をアクティブにしておかなければならない。

よって、クロック信号を多相化したオーバラップスキャン駆動の場合、ソースドライバ回路が画像データ信号をラッチし始めるタイミング（データイネーブル信号がある装置では、データイネーブル信号がイネーブルになるタイミング）より前に、シフトレジスタ回路のスタート信号を動作させることや、１段目のゲートドライバ回路を駆動するためのクロック信号の立ち上げることが必要となる。

しかし、従来の画像表示装置の構成では、画像データ信号の出力フォーマット（主に、ブランキング数）が変更された場合、それに伴い制御信号を生成するためにタイミングコントローラの設定値を変更する必要があった。また、従来の画像表示装置の構成においてタイミングコントローラが、前フレームの水平同期信号数をカウントアップするなどして走査方向の画像の先頭位置タイミングを認識する場合でも、画像データ信号の出力フォーマットが一時的（例えば、数フレーム）に変動すると追従できない場合があった。

そこで、本発明は、画像データ信号の出力フォーマットの変化等があっても、適切に画像を表示できる画像表示装置及び画像表示装置の駆動方法を提供することを目的とする。

本発明に係る解決手段は、マトリクス状に配置された複数の画素と、画素のそれぞれに接続されたゲート配線及びソース配線と、接続したゲート配線にゲート信号を供給するゲートドライバ回路とを同一基板上に備える画像表示装置であって、ゲートドライバ回路は、複数のゲート配線のそれぞれに対しゲート信号を順次出力する複数のステージを有するシフトレジスタ回路を備え、隣り合うゲート配線に供給されるゲート信号の選択期間の一部が重なり、且つ複数の画素の先頭行に接続されたゲート配線に供給されるゲート信号の選択期間のみを、他のゲート配線に供給されるゲート信号の選択期間よりも短くし、画像表示装置に供給される画像データ信号の先頭の水平同期期間のタイミングにスタート信号がシフトレジスタ回路に供給される。

本発明に記載の画像表示装置は、各垂直期間（１フレーム）内の同期信号のみを用いて、ゲートドライバ回路２，３を制御できるので、画像データ信号の出力フォーマットの変化等があっても、適切に画像を表示できる。

（実施の形態１）
まず、本実施の形態に係る画像表示装置の前提となる画像表示装置の構成図を図２５に示す。図２５に示す画像表示装置は、画像を表示する画素アレイ１と、画素アレイ１に設けられたゲート配線Ｓ１〜Ｓｍにゲート信号を供給するゲートドライバ回路２，３と、画素アレイ１の各画素４に画素データ信号を供給するソースドライバ回路（以下、単にソースドライバ５という）とを備えている。さらに、図２５に示す画像表示装置は、ゲートドライバ回路２，３に電源電圧ＶＤＤ，ＶＳＳを供給する電源回路６と、ゲートドライバ回路２，３及びソースドライバ５のタイミングを制御するタイミング生成回路７と、シフトレジスタ回路ＳＲＣＯ，ＳＲＣＥに供給する制御信号の電圧レベルを調整するレベルシフタ回路８とを備えている。

また、図２５に示すゲートドライバ回路２は、奇数行のゲート配線Ｇ１，Ｇ３，・・・，Ｇｎ−１に対してゲート信号ＳＲＯＵＴＯ１〜ＳＲＯＵＴＯｎを出力するシフトレジスタ回路の各ステージＳＲＣＯ１〜ＳＲＣＯｎ＋１をそれぞれ有している。同様に、図２５に示すゲートドライバ回路３は、偶数行のゲート配線Ｇ２，Ｇ４，・・・，Ｇｎに対してゲート信号ＳＲＯＵＴＥ１〜ＳＲＯＵＴＥｎを出力するシフトレジスタ回路ＳＲＣＥ１〜ＳＲＣＥｎ＋１の各ステージをそれぞれ有している。なお、以下の説明では、シフトレジスタ回路の各ステージを、単にシフトレジスタ回路ともいう。そして、各シフトレジスタ回路ＳＲＣＯ，ＳＲＣＥの電源電圧ＶＤＤ，ＶＳＳは、電源回路６より供給され、各シフトレジスタ回路ＳＲＣＯ，ＳＲＣＥのＣＫ端子には、レベルシフタ回路８よりクロック信号ＣＫＶＯ，ＣＫＶＢＯ，ＣＫＶＥ，ＣＫＶＢＥとして供給される。

また、ゲートドライバ回路２，３の最上段のシフトレジスタ回路ＳＲＣＯ１，ＳＲＣＥ１には、レベルシフタ回路８よりスタート信号ＳＴＶＯ，ＳＴＶＥがそれぞれＩＮ端子に供給される。そして、次段以降のシフトレジスタ回路ＳＲＣＯ２・・・，ＳＲＣＥ２・・・のＩＮ端子には、前段の出力（ＯＵＴ端子からの出力）が供給される。タイミング生成回路７には、垂直同期信号，水平同期信号，ドットクロック信号，データイネーブル信号，画像データ信号が供給される。

図２５に示す画像表示装置においてオーバラップスキャン駆動を行わないタイミングチャートを図２６に、オーバラップスキャン駆動を行うタイミングチャートを図２７にそれぞれ示す。図２６に示すタイミングチャートでは、クロック信号の周波数を下げ、クロック信号１つ当たりの容量負荷を減らすことが可能なクロック信号の多相化が採用されている。このクロック信号の多相化は、クロック信号を多相化すればするほどクロック信号と反転クロック信号との間のインターバル時間が長くなる。具体的に、図２６に示すタイミングチャートでは、クロック信号を４相化しており、クロック信号ＣＫＶＯ，ＣＫＶＥと反転クロック信号ＣＫＶＢＯ，ＣＫＶＢＥとの間のインターバル時間は約１水平期間となる。図示していないが、クロック信号を８相化した場合、クロック信号と反転クロック信号との間のインターバル時間は約３水平期間となる。

一方、オーバラップスキャン駆動する図２７に示すタイミングチャートでは、クロック信号ＣＫＶＯ，ＣＫＶＥ及び反転クロック信号ＣＫＶＢＯ，ＣＫＶＢＥは約２水平期間の”Ｈ”期間を有している。そのため、図２７に示すタイミングチャートでは、クロック信号ＣＫＶＯ，ＣＫＶＥと反転クロック信号ＣＫＶＢＯ，ＣＫＶＢＥとの間のインターバル時間は１水平期間以下となっている。

図２７に示すタイミングチャートでは、ゲート配線Ｇ１〜Ｇｎへの出力パルスの”Ｈ”期間が図２６より長いが、”Ｈ”から”Ｌ”へと変化するタイミングは図２６と同じである。そのため、オーバラップスキャン駆動する図２７に示すタイミングチャートでは、ゲート配線Ｇ１〜Ｇｎへの出力パルスが該当するゲート配線Ｇ１〜Ｇｎへの書き込みタイミング以前にスタート信号ＳＴＶＯ，ＳＴＶＥを”Ｈ”にしなければならない。

つまり、図２７に示すタイミングチャートでは、ソースドライバ５が画像データ信号をラッチし始めるタイミング（データイネーブル信号がイネーブルになるタイミング）より前に、シフトレジスタ回路ＳＲＣＯ１，ＳＲＣＥ１を動作させる必要がある。

具体的に、図２７に示すタイミングチャートでは、スタート信号ＳＴＶＯはｔ−２期間から、スタート信号ＳＴＶＥはｔ−１期間からそれぞれアクティブとなっている。なお、図２７に示すタイミングチャートでは、正論理を採用しているため、アクティブ状態が”Ｈ”となる。

また、図２７に示すタイミングチャートでは、先頭行のゲート配線Ｇ１に接続されたシフトレジスタ回路ＳＲＣＯ１に供給されるクロック信号ＣＫＶＯが、データイネーブル信号がアクティブとなる期間にアクティブとなっている。

この図２７に示すタイミングのスタート信号ＳＴＶＯ，ＳＴＶＥ等を、タイミング生成回路７がゲートドライバ回路２，３に供給して適切に画像を表示させるには、以下に示す条件のいずれかを満足させる必要がある。まず、１つ目の条件として、画像データ信号の出力フォーマットにおいて、垂直同期信号前後のブランキング数（フロントポーチ，バックポーチ）が既知で変動しない場合である。次の条件として、スタート信号ＳＴＶＯ，ＳＴＶＥを生成するタイミング生成回路７が前フレームの水平同期信号数をカウントアップ等して、走査方向の画像データ信号の先頭位置を認識する機能を有している場合である。次の条件として、走査方向の先頭位置の画像データ信号を、必要数遅延させるためのラインメモリ、又はアナログデータをラッチする回路を有している場合である。

しかし、上記のいずれの条件を採用しても、以下のような問題点があった。まず、画像データ信号の出力フォーマット（主に、ブランキング数）が変更された場合、それに伴いスタート信号ＳＴＶＯ，ＳＴＶＥを生成するタイミング生成回路７の設定値を変更する必要があった。また、スタート信号ＳＴＶＯ，ＳＴＶＥを生成するタイミング生成回路７が前フレームの水平同期信号数をカウントアップ等して、走査方向の画像データ信号の先頭位置を認識する場合、画像データ信号を生成する回路の都合により画像データ信号の出力フォーマットが一時的（例えば、数フレーム期間）に変動すると追従できないことがあった。また、ラインメモリやアナログラッチ回路等、画像データ信号の水平方向の解像度に応じた規模の回路が必要であった。さらに、画像データ信号の出力フォーマットにおいて、垂直同期信号，水平同期信号がなく、データイネーブル信号のみの場合、画面データ信号の先頭位置（Ｇ１）をデータイネーブル信号のみで判断しなければならなかった。

そこで、本実施の形態に係る画像表示装置では、クロック信号を多相化したオーバラップスキャン駆動において、上記の問題が生じない駆動を行う構成を採用している。具体的には、本実施の形態に係る画像表示装置では、各垂直期間（１フレーム）内の同期信号のみを使用して、ゲートドライバ回路２，３を制御する構成を採用し、当該構成を用いた駆動方法を行っている。

図１に、本実施の形態に係る画像表示装置の構成図を示す。図１に示す画像表示装置では、画素アレイ１がｍ列×ｎ行の画素４を有しており、画素４の先頭行にはゲート配線Ｇ１が、最終行にはゲート配線Ｇｎがそれぞれ接続されている。図１に示すゲートドライバ回路２は、ゲート配線Ｇ１を開始行とし、ゲート配線Ｇｎ−１を終了行とする奇数行をスキャンするシフトレジスタ回路ＳＲＣＯ１〜ＳＲＣＯｎ＋１を備えている。そして、シフトレジスタ回路ＳＲＣＯ１はゲート配線Ｇ１にゲート信号ＳＲＯＵＴＯ１を、シフトレジスタ回路ＳＲＣＯｎはゲート配線Ｇｎ−１にゲート信号ＳＲＯＵＴＯｎをそれぞれ供給している。なお、図１では、説明を簡略化するために、ゲート配線をドライブするバッファ部は省略している。

同様に、図１に示すゲートドライバ回路２は、ゲート配線Ｇ２を開始行とし、ゲート配線Ｇｎを終了行とする偶数行をスキャンするシフトレジスタ回路ＳＲＣＥ１〜ＳＲＣＥｎ＋１を備えている。そして、シフトレジスタ回路ＳＲＣＥ１はゲート配線Ｇ２にゲート信号ＳＲＯＵＴＥ１を、シフトレジスタ回路ＳＲＣＥｎはゲート配線Ｇｎにゲート信号ＳＲＯＵＴＥｎをそれぞれ供給している。

ゲートドライバ回路２，３は、複数のゲート配線のそれぞれに対してゲート信号を順次出力する複数のステージを有するシフトレジスタ回路ＳＲＣで構成され、各ステージのシフトレジスタ回路ＳＲＣのＩＮ端子には、前段のステージから出力（ＯＵＴ端子からの出力）が入力される。つまり、シフトレジスタ回路ＳＲＣは、前段のゲート信号に同期して、ゲート配線を駆動するトランジスタのゲート電位を活性化し、クロック信号に同期してゲート信号を出力する。そして、シフトレジスタ回路ＳＲＣは、後段のステージから出力されるゲート信号によってリセットされる。なお、後段のステージから出力されるゲート信号によりシフトレジスタ回路ＳＲＣがリセットされることについては、本願の各図には記載していない。

なお、図１に示すゲートドライバ回路２，３は、画素アレイ１の左右に配置されているが、本発明はこれに限定されず、シフトレジスタ回路とゲート配線との結線が同じであればどのような配置でも良い。また、図１に示すシフトレジスタ回路ＳＲＣは、電源回路６より電源電圧ＶＤＤが供給されているが、本発明はこれに限定されず、電源電圧ＶＤＤを供給しない回路構成でも良い。

図１に示すソースドライバ５は、ｍ列のソース配線を介して、画像データ信号を画素アレイ１の各画素４に書き込む。図１に示す電源回路６は、ゲートドライバ回路２，３に電源電圧ＶＤＤ，ＶＳＳを供給している。図１に示すタイミング生成回路７は、垂直同期信号，水平同期信号，画像データ信号，データイネーブル信号，ドットクロック信号等から、ソースドライバ５やゲートドライバ回路２，３に必要なタイミングを生成する。図８に示すレベルシフタ回路８は、タイミング生成回路７の制御信号を、ゲートドライバ回路２，３を駆動するための電圧レベルに変換している。ここで、制御信号には、スタート信号ＳＴＶやクロック信号ＣＫＶ，ＣＫＶＢが含まれる。

このタイミング生成回路７がシリコントランジスタ等で形成された場合、その駆動電圧は、ａ−Ｓｉ（アモルファスシリコン）のＴＦＴによる回路の電源電圧（ＶＤＤ−ＶＳＳ間の電圧（約３０Ｖ））より小さい（約１．５Ｖ〜３．３Ｖ）ため、制御信号の”Ｈ”電圧，”Ｌ”電圧レベルを変更するレベルシフタ回路８が必要である。ここで、レベルシフタ回路８は、シリコントランジスタ、又は低温ポリシリコンＴＦＴで形成される。なお、図１では、レベルシフタ回路８の電源は図示していない。

図１に示す画像表示装置は、図２５に示した画像表示装置と異なり、ゲートドライバ回路２のゲート配線Ｇ１を駆動するシフトレジスタ回路ＳＲＣＯ１が、シフトレジスタ回路ＳＲＣＯ１Ａとシフトレジスタ回路ＳＲＣＯ１Ｂの２回路で構成されている。そして、シフトレジスタ回路ＳＲＣＯ１Ａ及びシフトレジスタ回路ＳＲＣＯ１Ｂの出力は、共にゲート配線Ｇ１に出力される。また、シフトレジスタ回路ＳＲＣＯ１Ａ及びシフトレジスタ回路ＳＲＣＯ１Ｂには、スタート信号ＳＴＶＯがそれぞれ供給される。

図１に示す画像表示装置では、シフトレジスタ回路ＳＲＣＯ１Ａ，ＳＲＣＯ１Ｂを備えることで、先頭行であるゲート配線Ｇ１の駆動能力を他のゲート配線の約２倍とし、各垂直期間（１フレーム）内の同期信号のみを用いて、ゲートドライバ回路２，３を制御できる構成にしている。なお、図１に示す画像表示装置は、液晶表示装置を前提として説明したが、ゲート配線を順次走査する表示装置であれば、液晶に限られず有機ＥＬ（Electro-Luminescence）やその他の表示装置でも良い。

次に、図１に示す画像表示装置の動作について、図２に示すタイミングチャートを用いて説明する。図２に示すタイミングチャートでは、入力画像信号，ソース信号，ゲートドライバ回路の制御信号，ゲート配線への出力パルス（ゲート信号）がそれぞれ図示さ、ｔ０期間からｔｎ期間を１垂直期間（１フレーム）としている。そして、入力画像信号は、垂直同期信号，水平同期信号，データイネーブル信号，画像データ信号で構成され、ゲートドライバ回路の制御信号は、スタート信号ＳＴＶＯ，ＳＴＶＥ、４相のクロック信号ＣＫＶＯ，ＣＫＶＥ，ＣＫＶＢＯ，ＣＫＶＢＥで構成されている。なお、図１に示すソースドライバ５、タイミング生成回路７の動作は、従来技術と同じため、説明は省略する。また、図２のソース信号に示す”Ｄ”は、ダミー信号の略である。

図１に示すゲートドライバ回路２，３は、画素アレイ１の左右に配置されているため、ゲートドライバ回路２が奇数のゲート配線Ｇ１，Ｇ３・・・，Ｇｎ−１を、ゲートドライバ回路３が偶数のゲート配線Ｇ２，Ｇ４・・・，Ｇｎをそれぞれ駆動する。

ゲートドライバ回路２に設けられた第１ステージのシフトレジスタ回路ＳＲＣＯ１Ａ，ＳＲＣＯ１Ｂは、スタート信号ＳＴＶＯを受けて、ゲート配線Ｇ１にゲート信号ＳＲＯＵＴＯ１を出力する。なお、各ステージのシフトレジスタ回路ＳＲＣＯは、当該出力がゲート配線の容量を必要時間以内に充電することが可能となるように、バッファアンプ（図示せず）を内蔵している。

第２ステージのシフトレジスタ回路ＳＲＣＯ２は、第１ステージの出力（ゲート信号ＳＲＯＵＴＯ１）を受けて、ゲート配線Ｇ３にゲート信号ＳＲＯＵＴＯ２を出力する。同様に、第３ステージのシフトレジスタ回路ＳＲＣＯ３は、第２ステージの出力（ゲート信号ＳＲＯＵＴＯ２）を受けて、ゲート配線Ｇ５にゲート信号ＳＲＯＵＴＯ３を出力する。このように、各ステージのシフトレジスタ回路ＳＲＣＯは、前段の出力を受けて、当該ステージに対応するゲート配線に出力（ゲート信号ＳＲＯＵＴＯ）を供給する。

一方、ゲートドライバ回路３に設けられた第１ステージのシフトレジスタ回路ＳＲＣＥ１は、スタート信号ＳＴＶＥを受けて、ゲート配線Ｇ２にゲート信号ＳＲＯＵＴＥ１を出力する。なお、各ステージのシフトレジスタ回路ＳＲＣＥは、当該出力がゲート配線の容量を必要時間以内に充電することが可能となるように、バッファアンプ（図示せず）を内蔵している。

第２ステージのシフトレジスタ回路ＳＲＣＥ２は、第１ステージの出力（ゲート信号ＳＲＯＵＴＥ１）を受けて、ゲート配線Ｇ４にゲート信号ＳＲＯＵＴＥ２を出力する。同様に、第３ステージのシフトレジスタ回路ＳＲＣＥ３は、第２ステージの出力（ゲート信号ＳＲＯＵＴＥ２）を受けて、ゲート配線Ｇ６にゲート信号ＳＲＯＵＴＥ３を出力する。このように、各ステージのシフトレジスタ回路ＳＲＣＥは、前段の出力を受けて、当該ステージに対応するゲート配線に出力（ゲート信号ＳＲＯＵＴＥ）を供給する。なお、図２示すタイミングチャートでは、ゲート信号ＳＲＯＵＴＯ，ＳＲＯＵＴＥはゲート配線Ｇ１〜Ｇｎの出力パルスとして図示されている。

ゲートドライバ回路２に設けられた第１ステージのシフトレジスタ回路ＳＲＣＯ１の出力は、画素アレイ１の第１ゲート配線Ｇ１に、ゲートドライバ回路３に設けられた第１ステージのシフトレジスタ回路ＳＲＣＥ１の出力は、画素アレイ１の第２ゲート配線Ｇ２にそれぞれ接続されている。そして、これらのシフトレジスタ回路ＳＲＣＯ１，ＳＲＥＯ１に、クロック信号ＣＫＶ，ＣＫＶＢ及びスタート信号ＳＴＶが入力されることで、画素アレイ１の第１ゲート配線Ｇ１から第ｎゲート配線Ｇｎまで順番に走査され、画素アレイ１に画像が表示される。

図２に示すタイミングチャートでは、画像データ信号が外部より入力された先頭の水平同期期間をｔ０（単位は１Ｈ）としている。そして、図２に示すタイミングチャートでは、各垂直期間（１フレーム）内の同期信号のみを使用して、ゲートドライバ回路２，３の制御信号を生成するので、ｔ０期間より前にスタート信号ＳＴＶＯ，ＳＴＶＥを出力することができない。そのため、図２に示すタイミングチャートでは、スタート信号ＳＴＶＯ，ＳＴＶＥをｔ０期間に、ゲート配線Ｇ１を駆動するクロック信号ＣＫＶＯをｔ１期間にアクティブになるよう駆動している。つまり、本実施の形態に係る画像表示装置では、ゲート配線Ｇ１の位置に相当するクロック信号（ｔ１期間のクロック信号ＣＫＶＯ）の幅のみを他のクロック信号の幅より短くすることで、ゲート配線Ｇ１の出力パルスの”Ｈ”期間を他のゲート配線の出力パルスに比べて短くして、各垂直期間（１フレーム）内の同期信号のみでゲートドライバ回路２，３を駆動している。

以上のように、本実施の形態に係る画像表示装置では、隣り合うゲート配線に供給されるゲート信号の選択期間の一部が重なるオーバラップスキャン駆動において、少なくとも１つのゲート配線に供給されるゲート信号の選択期間（図２では、ｔ１期間のゲート配線Ｇ１の出力）を、他のゲート配線に供給されるゲート信号の選択期間よりも短くしている。ここで、選択期間とは、ゲート信号がアクティブとなっている期間（正論理を採用している場合は、”Ｈ”の期間）である。そして、本実施の形態では、画像表示装置に供給される画像データ信号の先頭位置以降のタイミングにスタート信号がシフトレジスタ回路に供給されるように駆動している。

図２に示すタイミングチャートのように、ｔ１期間のゲート配線Ｇ１の出力に相当するクロック信号ＣＫＶＯの幅のみ短くして駆動すれば、表示性能及び回路の動作マージンは、ゲート配線Ｇ１を駆動するシフトレジスタ回路の駆動能力に左右されることになる。仮に、ゲート配線Ｇ１を駆動するシフトレジスタ回路を基準にして、他のシフトレジスタ回路を設計した場合、ゲート配線Ｇ１以外のゲート配線では駆動能力が余ることになり、消費電力及びレイアウト面積が大きくなり無駄となる。

そこで、本実施の形態に係る画像表示装置では、図１に示したように、大きな駆動能力が必要なゲート配線Ｇ１を駆動するシフトレジスタ回路を２回路（シフトレジスタ回路ＳＲＣＯ１Ａ，ＳＲＣＯ１Ｂ）で構成する。図１に示す回路構成により、回路内のレイアウト比を崩さずに、ゲート配線Ｇ１を駆動するシフトレジスタ回路の駆動能力を約２倍に向上させることができる。

また、ゲート配線Ｇ１を駆動するシフトレジスタ回路の出力トランジスタサイズ（ゲート幅（Ｗ））を、他のシフトレジスタ回路より大きくすることでシフトレジスタ回路の駆動能力を向上させることができる。なお、一般的に、出力トランジスタのゲート幅（Ｗ）を２倍にすると、駆動能力も２倍となることが知られている。但し、ゲート配線Ｇ１を駆動するシフトレジスタ回路のみゲート幅（Ｗ）を２倍にすると、他のシフトレジスタ回路との関係でレイアウト比が崩れる問題がある。

（実施の形態２）
本実施の形態に係る画像表示装置の構成図を図３に示す。図３に示す画像表示装置は、基本的に図１に示した画像表示装置と同じであるが、ゲート配線Ｇ１を駆動するシフトレジスタ回路が設けられておらず、レベルシフタ回路８の出力が直接ゲート配線Ｇ１を駆動する点が異なる。つまり、図３に示す画像表示装置では、レベルシフタ回路８の出力であるスタート信号ＳＴＶＯが、ゲート配線Ｇ１を駆動するゲート信号ＳＲＯＵＴＯ１として用いられると共に、次ステージのシフトレジスタ回路ＳＲＣＯ２のＩＮ端子に入力される。なお、図３に示す画像表示装置において、図１に示す画像表示装置と同じ構成要素については、同一の符号を付して詳細な説明は省略する。

次に、図３に示す画像表示装置のタイミングチャートを図４に示す。図４に示すタイミングチャートでは、スタート信号ＳＴＶＯがゲート配線Ｇ１を駆動するため、クロック信号ＣＫＶＯはｔ４期間までアクティブになっていない。そのため、図４に示すタイミングチャートでは、図２７のようにｔ０，ｔ１期間でクロック信号ＣＫＶＯをアクティブにする必要がなく、図３に示す画像表示装置は、各垂直期間（１フレーム）内の同期信号のみでゲートドライバ回路２，３を駆動できる。また、図４に示すタイミングチャートでは、図２の場合と異なりスタート信号ＳＴＶＯを、ゲート配線Ｇ１を駆動するための出力パルスに代用しているため、スタート信号ＳＴＶＯの立ち下がりと、ゲート配線Ｇ１の出力パルスの立ち下がりとが同じタイミングとなる。

図２５に示した画像表示装置では、ゲート配線Ｇ１を駆動するための出力パルスを２水平期間（２Ｈ）とする場合、シフトレジスタ回路ＳＲＣＯ１に供給するスタート信号ＳＴＶＯを２水平期間（２Ｈ）前のｔ−２期間にアクティブ状態にしておかなければならなかった（図２７に示すタイミングチャート）。そのため、図２５に示した画像表示装置では、各垂直期間（１フレーム）内の同期信号のみでゲートドライバ回路２，３を駆動できなかった。

しかし、図３に示す画像表示装置では、ゲート配線Ｇ１をスタート信号ＳＴＶＯで直接駆動するので、ゲート配線Ｇ１の出力パルスのためにスタート信号ＳＴＶＯを事前に供給しておく必要がない。そのため、図３に示した画像表示装置では、各垂直期間（１フレーム）内の同期信号のみでゲートドライバ回路２，３を駆動できる。

また、図３に示す画像表示装置では、画素４が形成される基板以外に設けられた外部回路のレベルシフタ回路８からゲート配線Ｇ１を駆動するための出力パルスを供給することになる。そのため、外部回路のレベルシフタ回路８は、単結晶のシリコン基板上等に形成でき、アモルファスシリコン上に形成された場合に比べて駆動能力の高い回路を自由度を持って設計することができる。

（変形例）
図５に、本実施の形態の変形例に係る画像表示装置の構成図を示す。図５に示す画像表示装置では、図３に示した画像表示装置と異なり、ゲート配線Ｇ２を駆動するシフトレジスタ回路ＳＲＣＥ１が設けられておらず、レベルシフタ回路８の出力が直接ゲート配線Ｇ２を駆動する。つまり、図５に示す画像表示装置では、レベルシフタ回路８の出力であるスタート信号ＳＴＶＯ，ＳＴＶＥが、ゲート配線Ｇ１，Ｇ２を駆動するゲート信号ＳＲＯＵＴＯ１，ＳＲＯＵＴＥ１としてそれぞれ用いられると共に、次ステージのシフトレジスタ回路ＳＲＣＯ２，ＳＲＣＥ２のＩＮ端子にそれぞれ入力される。なお、図５に示す画像表示装置において、図１に示す画像表示装置と同じ構成要素については、同一の符号を付して詳細な説明は省略する。

次に、図５に示す画像表示装置のタイミングチャートを図６に示す。図６に示すタイミングチャートでは、スタート信号ＳＴＶＯがゲート配線Ｇ１を駆動するため、クロック信号ＣＫＶＯはｔ４期間までアクティブになっていない。また、図６に示すタイミングチャートでは、スタート信号ＳＴＶＥがゲート配線Ｇ２を駆動するため、クロック信号ＣＫＶＥはｔ５期間までアクティブになっていない。そのため、図５に示す画像表示装置でも、各垂直期間（１フレーム）内の同期信号のみでゲートドライバ回路２，３を駆動できる。また、図６に示すタイミングチャートでは、図２の場合と異なりスタート信号ＳＴＶＯ，ＳＴＶＥを、ゲート配線Ｇ１，Ｇ２を駆動するための出力パルスに代用しているため、スタート信号ＳＴＶＯの立ち下がりとゲート配線Ｇ１の出力パルスの立ち下がり、スタート信号ＳＴＶＥの立ち下がりとゲート配線Ｇ２の出力パルスの立ち下がりとがそれぞれ同じタイミングとなる。

以上のように、本実施の形態に係る画像表示装置では、実施の形態１の効果に加え、ゲート配線が活性化する期間（選択期間）が全てのゲート配線において同じになる効果を有している。

（実施の形態３）
本実施の形態に係る画像表示装置の構成図を図７に示す。図７に示す画像表示装置は、実施の形態１と実施の形態２とを組み合わせた構成である。つまり、図７に示すゲートドライバ回路２では、ゲート配線Ｇ１を駆動するシフトレジスタ回路を設けず、レベルシフタ回路８の出力が直接ゲート配線Ｇ１を駆動する実施の形態２の構成を採用している。一方、図７に示すゲートドライバ回路３では、ゲート配線Ｇ２を駆動するシフトレジスタ回路を２回路（ＳＲＣＥ１Ａ，ＳＲＣＥ１Ｂ）の構成とし、実施の形態１の構成を採用している。なお、図７に示す画像表示装置において、図１に示す画像表示装置と同じ構成要素については、同一の符号を付して詳細な説明は省略する。

次に、図７に示す画像表示装置のタイミングチャートを図８に示す。図８に示すタイミングチャートでは、スタート信号ＳＴＶＯがゲート配線Ｇ１を駆動するため、クロック信号ＣＫＶＯはｔ４期間までアクティブになっていない。また、図８に示すタイミングチャートでは、スタート信号ＳＴＶＥがｔ０，ｔ１期間にアクティブとなっているため、クロック信号ＣＫＶＥはｔ２期間のみアクティブとなる。よって、図８に示すタイミングチャートでは、クロック信号ＣＫＶＥに基づき、ゲート配線Ｇ２を駆動するための出力パルスもｔ２期間のみアクティブとなる。

図８に示すタイミングチャートでは、ゲート配線Ｇ２の出力パルスが１水平期間となるが、図７に示す画像表示装置は、各垂直期間（１フレーム）内の同期信号のみでゲートドライバ回路２，３を駆動できる。また、図８に示すタイミングチャートでは、スタート信号ＳＴＶＯとクロック信号ＣＳＴＶＥとが同位相となる。

以上のように、本実施の形態に係る画像表示装置では、実施の形態２の効果に加え、スタート信号ＳＴＶＯとクロック信号ＣＳＴＶＥとが同位相となるため、スタート信号を１ラインに統合することができ、制御信号を減らすことが可能となる。なお、図７に示すようにゲートドライバ回路２，３を両側配置した場合は、物理的にスタート信号のバス配線を削減できないが、ゲートドライバ回路２，３を片側配置にすればバス配線を１本削減することが可能となり、回路のレイアウト面積を削減することができる。

なお、本実施の形態に係る画像表示装置では、ゲート配線Ｇ１に実施の形態２を、ゲート配線Ｇ２に実施の形態１を適用させたが、本発明はこれに限られず、逆の構成であっても良い。

（実施の形態４）
本実施の形態に係る画像表示装置の構成図を図９に示す。図９に示す画像表示装置は、実施の形態１で示した図１の画像表示装置のクロック信号を４相から８相に変更した構成である。そのため、図９に示す画像表示装置では、ゲート配線Ｇ１を駆動するシフトレジスタ回路として２回路（ＳＲＣ１−１Ａ，ＳＲＣ１−１Ｂ）を設け、ゲート配線Ｇ２を駆動するシフトレジスタ回路として２回路（ＳＲＣ２−１Ａ，ＳＲＣ２−１Ｂ）を設けている。

また、図９に示す画像表示装置では、クロック信号を８相化したため、ゲートドライバ回路２においてスタート信号ＳＴＶ１，クロック信号ＣＫＶ１，ＣＫＶＢ１で駆動するシフトレジスタ回路ＳＲＣ１と、スタート信号ＳＴＶ２，クロック信号ＣＫＶ２，ＣＫＶＢ２で駆動するシフトレジスタ回路ＳＲＣ２とを備えている。同様に、図９に示す画像表示装置では、ゲートドライバ回路３においてスタート信号ＳＴＶ３，クロック信号ＣＫＶ３，ＣＫＶＢ３で駆動するシフトレジスタ回路ＳＲＣ３と、スタート信号ＳＴＶ４，クロック信号ＣＫＶ４，ＣＫＶＢ４で駆動するシフトレジスタ回路ＳＲＣ４とを備えている。なお、図９に示す画像表示装置において、図１に示す画像表示装置と同じ構成要素については、同一の符号を付して詳細な説明は省略する。

次に、図９に示す画像表示装置のタイミングチャートを図１０に示す。図１０に示すタイミングチャートでは、図２と同様、入力画像信号，ソース信号，ゲートドライバ回路の制御信号，ゲート配線への出力パルス（ゲート信号）がそれぞれ図示さ、ｔ０期間からｔｎ期間（図示せず）を１垂直期間（１フレーム）としている。しかし、クロック信号を８相化したため、図１０に示すゲートドライバ回路の制御信号は、スタート信号ＳＴＶ１〜４、クロック信号ＣＫＶ１〜４，ＣＫＶＢ１〜４で構成される。

そして、図１０に示すタイミングチャートでは、ゲート配線Ｇ１の出力パルスが１水平期間（１Ｈ），ゲート配線Ｇ２の出力パルスが２水平期間（２Ｈ），ゲート配線Ｇ３の出力パルスが３水平期間（３Ｈ）となるようにクロック信号ＣＫＶ１〜ＣＫＶ４が制御される。そのため、図９に示す画像表示装置は、各垂直期間（１フレーム）内の同期信号のみでゲートドライバ回路２，３を駆動できる。

以上のように、本実施の形態に係る画像表示装置では、実施の形態１の効果に加え、クロック信号をより多相化した効果を有する。具体的に多相化した効果としては、クロック信号の駆動周波数が下がる点、１本のクロック信号のラインに接続されたＴＦＴの数が少なくなり負荷が小さくなる点、駆動周波数及び負荷の低下により消費電力を低減できる点がある。また、駆動周波数が下がることにより、シフトレジスタ回路の充電時間に余裕ができ、当該回路を構成するトランジスタのサイズを小さくすることができ、回路のレイアウト面積を削減できる。

なお、本実施の形態に係る画像表示装置では、クロック信号を４相から８相へと多相化したが、本発明はこれに限られず、１６相あるいはそれ以上の相数に多相化する構成でも良い。

（変形例１）
本実施の形態の変形例に係る画像表示装置の構成図を図１１に示す。図１１に示す画像表示装置は、実施の形態２で示した図３の画像表示装置のクロック信号を４相から８相に変更した構成である。そのため、図１１に示す画像表示装置では、スタート信号ＳＴＶ１でゲート配線Ｇ１を、スタート信号ＳＴＶ２でゲート配線Ｇ２を、スタート信号ＳＴＶ３でゲート配線Ｇ３を、スタート信号ＳＴＶ４でゲート配線Ｇ４をそれぞれ直接駆動する。なお、ゲート配線Ｇ５以降については、シフトレジスタ回路を用いて駆動する。

次に、図１１に示す画像表示装置のタイミングチャートを図１２に示す。図１２に示すタイミングチャートでは、スタート信号ＳＴＶ１をｔ０，ｔ１期間の２水平期間（２Ｈ）とすることでゲート配線Ｇ１の出力パルスを２水平期間（２Ｈ）としている。また、図１２に示すタイミングチャートでは、スタート信号ＳＴＶ２をｔ０〜ｔ２期間の３水平期間（３Ｈ）とすることでゲート配線Ｇ２の出力パルスを３水平期間（３Ｈ）としている。これにより、本変形例に係る画像表示装置でも、各垂直期間（１フレーム）内の同期信号のみでゲートドライバ回路２，３を駆動できる。

以上のように、本実施の形態に係る画像表示装置では、実施の形態２の効果に加え、クロック信号をより多相化した効果を有する。

（変形例２）
本実施の形態の別の変形例に係る画像表示装置の構成図を図１３に示す。図１３に示す画像表示装置は、実施の形態３で示した図５の画像表示装置のクロック信号を４相から８相に変更した構成である。そのため、図１３に示す画像表示装置では、スタート信号ＳＴＶ１でゲート配線Ｇ１を、スタート信号ＳＴＶ２でゲート配線Ｇ２をそれぞれ直接駆動する。

そして、図１３に示す画像表示装置では、ゲート配線Ｇ３を駆動するシフトレジスタ回路を２回路（ＳＲＣ３−１Ａ，ＳＣＲ３−１Ｂ）で、ゲート配線Ｇ４を駆動するシフトレジスタ回路を２回路（ＳＲＣ４−１Ａ，ＳＣＲ４−１Ｂ）でそれぞれ構成している。また、図１３に示す画像表示装置では、シフトレジスタ回路ＳＲＣ３−１Ａ，ＳＣＲ３−１Ｂがスタート信号ＳＴＶ１で、シフトレジスタ回路ＳＲＣ４−１Ａ，ＳＣＲ４−１Ｂがスタート信号ＳＴＶ２でそれぞれ駆動されているので、図９、１１で示した画像表示装置と比べスタート信号ＳＴＶ３，４のラインを削減することができる。

次に、図１３に示す画像表示装置のタイミングチャートを図１４に示す。図１４に示すタイミングチャートでは、スタート信号ＳＴＶ１をｔ０，ｔ１期間の２水平期間（２Ｈ）とすることでゲート配線Ｇ１の出力パルスを２水平期間（２Ｈ）としている。また、図１４に示すタイミングチャートでは、スタート信号ＳＴＶ４をｔ１，ｔ２期間の２水平期間（２Ｈ）とすることでゲート配線Ｇ２の出力パルスを２水平期間（２Ｈ）としている。さらに、図１４に示すタイミングチャートでは、ゲート配線Ｇ３の出力パルスが２水平期間（２Ｈ），ゲート配線Ｇ４の出力パルスが２水平期間（２Ｈ）となるようにクロック信号ＣＫＶ３，ＣＫＶ４が制御される。これにより、本変形例に係る画像表示装置でも、各垂直期間（１フレーム）内の同期信号のみでゲートドライバ回路２，３を駆動できる。

以上のように、本実施の形態に係る画像表示装置では、実施の形態３の効果に加え、クロック信号をより多相化した効果及びスタート信号ＳＴＶ３，４のラインを削減する効果を有する。

（実施の形態５）
上述した実施の形態に係る画像表示装置では、図１５に示すように画素アレイ１がｍ列×ｎ行の画素４を有し、ＲＧＢの３つの画素（サブピクセル）４で１つのピクセルを構成する構成であった。つまり、上述した実施の形態に係る画像表示装置では、水平方向の解像度がｍ／３（ＲＧＢ）本で、垂直方向の解像度がｎ本である。そのため、上述した実施の形態に係る画像表示装置では、画像データ信号が１水平期間内に水平方向の解像度×３（ＲＧＢ）の分だけ転送される。

しかし、本発明に係る画像表示装置は、図１５に示す構成に限定されず、行数（ゲート配線の本数）より垂直方向の解像度が多い構成でも良い。例えば、図１６に示す画素アレイ１のように、２本のゲート配線で１行の画素４を駆動する構成や、図１７に示す画素アレイ１のように、同じゲート配線において同色の画素４を駆動し、３本のゲート配線で１つのピクセルを構成する構成でも良い。図１６に示す構成は、”A-Si Gate Driver Integration with Time Shared Data Driving”、IWD'05、AMD P-7に詳しく記載されており、水平方向の解像度がｍ／２本で、垂直方向の解像度がｎ／２本である。一方、図１７に示す構成は、上述した非特許文献１に詳しく記載されており、水平方向の解像度がｍ本で、垂直方向の解像度がｎ／３本である。

図１６に示す構成において、ゲート配線を駆動するシフトレジスタ回路に図２５に示す４相クロック信号の回路構成を採用すると、図１８に示すようなタイミングチャートが得られる。なお、画像データ信号は、１水平期間内に水平方向の解像度×３（ＲＧＢ）の分だけ転送される。さらに、図１６に示す構成において、ゲート配線を駆動するシフトレジスタ回路に図１９に示す８相クロック信号の回路構成を採用すると、図２０に示すようなタイミングチャートが得られる。

図１６に示す構成を採用する場合、１本のゲート配線により画像データ信号を画素へ書き込む時間は１水平期間より短くなるため、図１８に示すように各垂直期間（１フレーム）内の同期信号のみでゲートドライバ回路２，３を駆動しやすくなる。しかし、図１６に示す構成を採用する場合であっても、８相以上のクロック信号の回路構成を採用すると図２０に示すように各垂直期間（１フレーム）内の同期信号のみでゲートドライバ回路２，３を駆動できなくなる。

そこで、本実施の形態に係る画像表示装置では、図１６に示す構成を採用する場合、実施の形態４で説明した図９又は図１１に示す回路構成を採用することで、各垂直期間（１フレーム）内の同期信号のみでゲートドライバ回路２，３を駆動できるようにしている。具体的に、図１６に示す構成に、図１１に示す回路構成を採用すると、スタート信号ＳＴＶ１〜４で直接ゲート配線Ｇ１〜Ｇ４を駆動するので、図２１のタイミングチャートに示すように各垂直期間（１フレーム）内の同期信号のみでゲートドライバ回路２，３を駆動できる。

同様に、図１７に示す構成において、ゲート配線を駆動するシフトレジスタ回路に図２５示す４相クロック信号の回路構成を採用すると、図２２に示すようなタイミングチャートが得られる。なお、画像データ信号は、１水平期間内に水平方向の解像度×３（ＲＧＢ）の分だけ転送される。さらに、図１７に示す構成において、ゲート配線を駆動するシフトレジスタ回路に図１９に示す８相クロック信号の回路構成を採用すると、図２３に示すようなタイミングチャートが得られる。

図１７に示す構成を採用する場合、１本のゲート配線により画像データ信号を画素へ書き込む時間は１水平期間より短くなるため、図２２に示すように各垂直期間（１フレーム）内の同期信号のみでゲートドライバ回路２，３を駆動しやすくなる。しかし、図１７に示す構成を採用する場合であっても、８相以上のクロック信号の回路構成を採用すると図２３に示すように各垂直期間（１フレーム）内の同期信号のみでゲートドライバ回路２，３を駆動できなくなる。

そこで、本実施の形態に係る画像表示装置では、図１７に示す構成を採用する場合、実施の形態４で説明した図９又は図１１に示す回路構成を採用することで、各垂直期間（１フレーム）内の同期信号のみでゲートドライバ回路２，３を駆動できるようにしている。具体的に、図１７に示す構成に、図１１に示す回路構成を採用すると、スタート信号ＳＴＶ１〜４で直接ゲート配線Ｇ１〜Ｇ４を駆動するので、図２４のタイミングチャートに示すように各垂直期間（１フレーム）内の同期信号のみでゲートドライバ回路２，３を駆動できる。

なお、図２１及び図２４を含む本願で説明したタイミングチャートでは、動作を理解しやすくするために、データイネーブル信号が立ち上がる前のクロック信号ＣＫＶ１〜４，ＣＫＶＢ１〜４の電位を全て”Ｌ”としている。しかし、シフトレジスタ回路の動作にはスタート信号が入力されるまでのクロック信号ＣＫＶ１〜４，ＣＫＶＢ１〜４の変化は影響を与えないので、回路内部のノードをリフレッシュさせる動作等のために、データイネーブル信号が立ち上がる前のクロック信号ＣＫＶ１〜４，ＣＫＶＢ１〜４の電位を変化させても良い。

本発明の実施の形態１に係る画像表示装置の構成図である。本発明の実施の形態１に係る画像表示装置のタイミングチャートである。本発明の実施の形態２に係る画像表示装置の構成図である。本発明の実施の形態２に係る画像表示装置のタイミングチャートである。本発明の実施の形態２の変形例に係る画像表示装置の構成図である。本発明の実施の形態２の変形例に係る画像表示装置のタイミングチャートである。本発明の実施の形態３に係る画像表示装置の構成図である。本発明の実施の形態３に係る画像表示装置のタイミングチャートである。本発明の実施の形態４に係る画像表示装置の構成図である。本発明の実施の形態４に係る画像表示装置のタイミングチャートである。本発明の実施の形態４の変形例１に係る画像表示装置の構成図である。本発明の実施の形態４の変形例１に係る画像表示装置のタイミングチャートである。本発明の実施の形態４の変形例２に係る画像表示装置の構成図である。本発明の実施の形態４の変形例２に係る画像表示装置のタイミングチャートである。本発明の実施の形態５に係る画像表示装置の画素構成を説明するための図である。本発明の実施の形態５に係る画像表示装置の画素構成を説明するための図である。本発明の実施の形態５に係る画像表示装置の画素構成を説明するための図である。本発明の実施の形態５の前提となる画像表示装置のタイミングチャートである。本発明の実施の形態５の前提となる画像表示装置の構成図である。本発明の実施の形態５の前提となる画像表示装置のタイミングチャートである。本発明の実施の形態５に係る画像表示装置のタイミングチャートである。本発明の実施の形態５の前提となる画像表示装置のタイミングチャートである。本発明の実施の形態５の前提となる画像表示装置のタイミングチャートである。本発明の実施の形態５に係る画像表示装置のタイミングチャートである。本発明の前提となる画像表示装置の構成図である。本発明の前提となる画像表示装置のタイミングチャートである。本発明の前提となる画像表示装置のタイミングチャートである。

符号の説明

１画素アレイ、２，３ゲートドライバ回路、４画素、５ソースドライバ、６電源回路、７タイミング生成回路、８レベルシフタ回路。

Claims

マトリクス状に配置された複数の画素と、
前記画素のそれぞれに接続されたゲート配線及びソース配線と、
接続した前記ゲート配線にゲート信号を供給するゲートドライバ回路とを同一基板上に備える画像表示装置であって、
前記ゲートドライバ回路は、複数の前記ゲート配線のそれぞれに対し前記ゲート信号を順次出力する複数のステージを有するシフトレジスタ回路を備え、
隣り合う前記ゲート配線に供給される前記ゲート信号の選択期間の一部が重なり、且つ前記複数の画素の先頭行に接続された前記ゲート配線に供給される前記ゲート信号の前記選択期間のみを、他の前記ゲート配線に供給される前記ゲート信号の前記選択期間よりも短くし、前記画像表示装置に供給される画像データ信号の先頭の水平同期期間のタイミングにスタート信号が前記シフトレジスタ回路に供給されること特徴とする画像表示装置。
請求項１に記載の画像表示装置であって、
前記ゲートドライバ回路は、前記ゲート配線の少なくとも１つを外部から供給される信号で直接駆動すること特徴とする画像表示装置。
請求項１又は請求項２に記載の画像表示装置であって、
前記ゲートドライバ回路は、他の前記ゲート配線より短い前記選択期間の前記ゲート信号が供給される前記ゲート配線を駆動する出力トランジスタが、他の前記ゲート配線を駆動する前記出力トランジスタより駆動能力が大きいこと特徴とする画像表示装置。
請求項１又は請求項２に記載の画像表示装置であって、
前記ゲートドライバ回路は、他の前記ゲート配線より短い前記選択期間の前記ゲート信号が供給される前記ゲート配線に、前記シフトレジスタ回路の複数のステージを割り当てること特徴とする画像表示装置。
マトリクス状に配置された複数の画素と、
前記画素のそれぞれに接続されたゲート配線及びソース配線と、
接続した前記ゲート配線にゲート信号を供給するゲートドライバ回路とを同一基板上に備える画像表示装置であって、
前記ゲートドライバ回路は、複数の前記ゲート配線のそれぞれに対し前記ゲート信号を順次出力する複数のステージを有するシフトレジスタ回路を備え、
前記画像表示装置は、前記シフトレジスタ回路にスタート信号を供給するレベルシフタ回路を備え、
隣り合う前記ゲート配線に供給される前記ゲート信号の選択期間の一部が重なり、且つ前記複数の画素の先頭行に接続された前記ゲート配線を、前記レベルシフタ回路から供給される前記スタート信号で前記シフトレジスタ回路を介さずに直接駆動するに際し、前記画像表示装置に供給される画像データ信号の先頭の水平同期期間のタイミングに前記スタート信号が供給されること特徴とする画像表示装置。
画像表示装置を駆動する方法であって、
前記画像表示装置は、
マトリクス状に配置された複数の画素と、
前記画素のそれぞれに接続されたゲート配線及びソース配線と、
接続した前記ゲート配線にゲート信号を供給するゲートドライバ回路とを同一基板上に備え、
前記ゲートドライバ回路に設けられたシフトレジスタ回路は、複数の前記ゲート配線のそれぞれに対し前記ゲート信号を順次出力し、
隣り合う前記ゲート配線に供給される前記ゲート信号の選択期間の一部が重なり、且つ前記複数の画素の先頭行に接続された前記ゲート配線に供給される前記ゲート信号の前記選択期間のみを、他の前記ゲート配線に供給される前記ゲート信号の前記選択期間よりも短くし、前記画像表示装置に供給される画像データ信号の先頭の水平同期期間のタイミングにスタート信号が前記シフトレジスタ回路に供給されること特徴とする画像表示装置の駆動方法。