JP2014006417A - 液晶表示装置 - Google Patents
液晶表示装置 Download PDFInfo
- Publication number
- JP2014006417A JP2014006417A JP2012142909A JP2012142909A JP2014006417A JP 2014006417 A JP2014006417 A JP 2014006417A JP 2012142909 A JP2012142909 A JP 2012142909A JP 2012142909 A JP2012142909 A JP 2012142909A JP 2014006417 A JP2014006417 A JP 2014006417A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- liquid crystal
- potential
- pixel
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
【課題】メモリ動作に必要な回路部の面積を削減し、高開口率、高精細かつ、低消費電力な液晶表示装置を提供する。
【解決手段】実施形態によれば、液晶表示装置の画素部の画素回路は、第1端子が前記映像信号線に接続され、制御端子が前記第1走査線に接続され、第2端子が前記液晶素子に接続された第1スイッチSW1と、第1端子が映像信号線に接続され、制御端子が第2走査線に接続された第2スイッチSW2と、第1端子が前記第1スイッチの第2端子に接続され、制御端子が前記第3走査線に接続された第3スイッチSW3と、第1端子が前記第1スイッチの第2端子に接続され、第2端子が前記第2スイッチの第2端子に接続され、制御端子が前記第3スイッチの第2端子に接続された第4スイッチSW4と、一方の電極が前記Vcs電源配線に、他方の電極が前記第1スイッチの第2端子に接続された保持容量と、を備えている。
【選択図】図2
【解決手段】実施形態によれば、液晶表示装置の画素部の画素回路は、第1端子が前記映像信号線に接続され、制御端子が前記第1走査線に接続され、第2端子が前記液晶素子に接続された第1スイッチSW1と、第1端子が映像信号線に接続され、制御端子が第2走査線に接続された第2スイッチSW2と、第1端子が前記第1スイッチの第2端子に接続され、制御端子が前記第3走査線に接続された第3スイッチSW3と、第1端子が前記第1スイッチの第2端子に接続され、第2端子が前記第2スイッチの第2端子に接続され、制御端子が前記第3スイッチの第2端子に接続された第4スイッチSW4と、一方の電極が前記Vcs電源配線に、他方の電極が前記第1スイッチの第2端子に接続された保持容量と、を備えている。
【選択図】図2
Description
ここで述べる実施形態は、液晶表示装置に関し、特にアクティブマトリクス型の液晶表示装置に関する。
携帯電話等のモバイル機器に用いられる液晶表示装置は、低消費電力が求められている。この低消費電力化を実現するために、例えば、静止画表示での消費電力化に重点を絞った画素メモリ内蔵の液晶表示装置がある。画素メモリを内蔵していない通常の液晶表示装置では、画素内の保持容量に映像信号を書き込み、電荷を保存して液晶に印加する電圧を保持しているため、静止画表示の場合でも、定期的に映像信号をリフレッシュする必要がある。そのため、静止画表示の場合でも、画素に映像信号を転送する映像信号線を数十kHz程度で駆動しなくてはならず、映像信号線および信号線駆動回路にて多くの電力を消費する。これに対して、画素メモリ内蔵の液晶表示装置では、各画素内に設けられたメモリ回路部で映像信号を保持するため、リフレッシュ動作が不要となる。そのため、映像信号線および信号線駆動回路で消費する電力を大幅に低減する事ができる。
しかしながら、画素メモリ内蔵の液晶表示装置においては、画素内でのメモリ回路部が占有する面責が多いため、開口率が著しく低下してしまう。また、同様の理由から、表示装置の高精細化も困難となる。
この発明の課題は、メモリ動作に必要な回路部の面積を削減し、高開口率、高精細かつ、低消費電力な液晶表示装置を提供することにある。
実施形態によれば、液晶素子と、前記液晶素子と電気的に接続された画素回路とを含み、基板上にマトリクス状に配設された複数の画素部と、前記画素部の配列する行に沿って配置された複数の走査線と、前記画素部の配列する列に沿って配置された複数の映像信号線と、前記液晶素子の対向電極に電圧を供給する電極電源配線と、Vcs電源配線と、前記複数の走査線に順次制御信号を供給して画素部を行単位で線順次走査する走査線駆動回路と、前記映像信号線に前記線順次走査に合せて映像電圧信号を供給する信号線駆動回路と、を具備している。前記画素回路は、第1端子が前記映像信号線に接続され、制御端子が前記第1走査線に接続され、第2端子が前記液晶素子に接続された第1スイッチと、第1端子が前記映像信号線に接続され、制御端子が前記第2走査線に接続された第2スイッチと、第1端子が前記第1スイッチの第2端子に接続され、制御端子が前記第3走査線に接続された第3スイッチと、第1端子が前記第1スイッチの第2端子に接続され、第2端子が前記第2スイッチの第2端子に接続され、制御端子が前記第3スイッチの第2端子に接続された第4スイッチと、一方の電極が前記Vcs電源配線に、他方の電極が前記第1スイッチの第2端子に接続された保持容量と、を有する。
以下、図面を参照しながら、種々の実施形態に係る液晶表示装置およびその駆動方法について説明する。
(第1の実施形態)
図1は、本実施形態に係る表示装置を概略的に示す平面図である。図1に示すように、本実施形態に係る表示装置は、例えば、2型以上のアクティブマトリクス型の表示装置として構成され、液晶表示パネル10およびこの液晶表示パネルの動作を制御するコントローラ12を備えた液晶表示装置である。
図1は、本実施形態に係る表示装置を概略的に示す平面図である。図1に示すように、本実施形態に係る表示装置は、例えば、2型以上のアクティブマトリクス型の表示装置として構成され、液晶表示パネル10およびこの液晶表示パネルの動作を制御するコントローラ12を備えた液晶表示装置である。
液晶表示パネル10は、ガラス板等の光透過性を有する絶縁基板15、この絶縁基板上にマトリクス状に配列され表示領域11を構成するm×n個の表示画素PX、表示画素PXの行毎に接続されているとともにそれぞれ独立してm本ずつ設けられた第1走査線Sg1〜m、第2走査線Mg1〜m、第3走査線Pg1〜m、表示画素PXの列毎に接続されたn本の映像信号線X1〜n、および、電源配線Vcsを備えている。
液晶表示パネル10は、第1走査線Sg1〜m、第2走査線Mg1〜m、第3走査線Pg1〜mを表示画素PXの行毎に順次駆動する走査線駆動回路YDR1、YDR2、複数の映像信号線X1〜nを駆動する信号線駆動回路XDRを備えている。走査線駆動回路YDR1、YDR2、および信号線駆動回路XDRは、表示領域11の外側で絶縁基板15上に一体的に形成され、コントローラ12とともに制御部を構成している。
図2は、表示画素PXの等価回路を示している。画素部として機能する各表示画素PXは、対向する電極20間に挟まれた液晶層(液晶素子)14と、この液晶層に駆動電圧を供給する画素回路16と、を含んでいる。複数の表示画素PXが配列する各行において、赤(R)表示用、緑(G)表示用、青(B)表示用の3つ表示画素PXが周期的に並んで設けられている。各表示画素PXの画素回路16は、電圧信号からなる映像信号(Data1〜N)に応じて液晶表示素子からの透過光を制御する電圧信号方式の画素回路であり、第1、第2、第3、第4スイッチSW1〜SW4、およびキャパシタとしての保持容量Cs、を有している。
液晶表示装置の表示モードには、第1表示モードおよび第2表示モードがあり、第1表示モードは、通常の駆動状態であり、信号線駆動回路XDRから階調に応じた映像信号が画素回路16に印加される。これに対して第2表示モードでは、信号線駆動回路XDRからは階調に無関係な周期的な信号が画素回路16に印加され、前フレーム時に保持容量Csに保持されている画素電位(第1スイッチSW1の第2端子電位)に応じて、信号線駆動回路XDRから送られる周期的な信号を自発的に選択し、取り込む。
本実施形態に係る表示装置において、各スイッチSW1〜SW4は、例えば、薄膜トランジスタにより構成されている。これらの薄膜トランジスタは全て同一工程、同一層構造で形成され、半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタである。なお、各スイッチSW1〜SW4は、スイッチとして機能すれば、Nチャネル型、Pチャネル型のいずれをも使用可能である。
第1〜4スイッチSW1〜SW4の各々は、第1端子、第2端子、および制御端子を有し、本実施形態では、これら第1端子、第2端子、および制御端子をそれぞれソース、ドレイン、ゲートとしている。
画素回路16において、第1スイッチSW1は、第1端子(ここではソース)が映像信号線X1〜nに接続され、第2端子(ここではドレイン)が、第3スイッチSW3の第1端子(ここでは、ソース)に接続され、制御端子(ここではゲート)が第1走査線Sg1(1〜m)に接続されている。これにより、第1スイッチSW1は、第1走査線Sg1(1〜m)からの制御信号SG(1〜m)によりオン(導通状態)、オフ(非導通状態)制御され、第1および第2表示モード時に映像信号線X1〜nからのデータ信号を画素回路16に取り込む。
第2スイッチSW2は、第1端子(ここではソース)が映像信号線X1〜nに接続され、第2端子(ここではドレイン)が、第4スイッチSW4のドレインに接続され、ゲートが第2走査線Mg1〜mに接続されている。これにより、第2スイッチSW2は、第2走査線Mg1〜mからの制御信号MG(1〜m)によりオン(導通状態)、オフ(非導通状態)制御され、第2表示モード時に映像信号線X1〜nからの周期的な信号の画素回路16への取り込みを選択する。第1表示モード時、第2スイッチSW2は、常時オフ状態または、第1スイッチSW1に同期して動作する。
第3スイッチSW3は、ソースが第1スイッチSW1のドレインに接続され、ドレインが、第4スイッチSW4のゲートに接続され、ゲートが第3走査線Pg1〜mに接続されている。これにより、第3スイッチSW3は、第3走査線Pg1〜mからの制御信号PG(1〜m)によりオン(導通状態)、オフ(非導通状態)制御され、第2表示モードにおけるリセット動作時に画素電位(第1スイッチSW1のソース電位)を第4スイッチSW4のゲートに書き込む。
第4スイッチSW4は、第1端子(ここではソース)が第1スイッチSW1のドレインに接続され、第2端子(ここではドレイン)が、第2スイッチSW2のドレインに接続され、制御端子(ここではゲート)が第3スイッチSW3のドレインに接続されている。これにより、第4スイッチSW4は、第2表示モードにおける第2書き込み動作時に、映像信号線X1〜nから取り込むデータを画素電位に応じて選択する。
保持容量Csは、2つの電極を有し、一方の電極はVcs電源配線に、他方の電極は第1スイッチSW1のドレインに接続され、映像信号により決定される画素電位(第1スイッチSW1のドレイン電位)を保持する。また、第1スイッチSW1のドレインは、液晶素子を構成する電極20の内、一方の電極(画素電極)に接続されている。また、他方の電極(対向電極)20は、共通電極駆動配線Vcomに接続されている。
なお、各行の表示画素PXの少なくとも1つは、第2スイッチSW2を有している。第2スイッチSW2は複数の画素回路16に共有することも可能である。
一方、図1に示すように、液晶表示装置のコントローラ12は、液晶表示パネル10の外部に配置されたプリント回路基板(図示せず)上に形成され、走査線駆動回路YDR1、YDR2および信号線駆動回路XDRを制御する。コントローラ12は外部から供給されるデジタル映像信号および同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、および水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生する。
そして、コントローラ12は、これら垂直走査制御信号および水平走査制御信号をそれぞれ走査線駆動回路YDR1、YDR2および信号線駆動回路XDRに供給すると共に、水平および垂直走査タイミングに同期してデジタル映像信号および初期化信号を信号線駆動回路XDRに供給する。
信号線駆動回路XDRは、第1表示モード時、水平走査制御信号の制御により各水平走査期間において順次得られる映像信号をアナログ形式に変換し、映像信号に応じた複数階調の階調電圧信号Vsigを複数の映像信号線X1〜nに並列的に供給する。第2表示モード時、信号線駆動回路XDRは、映像信号に依存しない複数の電圧値を周期的に複数の映像信号線X1〜nに並列的に供給する。
走査線駆動回路YDR1、YDR2は、シフトレジスタ(図示しない)、出力バッファ(図示しない)等を含み、外部から供給される水平走査スタートパルスを順次次段に転送し、図1および図2に示すように、出力バッファを介して各行の表示画素PXに3種類の制御信号、すなわち、制御信号SG(1〜m)、MG(1〜m)、PG(1〜m)を供給する。第2表示モード時には、各制御信号SG、MG、PGは行毎に走査されるのでは無く、全ての行において同一の信号となる。
これにより、第1走査線Sg1〜m、第2走査線Mg1〜m、3走査線Pg1〜mは、それぞれ制御信号SG(1〜m)、MG(1〜m)、PG(1〜m)により駆動される。
これにより、第1走査線Sg1〜m、第2走査線Mg1〜m、3走査線Pg1〜mは、それぞれ制御信号SG(1〜m)、MG(1〜m)、PG(1〜m)により駆動される。
次に、以上のように構成された液晶表示装置の動作について説明する。図3は、本実施形態に係る液晶表示装置の駆動方法の一例を説明するためのタイミングチャートであり、表示動作時の走査線駆動回路YDR1、YDR2の制御信号のタイミングチャートを示している。走査線駆動回YDR1、YDR2は、例えば、スタート信号(STV1〜STV3)とクロック(CKV1〜CKV3)とから各水平走査期間Hに対応した1水平走査期間の幅(Tw−Starta)のパルスを生成し、そのパルスを制御信号SG(1〜m)、MG(1〜m)、PG(1〜m)として出力する。
画素回路16の動作は、第1表示モードにおいて、書き込み動作、電位保持動作に分けられ、第2表示モード時では、リセット動作、第1書き込み動作、第2書き込み動作、電位保持動作に分けられる。第1表示モード時から第2表示モードへの切り替えは、コントローラ12からの制御信号により行われる。この際、切り替わる際の第1表示モード時の最終フレームでは、映像信号をハイレベル:Vdd、ローレベル:Vssの2bitデータとするのが好ましい。
第1表示モードは、液晶表示装置で行われる通常駆動動作である。書き込み動作では、制御信号SGが第1スイッチSW1のオン電位、制御信号MGが第2スイッチSW2のオフ電位、制御信号PGが第3スイッチSW3のオフ電位となる。これにより第1スイッチSW1がオン、第2スイッチSW2、第3スイッチSW3がオフ状態となり、信号線駆動回路XDRからの映像信号Vsigが第1スイッチSW1のドレインに書き込まれる。電位保持動作では、制御信号SGが第1スイッチSW1のオフ電位、制御信号MGが第2スイッチSW2のオフ電位、制御信号PGが第3スイッチSW3のオフ電位となる。これにより第1スイッチSW1、第2スイッチSW2、第3スイッチSW3がオフ状態となり、第1スイッチSW1の第2端子電位が保持容量Csにより保持される。
次に、第2表示モードについて説明する。第2表示モードは、周期的に送られる信号線駆動回路XDRからの複数電位からなる映像信号の中から、前フレームに保持容量Csに保持された画素電位(第1スイッチSW1のドレイン電位)に応じて、次フレーム時の保持容量Csの保持電位を選択する表示モード(メモリ駆動動作)である。
第2表示モードにおいて、リセット動作では、図3および図4に示すように、制御信号SGが第1スイッチSW1のオフ電位、制御信号MGが第2スイッチSW2のオフ電位、制御信号PGが第3スイッチSW3のオン電位となり、映像信号線X1〜nは第1書き込み電位(ハイレベル:Vdd)となる。これにより、第1および第2スイッチSW1、SW2がオフ、第3スイッチSW3がオン状態となり、前フレームで保持容量Csに保持された画素電位(第1スイッチSW1のドレイン電位)VPが第4スイッチSW4のゲートに書き込まれる。
図3および図5に示すように、第1書き込み動作では、制御信号SGが第1スイッチSW1のオン電位、制御信号MGが第2スイッチSW2のオン電位、制御信号PGが第3スイッチSW3のオフ電位となり、映像信号線は第1書き込み電位(ここではハイレベル:Vdd)(第1レベル値)となる。これにより、第1および第2スイッチSW1、SW2がオン、第3スイッチSW3がオフ状態となり、第4スイッチSW4のソース、ドレインは第1書き込み電位:Vdd、ゲートは前フレームの画素電位VPとなる。また、液晶層14を挟む対向電極電位の電位反転はこの期間に行われる。
図3および図6に示すように、第2書き込み動作では、制御信号SGが第1スイッチSW1のオフ電位、制御信号MGが第2スイッチSW2のオン電位、制御信号PGが第3スイッチSW3のオフ電位となり、映像信号線は第2書き込み電位(ここではローレベル:Vss)(第2レベル値)となる。これにより、第1スイッチSW1、第3スイッチSW3がオフ、第2スイッチSW2がオン状態となり、第4スイッチSW4はゲートが前フレームの画素電位VP、ドレインが第2書き込み電位:Vssとなる。第4スイッチSW4のソースは、前フレームの画素電位VPがローレベル:Vssの場合には、第4スイッチSW4がオフ状態となり、第1書き込み電位:Vddのままとなる。
また、図7に示すように、第4スイッチSW4のソースは、前フレームの画素電位VPがハイレベル:Vddの場合には、第4スイッチSW4がオン状態となり、第2書き込み電位:Vssとなる。これにより前フレームの画素がハイレベル:Vddの場合には、次フレームの画素電位はローレベル;Vssとなり、前フレームの画素がローレベル:Vssの場合には、次フレームの画素電位はハイレベル;Vddとなる(反転リフレッシュ)。
第2表示モードにおける電位保持動作では、図3、図8、図9に示すように、制御信号SGが第1スイッチSW1のオフ電位、制御信号MGが第2スイッチSW2のオフ電位、制御信号PGが第3スイッチSW3のオフ電位となり、映像信号線X1〜nは第2書き込み電位(ここではローレベル:Vss)となる。これにより、第1スイッチSW1、第2スイッチSW2、第3スイッチSW3がオフ状態となり、第1スイッチSW1のドレインの電位が保持容量Csにより保持される。この時、映像信号線X1〜nは、第1書き込み電位と第2書き込み電位の中間電位である第3書き込み電位(第3レベル値)に設定してもよい。図8は、前フレームの画素電位がローレベル:Vssの場合、図9は、前フレームの画素電位がハイレベル:Vddの場合をそれぞれ示している。
以上のように構成された液晶表示装置によれば、第2表示モードでは、上述したリセット動作、第1書き込み動作、第2書き込み動作、電位保持動作を順次、各表示画素で繰り返し行うことにより、液晶層14の極性反転にも対応し、所望の画像を表示するが、信号線駆動回路XDRの周波数が第1表示モードに対して低いため、消費電力を大幅に低減することができる。また、他の画素内蔵メモリに対して、必要な素子数が大幅に少ないため、メモリ動作に必要な回路部の面積を大幅に削減することができる。これにより、高開効率、高精細な液晶表示装置の実現が可能となる。
次に、他の実施形態に係る液晶表示装置について説明する。なお、以下に説明する他の実施形態において、前述した第1の実施形態と同一の部分には、同一の参照符号を付してその詳細な説明を省略し、第1の実施形態と異なる部分を中心に詳しく説明する。
(第2の実施形態)
第2の実施形態に係る液晶表示装置およびその駆動方法について説明する。図10は、第2の実施形態に係る液晶表示装置の表示画素PXの等価回路を示している。第2の実施形態によれば、液晶表示装置は、表示画素PXの列毎に接続されたn本のVck電源配線を更に備えている。Vck電源配線は、Vcs電源配線、または対向電極(図示しない)と共通化することも可能である。
第2の実施形態に係る液晶表示装置およびその駆動方法について説明する。図10は、第2の実施形態に係る液晶表示装置の表示画素PXの等価回路を示している。第2の実施形態によれば、液晶表示装置は、表示画素PXの列毎に接続されたn本のVck電源配線を更に備えている。Vck電源配線は、Vcs電源配線、または対向電極(図示しない)と共通化することも可能である。
画素部として機能する各表示画素PXは、対向する電極20間に挟まれた液晶層14と、この液晶層に駆動電圧を供給する画素回路16と、を含んでいる。各表示画素PXの画素回路16は、電圧信号からなる映像信号(Data1〜N)に応じて液晶表示素子からの透過光を制御する電圧信号方式の画素回路であり、第1、第2、第3、第4スイッチSW1〜SW4、キャパシタとしての保持容量Cs、を備え、第2の実施形態では、補助容量Ckを更に備えている。補助容量Ckは、対向する2つの電極を有し、Vck電源配線および第4スイッチSW4の制御端子間に接続されている。この補助容量Ckは、第3スイッチSW3のオン、オフ切り替え時のスイッチノイズを低減する。
液晶表示装置の表示モードには、第1表示モードおよび第2表示モードがあり、第1表示モードは、通常の駆動状態であり、信号線駆動回路XDRから階調に応じた映像信号が画素回路16に印加される。これに対して第2表示モードでは、信号線駆動回路XDRからは階調に無関係な周期的な信号が画素回路16に印加され、前フレーム時に保持容量Csに保持されている画素電位(第1スイッチSW1の第2端子電位)に応じて、信号線駆動回路XDRから送られる周期的な信号を自発的に選択し、取り込む。
第2の実施形態において、液晶表示装置の他の構成および第1および第2表示モード時の動作は、前述した第1の実施形態と同一である。第2の実施形態に係る液晶表示装置においても、第2表示モードでは、リセット動作、第1書き込み動作、第2書き込み動作、電位保持動作を順次、各表示画素で繰り返し行うことにより、液晶層14の極性反転にも対応し、所望の画像を表示するが、信号線駆動回路XDRの周波数が第1表示モードに対して低いため、消費電力を大幅に低減することができる。また、他の画素内蔵メモリに対して、必要な素子数が大幅に少ないため、メモリ動作に必要な回路部の面積を大幅に削減することができる。これにより、高開効率、高精細な液晶表示装置の実現が可能となる。更に、補助容量Ckを設けることにより、第3スイッチSW3のオン、オフ切り替え時のスイッチノイズ、突き抜け電圧の影響を低減することができる。
(第3の実施形態)
第3の実施形態に係る液晶表示装置およびその駆動方法について説明する。図11は、第3の実施形態に係る液晶表示装置の表示画素PXの等価回路を示している。第3の実施形態によれば、液晶表示装置は、表示画素PXの列毎に接続されたn本のVcomos電源配線を更に備えている。Vck電源配線は、Vcs電源配線、または対向電極(図示しない)と共通化することも可能である。
第3の実施形態に係る液晶表示装置およびその駆動方法について説明する。図11は、第3の実施形態に係る液晶表示装置の表示画素PXの等価回路を示している。第3の実施形態によれば、液晶表示装置は、表示画素PXの列毎に接続されたn本のVcomos電源配線を更に備えている。Vck電源配線は、Vcs電源配線、または対向電極(図示しない)と共通化することも可能である。
画素部として機能する各表示画素PXは、対向する電極20間に挟まれた液晶層14と、この液晶層に駆動電圧を供給する画素回路16と、を含んでいる。各表示画素PXの画素回路16は、電圧信号からなる映像信号(Data1〜N)に応じて液晶表示素子からの透過光を制御する電圧信号方式の画素回路であり、第1、第2、第3、第4スイッチSW1〜SW4、キャパシタとしての保持容量Cs、を備え、第3の実施形態では、第5スイッチSW5を更に備えている。第5スイッチSW5は、可変容量として動作する。
実施形態に係る表示装置において、各駆動トランジスタおよび各スイッチをそれぞれ構成した薄膜トランジスタは全て同一工程、同一層構造で形成され、半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタである。第1〜5スイッチSW1〜SW5の各々は、第1端子、第2端子、および制御端子を有し、本実施形態では、これら第1端子、第2端子、および制御端子をそれぞれソース、ドレイン、ゲートとしている。第5スイッチSW5は、例えば、Pチャネル型のトランジスタにより構成さている。
液晶表示装置の表示モードには、第1表示モードおよび第2表示モードがあり、第1表示モードは、通常の駆動状態であり、信号線駆動回路XDRから階調に応じた映像信号が画素回路16に印加される。これに対して第2表示モードでは、信号線駆動回路XDRからは階調に無関係な周期的な信号が画素回路16に印加され、前フレーム時に保持容量Csに保持されている画素電位(第1スイッチSW1の第2端子電位)に応じて、信号線駆動回路XDRから送られる周期的な信号を自発的に選択し、取り込む。
画素回路16において、第1スイッチSW1は、第1端子(ここではソース)が映像信号線X1〜nに接続され、第2端子(ここではドレイン)が、第3スイッチSW3の第1端子(ここでは、ソース)に接続され、制御端子(ここではゲート)が第1走査線Sg1(1〜m)に接続されている。これにより、第1スイッチSW1は、第1走査線Sg1(1〜m)からの制御信号SG(1〜m)によりオン(導通状態)、オフ(非導通状態)制御され、第1および第2表示モード時に映像信号線X1〜nからのデータ信号を画素回路16に取り込む。
第2スイッチSW2は、第1端子(ここではソース)が映像信号線X1〜nに接続され、第2端子(ここではドレイン)が、第4スイッチSW4のドレインに接続され、ゲートが第2走査線Mg1〜mに接続されている。これにより、第2スイッチSW2は、第2走査線Mg1〜mからの制御信号MG(1〜m)によりオン(導通状態)、オフ(非導通状態)制御され、第2表示モード時に映像信号線X1〜nからの周期的な信号の画素回路16への取り込みを選択する。第1表示モード時、第2スイッチSW2は、常時オフ状態または、第1スイッチSW1に同期して動作する。
第3スイッチSW3は、ソースが第1スイッチSW1のドレインに接続され、ドレインが、第4スイッチSW4のゲートに接続され、ゲートが第3走査線Pg1〜mに接続されている。これにより、第3スイッチSW3は、第3走査線Pg1〜mからの制御信号PG(1〜m)によりオン(導通状態)、オフ(非導通状態)制御され、第2表示モードにおけるリセット動作時に画素電位(第1スイッチSW1のソース電位)を第4スイッチSW4のゲートに書き込む。
第4スイッチSW4は、第1端子(ここではソース)が第1スイッチSW1のドレインに接続され、第2端子(ここではドレイン)が、第2スイッチSW2のドレインに接続され、制御端子(ここではゲート)が第3スイッチSW3のドレインに接続されている。これにより、第4スイッチSW4は、第2表示モードにおける第2書き込み動作時に、映像信号線X1〜nから取り込むデータを画素電位に応じて選択する。
第5スイッチSW5は、第1端子(ここではソース)および第2端子(ここではドレイン)がVcmos電源配線(容量制御配線)に接続され、制御端子(ここではゲート)が第4スイッチSW4のゲートに接続されている。これにより、第5スイッチSW5は、第2表示モード時に画素電位VPに応じた可変容量として動作し、後述の第2表示モード時の第4スイッチSW4の第2書き込み動作でのオン、オフ状態の制御を補助する役割を果たす。これにより、第5スイッチSW5は、第3スイッチSW3のオン、オフ切り替え時のスイッチノイズを低減するとともに、第3スイッチSW3の突き抜け電圧の影響を低減する。
保持容量Csは、2つの電極を有し、一方の電極はVcs電源配線に、他方の電極は第1スイッチSW1のドレインに接続され、映像信号により決定される画素電位(第1スイッチSW1のドレイン電位)を保持する。また、第1スイッチSW1のドレインは、液晶素子を構成する電極20の内、一方の電極(画素電極)に接続されている。
なお、各行の表示画素PXの少なくとも1つは、第2スイッチSW2を有している。第2スイッチSW2は複数の画素回路16に共有することも可能である。
第3の実施形態において、液晶表示装置の他の構成は、前述した第1の実施形態と同一である。
第3の実施形態において、液晶表示装置の他の構成は、前述した第1の実施形態と同一である。
次に、以上のように構成された液晶表示装置の動作について説明する。図12は、本実施形態に係る液晶表示装置の駆動方法の一例を説明するためのタイミングチャートを示している。
第1の実施形態と同様に、画素回路16の動作は、第1表示モード時は、書き込み動作、電位保持動作、第2表示モード時は、リセット動作、第1書き込み動作、第2書き込み動作、電位保持動作に分けられる。第1表示モード時から第2表示モードへの切り替えは、コントローラ12からの制御信号により行われる。この際、切り替わる際の第1表示モード時の最終フレームでは、映像信号をハイレベル:Vdd、ローレベル:Vssの2bitデータとするのが好ましい。
第1表示モードは、液晶表示装置で行われる通常駆動動作である。書き込み動作では、制御信号SGが第1スイッチSW1のオン電位、制御信号MGが第2スイッチSW2のオフ電位、制御信号PGが第3スイッチSW3のオフ電位となる。これにより第1スイッチSW1がオン、第2スイッチSW2、第3スイッチSW3がオフ状態となり、信号線駆動回路XDRからの映像信号Vsigが第1スイッチSW1のドレインに書き込まれる。電位保持動作では、制御信号SGが第1スイッチSW1のオフ電位、制御信号MGが第2スイッチSW2のオフ電位、制御信号PGが第3スイッチSW3のオフ電位となる。これにより、第1スイッチSW1、第2スイッチSW2、第3スイッチSW3がオフ状態となり、第1スイッチSW1のドレイン電位が保持容量Csにより保持される。
次に、第2表示モードについて説明する。第2表示モードは、周期的に送られる信号線駆動回路XDRからの複数電位からなる映像信号の中から、前フレームに保持容量Csに保持された画素電位(第1スイッチSW1のドレイン電位)に応じて、次フレーム時の保持容量Csの保持電位を選択する表示モード(メモリ駆動動作)である。
第2表示モードにおいて、リセット動作では、図12および図13に示すように、制御信号SGが第1スイッチSW1のオフ電位、制御信号MGが第2スイッチSW2のオフ電位、制御信号PGが第3スイッチSW3のオン電位となり、映像信号線X1〜nは第1書き込み電位(ハイレベル:Vdd)となり、更に、Vcmos電源配線はハイレベル:Vddとなる。これにより、第1および第2スイッチSW1、SW2がオフ、第3スイッチSW3がオン状態となり、前フレームで保持容量Csに保持された画素電位(第1スイッチSW1のドレイン電位)VPが第4スイッチSW4のゲートに書き込まれる。
図12および図14に示すように、第1書き込み動作では、制御信号SGが第1スイッチSW1のオン電位、制御信号MGが第2スイッチSW2のオン電位、制御信号PGが第3スイッチSW3のオフ電位となり、映像信号線X1〜nは第1書き込み電位(ここではハイレベル:Vdd)、Vcmos電源配線はハイレベル:Vddとなる。これにより、第1および第2スイッチSW1、SW2がオン、第3スイッチSW3がオフ状態となり、第4スイッチSW4のソース、ドレインは第1書き込み電位:Vdd、ゲートは前フレームの画素電位VPとなる。また、液晶層14を挟む対向電極電位の電位反転はこの期間に行われる。
図12および図15に示すように、第2書き込み動作では、制御信号SGが第1スイッチSW1のオフ電位、制御信号MGが第2スイッチSW2のオン電位、制御信号PGが第3スイッチSW3のオフ電位となり、映像信号線X1〜nは第2書き込み電位(ここではローレベル:Vss)となり、Vcmos電源配線はローレベル:Vss(ここでは、GND)となる。これにより、第1スイッチSW1、第3スイッチSW3がオフ、第2スイッチSW2がオン状態となり、第4スイッチSW4はゲートが前フレームの画素電位VP、ドレインが第2書き込み電位:Vssとなる。第4スイッチSW4のソースは、前フレームの画素電位VPがローレベル:Vssの場合には、第4スイッチSW4がオフ状態となり、第1書き込み電位:Vddのままとなる。
また、図16に示すように、第4スイッチSW4のソースは、前フレームの画素電位VPがハイレベル:Vddの場合には、第4スイッチSW4がオン状態となり、第2書き込み電位:Vssとなる。これにより前フレームの画素がハイレベル:Vddの場合には、次フレームの画素電位はローレベル;Vssとなり、前フレームの画素がローレベル:Vssの場合には、次フレームの画素電位はハイレベル;Vddとなる(反転リフレッシュ)。
第2表示モードにおける電位保持動作では、図12、図17、図18に示すように、制御信号SGが第1スイッチSW1のオフ電位、制御信号MGが第2スイッチSW2のオフ電位、制御信号PGが第3スイッチSW3のオフ電位となり、映像信号線X1〜nは第2書き込み電位(ここではローレベル:Vss)となり、Vcmos電源配線はローレベル:Vss(GND)となる。これにより、第1スイッチSW1、第2スイッチSW2、第3スイッチSW3がオフ状態となり、第1スイッチSW1のドレインの電位が保持容量Csにより保持される。この時、映像信号線X1〜nは、第1書き込み電位と第2書き込み電位の中間電位である第3書き込み電位に設定してもよい。図17は、前フレームの画素電位がローレベル:Vssの場合、図18は、前フレームの画素電位がハイレベル:Vddの場合をそれぞれ示している。
以上のように構成された第3の実施形態に係る液晶表示装置においても、第2表示モードでは、リセット動作、第1書き込み動作、第2書き込み動作、電位保持動作を順次、各表示画素で繰り返し行うことにより、液晶層14の極性反転にも対応し、所望の画像を表示するが、信号線駆動回路XDRの周波数が第1表示モードに対して低いため、消費電力を大幅に低減することができる。また、他の画素内蔵メモリに対して、必要な素子数が大幅に少ないため、メモリ動作に必要な回路部の面積を大幅に削減することができる。これにより、高開効率、高精細な液晶表示装置の実現が可能となる。更に、第5スイッチSW5を設けることにより、第3スイッチSW3のオン、オフ切り替え時のスイッチノイズ、突き抜け電圧の影響を低減することができる。
(第4の実施形態)
次に、第4の実施形態に係る液晶表示装置およびその駆動方法について説明する。
前述した第1の実施形態において、画素回路16を構成する第1、第2、第3スイッチSW1ないしSW3は、それぞれNチャネル型、Nチャネル型、Pチャネル型のトランジスタにより構成したが、これらのスイッチは、Nチャネル型、Pチャネル型のいずれをも使用可能である。また、第1の実施形態において、第4スイッチSW4はNチャネル型のトランジスタにより構成したが、Pチャネル型のトランジスタで構成してもよい。
次に、第4の実施形態に係る液晶表示装置およびその駆動方法について説明する。
前述した第1の実施形態において、画素回路16を構成する第1、第2、第3スイッチSW1ないしSW3は、それぞれNチャネル型、Nチャネル型、Pチャネル型のトランジスタにより構成したが、これらのスイッチは、Nチャネル型、Pチャネル型のいずれをも使用可能である。また、第1の実施形態において、第4スイッチSW4はNチャネル型のトランジスタにより構成したが、Pチャネル型のトランジスタで構成してもよい。
図19は、第4の実施形態に係る液晶表示装置の表示画素PXの等価回路を示している。第4の実施形態によれば、画素回路16を構成する第4スイッチSW4は、第1の実施形態と異なり、Pチャネル型の薄膜トランジスタにより構成されている。画素回路16の他の構成は第1の実施形態と同一である。また、第4の実施形態において、液晶表示装置の他の構成は、前述した第1の実施形態と同一である。
図20は、本実施形態に係る液晶表示装置の駆動方法の一例を説明するためのタイミングチャートを示している。第1の実施形態と同様に、画素回路16の動作は、第1表示モード時は、書き込み動作、電位保持動作、第2表示モード時は、リセット動作、第1書き込み動作、第2書き込み動作、電位保持動作に分けられる。第1表示モード時から第2表示モードへの切り替えは、コントローラ12からの制御信号により行われる。この際、切り替わる際の第1表示モード時の最終フレームでは、映像信号をハイレベル:Vdd、ローレベル:Vssの2bitデータとするのが好ましい。第4の実施形態のように第4スイッチSW4をPチャネル型のトランジスタで構成した場合、第2表示モードにおける第1書込み動作および第2書込み動作の映像信号は、第1の実施形態では、ハイレベルからローレベルとしているのに対して、ローレベルからハイレベルに切り換える。
すなわち、図20に示すように、第1表示モードは、液晶表示装置で行われる通常駆動動作である。書き込み動作では、制御信号SGが第1スイッチSW1のオン電位、制御信号MGが第2スイッチSW2のオフ電位、制御信号PGが第3スイッチSW3のオフ電位となる。これにより第1スイッチSW1がオン、第2スイッチSW2、第3スイッチSW3がオフ状態となり、信号線駆動回路XDRからの映像信号Vsigが第1スイッチSW1のドレインに書き込まれる。電位保持動作では、制御信号SGが第1スイッチSW1のオフ電位、制御信号MGが第2スイッチSW2のオフ電位、制御信号PGが第3スイッチSW3のオフ電位となる。これにより第1スイッチSW1、第2スイッチSW2、第3スイッチSW3がオフ状態となり、第1スイッチSW1の第2端子電位が保持容量Csにより保持される。
第2表示モードは、周期的に送られる信号線駆動回路XDRからの複数電位からなる映像信号の中から、前フレームに保持容量Csに保持された画素電位(第1スイッチSW1のドレイン電位)に応じて、次フレーム時の保持容量Csの保持電位を選択する表示モード(メモリ駆動動作)である。
第2表示モードにおいて、リセット動作では、図20および図21に示すように、制御信号SGが第1スイッチSW1のオフ電位、制御信号MGが第2スイッチSW2のオフ電位、制御信号PGが第3スイッチSW3のオン電位となり、映像信号線X1〜nは第1書き込み電位(ここでは、ローレベル:Vss)(第1レベル値)となる。これにより、第1および第2スイッチSW1、SW2がオフ、第3スイッチSW3がオン状態となり、前フレームで保持容量Csに保持された画素電位(第1スイッチSW1のドレイン電位)VPが第4スイッチSW4のゲートに書き込まれる。
図20および図22に示すように、第1書き込み動作では、制御信号SGが第1スイッチSW1のオン電位、制御信号MGが第2スイッチSW2のオン電位、制御信号PGが第3スイッチSW3のオフ電位となり、映像信号線は第1書き込み電位(ここではローレベル:Vss)(第2レベル値)となる。これにより、第1および第2スイッチSW1、SW2がオン、第3スイッチSW3がオフ状態となり、第4スイッチSW4のソース、ドレインは第1書き込み電位:Vss、ゲートは前フレームの画素電位VPとなる。また、液晶層14を挟む対向電極電位の電位反転はこの期間に行われる。
図20および図23に示すように、第2書き込み動作では、制御信号SGが第1スイッチSW1のオフ電位、制御信号MGが第2スイッチSW2のオン電位、制御信号PGが第3スイッチSW3のオフ電位となり、映像信号線は第2書き込み電位(ここではハイレベル:Vdd)となる。これにより、第1スイッチSW1、第3スイッチSW3がオフ、第2スイッチSW2がオン状態となり、第4スイッチSW4はゲートが前フレームの画素電位VP、ドレインが第2書き込み電位:Vddとなる。第4スイッチSW4のソースは、前フレームの画素電位VPがローレベル:Vssの場合には、第4スイッチSW4がオン状態となり、第2書き込み電位:Vddとなる。
また、図24に示すように、第4スイッチSW4のソースは、前フレームの画素電位VPがハイレベル:Vddの場合には、第4スイッチSW4がオフ状態となり、第2書き込み電位:Vssとなる。これにより前フレームの画素がハイレベル:Vddの場合には、次フレームの画素電位はローレベル;Vssとなり、前フレームの画素がローレベル:Vssの場合には、次フレームの画素電位はハイレベル;Vddとなる(反転リフレッシュ)。
第2表示モードにおける電位保持動作では、図20、図25、図26に示すように、制御信号SGが第1スイッチSW1のオフ電位、制御信号MGが第2スイッチSW2のオフ電位、制御信号PGが第3スイッチSW3のオフ電位となり、映像信号線X1〜nは第2書き込み電位(ここではハイレベル:Vdd)となる。これにより、第1スイッチSW1、第2スイッチSW2、第3スイッチSW3がオフ状態となり、第1スイッチSW1のドレインの電位が保持容量Csにより保持される。この時、映像信号線X1〜nは、第1書き込み電位と第2書き込み電位の中間電位である第3書き込み電位(第3レベル値)に設定してもよい。図25は、前フレームの画素電位がローレベル:Vssの場合、図26は、前フレームの画素電位がハイレベル:Vddの場合をそれぞれ示している。
以上のように構成された液晶表示装置によれば、第2表示モードでは、上述したリセット動作、第1書き込み動作、第2書き込み動作、電位保持動作を順次、各表示画素で繰り返し行うことにより、液晶層14の極性反転にも対応し、所望の画像を表示するが、信号線駆動回路XDRの周波数が第1表示モードに対して低いため、消費電力を大幅に低減することができる。また、他の画素内蔵メモリに対して、必要な素子数が大幅に少ないため、メモリ動作に必要な回路部の面積を大幅に削減することができる。これにより、高開効率、高精細な液晶表示装置の実現が可能となる。
(第5の実施形態)
次に、第5の実施形態に係る液晶表示装置およびその駆動方法について説明する。
前述した図10に示した第2の実施形態において、画素回路16を構成する第1、第2、第3スイッチSW1ないしSW3は、それぞれNチャネル型、Nチャネル型、Pチャネル型のトランジスタにより構成したが、これらのスイッチは、Nチャネル型、Pチャネル型のいずれをも使用可能である。また、第2の実施形態において、第4スイッチSW4はNチャネル型のトランジスタにより構成したが、Pチャネル型のトランジスタで構成してもよい。
次に、第5の実施形態に係る液晶表示装置およびその駆動方法について説明する。
前述した図10に示した第2の実施形態において、画素回路16を構成する第1、第2、第3スイッチSW1ないしSW3は、それぞれNチャネル型、Nチャネル型、Pチャネル型のトランジスタにより構成したが、これらのスイッチは、Nチャネル型、Pチャネル型のいずれをも使用可能である。また、第2の実施形態において、第4スイッチSW4はNチャネル型のトランジスタにより構成したが、Pチャネル型のトランジスタで構成してもよい。
図27は、第5の実施形態に係る液晶表示装置の表示画素PXの等価回路を示している。第5の実施形態によれば、画素回路16を構成する第4スイッチSW4は、第2の実施形態と異なり、Pチャネル型の薄膜トランジスタにより構成されている。画素回路16の他の構成は第1の実施形態と同一である。また、第5の実施形態において、液晶表示装置の他の構成は、前述した第2の実施形態と同一である。
図20は、本実施形態に係る液晶表示装置の駆動方法の一例を説明するためのタイミングチャートを示している。第2の実施形態と同様に、画素回路16の動作は、第1表示モード時は、書き込み動作、電位保持動作、第2表示モード時は、リセット動作、第1書き込み動作、第2書き込み動作、電位保持動作に分けられる。第1表示モード時から第2表示モードへの切り替えは、コントローラ12からの制御信号により行われる。この際、切り替わる際の第1表示モード時の最終フレームでは、映像信号をハイレベル:Vdd、ローレベル:Vssの2bitデータとするのが好ましい。第5の実施形態のように第4スイッチSW4をPチャネル型のトランジスタで構成した場合、第2表示モードにおける第1書込み動作および第2書込み動作の映像信号は、第1の実施形態では、ハイレベルからローレベルとしているのに対して、ローレベルからハイレベルに切り換える。他の動作は、前述した第2の実施形態および第4の実施形態と同様である。
このように構成された第5の実施形態に係る液晶表示装置においても、前述した第2の実施形態に係る液晶表示装置と同様の作用効果を得ることができる。
このように構成された第5の実施形態に係る液晶表示装置においても、前述した第2の実施形態に係る液晶表示装置と同様の作用効果を得ることができる。
(第6の実施形態)
第6の実施形態に係る液晶表示装置およびその駆動方法について説明する。
前述した図11に示した第3の実施形態において、画素回路16を構成する第1、第2、第3スイッチSW1ないしSW3は、それぞれNチャネル型、Nチャネル型、Pチャネル型のトランジスタにより構成したが、これらのスイッチは、Nチャネル型、Pチャネル型のいずれをも使用可能である。また、第3の実施形態において、第4スイッチSW4はNチャネル型のトランジスタにより構成したが、Pチャネル型のトランジスタで構成してもよい。
第6の実施形態に係る液晶表示装置およびその駆動方法について説明する。
前述した図11に示した第3の実施形態において、画素回路16を構成する第1、第2、第3スイッチSW1ないしSW3は、それぞれNチャネル型、Nチャネル型、Pチャネル型のトランジスタにより構成したが、これらのスイッチは、Nチャネル型、Pチャネル型のいずれをも使用可能である。また、第3の実施形態において、第4スイッチSW4はNチャネル型のトランジスタにより構成したが、Pチャネル型のトランジスタで構成してもよい。
図28は、第6の実施形態に係る液晶表示装置の表示画素PXの等価回路を示している。第6の実施形態によれば、画素回路16を構成する第4スイッチSW4は、第3の実施形態と異なり、Pチャネル型の薄膜トランジスタにより構成されている。画素回路16の他の構成は第3の実施形態と同一である。また、第6の実施形態において、液晶表示装置の他の構成は、前述した第3の実施形態と同一である。
第6の実施形態に係る液晶表示装置の動作について説明する。図29は、本実施形態に係る液晶表示装置の駆動方法の一例を説明するためのタイミングチャートを示している。第3の実施形態と同様に、画素回路16の動作は、第1表示モード時は、書き込み動作、電位保持動作、第2表示モード時は、リセット動作、第1書き込み動作、第2書き込み動作、電位保持動作に分けられる。第1表示モード時から第2表示モードへの切り替えは、コントローラ12からの制御信号により行われる。この際、切り替わる際の第1表示モード時の最終フレームでは、映像信号をハイレベル:Vdd、ローレベル:Vssの2bitデータとするのが好ましい。第6の実施形態では、第2表示モードにおける第1書込み動作および第2書込み動作の映像信号は、ローレベルからハイレベルに切り換える。
第1表示モードは、液晶表示装置で行われる通常駆動動作である。書き込み動作では、制御信号SGが第1スイッチSW1のオン電位、制御信号MGが第2スイッチSW2のオフ電位、制御信号PGが第3スイッチSW3のオフ電位となる。これにより第1スイッチSW1がオン、第2スイッチSW2、第3スイッチSW3がオフ状態となり、信号線駆動回路XDRからの映像信号Vsigが第1スイッチSW1のドレインに書き込まれる。電位保持動作では、制御信号SGが第1スイッチSW1のオフ電位、制御信号MGが第2スイッチSW2のオフ電位、制御信号PGが第3スイッチSW3のオフ電位となる。これにより、第1スイッチSW1、第2スイッチSW2、第3スイッチSW3がオフ状態となり、第1スイッチSW1のドレイン電位が保持容量Csにより保持される。
次に、第2表示モードについて説明する。第2表示モードは、周期的に送られる信号線駆動回路XDRからの複数電位からなる映像信号の中から、前フレームに保持容量Csに保持された画素電位(第1スイッチSW1のドレイン電位)に応じて、次フレーム時の保持容量Csの保持電位を選択する表示モード(メモリ駆動動作)である。
第2表示モードにおいて、リセット動作では、図29および図30に示すように、制御信号SGが第1スイッチSW1のオフ電位、制御信号MGが第2スイッチSW2のオフ電位、制御信号PGが第3スイッチSW3のオン電位となり、映像信号線X1〜nは第1書き込み電位(ハイレベル:Vss)となり、更に、Vcmos電源配線はハイレベル:Vddとなる。これにより、第1および第2スイッチSW1、SW2がオフ、第3スイッチSW3がオン状態となり、前フレームで保持容量Csに保持された画素電位(第1スイッチSW1のドレイン電位)VPが第4スイッチSW4のゲートに書き込まれる。
図29および図31に示すように、第1書き込み動作では、制御信号SGが第1スイッチSW1のオン電位、制御信号MGが第2スイッチSW2のオン電位、制御信号PGが第3スイッチSW3のオフ電位となり、映像信号線X1〜nは第1書き込み電位(ここではローレベル:Vss)、Vcmos電源配線はハイレベル:Vddとなる。これにより、第1および第2スイッチSW1、SW2がオン、第3スイッチSW3がオフ状態となり、第4スイッチSW4のソース、ドレインは第1書き込み電位:Vss、ゲートは前フレームの画素電位VPとなる。また、液晶層14を挟む対向電極電位の電位反転はこの期間に行われる。
図29および図32に示すように、第2書き込み動作では、制御信号SGが第1スイッチSW1のオフ電位、制御信号MGが第2スイッチSW2のオン電位、制御信号PGが第3スイッチSW3のオフ電位となり、映像信号線X1〜nは第2書き込み電位(ここではハイレベル:Vdd)となり、Vcmos電源配線はローレベル:Vssとなる。これにより、第1スイッチSW1、第3スイッチSW3がオフ、第2スイッチSW2がオン状態となり、第4スイッチSW4はゲートが前フレームの画素電位VP、ドレインが第2書き込み電位:Vddとなる。第4スイッチSW4のソースは、前フレームの画素電位VPがローレベル:Vssの場合には、第4スイッチSW4がオン状態となり、第2書き込み電位:Vddとなる。
また、図33に示すように、第4スイッチSW4のソースは、前フレームの画素電位VPがハイレベル:Vddの場合には、第4スイッチSW4がオフ状態となり、第1書き込み電位:Vssのままとなる。これにより前フレームの画素がハイレベル:Vddの場合には、次フレームの画素電位はローレベル;Vssとなり、前フレームの画素がローレベル:Vssの場合には、次フレームの画素電位はハイレベル;Vddとなる(反転リフレッシュ)。
第2表示モードにおける電位保持動作では、図29、図34、図35に示すように、制御信号SGが第1スイッチSW1のオフ電位、制御信号MGが第2スイッチSW2のオフ電位、制御信号PGが第3スイッチSW3のオフ電位となり、映像信号線X1〜nは第2書き込み電位(ここではハイレベル:Vdd)となり、Vcmos電源配線はローレベル:Vssとなる。これにより、第1スイッチSW1、第2スイッチSW2、第3スイッチSW3がオフ状態となり、第1スイッチSW1のドレインの電位が保持容量Csにより保持される。この時、映像信号線X1〜nは、第1書き込み電位と第2書き込み電位の中間電位である第3書き込み電位に設定してもよい。図34は、前フレームの画素電位がローレベル:Vssの場合、図35は、前フレームの画素電位がハイレベル:Vddの場合をそれぞれ示している。
以上のように構成された第6の実施形態に係る液晶表示装置においても、第2表示モードでは、リセット動作、第1書き込み動作、第2書き込み動作、電位保持動作を順次、各表示画素で繰り返し行うことにより、液晶層14の極性反転にも対応し、所望の画像を表示するが、信号線駆動回路XDRの周波数が第1表示モードに対して低いため、消費電力を大幅に低減することができる。また、他の画素内蔵メモリに対して、必要な素子数が大幅に少ないため、メモリ動作に必要な回路部の面積を大幅に削減することができる。これにより、高開効率、高精細な液晶表示装置の実現が可能となる。更に、第5スイッチSW5を設けることにより、第3スイッチSW3のオン、オフ切り替え時のスイッチノイズ、突き抜け電圧の影響を低減することができる。
本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
10…液晶表示パネル、12…コントローラ、PX…表示画素、
Sg1〜m…第1走査線、Mg1〜m…第2走査線、Pg1〜m…第3走査線、
XDR…信号線駆動回路、YDR1、YDR2…走査線駆動回路、14…液晶層、
16…画素回路、SW1…第1スイッチ、SW2…第2スイッチ、
SW3…第3スイッチ、SW4…第4スイッチ、SW5…第5スイッチ、
Cs…保持容量、Ck…補助容量、Vdd…映像信号のハイレベル、
Vss…映像信号のローレベル
Sg1〜m…第1走査線、Mg1〜m…第2走査線、Pg1〜m…第3走査線、
XDR…信号線駆動回路、YDR1、YDR2…走査線駆動回路、14…液晶層、
16…画素回路、SW1…第1スイッチ、SW2…第2スイッチ、
SW3…第3スイッチ、SW4…第4スイッチ、SW5…第5スイッチ、
Cs…保持容量、Ck…補助容量、Vdd…映像信号のハイレベル、
Vss…映像信号のローレベル
Claims (13)
- 液晶素子と、前記液晶素子と電気的に接続された画素回路とを含み、基板上にマトリクス状に配設された複数の画素部と、前記画素部の配列する行に沿って配置された複数の走査線と、前記画素部の配列する列に沿って配置された複数の映像信号線と、前記液晶素子の対向電極に電圧を供給する電極電源配線と、Vcs電源配線と、前記複数の走査線に順次制御信号を供給して画素部を行単位で線順次走査する走査線駆動回路と、前記映像信号線に前記線順次走査に合せて映像電圧信号を供給する信号線駆動回路と、を具備し、前記画素回路は、
第1端子が前記映像信号線に接続され、制御端子が前記第1走査線に接続され、第2端子が前記液晶素子に接続された第1スイッチと、
第1端子が前記映像信号線に接続され、制御端子が前記第2走査線に接続された第2スイッチと、
第1端子が前記第1スイッチの第2端子に接続され、制御端子が前記第3走査線に接続された第3スイッチと、
第1端子が前記第1スイッチの第2端子に接続され、第2端子が前記第2スイッチの第2端子に接続され、制御端子が前記第3スイッチの第2端子に接続された第4スイッチと、
一方の電極が前記Vcs電源配線に、他方の電極が前記第1スイッチの第2端子に接続された保持容量と、を有する液晶表示装置。 - 前記画素回路は、一方の電極が前記第4スイッチの制御端子に接続された補助容量を備えている請求項1に記載の液晶表示装置。
- 前記画素回路は、第1端子が容量制御信号線に接続され、制御端子が前記第4スイッチの制御端子に接続された第5スイッチを備えている請求項1に記載の液晶表示装置。
- 前記第5スイッチの第2端子は前記容量制御信号線に接続されている請求項3に記載の液晶表示装置。
- 前記第2スイッチは、複数の画素部に対して1つ配置されている請求項1ないし3のいずれか1項に記載の液晶表示装置。
- 第1表示モードと第2表示モードの2つの表示モードを有し、第1表示モードでは、前記信号線駆動回路から階調に応じた映像信号を前記映像信号線を経由して前記画素部に取り込こみ、第2表示モードでは、前記信号線駆動回路から階調に無関係なデータを周期的に出力し、前記映像信号線を経由して前記画素部に取り込む制御部を備えている請求項1ないし4のいずれか1項に記載の液晶表示装置。
- 前記第2の表示モードは、リセット期間、第1書き込み期間、第2書き込み期間、電位保持期間の4つの動作からなり、前記走査線から出力される信号により、前記リセット期間は前記第3スイッチがオン状態、前記第1、第2スイッチがオフ状態となり、前記第1書き込み期間は前記第1、第2スイッチがオン状態、第3スイッチがオフ状態となり、前記第2書き込み期間は、前記第2スイッチがオン状態、前記第1、第3スイッチがオフ状態となり、前記電位保持期間は、前記第1、第2、第3スイッチがオフ状態となる請求項6に記載の液晶表示装置。
- 前記制御部は、前記第2表示モード中に前記信号線駆動回路から出力されるデータ値を2bitデータとする請求項6又は7に記載の液晶表示装置。
- 前記第2の表示モード中に前記対向電極の極性が、前記第1書き込み期間中に切り替わる請求項6ないし8のいずれか1項に記載の液晶表示装置。
- 前記第2の表示モード中に前記信号線駆動回路から出力されるデータ値は、第1レベル値、第2レベル値、第3レベル値の3値を含み、前記第1書き込み期間終了後に第1レベル値から第2レベル値に切り替わり、前記電位保持期間中に第2レベル値から第3レベル値に切り替わる請求項6ないし9のいずれか1項に記載の液晶表示装置。
- 前記第2の表示モード中の前記信号線駆動回路から出力される第3レベル値はの第1レベル値と第2レベル値の中間値となる請求項10に記載の液晶表示装置。
- 前記第1ないし第4スイッチは、薄膜トランジスタで形成されている請求項1ないし11のいずれか1項に記載の液晶表示装置。
- 前記第1ないし第5スイッチは、薄膜トランジスタで形成されている請求項3又は4に記載の液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012142909A JP2014006417A (ja) | 2012-06-26 | 2012-06-26 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012142909A JP2014006417A (ja) | 2012-06-26 | 2012-06-26 | 液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014006417A true JP2014006417A (ja) | 2014-01-16 |
Family
ID=50104176
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012142909A Pending JP2014006417A (ja) | 2012-06-26 | 2012-06-26 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2014006417A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104021772A (zh) * | 2014-03-28 | 2014-09-03 | 友达光电股份有限公司 | 液晶显示面板的液晶像素电路及其驱动方法 |
-
2012
- 2012-06-26 JP JP2012142909A patent/JP2014006417A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104021772A (zh) * | 2014-03-28 | 2014-09-03 | 友达光电股份有限公司 | 液晶显示面板的液晶像素电路及其驱动方法 |
CN104021772B (zh) * | 2014-03-28 | 2016-04-13 | 友达光电股份有限公司 | 液晶显示面板的液晶像素电路及其驱动方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN109841193B (zh) | Oled显示面板及包括该oled显示面板的oled显示装置 | |
KR102232915B1 (ko) | 표시 장치 | |
US8378945B2 (en) | Liquid crystal display device | |
US7148870B2 (en) | Flat-panel display device | |
JP2007034305A (ja) | 表示装置 | |
JP2004309669A (ja) | アクティブマトリクス型表示装置とその駆動方法 | |
KR101022566B1 (ko) | 액정 표시 장치 | |
KR101635670B1 (ko) | 표시 장치 | |
CN103946912B (zh) | 显示装置及其控制方法 | |
JP2013148874A (ja) | 表示装置 | |
JP2010128183A (ja) | アクティブマトリクス型の表示装置およびその駆動方法 | |
JP2007286237A (ja) | 表示装置 | |
US11574571B2 (en) | Display device having switching signal line between display regions | |
KR20040025599A (ko) | 메모리회로, 표시회로 및 표시장치 | |
US8115719B2 (en) | Electro-optical device | |
US20070229553A1 (en) | Display device having an improved video signal drive circuit | |
JP4525343B2 (ja) | 表示駆動装置、表示装置及び表示駆動装置の駆動制御方法 | |
JP2007004035A (ja) | アクティブマトリクス型表示装置およびアクティブマトリクス型表示装置の駆動方法 | |
JP2008096915A (ja) | 電気光学装置、走査線駆動回路および電子機器 | |
JP2008216893A (ja) | 平面表示装置及びその表示方法 | |
JP2014006417A (ja) | 液晶表示装置 | |
JP3968925B2 (ja) | 表示駆動装置 | |
JP2007102022A (ja) | 平面表示装置、及び平面表示装置の駆動方法 | |
JP4474138B2 (ja) | 表示装置用画素駆動部、表示回路および表示装置 | |
JP2003228080A (ja) | 表示画素回路および平面表示装置 |