JP2013148874A - 表示装置 - Google Patents

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Abstract

【課題】表示品質を損なうことのない、かつ１画素当たりの画素サイズを大きくすることなく高精細化された表示装置を提供する。
【解決手段】複数の画素回路が配置された領域の外に配置された制御回路２を用いて、各画素回路に含まれる駆動トランジスタの特性ばらつきを抑制する表示装置であって、前記制御回路が、前記複数の画素回路が配置された領域の外側に配置され、一端に入力データ信号が供給される第２容量と、前記第２容量の前記他端を入力とし、前記データ線に出力可能な第１ボルテージフォロワ回路と、前記データ線を入力とし、前記第２容量の前記他端に出力可能な第２ボルテージフォロワ回路と、を有する。
【選択図】図２

Description

本発明は、電流制御素子である発光素子を用いたアクティブマトリクス型表示装置に関する。
発光素子を備えた画素回路の一例としてアクティブマトリクス型有機ＥＬ表示装置があり、アクティブマトリクス型有機ＥＬ表示装置の画素回路として、表示する階調に応じて入力データ電圧を設定する電圧プログラミング型画素回路が知られている。
このような画素回路は、入力データ電圧に基づく電流を有機ＥＬ素子に供給する駆動トランジスタを有するのが一般的である。しかし、駆動トランジスタによって閾値電圧にばらつきがあるため、画素回路毎に同じ入力データ電圧を設定しても有機ＥＬ素子の輝度にばらつきが生じるという問題がある。
この問題を解決する方法として、特許文献１には、駆動トランジスタの閾値電圧のばらつきの影響をキャンセルする電圧プログラミング型画素回路が記載されている。
特開２００３−２７１０９５号公報
特許文献１に記載の画素回路は、２つのトランジスタと２つの容量を有しており、電流制御素子に並列に接続された寄生容量ＣＬを、駆動トランジスタのゲート電極とソース電極の間に接続された保持容量ＣＳよりも大きくしている。このため、入力映像信号レベルを小さくすることができ、消費電力の点からも有利であると記載されている。
しかしながら、大きな容量を形成するには大きなレイアウト面積を必要とする。また、寄生容量ＣＬは画素回路毎に設けられるため、１画素回路当たりに必要な領域が大きくなり、高精細化が難しいという問題があった。
そこで、本発明は、表示品質を損なうことがなく、かつ１画素回路当たりに必要な領域を大きくすることなく高精細化が可能な表示装置の提供を目的とする。
上記課題を解決するために、本発明は、複数の画素回路と、前記複数の画素回路に電圧を供給するデータ線と、前記データ線に接続される制御回路と、を有する表示装置であって、
前記複数の画素回路のそれぞれが、発光素子と、ゲート電極にかかる電圧に応じた電流を前記発光素子に供給する駆動トランジスタと、前記駆動トランジスタのゲート電極に一端が接続された第１容量と、前記駆動トランジスタのゲート電極とデータ線との導通を制御する第１スイッチトランジスタと、前記駆動トランジスタのドレイン電極と前記データ線との導通を制御する前記第２スイッチトランジスタと、を含み、
前記制御回路が、前記複数の画素回路が配置された領域の外側に配置され、一端に入力データ信号が供給される第２容量と、前記第２容量の前記他端を入力とし、前記データ線に出力可能な第１ボルテージフォロワ回路と、前記データ線を入力とし、前記第２容量の前記他端に出力可能な第２ボルテージフォロワ回路と、を有することを特徴とする表示装置を提供するものである。
本発明によれば、駆動トランジスタによる閾値電圧のばらつきの影響を受けることがないため、表示品質を損なうことのない表示装置を実現できる。また、画素回路毎に設ける容量が大きくなることがないため、１画素回路当たりに必要な領域を大きくすることなく高精細化が可能な表示装置を実現できる。
本発明を適用した表示装置の全体構成を示す概略ブロック図である。 本発明の第１の実施形態に用いる画素回路と制御回路の構成である。 本発明の第１の実施形態における図２の画素回路と制御回路のタイミングチャートである。 本発明の第２・第３の実施形態に用いる画素回路と制御回路の構成である。 本発明の第２の実施形態における図４の画素回路と制御回路のタイミングチャートである。 本発明の第３の実施形態における図４の画素回路と制御回路のタイミングチャートである。 本発明の第４の実施形態に用いる画素回路と制御回路の構成である。 本発明の第４の実施形態における図７の画素回路と制御回路のタイミングチャートである。 本発明の第５の実施形態に用いる画素回路と制御回路の構成である。 本発明の第５の実施形態における図９の画素回路と制御回路のタイミングチャートである。 本発明の表示装置を用いたデジタルスチルカメラシステムの全体構成を示すブロック図である。
以下、本発明の表示装置を実施するための最良の形態について、図面を参照して具体的に説明する。本発明の表示装置に用いられる発光素子は、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ等を用いることができるが、下記実施形態は、有機ＥＬ素子を用いたアクティブマトリクス型表示装置に好適に用いている。
図１は本発明を適用したアクティブマトリクス型有機ＥＬ表示装置の全体構成を示す概略ブロック図である。１は基板上に形成される表示領域であり、表示領域１にはマトリクス状に複数配置された画素回路５を有する。画素回路５は発光素子を含んでいる。外部回路（不図示）から入力された入力データ信号（Ｖｉｄｅｏ）は複数の映像信号線を介して制御回路２（以下、「列制御回路２」という。）に入力される。列制御回路２は、表示領域１の外側に配置され、外部回路から入力されたＴ0制御信号によって、複数のデータ線４への出力電圧を制御する。３はゲート線駆動回路であり、複数の画素回路５にＰ制御信号線（Ｐ（１）、Ｐ（２）・・・Ｐ（ｎ）、ｎは自然数）を行毎に供給する。図１では、入力データ信号やＴ0制御信号、Ｐ制御信号が外部回路から供給される例を示したが、本発明はこの構成に限定されず、同一基板上に例えばＣＯＧ法で実装されたコントローラーからの出力信号を入力データ信号や制御信号として供給しても良い。
〔第１の実施形態〕
図２に第１の実施形態における列制御回路２と表示領域１内の３列１行の画素回路５の構成を示す。この実施形態ではデータ線を複数有しており、さらに制御回路がデータ線毎に備えられ、所定の画素回路と接続している。
列制御回路２の一つのブロックは列毎に配置され、１つの容量（Ｃｓ）、３つのトランジスタ（Ｓ１、Ｓ２、Ｓ３）、２つのボルテージフォロア回路（Ｂ１、Ｂ２）を有する。入力データ信号が供給される映像信号線ＶｄａｔａはスイッチトランジスタＳ１のソース又はドレインの一方と、列制御容量Ｃｓ（第２容量）の一端と接続される。スイッチトランジスタＳ１のソース又はドレインの他方は列制御容量Ｃｓの他端と、スイッチトランジスタＳ２のソース又はドレインの一方と、ボルテージフォロア回路Ｂ１の入力端子と接続される。ボルテージフォロア回路Ｂ１の出力端子はスイッチトランジスタＳ３のソース又はドレインの一方と接続される。スイッチトランジスタＳ３のソース又はドレインの他方はデータ線と、ボルテージフォロア回路Ｂ２の入力端子と接続される。ボルテージフォロア回路Ｂ２の出力端子はスイッチトランジスタＳ２のソース又はドレインの他方と接続される。
画素回路５は、有機ＥＬ素子、駆動トランジスタＭ１、保持容量Ｃｐ（第１容量）、スイッチトランジスタＭ２（第１スイッチトランジスタ）、スイッチトランジスタＭ３（第２スイッチトランジスタ）を有する。駆動トランジスタＭ１は、ゲート電極にかかる電圧に応じた電流を有機ＥＬ素子に供給する。保持容量Ｃｐは、駆動トランジスタＭ１のゲート電極に一端が接続され、ゲート電極にかかる電圧を保持する。スイッチトランジスタＭ２は、駆動トランジスタＭ１のゲート電極とデータ線との導通を制御し、スイッチトランジスタＭ３は、スイッチトランジスタＭ２を介して駆動トランジスタＭ１のドレイン電極とデータ線の導通を制御する。
駆動トランジスタＭ１のソース又はドレインの一方は電流供給線ＶＯＬＥＤと接続される。駆動トランジスタＭ１のゲートは、一端が電流供給線ＶＯＬＥＤに接続された保持容量Ｃｐの他端と、ソース又はドレインの一方がデータ線に接続されたスイッチトランジスタＭ２のソース又はドレインの他方と接続される。駆動トランジスタＭ１のソース又はドレインの他方は、ソース又はドレインの一方がデータ線に接続されたスイッチトランジスタＭ３のソース又はドレインの他方と接続される。駆動トランジスタＭ１のドレインは更に、ソース又はドレインの一方が有機ＥＬ素子のアノードに接続されたスイッチトランジスタＭ４のソース又はドレインの他方と接続される。有機ＥＬ素子のカソードは全画素共通で設けられた共通電位ＶＯＣＯＭと接続される。スイッチトランジスタＭ２のゲートはＰ１制御信号線と接続され、スイッチトランジスタＭ３のゲートはＰ２制御信号線と接続され、スイッチトランジスタＭ４のゲートはＰ３制御信号線と接続される。
データ線は、列制御容量Ｃｓの他端にかかる電圧を供給する。また、データ線は行制御信号線との交差部や隣接配線間等によって形成されるデータ線容量Ｃｄと接続される。
本実施形態では列制御回路２を構成するトランジスタをＮＭＯＳとし、画素回路５を構成するトランジスタをＰＭＯＳとしたが、列制御回路２及び画素回路５を構成するトランジスタはこれらの極性に限定されない。列制御回路２及び画素回路５を構成する全てのトランジスタをＮＭＯＳ又はＰＭＯＳの単チャネルとしても良いし、ＮＭＯＳ、ＰＭＯＳを混在させた構成の列制御回路２及び画素回路５としても良い。
次に、具体的な回路動作について図３のタイミングチャートを用いて１つの画素回路に着目して説明する。
時刻ｔ０から時刻ｔ１直前において、ＰＲＥ制御信号線及びＳＥＴ制御信号線がＨレベルであり、ＣＰ制御信号線がＬレベルである。つまり、スイッチトランジスタＳ１及びＳ３がオンであり、Ｓ２がオフである。画素回路５では、Ｐ１制御信号及びＰ２制御信号がＬレベルであり、Ｐ３制御信号がＨレベルである。つまり、スイッチトランジスタＭ２及びＭ３がオンであり、スイッチトランジスタＭ４はオフである。この時、映像信号線Ｖｄａｔａからプリチャージ電圧（ＶＰＲＥ）が供給される。よって、列制御容量Ｃｓの両端がリセットされると同時に、スイッチトランジスタＳ１、ボルテージフォロア回路Ｂ１、スイッチトランジスタＳ３、データ線を介して駆動トランジスタＭ１のゲートとドレインにプリチャージ電圧が設定される。ここでいうプリチャージ電圧とは、駆動トランジスタＭ１を駆動する状態の電圧のことで、具体的には、駆動トランジスタＭ１のゲート‐ソース間電圧を駆動トランジスタＭ１の閾値電圧（Ｖｔｈ）よりも十分大きくする電圧である。この時、スイッチトランジスタＭ４はオフであり有機ＥＬ素子に電流を供給しないので発光しない［プリチャージ期間］。
時刻ｔ１から時刻ｔ２直前において、ＰＲＥ制御信号線及びＳＥＴ制御信号線がＨレベルからＬレベルに変化して、ＣＰ制御信号線がＬレベルからＨレベルに変化する。つまり、スイッチトランジスタＳ１及びＳ３がオンからオフになり、Ｓ２がオフからオンになる。３つの制御信号線（Ｐ１・Ｐ２・Ｐ３）は時刻ｔ０の状態を維持している。この時、駆動トランジスタＭ１からの電流が流れなくなるまでに駆動トランジスタＭ１のゲートに流れ込む電流量に応じて、保持容量Ｃｐやデータ線容量Ｃｄを充電する。よって、駆動トランジスタＭ１のゲート電位、ドレイン電位、データ線電位が上昇する。そして、時刻ｔ２において、Ｐ２制御信号がＬレベルからＨレベルに変化するので、スイッチトランジスタＭ３がオンからオフになる。つまり、駆動トランジスタＭ１の閾値電圧（Ｖｔｈ）が保持容量Ｃｐ及びデータ線容量Ｃｄに設定される。また、データ線、ボルテージフォロア回路Ｂ２、スイッチトランジスタＳ２を介して列制御容量Ｃｓの他端電圧Ｖｄに閾値電圧が設定される（Ｖｄ＝Ｖｔｈ）［オートゼロ期間］。
時刻ｔ２から時刻ｔ３直前において、ＣＰ制御信号線がＨレベルからＬレベルに変化して、ＳＥＴ制御信号線がＬレベルからＨレベルに変化する。ＰＲＥ制御信号線は時刻ｔ１の状態を維持している。つまり、スイッチトランジスタＳ１及びＳ２がオフであり、スイッチトランジスタＳ３がオンである。画素回路では、Ｐ２制御信号線がＬレベルからＨレベルに変化する。Ｐ１制御信号線及びＰ３制御信号線は時刻ｔ１の状態を維持している。つまり、スイッチトランジスタＭ２はオンであり、スイッチトランジスタＭ３及びＭ４はオフである。この時、入力データ電圧がＶＰＲＥ電圧から階調電圧のＶａ電圧に変化する。よって、列制御容量Ｃｓの一端の電圧がＶＰＲＥ電圧から階調に応じたＶａ電圧にΔＶ電圧（＝Ｖａ−ＶＰＲＥ）だけ変化する。つまり、列制御容量Ｃｓの他端がＶｔｈ電圧に対してΔＶだけ加算した電圧になる（Ｖｄ＝Ｖｔｈ＋ΔＶ）。そして、列制御容量Ｃｓの他端電圧Ｖｄがボルテージフォロア回路Ｂ１、データ線を介して駆動トランジスタＭ１のゲートに書き込まれ、保持容量Ｃｐに保持される［電圧プログラミング期間］。
時刻ｔ３において、３つの制御信号線（ＰＲＥ、ＣＰ、ＳＥＴ）は時刻ｔ２の状態を維持している。画素回路では、Ｐ３制御信号線がＨレベルからＬレベルに変化して、Ｐ１制御信号線がＬレベルからＨレベルに変化する。Ｐ２制御信号線は時刻ｔ２の状態を維持している。つまり、スイッチトランジスタＭ２及びＭ３はオフであり、スイッチトランジスタＭ４はオンである。よって、駆動トランジスタＭ１は有機ＥＬ素子に対して、ゲート−ソース間電圧に応じた電流の供給を開始する。つまり、有機ＥＬ素子は発光を開始する［発光期間］。
時刻ｔ４において、Ｐ３制御信号がＬレベルからＨレベルに変化してスイッチトランジスタＭ４がオンからオフに変化する。よって、駆動トランジスタＭ１から有機ＥＬ素子への電流供給が停止され、有機ＥＬ素子は非発光状態になる［消灯期間］。
このようにして、行単位でプリチャージ期間、オートゼロ期間、電圧プログラミング期間、発光期間、消灯期間が設定される。
本実施形態によれば、保持容量Ｃｐに駆動トランジスタＭ１の閾値電圧を保持した後に、データ電圧を駆動トランジスタＭ１のゲート電極に書き込むため、駆動トランジスタＭ１による閾値電圧のばらつきの影響を受けることがない。このため、表示品質を損なうことのない表示装置を実現できる。また、画素回路内に設けられる容量としては保持容量Ｃｐのみであり、画素回路毎の容量が大きくなることはない。このため、１画素回路当たりに必要な領域を大きくすることなく高精細化された表示装置を実現できる。
また、ここで着目すべき点は、同一列に接続している各画素回路は列単位で列制御回路２を共通に使用して、プリチャージ動作、オートゼロ動作、電圧プログラミング動作を行う点である。このように、複数の画素回路のスイッチトランジスタＭ２が、データ線に共通して接続される構成、例えば画素回路のスイッチトランジスタＭ２が、列毎又は行毎に異なるデータ線に共通して接続される構成としても良い。こうすることによって、複数の画素回路で共通に使用する回路素子数分、画素回路毎に必要な回路素子数を削減することができる。つまり、画素回路に必要な領域を小さくすることができるため、より高精細な表示装置を実現することができる。
尚、本実施形態における画素回路５の構成は図２の回路図に限定されない。スイッチトランジスタＭ３のソース又はドレインの一方が駆動トランジスタＭ１のゲートと、保持容量Ｃｐの他端と、スイッチトランジスタＭ２のソース又はドレインの他方と接続される構成でも良い。
本実施形態では、ボルテージフォロア回路Ｂ１を配置することで、ボルテージフォロワ回路Ｂ１の入力側のインピーダンスを、ボルテージフォロワの出力で低インピーダンスにインピーダンス変換することができる。従って、入力データ電圧の変化量のΔＶ電圧（＝Ｖａ−ＶＰＲＥ）が減衰されることなく直接、駆動トランジスタＭ１のゲート及び保持容量Ｃｐに書き込まれる。よって、入力データ電圧を供給する制御回路の低電圧化に有効である。
さらに、本実施形態ではオートゼロ動作時に充電する容量を小さくすることができる。具体的には、オートゼロ動作時に列制御容量Ｃｓを充電する必要がなくなる。これは、ボルテージフォロア回路Ｂ２を配置することによって、データ線容量Ｃｄに保持された駆動トランジスタＭ１の閾値電圧（Ｖｔｈ）を、ボルテージフォロア回路Ｂ２を介してそのまま列制御容量Ｃｓの他端に設定することができるからである。よって、オートゼロ動作時に充電する容量を小さくすることができるので、オートゼロ動作に必要な時間を少なくすることができる。つまり、高精細な表示装置において１行に割り当てられる時間が少なくなる場合でも、十分なオートゼロ時間を確保することができる。
〔第２の実施形態〕
図４に第２の実施形態における列制御回路２と表示領域１内の３列１行の画素回路５の構成を示す。また、図５に第２の実施形態におけるタイミングチャートを示す。以下に上記実施形態との違いについて説明する。
上記実施形態との違いは、列制御回路２の一つのブロックが、１つの容量、３つのトランジスタ、２つのボルテージフォロア回路を有し、３つのデータ線で共通に使用している点である。更に、３つのデータ線と列制御回路２の間にスイッチ回路６（Ｑ１、Ｑ２、Ｑ３）を設けて、列制御回路２と３つのデータ線の一つを選択して接続する点である。
時刻ｔ０から時刻ｔ１直前までの期間において、ＳＥＬ１、ＳＥＬ２、ＳＥＬ３制御信号線がすべてＨレベルとなり、スイッチＱ１、Ｑ２、Ｑ３がオンに変化し、列制御回路２と３本のデータ線ｄａｔａＡ、Ｂ、Ｃとが導通した状態で、３つの画素回路に対して同時にプリチャージ動作を行う。時刻ｔ１から時刻ｔ２直前までの期間において、ＳＥＬ１、ＳＥＬ２、ＳＥＬ３制御信号線がすべてＬレベルとなり、スイッチＱ１、Ｑ２、Ｑ３がオフに変化し、列制御回路２がデータ線ｄａｔａＡ、Ｂ、Ｃとが切り離される。同時に共通の列制御回路２に接続可能な３つの画素ａ、ｂ、ｃにおいて、Ｐ１、Ｐ２制御信号がＬレベルとなってスイッチトランジスタＭ２、Ｍ３がオンに変化し、同時にオートゼロ動作を行う。そして、各画素回路の保持容量Ｃｐと各データ線のデータ線容量Ｃｄに、各画素回路の駆動トランジスタＭ１の閾値電圧（Ｖｔｈ）が設定及び保持される。
時刻ｔ２から時刻ｔ４直前までの期間は、ＳＥＬ１制御信号線がＨレベルであり、ＳＥＬ２制御信号線及びＳＥＬ３制御信号線がＬレベルであるので、列制御回路２はデータ線ｄａｔａＡと接続された状態になる。よって、時刻ｔ２から時刻ｔ３直前の期間において、画素ａの駆動トランジスタＭ１の閾値電圧がボルテージフォロア回路Ｂ２を介して列制御容量Ｃｓの他端に書き込まれ、時刻ｔ３から時刻ｔ４直前において、ＶｄａｔａＡには画素回路ａに書き込む階調電圧が供給され、画素回路ａに対して電圧プログラミング動作を行う。
時刻ｔ４から時刻ｔ６直前までの期間は、ＳＥＬ２制御信号線がＨレベルであり、ＳＥＬ１制御信号線及びＳＥＬ３制御信号線がＬレベルであるので、列制御回路２はデータ線ｄａｔａＢと接続された状態になる。よって、時刻ｔ４から時刻ｔ５直前において、画素ｂの駆動トランジスタＭ１の閾値電圧がボルテージフォロア回路Ｂ２を介して列制御容量Ｃｓの他端に書き込まれ、時刻ｔ５から時刻ｔ６直前において、ＶｄａｔａＡには画素回路ｂに書き込む階調電圧が供給され、画素回路ｂに対して電圧プログラミング動作を行う。
時刻ｔ６から時刻ｔ８直前までの期間は、ＳＥＬ３制御信号線がＨレベルであり、ＳＥＬ１制御信号線及びＳＥＬ２制御信号線がＬレベルであるので、列制御回路はデータ線ｄａｔａＣと接続された状態になる。よって、時刻ｔ６から時刻ｔ７直前において、画素ｃの駆動トランジスタＭ１の閾値電圧がボルテージフォロア回路Ｂ２を介して列制御容量Ｃｓの他端に書き込まれ、時刻ｔ７から時刻ｔ８直前において、ＶｄａｔａＡには画素回路ｃに書き込む階調電圧が供給され、画素回路ｃに対して電圧プログラミング動作を行う。
時刻ｔ８において、列制御回路２とデータ線ｄａｔａＡ、Ｂ、Ｃとは切り離され、３つの画素回路ａ、ｂ、ｃにおいてＰ３制御信号がＬレベルとなってスイッチングトランジスタＭ４がオンとなる。すると、３つの画素回路の有機ＥＬ素子が発光動作になり、それぞれの駆動トランジスタＭ１のゲート電圧に応じた電流が有機ＥＬ素子に流れ続け、時刻ｔ９のＰ３制御信号がＨレベルとなってスイッチングトランジスタＭ４がオフとなる消灯動作まで発光する。このようにして、行単位でプリチャージ期間、オートゼロ期間、電圧プログラミング期間、発光期間、消灯期間が設定される。
上記回路構成及び回路の駆動方法により、本実施形態においても第１の実施形態と同様の効果を奏する。更に、本実施形態では、列制御回路２内にボルテージフォロア回路Ｂ２を配置すると共に、列制御回路２と各データ線とをスイッチ回路６を介して接続することによって、各データ線容量Ｃｄに保持された各画素回路の駆動トランジスタＭ１の閾値電圧を、選択的に列制御容量Ｃｓの他端に設定することができる。
前述したように、時刻ｔ１から時刻ｔ２直前までの期間に、スイッチＱ１、Ｑ２、Ｑ３がオフした状態で複数の画素回路に対して同時にオートゼロ動作を行い、各画素回路の保持容量Ｃｐと各データ線のデータ線容量Ｃｄに、各画素回路の駆動トランジスタＭ１の閾値電圧（Ｖｔｈ）が設定及び保持される。この時、各画素回路の保持容量Ｃｐと各データ線のデータ線容量Ｃｄに保持される閾値電圧は、駆動トランジスタＭ１の特性に応じて互いに異なっている。その後、時刻ｔ２から時刻ｔ８直前までの期間に、画素回路ごとに電圧プログラミング動作を行う際、この閾値電圧を順次ボルテージフォロア回路Ｂ２を介して列制御容量Ｃｓの他端に書き込まれる。この時、列制御回路２内にボルテージフォロア回路Ｂ２が設けられていないと、前の期間に列制御容量Ｃｓに保持された電荷量やＣｓとＣｐとＣｄとの容量分割の影響を受けるため、本来の閾値電圧からずれた電圧が列制御容量Ｃｓの他端に設定されてしまう。
つまり、列制御回路２内にボルテージフォロア回路Ｂ２を配置すると共に、列制御回路２と各データ線とをスイッチ回路６を介して接続することによって、１本の映像信号線Ｖｄａｔａと列制御回路２を３本のデータ線で共用して動作させることができる。そのため、映像信号線の配線数や映像信号線が出力されるパネル外部の外部回路や、パネル内のドライバに接続するためのパッド数を削減することができる。また、列制御回路２のブロック数を減らすことができ、パネルの狭額縁化に対しても有効である。
尚、１本の映像信号線Ｖｄａｔａと列制御回路２を３本のデータ線で共用する構成に限定されず、２本以上の複数のデータ線を共用する構成にしても良い。
また、本実施形態のように、データ線が異なる３つの画素に対して、同時にプリチャージ動作とオートゼロ動作とを行っている。従って、各データ線の画素回路毎にプリチャージ動作、オートゼロ動作を行う必要がないため、より多くのプリチャージ時間やオートゼロ時間を確保することができる。よって、高精細な表示装置において１行に割り当てられる時間が少なくなる場合でも、十分なプリチャージ時間やオートゼロ時間を確保することができる。
〔第３の実施形態〕
図６に第３の実施形態におけるタイミングチャートを示す。第３の実施形態における列制御回路２と表示領域１内の３列１行の画素回路５の構成は第２の実施形態（図４）と同一である。以下に上記実施形態との違いについて説明する。
上記実施形態との違いは、入力データ電圧に階調電圧Ｖａが入力されたとき、階調電圧に応じた電圧が列制御容量Ｃｓとボルテージフォロア回路Ｂ１を介して、列制御回路２の一つのブロックが接続されるデータ線容量Ｃｄに対して一旦電圧プログラミングを行う点である。更に、その後、行単位で各データ線のデータ線容量Ｃｄから各データ線に接続される画素回路の駆動トランジスタＭ１のゲート及び保持容量Ｃｐに階調電圧に応じた電圧が書き込まれる点である。
時刻ｔ２以前は第２の実施形態と同じ動作を行う。時刻ｔ２から時刻ｔ４直前までの期間において列制御回路２がデータ線ｄａｔａＡに接続される。時刻ｔ２から時刻ｔ３直前において画素回路ａの駆動トランジスタＭ１の閾値電圧がボルテージフォロア回路Ｂ２を介して列制御容量Ｃｓの他端に書き込まれる。時刻ｔ３から時刻ｔ４直前までの期間において電圧プログラミング動作を行うが、このとき画素回路のＰ１制御信号線及びＰ２制御信号線はＨレベルである。よって、スイッチトランジスタＭ２及びＭ３はオフである。つまり、階調電圧に応じた電圧が列制御容量Ｃｓとボルテージフォロア回路Ｂ１を介して、データ線ｄａｔａＡのデータ線容量Ｃｄに対して、書き込まれることになる。
時刻ｔ４から時刻ｔ６直前までの期間において列制御回路２がデータ線ｄａｔａＢに接続される。時刻ｔ４から時刻ｔ５直前までの期間において画素回路ｂの駆動トランジスタＭ１の閾値電圧がボルテージフォロア回路Ｂ２を介して列制御容量Ｃｓの他端に書き込まれる。時刻ｔ５から時刻ｔ６直前までの期間において、階調電圧に応じた電圧が列制御容量Ｃｓとボルテージフォロア回路Ｂ１を介して、データ線ｄａｔａＢのデータ線容量Ｃｄに対して、書き込まれることになる。
時刻ｔ６から時刻ｔ８直前までの期間において列制御回路２がデータ線ｄａｔａＣに接続される。時刻ｔ６から時刻ｔ７直前までの期間において画素回路ｃの駆動トランジスタＭ１の閾値電圧がボルテージフォロア回路Ｂ２を介して列制御容量Ｃｓの他端に書き込まれる。時刻ｔ７から時刻ｔ８直前までの期間において、階調電圧に応じた電圧が列制御容量Ｃｓとボルテージフォロア回路Ｂ１を介して、データ線ｄａｔａＣのデータ線容量Ｃｄに対して、書き込まれることになる。
時刻ｔ８から時刻ｔ９直前までの期間において、画素回路のＰ１制御信号線がＨレベルからＬレベルに変化して、Ｐ１制御信号線が接続されている全ての画素回路のスイッチトランジスタＭ２がオフからオンに変化する。よって、各データ線のデータ線容量Ｃｄから各画素回路の駆動トランジスタＭ１のゲート及び保持容量Ｃｐに階調電圧に応じた電圧が書き込まれる。
上記回路構成及び回路の駆動方法により、本実施形態においても第２の実施形態と同様の効果を奏する。
〔第４の実施形態〕
図７に第４の実施形態における列制御回路２と表示領域１内の３列１行の画素回路５の構成を示す。また、図８に第４の実施形態におけるタイミングチャートを示す。以下に上記実施形態との違いについて説明をする。
上記実施形態との違いは、列制御回路２の一つのブロックが切り替えて接続される列数の画素回路のＰ１制御信号線を、列毎に複数に分割している点である（Ｐ１１、Ｐ１２、Ｐ１３制御信号線）。つまり、列制御回路２に対して選択されていない列の画素回路のスイッチトランジスタＭ２をオフにしている。
画素回路ａに着目して説明する。時刻ｔ２以前は第２の実施形態と同様に、３つの画素回路ａ〜ｃに対して同時にプリチャージ動作とオートゼロ動作を行う。時刻ｔ２から時刻ｔ４直前までの期間において列制御回路２がデータ線ｄａｔａＡに接続される。時刻ｔ２から時刻ｔ３直前において、画素回路ａの駆動トランジスタＭ１の閾値電圧がボルテージフォロア回路Ｂ２を介して列制御容量Ｃｓの他端に書き込まれる。時刻ｔ３から時刻ｔ４直前までの期間において、画素回路ａのスイッチトランジスタＭ２がオンであり、電圧プログラミング動作して、列制御容量Ｃｓとボルテージフォロア回路Ｂ１を介して、駆動トランジスタＭ１のゲート及び保持容量Ｃｐに階調電圧に応じた電圧が書き込まれる。
時刻ｔ４から時刻ｔ６直前までの期間において、列制御回路２がデータ線ｄａｔａＢに接続され、時刻ｔ４から時刻ｔ５直前までの期間において、画素回路ｂの駆動トランジスタＭ１の閾値電圧がボルテージフォロア回路Ｂ２を介して列制御容量Ｃｓの他端に書き込まれる。時刻ｔ５から時刻ｔ６直前までの期間において、データ線ｄａｔａＢに接続された画素回路が電圧プログラミング動作して、列制御容量Ｃｓとボルテージフォロア回路Ｂ１を介して、駆動トランジスタＭ１のゲート及び保持容量Ｃｐに階調電圧に応じた電圧が書き込まれる。
時刻ｔ６から時刻ｔ８直前までの期間において、列制御回路２がデータ線ｄａｔａＣに接続され、時刻ｔ６から時刻ｔ７直前までの期間において、画素回路ｃの駆動トランジスタＭ１の閾値電圧がボルテージフォロア回路Ｂ２を介して列制御容量Ｃｓの他端に書き込まれる。時刻ｔ７から時刻ｔ８直前までの期間において、データ線ｄａｔａＣに接続された画素回路が電圧プログラミング動作して、列制御容量Ｃｓとボルテージフォロア回路Ｂ１を介して、駆動トランジスタＭ１のゲート及び保持容量Ｃｐに階調電圧に応じた電圧が書き込まれる。
データ線ｄａｔａＡに接続された画素回路ａは時刻ｔ４において、Ｐ１１制御信号線はＬレベルからＨレベルに変化して、スイッチトランジスタＭ２がオフしている。よって、列制御回路２に選択されて接続している画素回路のみスイッチトランジスタＭ２はオンして、それ以外の非選択の画素回路のスイッチトランジスタＭ２はオフするようにしている。つまり、列制御回路２と接続されて、階調電圧に応じた電圧が列制御容量Ｃｓとボルテージフォロア回路Ｂ１を介して、駆動トランジスタＭ１のゲート及び保持容量Ｃｐに書き込まれている期間以外はスイッチトランジスタＭ２をオフしているので、階調電圧に応じた電圧を正確に保持容量Ｃｐに保持することができる。
上記回路構成及び回路の駆動方法により、本実施形態においても第２の実施形態と同様の効果を奏する。
例えば、列毎の画素回路に発光効率が異なる発光素子を用いた場合、各発光素子の発光に必要な電流に応じてオートゼロ終了時の電流を設定することによって表示品質を最適にすることができる。この時、列毎で異なるオートゼロ時間になるように制御することで、オートゼロ終了時の電流を調整することができる。
〔第５の実施形態〕
図９に第５の実施形態における列制御回路２と表示領域１内の３列１行の画素回路５の構成を示す。また、図１０に第５の実施形態におけるタイミングチャートを示す。以下に上記実施形態との違いについて説明をする。
上記実施形態との違いは、駆動トランジスタＭ１のゲートとドレインが短絡状態で電圧プログラミング動作する点である。つまり、駆動トランジスタＭ１の電流駆動能力（β）バラツキをキャンセルする動作を行うことができる［β補正動作］。
具体的には、Ｐ１制御信号線でスイッチトランジスタＭ２及びＭ３の制御を行うようにしている。時刻ｔ８以前は、第３の実施形態と同じ動作を行い、各データ線のデータ線容量Ｃｄに、各画素回路に書き込む階調電圧に応じた電圧を列制御容量Ｃｓとボルテージフォロア回路Ｂ１を介して、書き込んでいる。時刻ｔ８から時刻ｔ９直前までの期間において、Ｐ１制御信号線がＨレベルからＬレベルに変化して、スイッチトランジスタＭ２及びＭ３がオフからオンに変化する。よって、駆動トランジスタＭ１のゲートとドレインが短絡状態になる。更に、各データ線のデータ線容量Ｃｄに書き込まれたデータ電圧に応じた電圧が画素の駆動トランジスタＭ１のゲートに書き込まれる。この時、時刻ｔ９直前まで駆動トランジスタＭ１の電流駆動能力（β）に応じてゲート電圧及びドレイン電圧が上昇する。つまり、駆動トランジスタの電流駆動能力（β）バラツキをキャンセルすることになる。
上記回路構成及び回路の駆動方法により、本実施形態においても第３の実施形態と同様の効果を奏する。更に、本実施形態では、駆動トランジスタＭ１の電流駆動能力（β）バラツキをキャンセルすることができるため、より表示品位を損なうことのない表示装置を実現できる。
本発明の表示装置は、複数の画素回路は行方向および列方向に二次元に配列してもよく、データ線が列方向、制御信号線が行方向に配設され、制御信号線が、行方向に配列された複数の画素回路に含まれる第１スイッチトランジスタに共通に接続される構成でもよい。
上記実施形態で説明したトランジスタとしては、アモルファスシリコン薄膜トランジスタ、ポリシリコン薄膜トランジスタや単結晶シリコントランジスタ等を適用することができる。
また、本発明は上記実施形態のみに限定されることなく、これらを適宜組み合わせた実施形態においても上記と同様の効果を奏する。
上記構成の表示装置を用いて、情報表示装置を構成することができる。この情報表示装置は携帯電話、携帯コンピュータ、デジタルスチルカメラ又はビデオカメラのいずれかの形態をとる。もしくはそれらの各機能の複数を実現する装置である。
図１１は、デジタルスチルカメラシステムの一例のブロック図である。７はデジタルスチルカメラシステム、８は撮影部、９は映像信号処理回路、１０は本発明にかかる表示装置、１１はメモリ、１２はＣＰＵ、１３は操作部を示す。撮影部８で撮影した映像、又はメモリ１１に記録された映像を、映像信号処理回路９で信号処理し、表示パネル１０で見ることができる。コントローラーは、操作部１３からの入力によって撮影部８、メモリ１１、映像信号処理回路９等を制御するＣＰＵ１２を有し、状況に適した撮影、記録、再生、表示を行う。また、表示装置１０は、この他にも各種電子機器の表示部として利用できる。
１：表示領域、２：制御回路（列制御回路）、３：ゲート線駆動回路、４：データ線、５：画素回路、６：スイッチ回路、７：デジタルスチルカメラシステム、８：撮影部、９：映像信号処理回路、１０：表示装置、１１：メモリ、１２：ＣＰＵ、１３：操作部

Claims (6)

  1. 複数の画素回路と、前記複数の画素回路に電圧を供給するデータ線と、前記データ線に接続される制御回路と、を有する表示装置であって、
    前記複数の画素回路のそれぞれが、発光素子と、ゲート電極にかかる電圧に応じた電流を前記発光素子に供給する駆動トランジスタと、前記駆動トランジスタのゲート電極に一端が接続された第１容量と、前記駆動トランジスタのゲート電極とデータ線との導通を制御する第１スイッチトランジスタと、前記駆動トランジスタのドレイン電極と前記データ線との導通を制御する前記第２スイッチトランジスタと、を含み、
    前記制御回路が、前記複数の画素回路が配置された領域の外側に配置され、一端に入力データ信号が供給される第２容量と、前記第２容量の前記他端を入力とし、前記データ線に出力可能な第１ボルテージフォロワ回路と、前記データ線を入力とし、前記第２容量の前記他端に出力可能な第２ボルテージフォロワ回路と、を有することを特徴とする表示装置。
  2. 前記データ線が、前記複数の画素回路のうち所定の画素回路に含まれる前記第１スイッチトランジスタに共通して接続されることを特徴とする請求項１に記載の表示装置。
  3. 前記制御回路および前記データ線をそれぞれ複数有しており、
    前記制御回路が前記データ線毎に設けられていることを特徴とする請求項１または２に記載の表示装置。
  4. 前記制御回路が複数のデータ線毎に設けられおり、
    前記制御回路と前記複数のデータ線との間には、
    前記制御回路と前記複数のデータ線のうち１本の前記データ線とを選択的に接続するスイッチ回路を有することを特徴とする請求項１または２に記載の表示装置。
  5. さらに前記複数の画素回路の第１スイッチトランジスタに接続された制御信号線に制御信号を供給するゲート線駆動回路を有しており、
    前記複数の画素回路は行および列方向に二次元に配列され、
    前記データ線が列方向、前記制御信号線が行方向に配設され、
    制御信号線が、行方向に配列された複数の画素回路に含まれる前記第１スイッチトランジスタに共通に接続されていることを特徴とする請求項１乃至４いずれか一項に記載の表示装置。
  6. 前記行方向に配列された複数の画素回路に含まれる前記第１スイッチトランジスタに共通に接続されている制御信号線が、前記行方向に配列された複数の画素回路に含まれる前記第２スイッチトランジスタにも共通に接続されていることを特徴とする請求項５に記載の表示装置。
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